DE10302650B4 - RAM-Speicher und Steuerungsverfahren dafür - Google Patents

Abstract

RAM-Speicher mit Shared-SA-Struktur, bei dem
– in SA-Streifen (10) zwischen jeweils zwei benachbarten Zellenblöcken angeordnete Senseverstärker (SA) von mehreren Bitleitungspaaren (21, 22; 21–24) von den benachbarten Zellenblöcken genutzt werden,
– den Bitleitungspaaren (21, 22; 21–24) einzeln jeweils Ladungsausgleichsschaltungen (4, 5) zugeordnet sind, um in einer Prechargephase einen Ladungsausgleich zwischen den Bitleitungshälften der Bitleitungspaare (21, 22; 21–24) auszuführen, und
– ein Kurzschlusstransistor (30) vorgesehen ist, welcher auf ein Steuersignal (EQLx) hin die Bitleitungshälften (BLT, BLC) der in der Prechargephase befindlichen Bitleitungspaare (21, 22; 21–24) miteinander verbindet,
dadurch gekennzeichnet,
dass der Kurzschlusstransistor (30) gemeinsam für alle mit einem jeweiligen Senseverstärker (SA) verbindbaren Bitleitungspaare (21, 22; 21–24) im bzw. am jeweiligen Senseverstärker (SA) angeordnet und über eine eigene Steuerleitung (9) durch ein separates Kurzschlusssteuersignal (EQLx) schaltbar ist.

Description

• Die Erfindung betrifft einen RAM-Speicher mit Shared-SA-Struktur gemäß dem Oberbegriff des Patentanspruchs 1 sowie ein Steuerungsverfahren für einen derartigen RAM-Speicher gemäß dem Oberbegriff des unabhängigen Anspruchs 5.
• In dynamischen Halbleiterspeicherbausteinen (DRAMs) werden für die Bewertung der Bitleitungs(BL)-Signale Senseverstärker (SAs) eingesetzt, die rechts und links an ein Bitleitungspaar angeschlossen sind. Durch dieses so genannte "Shared-SA"-Konzept entsteht in einem zwischen zwei benachbarten Zellenblöcken liegenden Senseverstärkerstreifen ein flächenoptimiertes Senseverstärkerraster, das üblicherweise die halbe Wiederholfrequenz gegenüber den Bitleitungspaaren hat.
• Bezug nehmend auf die beiliegenden 1 und 2 wird eine bislang übliche Schaltungsanordnung für die Verbindung zweier Bitleitungspaare 11, 12, die jeweils aus komplementären Bitleitungshälften (BLT, BLC) bestehen, mit einem in einem Senseverstärkerstreifen 10 zwischen den Zellenblöcken liegenden Senseverstärker SA und die Schaltungsanordnung für einen in einer Prechargephase für die Bitleitungshälften BLT, BLC auszuführenden Ladungsausgleich sowie die oben erwähnte Shared-SR-Struktur beschrieben. Zunächst zeigt 1 die Anord nung der Steuerungselemente für ein Bitleitungspaar 11, 12. Ein Isolationstransistorpaar 1, 2 wird durch ein über eine Iso-Leitung 60 zugeführtes Verbindungssteuersignal (ISO) durchgeschaltet, um ein jeweiliges Bitleitungspaar mit dem Senseverstärker SA zu verbinden. Eine Ladungsausgleichsschaltung weist zwei Driftausgleichstransistoren 4, 5 und einen Kurzschlusstransistor 3 auf. In Reaktion auf ein über eine Steuerleitung 7 zugeführtes Ladungsausgleichssignal EQL schließt zum einen der Kurzschlusstransistor 3 die beiden Bitleitungshälften BLT und BLC kurz und zum anderen verbinden die Driftausgleichstransistoren die beiden Bitleitungshälften BLT und BLC mit einem vorbestimmten Mittenpegel Vmitte (lokal). Dieser lokale Mittenpegel Vmittel (lokal) wird von einem Spannungsgenerator Vmitte (global) über einen Strombegrenzer 6 und eine Speiseleitung 8 geliefert, deren Zweck später erläutert wird.
• Wie 2 zeigt, sind die in 1 gezeigten Schaltungs- und Steuerungselemente für jedes Bitleitungspaar individuell vorhanden und steuerbar. Dazu sind in 2 die Ladungsausgleichssteuersignale der beiden mit dem Senseverstärker SA verbundenen Bitleitungspaare 11 und 12 jeweils mit EQL1 (Leitung 71) und EQL2 (Leitung 72) bezeichnet. Gleichermaßen haben die Verbindungssteuersignale für das linke Bitleitungspaar 11 und das rechte Bitleitungspaar 12 die Bezeichnungen ISO1 und ISO2 (Leitungen 61 bzw. 62).
• Der Mittenpegel Vmitte (lokal) auf den Speiseleitungen 81 und 82 ist die Spannung, die sich nach dem durch den Kurzschlusstransistor 3 bewirkten Kurzschließen der gespreizten bzw. bewerteten Bitleitungshälften BLT, BLC einstellt. Die Driftausgleichstransistoren 4, 5 sorgen dafür, dass infolge von eventuell vorhandenen Leckpfaden das Mittenpotential auf beiden Bitleitungshälften BLT und BLC erhalten bleibt. Da die Driftausgleichstransistoren 4, 5 also lediglich Leckströme kompensieren, sind sie in aller Regel deutlich kleiner ausge legt als der die Bitleitungshälften BLT, BLC kurzschließende Transistor 3. Dagegen wird die Prechargezeitdauer im Wesentlichen durch den Kurzschlusstransistor 3 und damit durch dessen Größe und Stromergiebigkeit bestimmt.
• Nun wird Bezug auf die gleichzeitig eingereichte Patentanmeldung derselben Anmelderin mit dem Titel "RAM-Speicher" (Anwaltsakte 12366; Amtliches Aktenzeichen noch unbekannt) genommen, bei dem ein SA vier Bitleitungspaare nutzt.
• Ein derartiges Shared-SA-Konzept ist schematisch in der beiliegenden 3 dargestellt. Wie ersichtlich, können dabei durch die den Isolationstransistorpaaren 1, 2 über die Leitungen 61–64 zugeführten Verbindungssteuersignale (ISO1, ISO2, ISO3, ISO4) vier Bitleitungspaare 11, 12 und 13, 14 mit einem Senseverstärker SA verbunden werden. Die Schaltungsstruktur für die einzelnen Bitleitungspaare 11–14 kann die oben erläuterte in 1 gezeigte Anordnung haben. Wie ersichtlich, sind in 3 die zu den Kurzschlusstransistoren 3 und den Driftausgleichstransistoren 4, 5 der einzelnen Bitleitungspaare 11, 14 führenden Steuersignale mit EQL1–EQL4 (Steuerleitungen 71–74) und die den Mittenpegel Vmitte zuführenden Speiseleitungen mit 81 und 82 bezeichnet.
• Weiterhin besitzen heutige DRAM-Halbleiterspeicherbausteine redundante Speicherelemente, die defekte Bitleitungen (oder Wortleitungen) ersetzen können, um die Ausbeute solcher DRAM-Halbleiterspeicherbausteine zu optimieren. Speziell bei der Bitleitungsreparatur sind heutige Reparaturkonzepte so ausgelegt, dass ein Bitleitungspaar (zum Beispiel 11) des Senseverstärkers repariert, das heißt durch ein redundantes Bitleitungspaar ersetzt werden kann, indem mit dieser Bitleitungsadresse auf ein redundantes Element im gleichen Wortleitungsaktivierungsblock zugegriffen wird, während die anderen Bitleitungspaare, zum Beispiel 12–14 desselben Senseverstärkers SA nach wie vor verwendet werden.
• Hat nun ein Bitleitungspaar beispielsweise einen Kurzschluss zu einem festen Potential (zum Beispiel VSS) und wird aus diesem Grund durch ein funktionsfähiges redundantes Bitleitungspaar ersetzt, können dadurch die weiteren Bitleitungspaare des Senseverstärkers, an dem sich das ersetzte und nach wie vor nach VSS kurzgeschlossene Bitleitungspaar befindet, in Mitleidenschaft gezogen werden. Da bei dem in der Prechargephase aktivierten Ladungsausgleich jede Bitleitung, auch reparierte, an denselben Mittenpegelgenerator Vmitte (global) angeschlossen sind, muss sichergestellt sein, dass ein Bitleitungspaar, das durch einen Kurzschluss zum Beispiel auf VSS (0 Volt) geklemmt ist, auch nach seinem Ersetzen durch ein redundantes Bitleitungspaar den Mittenpegelgenerator Vmitte nicht unnötig belastet oder sogar dessen Spannung beeinflusst. Aus diesem Grund sind, wie 1 zeigt, für jede individuelle Bitleitungsreparatureinheit die Strombegrenzer 6 in die Mittenpegelversorgung eingebaut. Die Strombegrenzer 6 erzeugen somit pro Bitleitungsreparatureinheit (zum Beispiel ein Bitleitungspaar) den lokalen Mittenpegel Vmitte (lokal), der im Normalfall dem normalen Mittenpegel Vmitte (global) entspricht. Für den Fall einer zum Beispiel auf VSS geklemmten defekten und daher ersetzten Bitleitung koppelt der Strombegrenzer 6 die lokale Mittenspannung Vmitte (lokal) vom globalen Netz ab und verhindert dessen Überlastung.
• Ein Problem entsteht bei der üblichen DRAM-Halbleiterspeicherstruktur, dass ein auf VSS geklemmtes und repariertes Bitleitungspaar während der Prechargephase in anderer Form Einfluss auf die Leistungsfähigkeit der weiteren am selben Senseverstärker SA hängenden nicht reparierten Bitleitungspaare nimmt. In der Prechargephase findet trotz entkoppeltem lokalen Mittenpegel für das defekte und das intakte Bitleitungspaar eine Beeinflussung des Mittenpegels über die im Prechargefall durchgeschalteten Isolationstransistoren 1, 2 statt. Das heißt, dass das ursprünglich auf Mittenpegel be findliche Bitleitungspaar (z. B. 11) über die Isolationstransistoren der beiden Bitleitungspaare mit dem Pegel des defekten Bitleitungspaars verbunden wird, der leider nicht den korrekten Mittenpegel hat. Zwar wird durch den Strombegrenzer 6 des intakten Bitleitungspaars 11 eine Rückkopplung ins Mittenpegelnetz verhindert, dennoch aber alle am lokalen Mittenpegel Vmitte (lokal) des intakten Bitleitungspaars befindlichen weiteren Bitleitungspaare in derselben Weise vom defekten Bitleitungspaar beeinflusst.
• Nun sei angenommen, dass in einer darauf folgenden Phase eine am intakten Bitleitungspaar (zum Beispiel 11) befindliche Speicherzelle durch eine Wortleitung ausgewählt wird. Aufgrund des durch die defekte Bitleitung zu VSS hin verschobenen Mittenpegel am intakten Bitleitungspaar (zum Beispiel 11) wird der Signalhub für eine mit VSS ("0") geladene Speicherzelle, die an das intakte Bitleitungspaar 11 geschalten wird, zunehmend geringer, und das korrekte Erkennen der Information in der Speicherzelle durch den Senseverstärker wird erschwert. Analog wird die Erkennung einer "1" bei einem zu VCC hin verschobenen Mittenpegel erschwert. Zusätzlich arbeitet der Senseverstärker nicht in seinem regulären Arbeitspunkt, was zu einem langsameren Erkennen der Information oder zu einer verringerten Empfindlichkeit des Senseverstärkers führen kann.
• US 2002/0051393A1 beschreibt eine Halbleiterspeicherschaltung, die in shared-SA-Struktur gestaltet ist und bei der ein gemeinsamer Senseverstärker von zwei Bitleitungspaaren jeweils benachbarter Zellenblöcke nutzbar ist. Hier befindet sich ein Kurzschlusstransistor zum Kurzschließen der Bitleitungshälften der beiden Bitleitungspaare in einer Ladungsausgleichsschaltung, durch die ein Ladungsausgleich bewirkt und eine Mittenspannung den beiden Bitleitungshälften angelegt wird. Dieser Kurzschlusstransistor wird jedoch nicht über eine eigenständige Steuerleitung durch ein separat zugeführtes Kurzschlusssteuersignal geschaltet, sondern gemeinsam mit den den Ladungsausgleich bewirkenden Transistoren der Ladungsausgleichsschaltung. In einer aus US 2001/0015928A1 bekannten Halbleiterspeicherschaltung befindet sich ein Kurzschlusstransistor, wie bei der eingangs anhand der 1 und 2 beschriebenen bekannten Halbleiterspeicherschaltung jeweils im Bitleitungspaar der benachbarten Zellenblöcke.
• Nach dem oben Gesagten ist es Aufgabe der Erfindung, einen RAM-Speicher mit Shared-SA-Struktur zu schaffen, bei dem Schaltungsfläche für die Kurzschlusstransistoren eingespart wird und der dadurch dichter gepackt werden kann und bei dem das oben beschriebene Problem der Beeinflussung intakter an einem gemeinsamen Senseverstärker hängender Bitleitungspaare von einem defekten und durch ein redundantes Bitleitungspaar ersetztes Bitleitungspaar vermieden ist, sowie ein dafür geeignetes Steuerungsverfahren anzugeben.
• Diese Aufgabe wird anspruchsgemäß gelöst.
• Gemäß einem ersten wesentlichen Aspekt ist ein erfindungsgemäßer RAM-Speicher mit Shared-SA-Struktur, bei dem in SA-Streifen zwischen jeweils zwei benachbarten Zellenblöcken angeordnete Senseverstärker von mehreren Bitleitungspaaren von den benachbarten Zellenblöcken genutzt werden, den Bitleitungspaaren einzeln jeweils Ladungsausgleichsschaltungen zugeordnet sind, um in einer Prechargephase einen Ladungsausgleich zwischen den Bitleitungshälften der Bitleitungspaare auszuführen, wobei ein Kurzschlusstransistor vorgesehen ist, welcher auf ein Steuersignal hin die Bitleitungshälften der in der Prechargephase befindlichen Bitleitungspaare miteinander verbindet, dadurch gekennzeichnet,
  dass der Kurzschlusstransistor gemeinsam für alle mit einem jeweiligen Senseverstärker verbindbaren Bitleitungspaare im bzw. am jeweiligen Senseverstärker angeordnet und über eine eigene Steuerleitung durch ein separates Kurzschlusssteuersignal schaltbar ist.
• Gemäß einem zweiten wesentlichen Aspekt ist ein die obige Aufgabe lösendes Verfahren zur Steuerung eines in Shared-SA-Struktur aufgebauten RAM-Speichers, bei dem in SA-Streifen zwischen jeweils zwei benachbarten Zellenblöcken angeordnete Senseverstärker jeweils von mehreren Bitleitungspaaren von den benachbarten Zellenblöcken genutzt werden, mit folgenden Schritten: Erzeugung eines Verbindungssteuersignals separat für jedes der demselben Senseverstärker zugeordneten Bitleitungspaare, um den Senseverstärker jeweils mit dem vom Verbindungssteuersignal angesteuerten Bitleitungspaar zu verbinden; und Erzeugung eines Prechargesteuersignals, um in einer Prechargephase einen Ladungsausgleich zwischen den Bitleitungshälften der demselben Senseverstärker zugeordneten Bitleitungspaare auszuführen, dadurch gekennzeichnet, dass die Bitleitungshälften der demselben Senseverstärker zugeordneten Bitleitungspaare, wenn diese durch das ihnen zugeführte Prechargesteuersignal in der Prechargephase sind, mittels eines in oder an jedem Senseverstärker angeordneten Kurzschlusstransistors kurzgeschlossen werden und dafür diesem Kurzschlusstransistor ein eigenes Kurzschlusssteuersignal zugeführt wird.
• Eine Ausführungsform dieses Steuerungsverfahrens ist dadurch gekennzeichnet, dass in der Aktivierungsphase für ein bestimmtes Bitleitungspaar dessen Prechargesteuersignal und das dem Kurzschlusstransistor im/am Senseverstärker zugeführte Kurzschlusssteuersignal deaktiviert und nur das Verbindungssteuersignal für dieses Bitleitungspaar aktiviert werden und dass in der dieser Aktivierungsphase unmittelbar folgenden Prechargephase, in der keines der dem Senseverstärker zugeordneten Bitleitungspaare aktiviert ist, die Verbindungssteuersignale zur Verbindung der Bitleitungshälften aller diesem Senseverstärker zugeordneten Bitleitungspaare erzeugt und dem Kurzschlusstransistor das Kurzschlusssteuersignal und den Bitleitungshälften aller dieser Bitleitungspaare ein Mittenpegel zugeführt wird.
• In einer zweiten alternativen Ausführungsform ist das erfindungsgemäße Steuerungsverfahren dadurch gekennzeichnet, dass für ein Redundanzkonzept, bei dem ein defektes Bitleitungspaar durch ein redundantes Bitleitungspaar ersetzt wird, in der Aktivierungsphase für ein intaktes Bitleitungspaar unter den demselben Senseverstärker zugeordneten Bitleitungspaaren sowohl das Prechargesteuersignal für das intakte Bitleitungspaar als auch das dem Kurzschlusstransistor im Senseverstärker zugeführte Kurzschlusssteuersignal deaktiviert und nur das Verbindungssteuersignal für dieses intakte Bitleitungspaar aktiviert wird und in der der Aktivierungsphase folgenden Prechargephase, in der keines der diesem Senseverstärker zugeordneten Bitleitungspaare aktiviert ist, das Verbindungssteuersignal ausschließlich für das zuvor aktivierte, intakte Bitleitungspaar bis zum nächsten Aktivierungsbefehl auf der gleichen Bank, das Kurzschlusssteuersignal für den Kurzschlusstransistor und die Prechargesteuersignale aktiviert werden.
• Wie schon erwähnt, kann bei einem Ausführungsbeispiel jeweils ein Bitleitungspaar von einem linken und rechten benachbarten Zellenblock, das heißt insgesamt zwei Bitleitungspaare auf denselben Senseverstärker aufgeschaltet werden. Bei einem alternativen Ausführungsbeispiel können jeweils zwei Bitleitungspaare von einem linken und rechten benachbarten Zellenblock, das heißt insgesamt vier Bitleitungspaare demselben Senseverstärker aufgeschaltet werden. Bei einem Zweifach- Shared-Senseverstärker hat ein erfindungsgemäßer RAM-Speicher die Einsparung der Fläche eines Kurzschlusstransistors und bei einem Vierfach-Shared-Senseverstärker bringt die Erfindung den Vorteil einer Einsparung von drei Kurzschlusstransistoren. Allerdings ist bei dem erfindungsgemäßen RAM-Speicher die zusätzliche Steuerleitung im Senseverstärkerstreifen geführt, die mit dem separaten Kurzschlusssteuersignal alle Kurzschlusstransistoren eines SA-Streifens schaltet.
• Die obigen und weitere vorteilhafte Merkmale eines erfindungsgemäßen RAM-Speichers und Steuerungsverfahrens dafür werden in der nachfolgenden Beschreibung anhand von Ausführungsbeispielen näher erläutert, die Bezug auf die beiliegenden Figuren nehmen.
• Die Zeichnungsfiguren zeigen im Einzelnen:
• 1 schematisch eine eingangs bereits beschriebene Steuerschaltung für ein Bitleitungspaar;
• 2 ein schematisches Blockdiagramm einer Shared-SA-Struktur, bei der zwei Bitleitungspaare auf denselben Senseverstärker aufschaltbar sind (eingangs bereits beschrieben);
• 3 ein schematisches Blockdiagramm einer Shared-SA-Struktur, bei der vier Bitleitungspaare von zwei benachbarten Zellenblöcken auf einen einzigen Senseverstärker aufschaltbar sind;
• 4 schematisch eine erfindungsgemäße Steuerungsschaltung für ein jeweiliges Bitleitungspaar;
• 5 ein schematisches Blockdiagramm einer Shared-SA-Struktur anhand eines Abschnitts eines ersten Ausführungsbeispiel eines erfindungsgemäßen RAM-Speichers, bei dem zwei Bitleitungspaare von be nachbarten Zellenblöcken einen gemeinsamen Senseverstärker nutzen;
• 6 schematisch ein Blockdiagramm eines Abschnitts eines zweiten Ausführungsbeispiels eines erfindungsgemäßen RAM-Speichers mit Shared-SA-Struktur, bei dem vier Bitleitungspaare von zwei benachbarten Zellenblöcken einen gemeinsamen Senseverstärker nutzen;
• 7A, 7B, 7C drei Signalzeitdiagramme zur Erläuterung eines ersten Ausführungsbeispiels eines Steuerungsverfahrens für einen erfindungsgemäßen RAM-Speicher gemäß 5 oder 6;
• 8A, 8B, 8C drei Signalzeitdiagramme zur Erläuterung von Problemen, die bei der Aufschaltung mehrerer Bitleitungspaare auf einen gemeinsamen Senseverstärker bei einem mit redundanten Bitleitungspaaren versehenen herkömmlichen DRAM-Speicher auftreten, und
• 9A, 9B, 9C drei Signalzeitdiagramme zur Erläuterung eines zweiten Ausführungsbeispiels eines erfindungsgemäßen Steuerungsverfahrens für einen mit einer Redundanzfunktion für defekte Bitleitungen ausgestatteten erfindungsgemäßen RAM-Speicher gemäß der 5 oder 6.
• In der in 4 gezeigten Steuerschaltung für Bitleitungspaare 21–24 (vgl. 5 und 6) ist der zuvor erläuterte und in 1 gezeigte Kurzschlusstransistor 3 nicht mehr vorhanden. Die sonstigen Steuerungselemente, nämlich die Isolationstransistoren 1, 2, die das Verbindungssteuersignal ISO zuführende Steuerleitung 60, die Driftausgleichstransistoren 4, 5, die für jede Bitleitungshälfte BLT, BLC eines Bitleitungspaars 21–24 angeordnet sind, die das Prechargesteuersignal EQL zuführende Steuerleitung 7 und die den Mittenpegel Vmitte (lokal) zuführende Speiseleitung 8 sowie der Strombegrenzer 6 sind dieselben wie in 1.
• In 5 ist ein Abschnitt eines ersten Ausführungsbeispiels eines erfindungsgemäßen RAM-Speichers dargestellt, bei dem zwei Bitleitungspaare 21 und 22 die gemäß 4 gesteuert sind, den gemeinsamen im Senseverstärkerstreifen 10 liegenden Senseverstärker SA nutzen. Anders als in bislang üblichen RAM-Speichern (vgl. die eingangs beschriebenen 1 bis 3) ist nun der Kurzschlusstransistor 30 im bzw. am Senseverstärker SA angeordnet, der durch ein separates über eine im SA-Streifen geführte Leitung 9 angelegtes Kurzschlusssteuersignal EQLx gesteuert wird.
• Verbindungssteuersignale ISO1, ISO2, Prechargesteuersignale EQL1, EQL2 und die Mittenspannung Vmitte (lokal) werden jeweils durch Steuerungs- bzw. Speiseleitungen 61, 71, 81 für das Bitleitungspaar 21 sowie 62, 72 und 82 für das Bitleitungspaar 22 zugeführt. Die Bitleitungshälften des Bitleitungspaars 21 sind mit BLT1 und BLC1 und die für das Bitleitungspaar 22 mit BLT2 und BLC2 bezeichnet.
• 6 zeigt einen Abschnitt eines zweiten Ausführungsbeispiels eines erfindungsgemäßen RAM-Speichers, bei dem vier Bitleitungspaare 21–24 denselben im Senseverstärker 10 liegenden Senseverstärker SA nutzen, der ebenso, wie zuvor anhand der 5 beschrieben, den Kurzschlusstransistor 30 aufweist bzw. enthält. Für die beiden Bitleitungspaare 21, 23 des linken Zellenblocks werden die Verbindungssteuersignale ISO1, ISO3 jeweils über Steuerleitungen 61, 63 und die Prechargesteuersignale EQL1 und EQL3 jeweils über Steuerleitungen 71 und 73 zugeführt, während das Mittenpotential Vmitte (lokal) über die Speiseleitung 81 zugeführt wird.
• Gleichermaßen erhalten die beiden Bitleitungspaare 22, 24 im rechten Zellenblock jeweils über Steuerleitungen 62 und 64 die Verbindungssteuersignale ISO2 und ISO4 und über Steuerleitungen 72 und 74 jeweils die Prechargesteuersignale EQL2 und EQL4, während das Mittenpotential Vmitte (lokal) über eine Speiseleitung 82 zugeführt wird. Die Bitleitungshälften der vier Bitleitungspaare 21–24 sind jeweils mit BLT1, BLC1; BLT2, BLC2; BLT3, BLC3 und BLT4, BLC4 bezeichnet.
• Bei dem in 5 gezeigten ersten Ausführungsbeispiel erzielt die Erfindung eine Einsparung eines Kurzschlusstransistors für jeweils zwei Bitleitungspaare, während bei dem in 6 gezeigten Ausführungsbeispiel drei Kurzschlusstransistoren für jeweils vier Bitleitungspaare eingespart werden. Beiden oben anhand der 4 bis 6 beschriebenen Ausführungsbeispielen eines erfindungsgemäßen RAM-Speichers wird zum Schalten aller Kurzschlusstransistoren 30 in allen SAs eines SA-Streifens 10 ein separates Kurzschlusssteuersignal EQLx über eine Steuerleitung 9 zugeführt. Somit schaltet das Kurzschlusssteuersignal EQLx alle Kurzschlusstransistoren 30 eines SA-Streifens 10.
• Die 7A, 7B und 7C zeigen in drei Signalzeitdiagrammen ein erfindungsgemäßes Steuerungsverfahren für einen gemäß den 4 bis 6 gestalteten erfindungsgemäßen RAM-Speicher über drei Phasen ➀, ➁, ➂, die einen Aktivierungs- und einen darauf folgenden Prechargebefehl beispielhaft für das Bitleitungspaar 21 umfassen. Es ist zu bemerken, dass die Phase ➀ der Phase ➂ entspricht. Eine X1-Aktivierung (Wortleitungsaktivierung) einer auf dem Bitleitungspaar 21 befindlichen Speicherzelle ist in Phase ➁ dargestellt.
• Phase ➀: Keine der im Bereich des Senseverstärkers befindlichen X-Adressen ist aktiviert. Alle Isolationstransistorpaare 1, 2 der Bitleitungspaare 21, 22 (5) oder 21–24 (6) sind durch das ihnen angelegte Steuersignal ISO1, ISO2 oder ISO1–ISO4 durchgesteuert; da der Kurzschlusstransistor durch das Signal EQLx geschlossen ist, kann er auf alle Bitleitungspaare 21, 22 oder 21–24 wirken; weiterhin verbinden die Driftausgleichstransistoren 4, 5 durch die ihnen anliegenden Prechargesteuersignale EQL1, 2 oder EQL1–4 alle Bitleitungspaare mit dem Mittenpegelgenerator (über den Strombegrenzer 6).
• Phase ➁: Durch die Aktivierung X1 einer Wortleitung wird eine an dem Bitleitungspaar 21 liegende Speicherzelle ausgewählt. Durch das entaktivierte Prechargesteuersignal EQL1 wird das Bitleitungspaar 21 vom Mittenpegelgenerator getrennt. Das andere Bitleitungspaar 22 bzw. die anderen Bitleitungspaare 22–24 bleiben durch die den jeweiligen Driftausgleichstransistoren 4, 5 anliegenden Prechargesteuersignale EQL2 oder EQL2–4 mit dem Mittenpegelgenerator verbunden, wodurch auch weiterhin ein Absinken des Mittenpegels auf den Bitleitungspaaren 22 oder 22–24 durch eventuelle Leckströme verhindert wird. Durch die Entaktivierung der Verbindungssteuersignale ISO2 oder ISO2–4 trennen die Isolationstransistoren das zweite Bitleitungspaar 22 oder das zweite bis vierte Bitleitungspaar 22–24 vom Senseverstärker SA. Für das Bitleitungspaar 21 bleiben die Isolationstransistoren durch das Verbindungssteuersignal ISO1 eingeschalten; der Kurzschlusstransistor wird durch das tiefliegende EQLx ausgeschaltet, so dass das Bitleitungspaar 21 vom Senseverstärker SA bewertet werden kann.
• Phase ➂: Nach dem Prechargekommando für X1 werden die Driftausgleichstransistoren 4, 5 für das Bitleitungspaar 21 durch das Prechargesteuersignal EQL1 wieder an den Mittenpegelgenerator geschalten. Gleichzeitig schaltet der niederohmige Kurzschlusstransistor durch die Ansteuerung mit dem Signal EQLx das Bitleitungspaar 21 kurz. Die dabei noch auf Mittenpegel befindlichen anderen Bitleitungspaare 22 oder 22–24 werden über die Isolationstransistoren 1, 2 des zweiten Bit leitungspaars 22 oder der zweiten bis vierten Bitleitungspaare 22–24 (ISO2–4) ebenfalls wieder mit dem Senseverstärker verbunden und beschleunigen ihrerseits den Ladungsausgleich (Precharge) für das Bitleitungspaar 21.
• Oben wurde bezogen auf die 7A, 7B und 7C ein erstes Ausführungsbeispiel eines erfindungsgemäßen Steuerungsverfahrens für einen gemäß den 4 und 5 oder 4 und 6 mit Shared-SA-Struktur angeordneten erfindungsgemäßen RAM-Speicher beschrieben.
• Anhand der 8A, 8B und 8C, die schematisch drei Signalzeitdiagramme von Precharge- und Verbindungssteuersignalen einer herkömmlichen DRAM-Halbleiterspeicherschaltung in Shared-SA-Struktur gemäß den 1 bis 3 zeigen, wird nun die Beeinflussung des Mittenpegels durch eine defekte und durch eine redundante Bitleitung ersetzte Bitleitung näher erläutert. Dabei soll bemerkt werden, dass die Signalzeitdiagramme der 8A und 8B mit den oben beschriebenen Signalzeitdiagrammen der 7A und 7B identisch sind. Somit wird primär auf 8C Bezug genommen. Bereits in der Prechargephase ➀ wird deutlich, dass trotz dem durch den Strombegrenzer 6 entkoppelten lokalen Mittenpegel VMitte der einen einzigen Senseverstärker SA nutzenden Bitleitungspaare 21, 22 oder 21–24 eine Beeinflussung des Mittenpegels über die in der Prechargephase ➀ durchgeschalteten Isolationstransistoren 1, 2 stattfindet. Vorausgesetzt sei ein intaktes Bitleitungspaar (beispielsweise 11) und ein defektes durch ein redundantes Bitleitungspaar ersetztes Bitleitungspaar (zum Beispiel 12 oder 13 oder 14), welche durch einen Kurzschluss auf den Pegel VSS (0 Volt) geklemmt sein soll. Das ursprünglich auf dem Mittenpegel VMitte befindliche intakte Bitleitungspaar 11 wird über die Isolationstransistoren 1, 2 entweder des defekten Bitleitungspaars 12 oder eines defekten Bitleitungspaars 12, 13, 14 mit dem falschen Pegel des defekten Bitleitungspaars verbunden. Zwar wird über den Strombegrenzer 6 des intakten Bitleitungspaars 11 eine Rückkopplung ins Mittenpegelnetz verhindert, dennoch aber alle am lokalen Mittenpegel des Bitleitungspaars 11 befindlichen Bitleitungspaare in der gleichen Weise von dem defekten Bitleitungspaar (zum Beispiel 12) beeinflusst.
• Aktivierungsphase ➁: In dieser Phase wird nun beispielhaft eine am intakten Bitleitungspaar 11 befindliche Speicherzelle durch die Wortleitung X1 aufgrund des Aktivierungsbefehls ausgewählt. Durch den zu VSS (0 Volt) hin verschobenen Mittenpegel des Bitleitungspaars 11 wird der Signalhub für eine mit VSS ("0") geladene Zelle, die an das Bitleitungspaar 11 geschalten wird, zunehmend geringer, und das korrekte Erkennen der Zellinformation durch den Senseverstärker SA wird erschwert oder unmöglich. Analog wäre die Erkennung einer "1" bei zu VCC hin verschobenem Mittenpegel erschwert oder unmöglich. Außerdem arbeitet der Senseverstärker SA nicht in seinem regulären Arbeitspunkt, was zu langsamerem Sensing oder zu geringerer Senseempfindlichkeit führen kann.
• Phase ➂ zeigt einen erneuten Precharge, bei dem der Kurzschlusstransistor 3 (1) des Bitleitungspaars 11 anfänglich das gespreizte Bitleitungspaar 11 auf den Mittenpegel ausgleicht. Danach wird das Bitleitungspaar 11 über die Isolationstransistoren 1, 2 wieder auf das feste VSS-Potential (0 Volt) der defekten Bitleitung (zum Beispiel 12) gezogen.
• Der erfindungsgemäße RAM-Speicher, bei dem sich der Kurzschlusstransistor 30 nicht an den einzelnen Bitleitungspaaren sondern statt dessen im oder am Senseverstärker SA befindet und durch ein separates Kurzschlusssteuersignal EQLx über die im SA-Streifen 10 geführte Steuerleitung 9 angesteuert wird, schafft für das obige Problem Abhilfe. Dies wird nun anhand der drei in 9A, 9B und 9C schematisch dargestellten Signalzeitdiagramme erläutert, die ein zweites Ausführungsbeispiel eines erfindungsgemäßen Steuerverfahrens repräsen tieren. Die zeitliche Folge der Prechargesteuersignale EQL1, EQL2, EQL3, EQL4 und des Kurzschlusssteuersignals EQLx, wie sie 9A zeigt, ist genauso wie bei dem oben anhand der 7 erläuterten ersten Ausführungsbeispiel des erfindungsgemäßen Steuerverfahrens.
• 9B zeigt, dass abweichend von dem in 7B gezeigten ersten Ausführungsbeispiel des RAM-Speichersteuerverfahrens die Isolationstransistoren 1, 2 nie gemeinsam geöffnet sind. Das betreffende, intakte Bitleitungspaar, zum Beispiel 21 wird nur während der Aktivierungsphase ➁, also während eines Sensingvorgangs und des nachfolgenden Prechargevorgangs gemäß Phase ➂ bis zum nächsten Aktivierungsbefehl auf der gleichen Bank gemäß Phase ➃ von den entsprechenden Isolationstransistoren 1 und 2 an den Senseverstärker SA durchgeschaltet. Das im Beispiel nicht angesprochene, durch ein redundantes Bitleitungspaar reparierte Bitleitungspaar, zum Beispiel 22, wird durch die entaktivierten Isolationstransistoren 1, 2 derselben nicht über den Senseverstärker SA an das intakte Bitleitungspaar, z. B. 21 geschaltet und kann dieses somit nicht beeinflussen. Auch in einer unmittelbar aufeinander folgenden Aktivierung von dem reparierten Bitleitungspaar z. B. 22 und dem intakten Bitleitungspaar 21 wirkt der verschobene Mittenpegel des defekten Bitleitungspaars, z B. 22 nicht auf das intakte Bitleitungspaar, z. B. 21 zurück, da die Isolationstransistoren 1, 2 beider Bitleitungspaare nie gemeinsam geöffnet sind.
• Da die kritische Prechargezeit, wie auch bisher schon, durch eine erneute Aktivierung auf die zuletzt gespreizten Bitleitungen bestimmt wird, wird die kritische Prechargezeit des Chips durch den oben erläuterten und in den 4 bis 6 gezeigten erfindungsgemäßen RAM-Speicher nicht verschlechtert. Auf die positive Unterstützung des zweiten, sich bereits im Precharge befindlichen Bitleitungspaars (über die geschalteten Isolationstransistoren 1, 2) in der Prechar gephase wird bei dem zweiten Ausführungsbeispiel des Steuerungsverfahrens bewusst verzichtet. Dieser Effekt könnte das t_RP des erfindungsgemäßen RAM-Speichers gegenüber den bisherigen RAM-Speichern geringfügig verschlechtern. Allerdings gibt es auch bei bisherigen RAM-Speichern Senseverstärker im Randbereich des Chips, die diese Unterstützung nicht erfahren und daher ein vergleichbares kritisches t_RP wie beim erfindungsgemäßen RAM-Speicher aufweisen.
• Es muss noch erwähnt werden, dass bei der obigen Beschreibung des zweiten Ausführungsbeispiels des erfindungsgemäßen Steuerungsverfahrens in 9 beispielhaft von einem intakten Bitleitungspaar (z. B. 21) und einem durch ein redundantes Bitleitungspaar reparierten defekten Bitleitungspaar (zum Beispiel 22) ausgegangen wurde.
• Selbstverständlich können die anhand der 9A, 9B und 9C für zwei einen gemeinsamen Senseverstärker SA nutzende Bitleitungspaare beschriebenen Verfahrensschritte auch auf die in 6 gezeigte Shared-SA-Struktur ausgedehnt werden, bei der vier Bitleitungspaare einen gemeinsamen Senseverstärker SA nutzen.

1, 2

Isolationstransistorpaar

3, 30

Kurzschlusstransistor

4, 5

Driftausgleichstransistoren

6

Strombegrenzer

7, 71–74

Prechargesteuerleitung EQL, EQL1–EQL4

8, 81, 82

Potentialleitung für Mittenpotential Vmitte (lokal)

9

Kurzschlusssteuerleitung für EQLx

10

SA-Streifen

11–14; 21–24

Bitleitungspaare

BLT, BLC

komplementäre Bitleitungshälften

60; 61–64

Steuerleitungen für Verbindungssteuersignal ISO, ISO1–ISO4

WLX1

Wortleitung mit der X-Adresse X1

Claims (9)

1. RAM-Speicher mit Shared-SA-Struktur, bei dem – in SA-Streifen (10) zwischen jeweils zwei benachbarten Zellenblöcken angeordnete Senseverstärker (SA) von mehreren Bitleitungspaaren (21, 22; 21–24) von den benachbarten Zellenblöcken genutzt werden, – den Bitleitungspaaren (21, 22; 21–24) einzeln jeweils Ladungsausgleichsschaltungen (4, 5) zugeordnet sind, um in einer Prechargephase einen Ladungsausgleich zwischen den Bitleitungshälften der Bitleitungspaare (21, 22; 21–24) auszuführen, und – ein Kurzschlusstransistor (30) vorgesehen ist, welcher auf ein Steuersignal (EQLx) hin die Bitleitungshälften (BLT, BLC) der in der Prechargephase befindlichen Bitleitungspaare (21, 22; 21–24) miteinander verbindet, dadurch gekennzeichnet, dass der Kurzschlusstransistor (30) gemeinsam für alle mit einem jeweiligen Senseverstärker (SA) verbindbaren Bitleitungspaare (21, 22; 21–24) im bzw. am jeweiligen Senseverstärker (SA) angeordnet und über eine eigene Steuerleitung (9) durch ein separates Kurzschlusssteuersignal (EQLx) schaltbar ist.
2. RAM-Speicher nach Anspruch 1, dadurch gekennzeichnet, dass ein jeweiliger Senseverstärker (SA) mit jeweils einem von zwei Bitleitungspaaren (21, 22) von einem linken und rechten benachbarten Zellenblock verbindbar ist.
3. RAM-Speicher nach Anspruch 1, dadurch gekennzeichnet, dass ein jeweiliger Senseverstärker (SA) mit jeweils einem von vier Bitleitungspaaren (21, 23 und 22, 24) von einem linken und rechten benachbarten Zellenblock verbindbar ist.
4. RAM-Speicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das über die den Kurzschlusstransistoren (30) eigene Steuerleitung (9) zugeführte separate Kurzschlusssteuersignal (EQLx) alle Kurzschlusstransistoren (30) eines SA-Streifens (10) schaltet.
5. Verfahren zur Steuerung eines in Shared-SA-Struktur aufgebauten RAM-Speichers, bei dem in SA-Streifen (10) zwischen jeweils zwei benachbarten Zellenblöcken angeordnete Senseverstärker (SA) jeweils von mehreren Bitleitungspaaren (21, 22; 21–24) von den benachbarten Zellenblöcken genutzt werden, mit folgenden Schritten: – Erzeugung eines Verbindungssteuersignals (ISO) separat für jedes der demselben Senseverstärker (SA) zugeordneten Bitleitungspaare, um den Senseverstärker (SA) jeweils mit dem vom Verbindungssteuersignal (ISO) angesteuerten Bitleitungspaar (21, 22; 21–24) zu verbinden; und – Erzeugung eines Prechargesteuersignals (EQL), um in einer Prechargephase einen Ladungsausgleich zwischen den Bitleitungshälften (BLT, BLC) der demselben Senseverstärker (SA) zugeordneten Bitleitungspaare (21, 22; 21–24) auszuführen, dadurch gekennzeichnet, dass die Bitleitungshälften (BLT, BLC) der demselben Senseverstärker (SA) zugeordneten Bitleitungspaare (21, 22; 21–24), wenn diese durch das ihnen zugeführte Prechargesteuersignal (EQL) in der Prechargephase sind, mittels eines in oder an jedem Senseverstärker (SA) angeordneten Kurzschlusstransistors (30) kurzgeschlossen werden und dafür diesem Kurzschlusstransistor (30) ein eigenes Kurzschlusssteuersignal (EQLx) zugeführt wird.
6. Steuerverfahren für einen RAM-Speicher nach Anspruch 5, dadurch gekennzeichnet, dass in der Aktivierungsphase für ein bestimmtes Bitleitungspaar (z. B. 21) dessen Prechargesteuersignal (EQL) und das dem Kurzschlusstransistor (30) zugeführte Kurzschlusssteuersignal (EQLx) deaktiviert und nur das Verbindungssteuersignal (ISO1) für dieses Bitleitungspaar aktiviert werden und dass in der dieser Aktivierungsphase unmittelbar folgenden Prechargephase (1, 3), in der keines der dem Senseverstärker (SA) zugeordneten Bitleitungspaare (21, 22; 21–24) aktiviert ist, die Verbindungssteuersignale (ISO) zur Verbindung der Bitleitungshälften (BLT, BLC) aller diesem Senseverstärker (SA) zugeordneten Bitleitungspaare (21, 22; 21–24) erzeugt und dem Kurzschlusstransistor (30) das Kurzschlusssteuersignal (EQLx) und den Bitleitungshälften (BLT, BLC) aller dieser Bitleitungspaare (21, 22; 21–24) ein Mittenpegel (Vmitte (lokal)) zugeführt wird.
7. Steuerverfahren für einen RAM-Speicher nach Anspruch 5, dadurch gekennzeichnet, dass für ein Redundanzkonzept, bei dem ein defektes Bitleitungspaar (z. B. 22) durch ein redundantes Bitleitungspaar ersetzt wird, in der Aktivierungsphase für ein intaktes Bitleitungspaar (z. B. 21) unter den demselben Senseverstärker (SA) zugeordneten Bitleitungspaaren sowohl das Prechargesteuersignal (z. B. EQL1) für das intakte Bitleitungspaar (z. B. 21) als auch das dem Kurzschlusstransistor (30) zugeführte Kurzschlusssteuersignal (EQLx) deaktiviert und nur das Verbindungssteuersignal (z. B. ISO1 für dieses intakte Bitleitungspaar z. B. 21) aktiviert wird in der dieser Aktivierungsphase folgenden Prechargephase, in der keines der diesem Senseverstärker (SA) zugeordneten Bitleitungspaare (21, 22; 21–24) aktiviert ist, das Verbindungssteuersignal (z. B. ISO1) ausschließlich für das zuvor aktivierte, intakte Bitleitungspaar (z. B. 21) bis zum nächsten Aktivierungsbefehl auf der gleichen Bank, das Kurzschlusssteuersignal (EQLx) für den Kurzschlusstransistor (30) aktiviert und die Bitleitungshälften (BLT, BLC) aller diesem Senseverstärker (SA) zugeordneten Bitleitungspaare (21, 22; 21–24) mit dem Mittenpegel beaufschlagt werden.
8. Steuerverfahren für einen RAM-Speicher nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass durch das Verbindungssteuersignal (ISO) in einer Bitleitungsbewertungsphase jeweils eines von zwei Bitleitungspaaren (21, 22) von den benachbarten Zellenblöcken dem jeweiligen Senseverstärker (SA) aufgeschaltet wird.
9. Steuerverfahren für einen RAM-Speicher nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass durch das Verbindungssteuersignal (ISO) in einer Bitleitungsbewertungsphase jeweils eines von vier Bitleitungspaaren (21, 23; 22, 24) von den benachbarten Zellenblöcken dem jeweiligen Senseverstärker (SA) aufgeschaltet wird.