DE102006036602B4 - Halbleiterspeichervorrichtung mit einer Offen-Bitleitung-Architektur sowie Verfahren zum Steuern der Bitleitungen einer solchen Halbleiterspeichervorrichtung - Google Patents
Halbleiterspeichervorrichtung mit einer Offen-Bitleitung-Architektur sowie Verfahren zum Steuern der Bitleitungen einer solchen Halbleiterspeichervorrichtung Download PDFInfo
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Abstract
Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur mit:
einem ersten Speicherzellenfeld (110);
einem zweiten Speicherzellenfeld (120);
einem Paar von Bitleitungen, das eine erste Bitleitung des ersten Speicherzellenfeldes (110) und eine zweite Bitleitung des zweiten Speicherzellenfeldes (120) umfasst;
einem Leseverstärker (130), der zwischen das Paar von Bitleitungen geschaltet ist;
einer ersten Schaltung (151), die derart ausgebildet ist, dass sie die Verbindung der ersten Bitleitung mit dem Leseverstärker (130) als Antwort auf ein erstes Steuersignal (PISOi) steuert;
einer zweiten Schaltung (152), die derart ausgebildet ist, dass sie die Verbindung der zweiten Bitleitung mit dem Leseverstärker (130) als Antwort auf ein zweites Steuersignal (PISOj) steuert;
einer dritten Schaltung (161), die derart ausgebildet ist, dass sie die erste Bitleitung auf eine vorbestimmte Spannung als Antwort auf ein erstes Vorladesignal (PEQBi) vorlädt; und
einer vierten Schaltung (162), die derart ausgebildet ist, dass sie die zweite Bitleitung auf eine vorbestimmte...
einem ersten Speicherzellenfeld (110);
einem zweiten Speicherzellenfeld (120);
einem Paar von Bitleitungen, das eine erste Bitleitung des ersten Speicherzellenfeldes (110) und eine zweite Bitleitung des zweiten Speicherzellenfeldes (120) umfasst;
einem Leseverstärker (130), der zwischen das Paar von Bitleitungen geschaltet ist;
einer ersten Schaltung (151), die derart ausgebildet ist, dass sie die Verbindung der ersten Bitleitung mit dem Leseverstärker (130) als Antwort auf ein erstes Steuersignal (PISOi) steuert;
einer zweiten Schaltung (152), die derart ausgebildet ist, dass sie die Verbindung der zweiten Bitleitung mit dem Leseverstärker (130) als Antwort auf ein zweites Steuersignal (PISOj) steuert;
einer dritten Schaltung (161), die derart ausgebildet ist, dass sie die erste Bitleitung auf eine vorbestimmte Spannung als Antwort auf ein erstes Vorladesignal (PEQBi) vorlädt; und
einer vierten Schaltung (162), die derart ausgebildet ist, dass sie die zweite Bitleitung auf eine vorbestimmte...
Description
- Gebiet der Erfindung
- Die vorliegende Erfindung bezieht sich auf Halbleiterspeichervorrichtungen und genauer auf die Bitleitungsarchitektur von Halbleiterspeichervorrichtungen und auf Verfahren zum Steuern der Bitleitungen von Halbleiterspeichervorrichtungen.
- Hintergrund
- Die Anordnung von Leseverstärkern in einer Halbleiterspeichervorrichtung ist bestimmt durch die Bitleitungsarchitektur der Halbleiterspeichervorrichtung. Bitleitungsarchitekturen, die bei Halbleiterspeichervorrichtungen angewendet werden können, schließen eine gefaltete Bitleitungsarchitektur und eine offene Bitleitungsarchitektur mit ein. Ein Verfahren des Steuerns der Spannung von Bitleitungspaaren in einer Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur nach dem Durchführen eines Leseverstärkerbetriebs ist in der
US 5,953,275 A offenbart. -
1 ist ein Blockschaltplan einer Halbleiterspeichervorrichtung, der verwendet werden kann zum Erklären eines von einer Halbleiterspeichervorrichtung mit einer gefalteten Bitleitungsarchitektur durchgeführten Lesebetriebs. Bezugnehmend auf1 beinhaltet die Halbleiterspeichervorrichtung eine Mehrzahl von Speicherzellenfeldern, die mit A (12 ), B (11 ) und C (13 ) bezeichnet sind. Die Halbleiterspeichervorrichtung beinhaltet auch eine Mehrzahl von Leseverstärkerblöcken21 ,22 und23 . Jeder der Leseverstärker in den Leseverstärkerblöcken21 ,22 und23 ist jeweilig an entsprechenden Bitleitungspaaren zugeordnet, welche jedes eine Bitleitung BL und eine Bitleitung /BL umfassen. - Wenn das Speicherzellenfeld B (
11 ) aktiviert ist, weisen die Bitleitungen BL und /BL in dem Speicherzellenfeld B (11 ) entgegensetzte Spannungen auf. Die Leseverstärker des Leseverstärkerblocks21 , die mit dem Speicherzellenfeld B (11 ) verbunden sind, erfassen, dass die Bitleitungen BL eine hohe Spannung (H) aufweisen und dass die Bitleitungen /BL eine niedrige Spannung (L) aufweisen, und verstärken eine Differenz zwischen der hohen Spannung (H) und der niedrigen Spannung (L). Der Leseverstärker gibt das Ergebnis dieses Verstärkungsbetriebs aus, um den Datenlesebetrieb abzuschließen. - Wenn das Speicherzellenfeld B (
11 ) aktiviert ist, sind das Speicherzellenfeld A (12 ) und das Speicherzellenfeld C (13 ), die jeweils benachbart zu dem Speicherzellenfeld B (11 ) sind, getrennt von den Leseverstärkerblöcken21 . Daher bleiben alle Bitleitungspaare in dem Speicherzellenfeld A (12 ) und in dem Speicherzellenfeld C (13 ) vorgeladen (P). -
2 ist ein Schaltplan einer Halbleiterspeichervorrichtung mit einer herkömmlichen offenen Bitleitungsarchitektur. Bezugnehmend auf2 weist die Halbleiterspeichervorrichtung eine Mehrzahl von Speicherzellenfeldern31 und32 , eine Mehrzahl von Leseverstärkern40 und eine Mehrzahl von Vorladeeinheiten50 auf. In2 zeigt Bezugszeichen CSL eine Spaltenauswahlleitung an, und zeigen Bezugszeichen LANG bzw. LAPG ein Pull-Down-Signal bzw. ein Pull-Up-Signal an. Das Pull-Down-Signal LANG wird an die Pull-Down-Transistoren MN der Leseverstärker40 angelegt und das Pull-Up-Signal LAPG wird an die Pull-Up-Transistoren MP der Leseverstärker40 angelegt. - Alle Leseverstärker
40 sind zwischen eine Bitleitung des ersten Speicherzellenfeldes31 und eine Bitleitung des zweiten Speicherzellenfeldes32 geschaltet. Zum Beispiel ist ein Leseverstärker40 zwischen eine Bitleitungen BL1 des ersten Speicherzellenfeldes31 und eine Bitleitung /BL1 des zweiten Speicherzellenfeldes32 geschaltet und führt einen Datenlesebetrieb durch. Wenn das erste Speicherzellenfeld31 logische H-Pegel-Daten speichert, erreichen die Bitleitungen BL1 bzw. vorwärts /BL1 eine hohe Spannung bzw. eine niedrige Spannung. - Wenn der Leseverstärker
40 den Datenlesebetrieb beendet, nachdem eine Wortleitung W/L des ersten Speicherzellenfeldes31 aktiviert ist, führt die Vorladeeinheit50 einen Vorladebetrieb als Antwort auf ein Vorladesteuersignal PEQ aus. -
3 ist ein Diagramm zum Erklären einer Ausführungsform eines Lesebetriebs, der bei einer herkömmlichen Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur durchgeführt wird. Bezugnehmend auf3 beinhaltet die Halbleiterspeichervorrichtung3 Speicherzellenfelder B (31 ), A (32 ) und C (33 ) und eine Mehrzahl von Leseverstärkerblöcken42 ,42 ,43 und44 . -
3 veranschaulicht die Spannungen der in der Halbleiterspeichervorrichtung enthaltenen Bitleitungen, wenn das Speicherzellenfeld B (31 ) aktiviert ist und logische H-Pegel-Daten aufweist. Wenn das Speicherzellenfeld B (31 ) logische H-Pegel-Daten speichert, erreichen die Bitleitungen BL des Speicherzellenfeldes B (31 ) alle eine hohe Spannung (H). In den Speicherzellenfeldern A (32 ) und C (33 ), die benachbart zu dem Speicherzellenfeld B (31 ) sind, erreichen nur die Bitleitungen, die mit den Leseverstärkerblöcken41 und42 des Speicherzellenfeldes B (31 ) verbunden sind, eine niedrige Spannung (L), und die anderen Bitleitungen, die nicht mit den Leseverstärkerblöcken41 und42 verbunden sind, verbleiben vorgeladen. Somit sind in den Speicherzellenfeldern A (32 ) und C (33 ) Bitleitungen mit der niedrigen Spannung (L) und Bitleitungen mit einer Vorladespannung (P) gleichzeitig vorhanden. -
4 ist eine grafische Darstellung zum Erklären einer anderen Ausführungsform eines von einer herkömmlichen Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur durchgeführten Lesebetriebs, wenn ein Speicherzellenfeld B (31 ) der Halbleiterspeichervorrichtung aktiviert ist und logische L-Pegel-Daten aufweist.5 ist eine grafische Darstellung zum Erklären eines Lesebetriebs, der von einer herkömmlichen Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur durchgeführt wird, wenn ein Speicherzellenfeld B (31 ) aktiviert ist und sowohl logische H-Pegel-Daten als auch logische L-Pegel-Daten aufweist. - Mit Bezug auf
4 erreichen alle Bitleitungen BL des Speicherzellenfeldes B (31 ) eine niedrige Spannung (L), wenn das Speicherzellenfeld B (31 ) aktiviert ist, da das Speicherzellenfeld B (31 ) logische L-Pegel-Daten aufweist. Jedoch erreichen Bitleitungen, die in dem Speicherzellenfeld A (32 ) enthalten sind und mit dem Leseverstärker42 verbunden sind, als auch Bitleitungen, die in dem Speicherzellenfeld C (33 ) enthalten sind und mit dem Leseverstärker41 verbunden sind, eine hohe Spannung (H). Daher sind in den Speicherzellenfeldern A (32 ) und C (33 ), die benachbart zu dem Speicherzellenfeld B (31 ) sind, Bitleitungen mit der hohen Spannung (H) und Bitleitungen mit der Vorladespannung (P) gleichzeitig vorhanden. - Mit Bezug auf
5 besitzen die Bitleitungen BL in dem Speicherzellenfeld B (31 ) eine hohe Spannung (H) oder eine niedrige Spannung (L), da das Speicherzellenfeld B (31 ) sowohl logische L-Pegel-Daten als auch logische H-Pegel-Daten aufweist. Andererseits erreichen die in dem Speicherzellenfeld A (32 ) enthaltenen Bitleitungen, die mit dem Leseverstärker42 verbunden sind, die hohe Spannung (H). Andere Bitleitungen in dem Speicherzellenfeld A (32 ), die mit dem Leseverstärker43 verbunden sind, verbleiben vorgeladen (P). Daher sind in dem Speicherzellenfeld A (32 ) Bitleitungen mit der hohen Spannung (H) und Bitleitungen mit der Vorladespannung (P) gleichzeitig vorhanden. Zusätzlich erreichen Bitleitungen in dem Speicherzellenfeld C (33 ), die mit dem Leseverstärker41 verbunden sind, eine niedrige Spannung (L). Daher sind in dem Speicherzellenfeld C (33 ) Bitleitungen mit der niedrigen Spannung (L) und Bitleitungen mit der Vorladespannung (P) gleichzeitig vorhanden. -
6 ist ein Wellenformdiagramm, das einen von der Halbleiterspeichervorrichtung aus2 durchgeführten Lesebetrieb veranschaulicht. Der Lesebetrieb wird nun im Detail mit Bezug auf die2 und6 beschrieben werden. Bezugnehmend auf die2 und6 wird das Vorladesteuersignal PEQ zum Steuern der Vorladeeinheit50 deaktiviert, so dass ein Vorladebetrieb beendet wird, wenn ein erstes Zellenblockauswahlsignal PBLSi zum Aktivieren des Speicherzellenfeldes31 aktiviert wird. Der Leseverstärker40 führt einen Lesebetrieb als Antwort auf ein Leseeinleitungssignal PS durch. Wenn das Speicherzellenfeld31 logische H-Pegel-Daten aufweist, erreichen die Bitleitungen BL1 und /BL1, die mit dem Leseverstärker40 verbunden sind, die hohe Spannung (H) bzw. die niedrige Spannung (L). In dem Speicherzellenfeld32 , das benachbart zu dem Speicherzellenfeld31 ist, sind die Bitleitung BL1 mit der niedrigen Spannung und eine Bitleitung BL3 mit der Vorladespannung (P) gleichzeitig vorhanden. - Wie oben beschrieben, können bei einem Speicherzellenfeld einer Halbleiterspeichervorrichtung mit einer herkömmlichen offenen Bitleitungsarchitektur sowohl Bitleitungen mit einer niedrigen Spannung als auch Bitleitungen mit einer Vorladespannung oder sowohl Bitleitungen mit einer hohen als auch Bitleitungen mit der Vorladespannung gleichzeitig vorhanden sein, wenn das Speicherzellenfeld ein Speicherzellenfeld ist, das nicht nach einem Lesebetrieb aktiviert wird.
- Aus der
US 2001/0026483 A1 - Aus der
US 6,829,185 B2 ist eine Halbleiterspeichervorrichtung bekannt, bei der ein Leseverstärker über zwei Schalter mit zwei Bitleitungen verbunden ist und die zwei Ausgleichsschaltungen zum Vorladen der Bitleitungen aufweist. Dabei weist die Halbleiterspeichervorrichtung eine gefaltete Bitleitungsstruktur auf. - Zusammenfassung
- Es ist Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung mit offener Bitleitungsarchitektur sowie ein Verfahren des Steuerns von Bitleitungen einer solchen Halbleiterspeichervorrichtung für einen möglichst fehlerfreien Betrieb der Halbleiterspeichervorrichtung bereitzustellen. Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1 und ein Verfahren nach Anspruch 12. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- Kurze Beschreibung der Zeichnungen
- Die obigen und andere Merkmale und Vorteile der vorliegenden Erfindung werden anschaulicher werden durch Beschreiben von beispielhaften Ausführungsformen davon im Detail mit Bezug auf die beigefügten Zeichnungen, in denen:
-
1 eine grafische Darstellung ist, die einen von einer herkömmlichen Halbleiterspeichervorrichtung mit einer gefalteten Bitleitungsarchitektur durchgeführten Lesebetrieb veranschaulicht; -
2 ein Schaltplan einer herkömmlichen Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur ist; -
3 eine grafische Darstellung ist, die eine Ausführungsform eines Lesebetriebs veranschaulicht, der von einer herkömmlichen Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur durchgeführt wird; -
4 eine grafische Darstellung ist, die ein anderes Ausführungsbeispiel des von der herkömmlichen Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur durchgeführten Lesebetriebs veranschaulicht; -
5 eine grafische Darstellung ist, die ein anderes Ausführungsbeispiel des von der herkömmlichen Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur durchgeführten Lesebetriebs veranschaulicht; -
6 ein Wellenformliniendiagramm zum Erklären eines von der herkömmlichen Halbleiterspeichervorrichtung aus2 durchgeführten Lesebetriebs ist; -
7 ein Schaltplan der Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur gemäß einigen Ausführungsformen der vorliegenden Erfindung ist; -
8 ein Wellenformdiagramm zum Erklären eines von einer Halbleiterspeichervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung durchgeführten Lesebetriebs ist; -
9 eine grafische Darstellung ist, die Spannungen der Bitleitung einer Halbleiterspeichervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung veranschaulicht, nachdem ein Lesebetrieb von der Halbleiterspeichervorrichtung beendet ist; -
10 ein Schaltplan einer Schaltung gemäß Ausführungsformen der vorliegenden Erfindung zum Durchführen eines logischen Betriebs auf den Speicherzellenfeldauswahlsignalen ist; -
11 ein Schaltplan eines Ausführungsbeispiels einer Schaltung zum Erzeugen eines ersten Trennsteuersignals ist, das in einer Halbleiterspeichervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung verwendet werden kann; -
12 ein Schaltplan eines Ausführungsbeispiels einer Schaltung zum Erzeugen eines zweiten Trennsteuersignals ist, das in einer Halbleiterspeichervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung verwendet werden kann; -
13 ein Schaltplan eines Ausführungsbeispiels einer Schaltung zum Steuern eines zweiten Trennsteuersignals ist, das in einer Halbleiterspeichervorrichtung gemäß Ausführungsformen der vorliegenden Erfindung verwendet werden kann; -
14 ein Schaltplan eines Ausführungsbeispiels einer Schaltung zum Steuern eines ersten Trennsteuersignals ist, das in einer Halbleiterspeichervorrichtung gemäß Ausführungsformen der vorliegenden Erfindung verwendet werden kann; -
15 ein Schaltplan eines Ausführungsbeispiels einer ersten Vorladesignalerzeugungsschaltung ist, die in einer Halbleiterspeichervorrichtung gemäß Ausführungsformen der vorliegenden Erfindung verwendet werden kann; -
16 ein Schaltplan eines Ausführungsbeispiels einer zweiten Vorladesignalerzeugungseinheit ist, die in einer Halbleiterspeichervorrichtung gemäß Ausführungsformen der vorliegenden Erfindung verwendet werden kann; -
17 ein Blockschaltplan einer Halbleiterspeichervorrichtung gemäß Ausführungsformen der vorliegenden Erfindung ist; und -
18 ein Ablaufdiagramm eines Verfahrens des Steuerns von Bitleitungen einer Halbleiterspeichervorrichtung gemäß Ausführungsformen der vorliegenden Erfindung ist. - Detaillierte Beschreibung
- Ausführungsformen der vorliegenden Erfindung werden nun im Folgenden genauer beschrieben mit Bezug auf die begleitenden Zeichnungen, in denen Ausführungsformen der Erfindung gezeigt sind. Diese Erfindung kann jedoch in vielen verschiedenen Formen ausgebildet sein und sollte nicht derart ausgelegt werden, dass sie auf die hierin ausgeführten Ausführungsformen beschränkt ist. Vielmehr sind diese Ausführungsformen bereitgestellt, damit diese Offenbarung vollständig und komplett wird und den Umfang der Erfindung für den Fachmann ganz darstellen wird. Durchwegs beziehen sich gleiche Bezugszeichen auf gleiche Elemente.
- Es wird so verstanden werden, dass obwohl die Begriffe „erstes”, „zweites” usw. hierin zum Beschreiben verschiedener Elemente verwendet werden, diese Elemente nicht durch diese Begriffe beschränkt sein sollen. Diese Begriffe werden nur verwendet zum Unterscheiden eines Elementes von einem anderen. Zum Beispiel könnte ein erstes Element als ein zweites Element bezeichnet werden, und genauso könnte ein zweites Element als ein erstes Element bezeichnet werden, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Wie er hierin verwendet wird, beinhaltet der Begriff „und/oder” jede und alle Kombinationen von einem oder mehren der zusammen aufgelisteten Gegenstände.
- Es wird verstanden werden, dass wenn ein Element als „verbunden” oder „gekoppelt” mit einem anderen Element bezeichnet ist, es direkt verbunden oder gekoppelt mit dem anderen Element sein kann oder dazwischen liegende Elemente vorhanden sein können. Anders, wenn ein Element als „direkt verbunden” oder „direkt gekoppelt” mit einem anderen Element bezeichnet wird, sind keine dazwischen liegenden Elemente vorhanden. Andere zum Beschreiben des Zusammenhangs zwischen Elementen verwendete Worte sollten in ähnlicher Art ausgelegt werden (d. h. „zwischen” gegenüber „direkt zwischen”, „benachbart” gegenüber „direkt benachbart” usw.).
- Die hierin verwendete Terminologie ist ausschließlich zum Zwecke der Beschreibung von bestimmten Ausführungsformen und ist nicht beabsichtigt, um die Erfindung zu beschränken. Wie sie hierin verwendet werden, sind die Singular-Formen „ein”, „eine”, „das” gedacht, die Plural-Formen genauso zu umfassen, außer der Kontext besagt eindeutig anderes. Es soll weiter verstanden werden, dass die Begriffe „umfassen”, „umfassend”, „beinhaltet” und/oder „beinhaltend”, wenn sie hierin gebraucht werden, dass Vorhandensein der angegebenen Merkmale ganze Zahlen, Schritte, Betriebe, Elemente und/oder Bauteile zu spezifizieren, aber nicht das Vorhandensein oder die Hinzufügung von einem oder mehreren Merkmalen, ganzen Zahlen, Schritten, Betrieben, Elementen, Bauteilen und/oder Gruppen davon ausschließen.
- Wenn nicht anders definiert besitzen alle Begriffe (einschließlich technischer und wissenschaftlicher Begriffe), die hierin verwendet werden, die gleiche Bedeutung wie sie gewöhnlich von einem Fachmann, an den sich die Erfindung richtet, verstanden werden. Es wird weiter verstanden, dass hierin verwendete Begriffe so ausgelegt werden sollen, dass sie eine Bedeutung aufweisen, die mit der Bedeutung in dem Kontext dieser Offenbarung und dem Stand der Technik konsistent ist, und wird nicht ausgelegt in einem idealisierten oder hyperformalen Sinne außer es ist hierin ausdrücklich so definiert.
-
7 ist ein Schaltplan einer Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur gemäß einiger Ausführungsformen der vorlegenden Erfindung. Wie in7 gezeigt beinhaltet die Halbleiterspeichervorrichtung ein oder mehrere Speicherzellenfelder, d. h. ein erstes Speicherzellenfeld110 und ein zweites Speicherzellenfeld120 . Die Halbleiterspeichervorrichtung beinhaltet auch einen Leseverstärkerblock130 , der einen zwischen ein erstes Paar von Bitleitungen (Bitleitung BL1 des ersten Speicherzellenfeldes110 und Bitleitung /BL1 des zweiten Speicherzellenfeldes120 ) geschalteten ersten Leseverstärker130' und einen zwischen ein zweites Paar von Bitleitungen (Bitleitung BL2 des ersten Speicherzellenfeldes und Bitleitung /BL2 des zweiten Speicherzellenfeldes) geschalteten zweiten Leseverstärker130'' umfasst. Zur Erleichterung der Beschreibung wird der Betrieb des Leseverstärkerblocks130 im Detail beschrieben werden, wobei der Schwerpunkt hauptsächlich auf den Betrieb des zwischen die Bitleitungen BL1 und /BL1 geschalteten ersten Leseverstärkers130' gelegt wird. - Der erste Leseverstärker
130' liest einen Unterschied zwischen der Spannung der Bitleitung BL1 und der Spannung der Bitleitung /BL1, verstärkt die Spannungsdifferenz und gibt das Ergebnis des Verstärkungsbetriebes aus. Der Leseverstärker130' umfasst einen N-Typ-Leseverstärker und einen P-Typ-Leseverstärker. Ein Pull-Down-Signal LANG wird verwendet zum Steuern eines Pull-Down-Transistors MN, der mit dem N-Typ-Leseverstärker verbunden ist, und ein Pull-Up-Signal LAPG wird verwendet zum Steuern eines Pull-Up-Transistor MP, der mit dem P-Typ-Leseverstärker verbunden ist. - Die Halbleiterspeichervorrichtung beinhaltet außerdem: eine erste Trenneinheit
151 , die die Verbindung der Bitleitung BL1 des ersten Speicherzellenfeldes110 mit dem Leseverstärkerblock130 steuert als Antwort auf ein erstes Trennsteuersignal PISOi; und eine zweite Trenneinheit152 , die die Verbindung der Bitleitung /BL1 des zweiten Speicherzellenfeldes120 mit dem Leseverstärkerblock130 steuert als Antwort auf ein zweites Trennsteuersignal PISOj. - Zusätzlich beinhaltet die Halbleiterspeichervorrichtung auch: eine erste Vorladeeinheit
161 , die die Bitleitung BL1 auf eine vorbestimmte Spannung VBL vorlädt als Antwort auf ein erstes Vorladesignal PEQBi; und eine zweite Vorladeeinheit162 , die die Bitleitung /BL1 auf die vorbestimmte VBL vorlädt als Antwort auf ein zweites Vorladesignal PEQBj. - Eine Spaltenauswahlleitung CSL überträgt ein Signal zum Steuern eines Spaltenauswahlgatters
140 . Wenn das Spaltenauswahlgatter140 eingeschaltet ist als Antwort auf das von der Spaltenauswahlleitung CSL übertragene Signal, werden die Bitleitungen BL1 und /BL1 mit Daten-I/O-Leitungen IO bzw. /IO verbunden. - Da die Halbleiterspeichervorrichtung aus
7 eine offene Bitleitungsarchitektur aufweist, ist der Leseverstärker130 zwischen die Bitleitung BL1 des ersten Speicherzellenfeldes110 und die Bitleitung /BL1 des zweiten Speicherzellenfeldes120 geschaltet. Dementsprechend, wenn das erste Speicherzellenfeld110 aktiviert ist und ein Lesebetrieb eingeleitet ist, unterscheiden sich die Spannung der Bitleitung BL1 und die Spannung der Bitleitungen /BL1 voneinander. Wenn eine Speicherzelle in dem ersten Speicherzellenfeld110 , mit der die Bitleitung BL1 verbunden ist einen logischen H-Datenwert speichert, erreicht die Bitleitung BL1 eine hohe Spannung, und die Bitleitung /BL1 erreicht eine niedrige Spannung. - Wenn dies auftritt, erhalten Bitleitungen BL3 und BL4, die wie in
7 gezeigt in dem zweiten Speicherzellenfeld120 enthalten sind und nicht mit dem Leseverstärkerblock130 verbunden sind, eine vorbestimmte Spannung VBL, d. h. eine Vorladespannung, aufrecht. Daher sind in dem zweiten Speicherzellenfeld120 Bitleitungen mit der niedrigen Spannung und Bitleitungen mit der Vorladespannung VBL gleichzeitig vorhanden. Als Folge kann ein dynamischer Fehler in dem zweiten Speicherzellenfeld120 auftreten, wenn Wortleitungsrauschen erzeugt wird. - Solche Fehler können verringert und/oder verhindert werden, indem die Halbleiterspeichervorrichtung auch die erste und zweite Trenneinheit
151 und152 sowie die erste und zweite Vorladeeinheit161 und162 beinhalten kann. Insbesondere, wenn ein an dem ersten Speicherzellenfeld110 durchgeführter Lesebetrieb beendet ist, trennt die zweite Trenneinheit152 die Bitleitung /BL1 des zweiten Speicherzellenfeldes120 von dem Leseverstärkerblock130 und die zweite Vorladeeinheit162 lädt die Bitleitung /BL1 des zweiten Speicherzellenfeldes120 vor. Während dies auftritt erhält die erste Trenneinheit151 die Verbindung der Bitleitung BL1 des ersten Speicherzellenfeldes110 mit dem Leseverstärkerblock130 aufrecht, wodurch ermöglicht wird, das der Lesebetrieb fortlaufend durchgeführt wird. - Wie in
7 gezeigt kann die erste Trenneinheit151 zum Beispiel einem ersten Trenntransistor151a umfassen, der einen NMOS-Transistor umfasst. Der erste Trenntransistor151a beinhaltet erste und zweite Elektroden, die mit der Bitleitung BL1 des ersten Speicherzellenfeldes110 bzw. dem Leseverstärkerblock130 verbunden sind, und eine Steuerelektrode, die das erste Trennsteuersignal PISOi empfängt. - Genauso kann die zweite Trenneinheit
152 zum Beispiel einen zweiten Trenntransistor152a umfassen, der erste und zweite Elektroden, die mit der Bitleitung /BL1 des zweiten Speicherzellenfeldes120 bzw. dem Leseverstärkerblock130 verbunden sind, und eine Steuerelektrode enthält, die das zweite Trennsteuersignal PISOj empfängt. - Die erste Vorladeeinheit
161 kann zum Beispiel einen ersten Ausgleichstransistor161a umfassen, der erste und zweite Elektroden umfasst, die mit der Bitleitung BL1 des ersten Speicherzellenfeldes110 bzw. der Vorladespannung VBL verbunden sind. Die zweite Vorladeeinheit162 kann zum Beispiel einen zweiten Ausgleichstransistor162a umfassen, der erste und zweite Elektroden umfasst, die mit der Bitleitung /BL1 des zweiten Speicherzellenfeldes120 bzw. der Vorladespannung VBL verbunden sind. Die ersten und zweiten Vorladeeinheiten161 und162 können gesteuert werden als Antwort auf die ersten und zweiten Vorladesignale PEQBi bzw. PEQBj, die voneinander verschieden sind. Somit können die Bitleitungen BL1 des ersten Speicherzellenfeldes110 und die Bitleitung /BL1 des zweiten Speicherzellenfeldes120 unabhängig voneinander vorgeladen werden. - Ein Lesebetrieb der Halbleiterspeichervorrichtung aus
7 wird nun im Detail mit Bezug auf das Wellenformdiagramm aus8 beschrieben werden. Bezugnehmend auf8 , wenn das erste Speicherzellenfeldauswahlsignal PBLSi einen logischen H-Pegel annimmt, wird das erste Speicherzellenfeld110 aktiviert und ein zweites Speicherzellenfeldauswahlsignal PBLSj nimmt einen logischen L-Pegel an und ein Signal PBLSij nimmt einen logischen H-Pegel an. Das Signal PBLSij nimmt einen logischen H-Pegel an, wann immer das erste oder das zweite Speicherzellenfeld110 bzw.120 aktiviert ist. - Zusätzlich, wenn das erste Speicherzellenfeldauswahlsignal PBLSi einen logischen H-Pegel annimmt, nehmen die ersten und zweiten Trennsteuersignale PISOi und PISOj einen logischen H-Pegel an. Die ersten und zweiten Trenneinheiten
151 und152 empfangen die ersten und zweiten Trennsteuersignale PISOi bzw. PISOj und verbinden die Bitleitung BL1 des ersten Speicherzellenfeldes110 bzw. die Bitleitung /BL1 des zweiten Speicherzellenfeldes120 mit dem Leseverstärkerblock130 . - Darüber hinaus, wenn das erste Speicherzellenfeldauswahlsignal PBLSi einen logischen H-Pegel annimmt, nehmen die ersten und zweiten Vorladesignale PEQBi und PEQBj einen logischen L-Pegel an. Die ersten und zweiten Vorladeeinheiten
161 und162 empfangen die ersten bzw. zweiten Vorladesignale PEQBi bzw. PEQBj, und das Vorladen der Bitleitung BL1 des ersten Speicherzellenfeldes110 und der Bitleitung /BL1 des zweiten Speicherzellenfeldes120 endet. - Wenn das Leseeinleitungssignal PS einen logischen H-Pegel annimmt, wird ein Lesebetrieb durchgeführt. Sobald der Lesebetrieb eingeleitet ist, beginnen die Spannung der Bitleitung BL1 des ersten Speicherzellenfeldes
110 und die Spannung der Bitleitung /BL1 des zweiten Speicherzellenfeldes120 voneinander abzuweichen. Zum Beispiel wenn eine Speicherzelle, mit der die Bitleitung BL1 verbunden ist, einen logischen H-Datenwert speichert, erreicht die Bitleitung BL1 eine hohe Spannung H und die Bitleitung /BL1 erreicht eine niedrige Spannung L. - Von den Bitleitungen /BL1, BL3 und BL4 des zweiten Speicherzellenfeldes
120 sind die Bitleitungen BL3 und BL4 nicht mit dem Leseverstärkerblock130 verbunden und halten eine Vorladespannung P, d. h. die Spannung VBL, aufrecht. - Wenn der Lesebetrieb beendet wird, so dass es einen ausreichenden Unterschied zwischen der Spannung der Bitleitung BL1 und der Spannung der Bitleitung /BL1 gibt, nimmt ein Signal PSD einen logischen H-Pegel an. Die Wellenform des Signals PSD ist gleich einer Wellenform, die durch Verzögern des Leseeinleitungssignals PS um eine vorbestimmte Zeitspanne erhalten wird.
- Zusätzlich wird ein Signal PBLSiD auf der Grundlage des ersten Speicherzellenfeldauswahlsignals PBLSi und des Signals PSD erzeugt. Die Wellenform des Signals PBLSiB ist gleich einer durch Verzögern des ersten Speicherzellenfeldauswahlsignals PBLSi um eine vorbestimmte Zeitspanne erhaltenen Wellenform. Zusätzlich wird ein Signal PBLSjD auf der Grundlage des zweiten Speicherzellenfeldauswahlsignals PBLSj und des Signals PSD erzeugt.
- Wenn der Lesebetrieb abgeschlossen ist, nimmt das zweite Trennsteuersignal PISOj als Antwort auf das Signal PBLSiD einen logischen L-Pegel an. Dementsprechend trennt die zweite Trenneinheit
152 die Bitleitung BL1 des zweiten Speicherzellenfeldes120 von dem Leseverstärkerblock130 . - Danach nimmt das zweite Vorladesignal PEQBj den logischen H-Pegel an. Als Antwort lädt die zweite Vorladeeinheit
162 die Bitleitung /BL1 des zweiten Speicherzellenfeldes120 auf die Vorladespannung P vor. Somit, wenn der Lesebetrieb abgeschlossen ist, wird die Bitleitung /BL1 des zweiten Speicherzellenfeldes120 von dem Leseverstärkerblock130 getrennt und unabhängig auf die Vorladespannung P vorgeladen. Dementsprechend weisen alle Bitleitungen des zweiten Speicherzellenfeldes120 die Vorladespannung P auf. -
9 ist eine grafische Darstellung, die die Spannungen der Bitleitungen einer Halbleiterspeichervorrichtung gemäß einiger Ausführungsformen darstellt nachdem der Lesebetrieb beendet ist. In9 wird angenommen, dass ein erstes Speicherzellenfeld111 aktiviert ist und ein zweites und ein drittes Speicherzellenfeld121 bzw.122 , die benachbart zu dem ersten Speicherzellenfeld sind, nicht aktiviert sind. - Wenn wie in
9 gezeigt alle in dem ersten Speicherzellenfeld111 gespeicherten Zelldaten logische L-Pegel sind, erreicht eine Mehrzahl von Bitleitungen des ersten Speicherzellenfeldes111 eine niedrige Spannung L aufgrund eines Lesebetriebs. Während dieses Lesebetriebs erreichen einige einer Mehrzahl von Bitleitungen von sowohl dem zweiten als auch dem dritten Speicherzellenfeld121 und122 , die mit den Leseverstärkern131 und132 verbunden sind, eine hohe Spannung H. Sobald jedoch der Lesebetrieb beendet ist, werden alle Bitleitungen des zweiten und dritten Speicherzellenfeldes121 und122 vorgeladen auf eine Vorladespannung P. Genau, wenn der Lesebetrieb beendet ist, werden die Bitleitungen des zweiten und dritten Speicherzellenfeldes121 und122 vorgeladen von der hohen Spannung H auf die Vorladespannung P, wie in9 veranschaulicht ist. - Die
10 bis15 sind Schaltpläne von verschiedenen Signalerzeugungsschaltungen, die in den Halbleiterspeichervorrichtungen gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung verwendet werden können. Die Funktionsweisen der Signalerzeugungsschaltungen, welche in den10 bis15 veranschaulicht sind, werden nun mit Bezug auf8 beschrieben. -
10 ist ein Schaltplan einer Schaltung gemäß einiger Ausführungsformen der vorliegenden Erfindung, die zum Erzeugen des Signals PBLSij verwendet werden kann. Wie in10 gezeigt erzeugt die Schaltung das Signal PBLSij durch Anwenden einer NOR-Operation auf das erste Speicherzellenfeldauswahlsignal PBLSi und das zweite Speicherzellenfeldauswahlsignal PBLSj und Invertieren des Ergebnisses der NDR-Operation. Das Signal PBLSij ist ein logischer H-Pegel immer wenn eines der ersten und zweiten Speicherzellenfelder aktiviert ist. -
11 ist ein Schaltplan einer Schaltung gemäß einiger Ausführungsformen der vorliegenden Erfindung, die zum Erzeugen des ersten Trennstreuersignals verwendet werden können. Wie in11 gezeigt erzeugt die Schaltung das erste Trennsteuersignal PISOi durch Anwenden einer NDR-Operation auf das Inverse des Signals PBLSij und das Signal PBLSjD und Invertieren des Ergebnisses der NDR-Operation. Das Signal PBLSjD ist ein durch Verzögern des zweiten Speicherzellenfeldauswahlsignals PBLSj um eine vorbestimmte Zeitspanne erhaltenes Signal. - Bezugnehmend auf
8 , wenn das erste Speicherzellenfeldauswahlsignal PBLSi einen logischen H-Pegel annimmt, nimmt ein an eine Steuerelektrode eines PMOS-Transistors P1 angelegtes Signal einen logischen L-Pegel an, und somit wird der PMOS-Transistor P1 eingeschaltet. Dementsprechend nimmt das erste Trennsteuersignal PISOi einen logischen H-Pegel an. Der logische Pegel des Signal PBLSjD ändert sich nicht unabhängig davon, ob ein Lesebetrieb geändert ist und somit bleibt das erste Trennsteuersignal PISOi auf einem logischen H-Pegel. -
12 ist ein Schaltplan einer Schaltung gemäß einiger Ausführungsformen der vorliegenden Erfindung, die zum Erzeugen des zweiten Trennsteuersignals PIOSj verwendet werden kann. Bezugnehmend auf12 , wenn das erste Speicherzellenfeldauswahlsignal PBLSi einen logischen H-Pegel annimmt, wird der PMOS-Transistor P2 eingeschaltet, und das zweite Trennsteuersignal PIOSj nimmt ebenfalls einen logischen H-Pegel an. - Wenn ein an dem ersten Speicherzellenfeld
110 , das aktiviert ist, durchgeführter Lesebetrieb beendet ist, so dass es einen ausreichenden Unterschied zwischen den Spannungen der Bitleitungen BL1 und /BL1 gibt, ändert sich der logische Pegel des Signals PBLSiD von einem logischen L-Pegel zu einem logischen H-Pegel. In diesem Fall wird der PMOS-Transistor P2 ausgeschaltet und ein NMOS-Transistor N2 wird eingeschaltet. Daher nimmt das zweite Trennsteuersignal PISOj einen logischen L-Pegel an. Wenn das zweite Trennsteuersignal PISOj auf einem logischen L-Pegel ist, werden die Bitleitungen des zweiten Speicherzellenfeldes120 von dem Leseverstärkerblock130 getrennt. -
13 ist ein Schaltplan einer Schaltung gemäß einiger Ausführungsformen der vorliegenden Erfindung, die zum Erzeugen des Signals PBLSiD verwendet werden kann, und14 ist ein Schaltplan einer Schaltung gemäß einiger Ausführungsformen der vorliegenden Erfindung, die zum Erzeugen des Signals PBLSjD verwendet werden kann. Bezugnehmend auf die13 und14 ändern sich die logischen Pegel des Pull-Down-Signals LANG und des Pull-Up-Signals LPNG gemäß dem logischen Pegel des Leseeinleitungssignals PS. Das Signal PSD wird erzeugt durch anwenden einer NAND-Operation auf das Pull-Down-Signal LANG und das Pull-Up-Signal LPNG und Invertieren des Ergebnisses der NAND-Operation. Die Wellenform des Signals PSD ist gleich einer durch Verzögern des Leseeinleitungssignal PS um eine vorbestimmte Zeitspanne erhaltenen Wellenform. Der logische Pegel des Signals PSD ändert sich nachdem der Einlesebetrieb vollständig beendet ist. - Das Signal PBLSiD wird erzeugt durch Anwenden einer NAND-Operation auf das erste Speicherzellenfeldauswahlsignal PBLSi und das Signal PSD und Invertieren des Ergebnisses der NAND-Operation. Das Signal PBLSjD wird erzeugt durch Anwenden einer NAND-Operation auf das zweite Speicherzellenfeldauswahlsignal PBLSj und das Signal PSD und Invertieren des Ergebnisses der NAND-Operation.
- Bezugnehmend auf
13 , wenn das erste Speicherzellenfeldauswahlsignal PBLSi auf einem logischen H-Pegel ist und sich der logische Pegel des Signals PSD ändert, ändert sich der logische Pegel des Signals PBLSiD von einem logischen L-Pegel zu einem logischen H-Pegel. Der logische Pegel des zweiten Trennsteuersignals PISOj kann gesteuert werden gemäß dem logischen Pegel von PBLSiD. - Bezugnehmend auf
14 , da das zweite Speicherzellenfeldauswahlsignal PBLSj auf einem logischen L-Pegel ist, verbleibt das Signal PBLSjD auf einem logischen L-Pegel unabhängig von dem logischen Pegel des PSD-Signals. -
15 ist ein Schaltplan einer Schaltung gemäß einiger Ausführungsformen der vorliegenden Erfindung, die verwendet werden kann zum Erzeugen des ersten Vorladesignals PEQBi, und16 ist ein Schaltplan einer Schaltung gemäß einiger Ausführungsformen der vorliegenden Erfindung, die verwendet werden kann zum Erzeugen des zweiten Vorladesignals PEQBj. Bezugnehmend auf15 , wenn das erste Speicherzellenfeldauswahlsignal PBLSi einen logischen H-Pegel annimmt, nimmt das erste Vorladesignal PEQBi einen logischen L-Pegel an, womit ein von der ersten Vorladeeinheit161 durchgeführter Vorladebetrieb beendet wird. Daher, selbst nachdem ein Lesebetrieb beendet ist, führt die erste Vorladeeinheit keinen Vorladebetrieb durch. - Bezugnehmend auf
16 , wenn die logischen Pegel der Signale PSD und des Signals PBLSiD sich von einem logischen L-Pegel zu einem logischen H-Pegel ändern, ändert sich der logische Pegel des zweiten Vorladesignals PEQBj von einem logischen L-Pegel zu einem logischen H-Pegel. Daher können alle Bitleitungen des zweiten Speicherzellenfeldes120 vorgeladen werden, in dem die zweite Vorladeeinheit162 derart aktiviert wird, dass sie selektiv einen Vorladebetrieb durchführt nachdem der Lesebetrieb beendet ist. -
17 ist ein Blockschaltplan einer Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der vorliegenden Erfindung. Wie in17 gezeigt beinhaltet die Halbleiterspeichervorrichtung einen Leseverstärker230 , ein Spaltenauswahlgatter240 , eine Trenneinheit251 /252 , eine Vorladeeinheit261 /262 , eine Trennsteuersignalerzeugungseinheit271 /272 und eine Vorladesignalerzeugungseinheit281 /282 . - Der Leseverstärker
230 ist zwischen ein Paar von Bitleitungen geschaltet, das aus einer Bitleitung BL eines ersten Speicherzellenfeldes210 und einer Bitleitung /BL eines zweiten Speicherzellenfeldes220 bestehen. Eine Spaltenauswahlleitung CSL überträgt ein vorbestimmtes Signal zum Steuern des Spaltenauswahlgatters240 . Das Spaltenauswahlgatter240 wird eingeschaltet als Antwort auf das vorbestimmte Signal, so dass die Bitleitungen BL und /BL mit den Daten-I/O-Leitungen IO bzw. /IO verbunden werden. - Die Trenneinheit umfasst eine erste Trenneinheit
251 und eine zweite Trenneinheit252 . Die erste Trenneinheit251 steuert die Verbindung der Bitleitung BL des ersten Speicherzellenfeldes mit dem Leseverstärker230 . Die zweite Trenneinheit252 steuert die Verbindung der Bitleitung /BL des zweiten Speicherzellenfeldes220 mit dem Leseverstärker230 . - Die Vorladeeinheit umfasst eine erste Vorladeineinheit
261 und eine zweite Vorladeeinheit262 . Die erste Vorladeeinheit261 lädt die Bitleitung BL des ersten Speicherzellenfeldes210 auf eine Spannung VBL vor. Die zweite Vorladeeinheit262 lädt die Bitleitung /BL des zweiten Speicherzellenfeldes220 auf die Spannung VBL vor. - Die Trennsteuersignalerzeugungseinheit erzeugt ein Trennsteuersignal, das an die Trenneinheit angelegt wird. Die Trennsteuersignalerzeugungseinheit umfasst eine erste Trennsteuersignalerzeugungseinheit
271 und eine zweite Trennsteuersignalerzeugungseinheit272 . Die erste Trennsteuersignalerzeugungseinheit271 erzeugt ein erstes Trennsteuersignal PISOi zum Steuern der ersten Trenneinheit251 , und die zweite Trennsteuersignalerzeugungseinheit272 erzeugt das zweite Trennsteuersignal PIOSj zum Steuern der zweiten Trenneinheit252 . - Die Vorladesignalerzeugungseinheit umfasst eine erste Vorladesignalerzeugungseinheit
281 und eine zweite Vorladesignalerzeugungseinheit282 . Die erste Vorladesignalerzeugungseinheit281 erzeugt das erste Vorladesignal PEQBi, das zum Steuern der ersten Vorladeeinheit261 verwendet wird, die die Bitleitung BL des ersten Speicherzellenfeldes210 auf die Spannung VBL vorlädt. Die zweite Vorladesignalerzeugungseinheit282 erzeugt das zweite Vorladesignal PEQBj, das verwendet wird zum Steuern der zweiten Vorladeeinheit262 , die die Bitleitung /BL des zweiten Speicherzellenfeldes220 auf die Spannung VBL vorlädt. - Die erste und die zweite Trennsteuersignalerzeugungseinheit
271 und272 legen das erste und das zweite Trennsteuersignal PISOi und PISOj an die erste bzw. zweite Trenneinheit251 bzw.252 unabhängig an. Zusätzlich liegen die erste und die zweite Vorladesignalerzeugungseinheit281 und282 das erste bzw. zweite Vorladesignal PEQBi bzw. PEQBj unabhängig an die erste bzw. zweite Vorladeeinheit261 bzw.262 an. - Wenn sich die Spannung der Bitleitung BL von der Spannung der Bitleitung /BL aufgrund eines Lesebetriebs unterscheidet, ändert sich der logische Pegel des von der zweiten Trennsteuersignalerzeugungseinheit
272 erzeugten zweiten Trennsteuersignals PISOj. Dann trennt die zweite Trenneinheit252 die Bitleitung /BL des zweiten Speicherzellenfeldes220 von dem Leseverstärker230 als Antwort auf das zweite Trennsteuersignal PISOj. - Wenn der Lesebetrieb beendet ist, ändert sich der logische Pegel des von der zweiten Vorladesignalerzeugungseinheit
282 erzeugten zweiten Vorladesignals PEQBj. Dann lädt die zweite Vorladeeinheit262 die Bitleitung /BL des zweiten Speicherzellenfeldes220 als Antwort auf das zweite Vorladesignal PEQBj vor. - Auf diese Art und Weise können all die Bitleitungen des zweiten Speicherzellenfeldes
220 eine Vorladespannung haben, wenn der Lesebetrieb beendet ist. -
18 ist ein Ablaufdiagramm zum Erklären eines Verfahrens des Steuerns von Bitleitungen einer Halbleiterspeichervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Bezugnehmend auf18 wird im Verfahrensschritt S1 eine Anweisung ausgegeben, einen Datenlesebetrieb an einem ersten Speicherzellenfeld durchzuführen, und wird eine Bitleitung des ersten Speicherzellenfeldes mit einem Leseverstärker verbunden. Im Verfahrensschritt S2 wird eine Bitleitung eines zweiten Speicherzellenfeldes, das benachbart zu dem ersten Speicherzellenfeld ist, mit dem Leseverstärker verbunden. - In Verfahrensschritt S3 wird ein an den Bitleitungen des ersten und zweiten Speicherzellenfeldes durchgeführter Vorladebetrieb beendet. In Verfahrensschritt S4 wird ein Datenlesebetrieb eingeleitet.
- Während des Datenlesebetriebs unterscheidet sich die Spannung der Bitleitung des ersten Speicherzellenfeldes allmählich von der Spannung der Bitleitung des zweiten Speicherzellenfeldes. Im Verfahrensschritt S5 wird das zweite Speicherzellenfeld von dem Leseverstärker getrennt, wenn der Datenlesebetrieb beendet ist, wenn der Unterschied zwischen den Spannungen der Bitleitungen des ersten und des zweiten Speicherzellenfeldes ausreichend ist, um einen Auslesebetrieb durchzuführen. Im Verfahrensschritt S6 wird die Bitleitung des zweiten Speicherzellenfeldes auf eine Vorladespannung vorgeladen.
- Ein zum Steuern der Verbindung der Bitleitung des ersten Speicherzellenfeldes mit dem Leseverstärker verwendetes Signal kann verschieden sein von einem Signal, das zum Steuern der Verbindung der Bitleitung des zweiten Speicherzellenfeldes mit dem Leseverstärker verwendet wird.
- Zusätzlich kann ein für das Steuern des Vorladens der Bitleitung des ersten Speicherzellenfeldes verwendetes Signal verschieden sein von einem Signal, das für das Steuern des Vorladens der Bitleiten des zweiten Speicherzellenfeldes verwendet wird.
- Wie oben beschrieben ist es gemäß den Ausführungsformen der vorliegenden Erfindung möglich, Fehler wie z. B. einen dynamischen Fehler zu minimieren und/oder am Auftreten zu verhindern in einer Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur, indem alle Bitleitungen eines Speicherzellenfeldes, das zu einem aktivierten Speicherzellenfeld benachbart ist, auf die gleiche Spannung gebracht werden nachdem ein Lesebetrieb beendet ist.
Claims (16)
- Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur mit: einem ersten Speicherzellenfeld (
110 ); einem zweiten Speicherzellenfeld (120 ); einem Paar von Bitleitungen, das eine erste Bitleitung des ersten Speicherzellenfeldes (110 ) und eine zweite Bitleitung des zweiten Speicherzellenfeldes (120 ) umfasst; einem Leseverstärker (130 ), der zwischen das Paar von Bitleitungen geschaltet ist; einer ersten Schaltung (151 ), die derart ausgebildet ist, dass sie die Verbindung der ersten Bitleitung mit dem Leseverstärker (130 ) als Antwort auf ein erstes Steuersignal (PISOi) steuert; einer zweiten Schaltung (152 ), die derart ausgebildet ist, dass sie die Verbindung der zweiten Bitleitung mit dem Leseverstärker (130 ) als Antwort auf ein zweites Steuersignal (PISOj) steuert; einer dritten Schaltung (161 ), die derart ausgebildet ist, dass sie die erste Bitleitung auf eine vorbestimmte Spannung als Antwort auf ein erstes Vorladesignal (PEQBi) vorlädt; und einer vierten Schaltung (162 ), die derart ausgebildet ist, dass sie die zweite Bitleitung auf eine vorbestimmte Spannung als Antwort auf ein zweites Vorladesignal (PEQBj) vorlädt, wobei die zweite Schaltung (152 ) derart ausgebildet ist, dass sie die zweite Bitleitung von dem Leseverstärker (130 ) trennt nach dem Beenden eines Lesebetriebs, der an dem ersten Speicherzellenfeld (110 ) durchgeführt wird, das aktiviert ist, und wobei die vierte Schaltung (162 ) die zweite Bitleitung vorlädt nachdem die zweite Bitleitung von dem Leseverstärker (130 ) getrennt ist. - Halbleiterspeichervorrichtung nach Anspruch 1, wobei die erste Schaltung (
151 ) einen ersten Transistor (151a ) umfasst, der eine erste Elektrode, die mit der ersten Bitleitung verbunden ist, eine zweite Elektrode, die mit dem Leseverstärker (130 ) verbunden ist, und eine Steuerelektrode, die auf das erste Steuersignal (PISOi) reagiert, aufweist. - Halbleiterspeichervorrichtung nach Anspruch 2, wobei die zweite Schaltung (
152 ) einen zweiten Transistor (152a ) umfasst, der eine erste Elektrode, die mit der zweiten Bitleitung verbunden ist, eine zweite Elektrode, die mit dem Leseverstärker (130 ) verbunden ist, und eine Steuerelektrode aufweist, die auf das zweite Steuersignal (PISOj) reagiert. - Halbleiterspeichervorrichtung nach Anspruch 3, wobei die Halbleitervorrichtung derart ausgebildet ist, dass sie den zweiten Transistor (
152a ) ausschaltet nachdem der Lesebetrieb beendet ist. - Halbleiterspeichervorrichtung nach Anspruch 1, wobei die dritte Schaltung (
161 ) einen dritten Transistor (161a ) umfasst, der eine erste Elektrode, die mit der ersten Bitleitung verbunden ist, eine zweite Elektrode, die mit der vorbestimmten Spannung verbunden ist, und eine Steuerelektrode aufweist, die auf das erste Vorladesignal (PEQBi) reagiert. - Halbleiterspeichervorrichtung nach Anspruch 5, wobei die vierte Schaltung (
162 ) einen vierten Transistor (162a ) umfasst, der eine erste Elektrode, die mit der zweiten Bitleitung verbunden ist, und eine zweite Elektrode, die mit der vorbestimmten Spannung verbunden ist, sowie eine Steuerelektrode aufweist, die auf das zweite Vorladesignal (PEQBj) reagiert. - Halbleiterspeichervorrichtung nach Anspruch 6, wobei die Halbleitervorrichtung derart ausgebildet ist, dass sie den vierten Transistor (
162a ) einschaltet nachdem der Lesebetrieb als Antwort auf das zweite Vorladesignal (PEQBj) beendet ist, so dass die zweite Bitleitung auf die vorbestimmte Spannung aufgeladen wird. - Halbleiterspeichervorrichtung nach Anspruch 3, weiter mit: einer ersten Steuersignalerzeugungseinheit, die derart gestaltet ist, dass sie das erste Steuersignal (PISOi) erzeugt und an die Steuerelektrode des ersten Transistors (
151a ) anlegt; und einer zweiten Steuersignalerzeugungseinheit, die derart ausgebildet ist, dass sie das zweite Steuersignal (PISOj) erzeugt und an die Steuerelektrode des zweiten Transistors (152a ) anlegt. - Halbleiterspeichervorrichtung nach Anspruch 8, wobei der zweite Transistor (
152a ) ausgeschaltet wird als Antwort auf den Übergang des Pegels des zweiten Steuersignals (PISOj), nachdem der Lesebetrieb beendet ist. - Halbleiterspeichervorrichtung nach Anspruch 6, weiter mit: einer ersten Vorladesignalerzeugungseinheit, die das erste Vorladesignal erzeugt und an die Steuerelektrode des dritten Transistors (
161a ) anlegt; und einer zweiten Vorladesignalerzeugungseinheit, die das zweite Vorladesignal erzeugt und an die Steuerelektrode des vierten Transistors (162a ) anlegt. - Halbleiterspeichervorrichtung nach Anspruch 10, wobei nachdem der Lesebetrieb beendet ist, der vierte Transistor (
162a ) als Antwort auf den Übergang des Pegels des zweiten Vorladesignals (PEQBj) eingeschaltet wird, so dass die zweite Bitleitung auf die vorbestimmte Spannung vorgeladen wird. - Verfahren des Steuerns von Bitleitungen einer Halbleiterspeichervorrichtung, die eine offene Bitleitungsarchitektur aufweist und einen zwischen einem Paar von Bitleitungen, das aus einer ersten Bitleitung eines ersten Speicherzellenfeldes (
110 ) und einer zweiten Bitleitung eines zu dem ersten Speicherzellenfeld (110 ) benachbarten zweiten Speicherzellenfeldes (120 ) besteht, geschalteten Leseverstärker (130 ) umfasst, wobei das Verfahren umfasst: Lesen einer Differenz zwischen den Spannungen des Paars von Bitleitungen als Antwort auf eine Anweisung, Daten von dem ersten Speicherzellenfeld (110 ) zu lesen; Trennen der zweiten Bitleitung von dem Leseverstärker (130 ) nachdem das Lesen beendet ist; und Vorladen der zweiten Bitleitung. - Verfahren nach Anspruch 12, weiter umfassend vor dem Lesen: Beenden eines an der ersten Bitleitung und der zweiten Bitleitung durchgeführten Vorladebetriebes; und Verbinden der ersten Bitleitung und der zweiten Bitleitung mit dem Leseverstärker (
130 ). - Verfahren nach Anspruch 13, wobei die Verbindung der ersten Bitleitung mit dem Leseverstärker gesteuert wird durch ein erstes Steuersignal (PISOi), das verschieden ist von einem zweiten Steuersignal (PISOj), das verwendet wird zum Steuern der Verbindung der zweiten Bitleitung mit dem Leseverstärker (
130 ). - Verfahren nach Anspruch 13, wobei das Vorladen der ersten Bitleitung gesteuert wird durch ein erstes Steuersignal (PEQBi), das verschieden ist von einem zweiten Steuersignal (PEQBj), das zum Vorladen der zweiten Bitleitung verwendet wird.
- Verfahren nach Anspruch 12, wobei das Vorladen der zweiten Bitleitung durchgeführt wird nachdem die zweite Bitleitung von dem Leseverstärker (
130 ) getrennt ist, aber bevor ein zweiter Lesebetrieb durchgeführt wird.
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