DE10302346A1

DE10302346A1 - Halbleiterspeicherbaustein mit aufgeteiltem Speicherzellenfeld

Info

Publication number: DE10302346A1
Application number: DE10302346A
Authority: DE
Inventors: Jae-Woong Lee; Jong-Hak Won
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-01-16
Filing date: 2003-01-16
Publication date: 2003-08-14
Anticipated expiration: 2023-01-17
Also published as: JP2003218236A; JP4728562B2; KR100408421B1; DE10302346B4; US20030132457A1; KR20030062086A; US6870205B2

Abstract

Die Erfindung bezieht sich auf einen Halbleiterspeicherbaustein mit einem Speicherzellenfeld, das in eine Vielzahl von Teilfeldern (21) aufgeteilt ist, mit lokalen E/A-Leitungen (LIO), die auf Bitleitungsabtastverstärkerflächen (24) angeordnet sind, und globalen E/A-Leitungen (GIO), die auf Sub-Wortleitungstreiberflächen (25) angeordnet sind. DOLLAR A Erfindungsgemäß endet die jeweilige lokale E/A-Leitung an wenigstens einem Ende innerhalb der Bitleitungsabtastverstärkerfläche (24) außerhalb von Kreuzungsbereichen mit den Sub-Wortleitungstreiberflächen (25). DOLLAR A Verwendung z. B. für Halbleiterspeicherbauelemente vom DRAM-Typ.

Description

Die Erfindung bezieht sich auf einen Halbleiterspeicherbaustein, insbesondere auf einen Halbleiterspeicherbaustein mit einer hierarchischen Eingangs/Ausgangs-Leitungsstruktur (E/A-Leitungsstruktur), nach dem Oberbegriff der Patentansprüche 1, 6, 12 bzw. 15.

Gewöhnlich werden in einem Speicherzellenfeld eines Halbleiterspeicherbausteins, beispielsweise eines dynamischen Halbleiterspeicherbausteins mit direktem Zugriff (DRAM), Wortleitungen und Bitleitungen so angeordnet, dass sie sich senkrecht kreuzen. Durch einen Schalterschaltkreis werden die Bitleitungen an Eingangs/Ausgangs-Leitungen (E/A-Leitungen) angeschlossen, über die Daten ein- oder ausgegeben werden. Jede Speicherzelle ist typischerweise an einer der Kreuzungen der Bitleitungen mit den Wortleitungen angeordnet. Wenn sich die Speicherkapazität des Halbleiterspeicherbausteins erhöht, werden die Speicherzellen und Peripherieschaltkreise, die die Daten steuern, die in die Speicherzellen geschrieben oder aus den Speicherzellen gelesen werden, für gewöhnlich höher integriert.

Für einen Betrieb der E/A-Leitungen mit einer hohen Geschwindigkeit können die in den Halbleiterspeicherbaustein eingebetteten E/A- Leitungen eine hierarchische E/A-Leitungsstruktur haben, in der die E/A- Leitungen in lokale E/A-Leitungen und in globale E/A-Leitungen aufgeteilt werden. Gleichermaßen wird gewöhnlich, um Signalverzögerungen zu reduzieren, die durch den Widerstand des für Wortleitungen benutzten Polysiliziums hervorgerufen werden, auch eine hierarchische Wortleitungsstruktur verwendet, in der die Wortleitungen in Haupt- Wortleitungen und Sub-Wortleitungen aufgeteilt sind.

Üblicherweise ist die Anzahl von längs in einer Speicherzellenfeldmatrix angeordneten Teilfeldern gleich sechzehn. Neuerdings wird jedoch, um die Chipabmessungen unter Beibehaltung der gleichen Speicherkapazität zu verkleinern, die Anzahl der längs angeordneten Teilfelder auf vierzehn oder zwölf reduziert.

Fig. 1 zeigt einen Auszug aus einem Layout-Diagramm eines Halbleiterspeicherbausteins mit einer herkömmlichen hierarchischen E/A-Leitungsstruktur. Wie aus Fig. 1 ersichtlich ist, umfasst der Halbleiterspeicherbaustein 10 ein Speicherzellenfeld mit einer Mehrzahl von Teilfeldern 11, einen Spaltendekoder 12 und einen Zeilendekoder 13. Ein Teilfeld 11 umfasst eine Mehrzahl von Speicherzellen.

Das Speicherzellenfeld kann durch Bitleitungsabtastverstärkerflächen 14 und Sub-Wortleitungstreiberflächen 15 in 93 (= 12 × 8) Teilfelder 11 aufgeteilt sein. Die Bitleitungsabtastverstärkerflächen 14 sind wiederholend in Spaltenrichtung angeordnet, während die Sub-Wortleitungstreiberflächen 15 wiederholend in Zeilenrichtung angeordnet sind. Auf bzw. in einer jeweiligen Bitleitungsabtastverstärkerfläche 14 ist ein nicht dargestellter Bitleitungsabtastverstärker angeordnet, während auf einer jeweiligen Sub-Wortleitungstreiberfläche 15 ein nicht dargestellter Sub-Wortleitungstreiber angeordnet ist.

Der Halbleiterspeicherbaustein 10 hat eine hierarchische Wortleitungsstruktur. Das bedeutet, dass eine Mehrzahl von Hauptwortleitungen (MWLs) mit dem Zeilendekoder 13 verbunden ist, wobei sie in Spaltenrichtung zwölf der Teilfelder 11 überkreuzen, und jede einer Mehrzahl von nicht dargestellten Sub-Wortleitungen, die über einen vorbestimmten Treiber mit den MWLs verbunden sind, ist auf einem Teilfeld 11 angeordnet. In Abhängigkeit von einer Zeilenadresse wählt und aktiviert der Zeilendekoder 13 die MWLs. Die MWLs werden auch als normale Wortleitungen (NWLs) bezeichnet.

Eine Mehrzahl von Spaltenauswahlleitungen (CSLs) ist mit dem Spaltendekoder 12 verbunden und überkreuzen acht der Teilfelder 11 in Zeilenrichtung. Der Spaltendekoder 12 wählt und aktiviert die CSLs.

Der Halbleiterspeicherbaustein 10 hat eine hierarchische E/A-Leitungsstruktur. Für jeweils drei der Teilfelder 11 steht ein Paar lokaler EIA- Leitungen (LIO) zur Verfügung. Wie in Fig. 1 dargestellt ist, ist eine LIO normalerweise in vier Segmente oder in ein Vielfaches von vier Segmenten aufgeteilt. Die LIOs sind in Kreuzungsbereichen, an denen sich Bitteitungsabtastverstärkerflächen 14 und Sub-Worttreiberflächen 15 schneiden, aufgeteilt bzw. aufgetrennt und wiederholend in Spaltenrichtung angeordnet. Eine jeweilige LIO, die auf einer der Bitleitungsabtastverstärkerflächen 14 angeordnet ist, wird normalerweise von beiden Teilfeldern 11 genutzt, die jeweils beidseits der LIO angeordnet sind. Ein Paar von globalen E/A-Leitungen (GIO) ist mit den LIOs durch Schalterschaltkreise verbunden, und für jeweils drei in Spaltenrichtung angeordnete Teilfelder 11 ist eine GIO wiederholend auf einer der Sub- Wortleitungstreiberflächen 15 angeordnet. Jeder der Schalterschaltkreise ist in einem Kreuzungsbereich 16 angeordnet, in dem sich eine GIO und ein LIO schneiden.

Fig. 2 ist eine detaillierte Darstellung eines Bereichs A aus Fig. 1, in dem Paare lokaler E/A-Leitungen aufgeteilt sind. Wie daraus ersichtlich, sind die Teilfelder 11 durch die Bitleitungsabtastverstärkerflächen (BL S/A) und die Sub-Wortleitungstreiberflächen (SWD) geteilt bzw. voneinander getrennt. Auf jedem der Teilfelder 11 ist eine Mehrzahl von Sub- Wortleitungen (SWL) und eine Mehrzahl von Bitleitungspaaren (BL) angeordnet, die einander schneiden. Eine Speicherzelle ist jeweils auf einer Kreuzungsfläche angeordnet, auf der sich eine SWL und ein BL schneiden. Ein nicht dargestellter Sub-Wortleitungstreiber, der eine SWL treibt, ist auf einem SWD angeordnet, und ein Bitleitungsabtastverstärker, der mit einem BL verbunden ist, ist auf einer BL S/A angeordnet.

Eine jeweilige LIO wird auf einer Kreuzungsfläche (KREUZUNG) geteilt und ist auf einer BL S/A angeordnet und schneidet die BLs senkrecht. Auf der Kreuzungsfläche wird ein Steuerschaltkreis vorgesehen, der die SWD und die BL S/A steuert.

Falls nun die Chipabmessungen unter Beibehaltung der gleichen Speicherkapazität verkleinert werden sollen, wenn beispielsweise zehn Teilfelder mit einer größeren relativen Datenspeicherkapazität als die Teilfelder 11 des herkömmlichen Halbleiterspeicherbausteins 10 in Spaltenrichtung so angeordnet werden, dass die Chipabmessungen kleiner sind, können die LIOs nicht ohne weiteres auf einer der Kreuzungsflächen geteilt werden, und es kann schwierig sein, eine hierarchische E/A- Leitungsstruktur zu implementieren.

Die Aufgabe der Erfindung ist es, einen Halbleiterspeicherbaustein mit reduzierten Chipabmessungen und trotzdem mit einer hierarchischen E/A-Leitungsstruktur anzugeben, bei dem die Kontinuität eines Speicherzellenfelds, eines Bitleitungsverstärkers und eines Spaltendekoders beibehalten wird.

Die Erfindung löst diese Aufgabe durch die Bereitstellung eines Speicherbausteins mit den Merkmalen des Anspruchs 1, 6, 12 bzw. 15.

Erfindungsgemäß wird eine Verkleinerung der Chipabmessungen dadurch ermöglicht, dass die Teilung bzw. Trennung von lokalen E/A- Leitungen oder Paaren lokaler E/A-Leitungen auf bzw. in einer jeweiligen Bitleitungsabtastverstärkerfläche vorgenommen wird. Dies ist bei herkömmlichen Halbleiterspeicherbausteinen normalerweise nicht ohne weiteres möglich, weil dort die Bitleitungsabtastverstärkerflächen normalerweise zu klein ist, um eine LIO zu teilen.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:

Fig. 1 einen Auszug aus einem Layout-Diagramm eines herkömmlichen Halbleiterspeicherbausteins mit einer hierarchischen E/A-Leitungsstruktur;

Fig. 2 eine detaillierte Darstellung eines Bereichs A aus Fig. 1 mit einem lokalen E/A-Leitungspaar;

Fig. 3 einen Auszug aus einem Layout-Diagramm einer Ausführungsform eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer hierarchischen E/A-Leitungsstruktur;

Fig. 4 einen Auszug aus einem Layout-Diagramm einer weiteren Ausführungsform eines erfindungsgemäßen Halbleiterspeicherbausteins mit einer hierarchischen E/A-Leitungsstruktur;

Fig. 5 eine detaillierte Darstellung eines Bereichs B aus Fig. 3, in dem lokale E/A-Leitungspaare geteilt werden;

Fig. 6 eine detaillierte Darstellung einer Bitleitungsabtastverstärkerfläche aus Fig. 5, in der lokale E/A-Leitungspaare geteilt werden;

Fig. 7 eine detaillierte Darstellung eines Bereichs C aus Fig. 6, in dem lokale E/A-Leitungspaare geteilt werden; und

Fig. 8 ein Schaltbild eines Spaltendekoders aus Fig. 3.

Nachfolgend werden Ausführungsbeispiele der Erfindung anhand der Fig. 3 bis Fig. 10 näher beschrieben. Dabei sind zum einfacheren Verständnis und der Übersichtlichkeit halber funktionell äquivalente, nicht zwingend identische Elemente mit gleichen Bezugszeichen versehen.
Fig. 3 zeigt eine Ausführungsform eines erfindungsgemäßen Halbleiterspeicherbausteins 20, der ein Speicherzellenfeld mit einer Mehrzahl von Teilfeldern 21, einen Spaltendekoder 22 und einen Zeilendekoder 23 umfasst. Die Datenspeicherkapazität der Teilfelder 21 kann dabei größer sein als die Datenspeicherkapazität der Teilfelder 11 von Fig. 1.
In der dargestellten Ausführungsform ist das Speicherzellenfeld durch Bitleitungsabtastverstärkerflächen 24 und Sub-Wortleitungstreiberflächen 25 in 80 ( = 10 × 8) Teilfelder aufgeteilt. Die Bitleitungsabtastverstärkerflächen 24 sind wiederholend in Spaltenrichtung angeordnet, während die Sub-Wortleitungstreiberflächen 25 wiederholend in Zeilenrichtung angeordnet sind. Auf den Bitleitungsabtastverstärkerflächen 24 sind nicht dargestellte Bitleitungsabtastverstärker angeordnet, während auf den Sub-Wortleitungstreiberflächen 25 nicht dargestellte Sub- Wortleitungstreiber angeordnet sind, die die Sub-Wortleitungen treiben.
Der dargestellte erfindungsgemäße Halbleiterspeicherbaustein 20 hat eine hierarchische Wortleitungsstruktur. Das bedeutet, dass eine Mehrzahl von Hauptwortleitungen (MWLs) mit dem Zeilendekoder 23 verbunden ist, die in Spaltenrichtung zehn der Teilfelder 21 überkreuzen, und jede einer Mehrzahl von nicht dargestellten Sub-Wortleitungen, die über einen Sub-Wortleitungstreiber mit den MWLs verbunden sind, ist auf einem der Teilfelder 21 angeordnet. In Abhängigkeit von einer Zeilenadresse wählt und aktiviert der Zeilendekoder 23 die MWLs. Die MWLs werden auch als normale Wortleitungen (NWLs) bezeichnet.
Eine Mehrzahl von Spaltenauswahlleitungen (CSLs) sind mit dem Spaltendekoder 22 verbunden und überkreuzen acht der Teilfelder 21 in Zeilenrichtung. Der Spaltendekoder 22 wählt und aktiviert die CSLs.
Der erfindungsgemäße Halbleiterspeicherbaustein 20 hat auch eine hierarchische E/A-Leitungsstruktur. Für jeweils 2,5 der Teilfelder 21 ist eine LIO geteilt und wiederholend in Spaltenrichtung auf der Bitleitungsabtastverstärkerfläche 24 angeordnet. Eine auf der Bitleitungsabtastverstärkerfläche 24 angeordnete LIO wird gewöhnlich von beiden Teilflächen 21 beidseits der LIO genutzt. Ein Paar von globalen E/A-Leitungen (GIO) ist mit den LIOs durch nicht dargestellte Schalterschaltkreise verbunden. Für jeweils 2,5 der in Spaltenrichtung angeordneten Teilfelder 21 ist eine GIO in Spaltenrichtung wiederholend auf einer der Sub- Wortleitungstreiberflächen 25 angeordnet. Jeder der Schalterschaltkreise ist an einer Kreuzungsfläche 26 angeordnet, an der sich eine der GIOs und eine der LIOs sich schneiden.
Weil die LIOs in den Bitleitungsabtastverstärkerflächen 24 geteilt sind, kann der erfindungsgemäße Halbleiterspeicherbaustein 20 seine Chipgesamtabmessung reduzieren, während die Datenspeicherkapazität verglichen mit dem herkömmlichen Halbleiterspeicherbaustein 10 nahezu gleich bleibt.
Fig. 4 zeigt einen Auszug aus einem Layout-Diagramm einer weiteren Ausführungsform eines erfindungsgemäßen Halbleiterspeicherbausteins 30 mit einer hierarchischen E/A-Leitungsstruktur. Wie aus Fig. 4 ersichtlich ist, umfasst der Halbleiterspeicherbaustein 30 ein Speicherzellenfeld mit einer Mehrzahl von Teilfeldern 31, einen Spaltendekoder 32 und einen Zeilendekoder 33. Die Funktionen des Spaltendekoders 32 und des Zeilendekoders 33 sind die gleichen, wie bereits zum Spaltendekoder 22 und zum Zeilendekoder 23 aus Fig. 3 ausgeführt.
Der in Fig. 4 dargestellte Halbleiterspeicherbaustein 30 hat viele gleiche Komponenten wie der in Fig. 3 dargestellte Halbleiterspeicherbaustein 20, und deshalb werden nachfolgend nur die Unterschiede der beiden Halbleiterspeicherbausteine im Detail beschrieben. Im Unterschied zum Halbleiterspeicherbaustein 20 nach Fig. 3 ist das Speicherzellenfeld des Halbleiterspeicherbausteins 30 durch Bitleitungsabtastverstärkerflächen 34 geteilt und eine Sub-Wortleitungstreiberfläche 35 ist an der Peripherie des Speicherzellenfelds vorgesehen.
Fig. 5 zeigt eine detaillierte Darstellung eines Bereichs B aus Fig. 3, in dem lokale E/A-Leitungspaare geteilt sind. Auf jedem der Teilfelder 21 ist eine Mehrzahl von Sub-Wortleitungen (SWL) und eine Mehrzahl von normalen Bitleitungspaaren (BLs) angeordnet, die sich senkrecht schneiden. Auf einer Kreuzungsfläche, auf der sich eine SWL und eine BL schneiden, ist eine Speicherzelle angeordnet. Dummy- bzw. Blindbitleitungspaare (DBLs) sind parallel zu den BLs angeordnet. Des weiteren ist auf der Kreuzungsfläche, auf der eine SWL und ein DBL sich schneiden, jeweils eine Speicherzelle angeordnet. Dadurch ist die Kontinuität des Speicherzellenfelds in dem Halbleiterspeicherbaustein 20 aufrechterhalten.
Auf der Bitleitungsabtastverstärkerfläche 24 sind Bitleitungsabtastverstärkerbereiche (BL S/A) 31, 33 und Blindbitleitungsabtastverstärkerflächen (DUMMY BL S/A) 32 gebildet, wobei die dargestellten BL S/A 31, 33 und die DUMMY BL S/A 32 gemeinsam als Baugruppe 30 bezeichnet werden.
Lokale E/A-Leitungspaare (LIO, LIOB) sind auf der DUMMY BL S/A 32 geteilt und bilden jeweils eine erste geteilte LIO und eine zweite geteilte LIO. Die erste geteilte LIO und die zweite geteilte LIO sind durch Schalterschaltkreise mit einer ersten nicht dargestellten GIO bzw. mit einer zweiten nicht dargestellten GIO verbunden. Die erste geteilte LIO und die zweite geteilte LIO sind so angeordnet, dass sie die BLs und die DBLs senkrecht schneiden.
Fig. 6 zeigt eine detaillierte Darstellung der Baugruppe 30 aus Fig. 5, in der lokale E/A-Leitungspaare geteilt sind. Eine Struktur, die die in Fig. 5 dargestellten LIOs benutzt, ist eine 4-Bitleitungspaar/CSL-Struktur, in der 4 Bitleitungspaare zu einer CSL gehören.
Wie aus Fig. 6 ersichtlich ist, sind auf einem Bitleitungsabtastverstärkerbereich 31 PMOS-Abtastverstärker mit PMOS-Transistoren, NMOS- Abtastverstärker mit NMOS-Transistoren, IEqualizerschaltkreise, Trennschaltkreise und Spaltenauswahlschalter angeordnet.
In Abhängigkeit von Trennsignalen (PISOI, PISOJ) trennen die Trennschaltkreise auf der linken Seite angeordnete Bitleitungspaare [BLL<0>, BLBL<0>], [BLL<1>, BLBL<1>] und auf der rechten Seite angeordnete Bitleitungspaare [BLR<0>, BLBR<0>], [BLR<1>, BLBR<1>]. Die getrennten Bitleitungspaare werden selektiv mit lokalen E/A-Leitungspaaren [LIO0, LIOB0], [LIO4, LIOB4] verbunden.
Abhängig von Equalizersignalen PEQIB, PEQJB gleichen die Equalizerschaltkreise die Spannung der Bitleitungspaare auf einen vorbestimmten Spannungswert VBL aus.
In Abhängigkeit von einem vorbestimmten Spannungswert LA verstärken die PMOS-Abtastverstärker die Spannungsdifferenz zwischen den Bitleitungen der Paare [BLL<0>, BLBL<0>], [BLL<1>, BLBL<1>], die auf der linken Seite angeordnet sind. Eine Substratspannung VINTA wird an Substrate der PMOS-Transistoren der PMOS-Abtastverstärker angelegt. In Abhängigkeit von einer zu der Spannung LA invertierten Spannung LAB verstärken die NMOS-Abtastverstärker die Spannungsdifferenz zwischen den Bitleitungen der Paare (BLR<0>, BLBR<0>], [BLR<1>, BLBR<1>], die auf der rechten Seite angeordnet sind.
In Abhängigkeit von einem Spaltenauswahlleitungssignal, das die Spaltenauswahlleitung CSL<0> aktiviert bzw. inaktiviert, verbinden bzw. trennen die Spaltenauswahlschalter jeweils die Bitleitungspaare und die lokalen E/A-Leitungspaare. Jeder Spaltenauswahlschalter umfasst einen NMOS-Transistor.
Die Elemente, die auf dem Bitleitungsabtastverstärkerbereich 33 angeordnet sind, sind die gleichen Elemente wie auf dem Bitleitungsabtastverstärkerbereich 31, die bereits oben beschrieben wurden. Der Bitleitungsabtastverstärkerbereich 33 unterscheidet sich jedoch in den Bezugszeichen für die Bitleitungspaare und die Spaltenauswahlleitung. Die entsprechenden Bezugszeichen sind (BLL<4>, BLBL<4>], [BLL<5>, BLBL<5>]), [BLR<4>, BLBR<4>], [BLR<5>, BLBR<5>] bzw. CSL<2>.
Außerdem sind auch auf dem Blindbitleitungsabtastverstärkerbereich 32 die gleichen Elemente wie auf dem Bitleitungsabtastverstärkerbereich 31 angeordnet. Der Blindbitleitungsabtastverstärkerbereich 32 unterscheidet sich jedoch dadurch, dass eine an jeden Spaltenauswahlschalter des Blindbitleitungsabtastverstärkerbereichs 32 angeschlossene Spaltenauswahlleitung CSL<1> mit der Massespannung VSS verbunden ist, um einen inaktiven Zustand beizubehalten, und dass die Bezugszeichen der Bitleitungspaare und der Spaltenauswahlleitung, die auf dem Blindbitleitungsabtastverstärkerbereich 32 angeordnet sind, [DBLL<2>, DBLBL<2>], [DBLL<3>, DBLBL<3>]), [DBLR<2>, DBLBR<2>], [DBLR<3>, DBLBR<3>] und CSL<1> sind. Deshalb ist die Kontinuität des im erfindungsgemäßen Halbleiterspeicherbaustein enthaltenen Bitleitungsabtastverstärkers ebenfalls gewährleistet.
Die Spaltenauswahlleitung CSL<1> kann auch im nicht dargestellten Spaltendekoder des erfindungsgemäßen Halbleiterspeicherbausteins mit der Massespannung VSS verbunden sein. Dies wird im Zusammenhang mit Fig. 8 erläutert.
Der mit C bezeichnete Teil der Fig. 6 wird unter Bezugnahme auf Fig. 7 beschrieben. Fig. 7 zeigt eine detaillierte Darstellung des Teils C der Baugruppe 30, in dem lokale E/A-Leitungspaare geteilt sind. Wie aus Fig. 7 ersichtlich ist, werden lokale E/A-Leitungspaare [LIO0, LIOB0], [LIO4, LIOB4] an den Punkten SPLIT1 bzw. SPLIT2 geteilt. Deshalb umfassen die gezeigten erfindungsgemäßen Halbleiterspeicherbausteine 20, 30 den Blindbitleitungsabtastverstärkerbereich 32, der jeweils eine Fläche zum Teilen der lokalen E/A-Leitungspaare zur Verfügung stellt.
Fig. 8 zeigt ein Schaltbild des Spaltendekoders 22 aus Fig. 3. Wie aus Fig. 8 ersichtlich ist, umfasst der Spaltendekoder 22 eine Spaltendekodierschaltung 221 und Treiberschaltungen 222a und 222b. Jede Treiberschaltung 222a und 222b umfasst eine Sicherung F, eine Zwischenspeicherschaltung 223, einen Inverter INV3 und einen NMOS-Transistor MN.
Der NMOS-Transistor NM zieht in Abhängigkeit eines Steuersignals PVCCHB den Spannungspegel an einem Knoten N hinunter auf die Massespannung VSS. Das Steuersignal PVCCHB ist ein Impuls, der durch einen hohen logischen Pegel für eine vorbestimmte Zeitdauer aktiviert wird, wenn der Halbleiterspeicherbaustein mit Energie versorgt wird. Das bedeutet, dass das Steuersignal PVCCHB ein Signal ist, das anzeigt, dass der Halbleiterbaustein mit Energie versorgt ist.
Die Zwischenspeicherschaltung 223 hat zwei Inverter INV1, INV2, die kreuzweise miteinander gekoppelt sind. Die Zwischenspeicherschaltung 223 speichert den Spannungspegel am Knoten N zwischen, der auf die Massespannung VSS hinuntergezogen wurde. Der inverter INV3 invertiert ein Ausgangssignal der Zwischenspeicherschaltung 223 und inaktiviert die Spaltenauswahlleitung CSL<1> mit einem niedrigen logischen Pegel.
Die Spaltendekoderschaltung 221 dekodiert eine Spaltenadresse CAi und sendet eine dekodierte Spaltenadresse DCA1 zu der Sicherung F. Die Sicherung F ist aufgetrennt, um die Spaltenauswahlleitung CSL<1> auf einem niedrigen logischen Pegel zu halten, und verhindert, dass ein Ausgangssignal der Spaltendekoderschaltung 221 zum Knoten N übertragen wird.
Die Spaltendekoderschaltung 221 dekodiert die Spaltenadresse CAi und generiert auch eine dekodierte Spaltenadresse DCAj. Hier ist j gleich "0" oder gleich einer positiven ganzen Zahl mit Ausnahme von "1". Die Treiberschaltung 222a hat die gleichen Elemente wie die oben beschriebene Treiberschaltung 222b. Eine in der Treiberschaltung 222a vorgesehene Sicherung ist jedoch nicht aufgetrennt. Deshalb aktiviert die Treiberschaltung 222a in Abhängigkeit von der dekodierten Spaltenadresse DCAj die Spaltenauswahlleitung CSL<j>. Weil die Treiberschaltungen 222a und 222b die gleichen Elemente haben, ist die Kontinuität des Spaltendekoders 22 gewährleistet.

Claims

1. Halbleiterspeicherbaustein mit
einem Speicherzellenfeld, das durch Sub-Wortleitungstreiberflächen (25) und Bitleitungsabtastverstärkerflächen (24) in eine Mehrzahl von Teilfeldern (21) aufgeteilt ist,
lokalen E/A-Leitungen (LIO), die in den Bitleitungsabtastverstärkerflächen (24) angeordnet sind, und
globalen E/A-Leitungen (GIO), die in den Sub-Wortleitungstreiberflächen (25) angeordnet sind, dadurch gekennzeichnet, dass
die jeweilige lokale E/A-Leitung (LIO) an wenigstens einem Ende in einer der Bitleitungsabtastverstärkerflächen (24) endet.

2. Halbleiterspeicherbaustein nach Anspruch 1, dadurch gekennzeichnet, dass die Bitleitungsabtastverstärkerflächen (24) Blindbitleitungsabtastverstärkerbereiche (32) mit Blindbitleitungsabtastverstärkern umfassen, wobei wenigstens ein Ende von jeder lokalen E/A-Leitung in einer der einzelnen Blindbitleitungsabtastverstärkerflächen (32) angeordnet ist.

3. Halbleiterspeicherbaustein nach Anspruch 2, gekennzeichnet durch einen ersten Schalterschaltkreis, der in Abhängigkeit von einem Spaltenauswahlsignal selektiv eine jeweilige lokale E/A-Leitung und eine Blindbitleitung, die mit dem zugehörigen Blindbitleitungsabtastverstärker verbunden ist, verbindet oder trennt.

4. Halbleiterspeicherbaustein nach Anspruch 3, dadurch gekennzeichnet, dass der erste Schalterschaltkreis die jeweilige lokale E/A- Leitung und die Blindbitleitung in Abhängigkeit von einer Inaktivierung des Spaltenauswahlleitungssignals trennt.

5. Halbleiterspeicherbaustein nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass die jeweilige lokale E/A-Leitung, die in der Bitleitungsabtastverstärkerfläche (24) angeordnet ist, aus einer ersten geteilten lokalen E/A-Leitung und einer zweiten geteilten lokalen E/A-Leitung gebildet ist, wobei die erste geteilte lokale E/A-Leitung mit einer ersten der globalen E/A-Leitungen durch einen zweiten Schalterschaltkreis verbunden ist und die zweite geteilte lokale E/A-Leitung mit einer zweiten der globalen E/A-Leitungen durch einen dritten Schalterschaltkreis verbunden ist.

6. Halbleiterspeicherbaustein mit
einem Speicherzellenfeld, das durch Sub-Wortleitungstreiberflächen (25) und Bitleitungsabtastverstärkerflächen (24) in eine Vielzahl von Teilfeldern (21) aufgeteilt ist,
einer Mehrzahl von Sub-Wortleitungen (SWL), die in jedem Teilfeld (21) angeordnet sind,
einer Mehrzahl von normalen Bitleitungspaaren (BL), die auf jedem Teilfeld (21) angeordnet sind, und jeweils jede der Sub-Wortleitungen (SWL) senkrecht schneiden,
einer Mehrzahl von lokalen E/A-Leitungspaaren, von denen jedes mit einem normalen Bitleitungspaar durch einen zugehörigen von einer Mehrzahl von ersten Schalterschaltkreisen verbunden sind,
einer Mehrzahl von globalen E/A-Leitungspaaren, von denen jedes mit einem zugehörigen lokalen E/A-Leitungspaar durch einen zugehörigen von einer Mehrzahl von zweiten Schalterschaltkreisen verbunden sind, gekennzeichnet durch
ein jeweiliges Blindbitleitungspaar (DBL), das in jedem Teilfeld (21) angeordnet ist, wobei die Blindbitleitungspaare (DBL) jede der Sub- Wortleitungen senkrecht schneiden und jeweils parallel zu zugehörigen der normalen Bitleitungspaare (BL) angeordnet sind, und
eine Mehrzahl von Blindbitleitungsabtastverstärkern, die jeweils mit einem zugehörigen der Blindbitleitungspaare verbunden sind und in einer zugehörigen der Bitleitungsabtastverstärkerflächen (24) angeordnet sind,
wobei jedes von der Mehrzahl der lokalen E/A-Leitungspaare mit einem zugehörigen Blindbitleitungspaar (DBL) durch einen zugehörigen von der Mehrzahl der ersten Schalterschaltkreise verbunden ist und
wobei das jeweilige lokale E/A-Leitungspaar an wenigstens einem Ende in einer zugehörigen der Bitleitungsabtastverstärkerflächen (24) endet.

7. Halbleiterspeicherbaustein nach Anspruch 6, dadurch gekennzeichnet, dass jeder der ersten Schalterschaltkreise in Abhängigkeit von einer Inaktivierung eines zugehörigen Spaltenauswahlleitungssignals das zugehörige lokale E/A-Leitungspaar von dem zugehörigen Blindbitleitungspaar trennt.

8. Halbleiterspeicherbaustein nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass
jedes von den lokalen E/A-Leitungspaaren, die in Blindbitleitungsabtastverstärkerflächen (32) angeordnet sind, aus einem ersten geteilten lokalen E/A-Leitungspaar und einem zweiten geteilten lokalen E/A-Leitungspaar gebildet ist,
die ersten geteilten lokalen E/A-Leitungspaare jeweils durch einen der zweiten Schalterschaltkreise mit einem ersten der globalen E/A-Leitungspaare verbunden sind und
die zweiten geteilten lokalen E/A-Leitungspaare jeweils mit einem zweiten der globalen E/A-Leitungspaare durch einen der zweiten Schalterschaltkreise verbunden sind.

9. Halbleiterspeicherbaustein nach einem der vorherigen Ansprüche, gekennzeichnet durch einen Spaltendekoder (22, 32), der ein Spaltenauswahlsignal erzeugt.

10. Halbleiterspeicherbaustein nach Anspruch 9, dadurch gekennzeichnet, dass der Spaltendekoder (22, 32) der folgende Elemente aufweist:

- eine Spaltendekoderschaltung (221), der zum Dekodieren einer Spaltenadresse (CAi), die dem Speicherbaustein zur Verfügung gestellt wird, ausgelegt ist, und

- eine Mehrzahl von Treiberschaltungen (222a, 222b), die dafür ausgelegt sind, selektiv ein zugehöriges Spaltenauswahlsignal zur Verfügung zu stellen.

11. Halbleiterspeicherbaustein nach Anspruch 10, dadurch gekennzeichnet, dass jede der Treiberschaltungen (222a, 222b) folgende Elemente enthält:

- einen Zwischenspeicherschaltkreis (223), der einen logischen Wert zwischenspeichert, der auf einem Spannungspegel an einem Eingangsknoten (N) basiert,

- einen Transistor (MN), der auf ein Steuersignal (PVCCHB) anspricht, das anzeigt, dass dem Halbleiterspeicherbaustein Energie zur Verfügung gestellt ist, und der dafür ausgefegt ist, selektiv den Spannungspegel des Eingangsknotens (N) des Zwischenspeicherschaltkreises (223) auf eine Massespannung hinunterzuziehen,

- einen Inverter (INV3), der dafür ausgelegt ist, ein Ausgangssignal des Zwischenspeicherschaltkreises (223) als ein Spaltenauswahlleitungssignal zu invertieren, und

- eine Sicherung (F), die dafür ausgelegt ist, selektiv ein Senden des Ausgangssignals der Spaltendekoderschaltung (221) zum Eingangsknoten (N) des Zwischenspeicherschaltkreises (223) zu ermöglichen oder zu verhindern.

12. Halbleiterspeicherbaustein mit

- einem Speicherzellenfeld, das durch Sub-Wortleitungstreiberflächen (25) und Bitleitungsabtastverstärkerflächen (24) in eine Vielzahl von Teilfeldern (21) aufgeteilt ist,

- einer Mehrzahl von Sub-Wortleitungen (SWL), die in den Teilfeldern (24) angeordnet sind, und

- einer Mehrzahl von normalen Bitleitungspaaren (BL), die auf den Teilfeldern (21) angeordnet sind und die Teilwortleitungen (SWL) senkrecht schneiden,

- dadurch gekennzeichnet,dass

- ein jeweiliges Blindbitleitungspaar (DBL) vorgesehen ist, das in jedem der Teilfelder (21) parallel zu den normalen Bitleitungspaaren (BL) angeordnet ist und die Teliwortleitungen (SWL) senkrecht schneidet,

- eine Mehrzahl von Blindbitleitungsabtastverstärkern vorgesehen ist, die jeweils mit einem zugehörigen der Blindbitleitungspaare verbunden sind und in einer zugehörigen der Bitleitungsabtastverstärkerflächen (24) angeordnet sind,

- erste Schalterschaltkreise vorgesehen sind, die dafür ausgelegt sind, selektiv das jeweilige lokale E/A-Leitungspaar mit dem zugehörigen Blindbitleitungspaar zu verbinden oder von diesem zu trennen,

- eine Mehrzahl von lokalen E/A-Leitungspaaren vorgesehen ist, die in der jeweiligen Bitleitungsabtastverstärkerfläche (24), in welcher der betreffende Blindbitleitungsabtastverstärker angeordnet ist, in ein erstes geteiltes lokales E/A-Leitungspaar und ein zweites geteiltes lokales E/A-Leitungspaar geteilt sind, wobei wenigstens ein Teil der lokalen E/A-Leistungspaare mit einem zugehörigen normalen Bitleitungspaar (BL) und einem zugehörigen Blindbitleitungspaar (DBL) verbunden ist, und

- jeder der ersten Schalterschaltkreise von einem Spaltenauswahlleitungssignal einer Spaltenauswahlleitung gesteuert wird.

13. Halbleiterspeicherbaustein nach Anspruch 12, dadurch gekennzeichnet, dass jeder der ersten Schalterschaltkreise wenigstens zwei NMOS-Transistoren umfasst.

14. Halbleiterspeicherbaustein nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass das mit dem ersten geteilten lokalen E/A-Leitungspaar verbundene Blindbitleitungspaar und das mit dem zweiten geteilten lokalen E/A-Leitungspaar verbundene Blindbitleitungspaar jeweils auf dem identischen Teilfeld (21) angeordnet sind.

15. Halbleiterspeicherbaustein mit
einem Speicherzellenfeld mit einer Mehrzahl von Teilfeldern (31),
Bitleitungsabtastverstärkerflächen (34), die zwischen den Teilfeldern (31) angeordnet sind, und
einer ersten geteilten lokalen E/A-Leitung in wenigstens einer der Bitleitungsabtastverstärkerflächen (34), dadurch gekennzeichnet, dass
die erste geteilte lokale E/A-Leitung an wenigstens einem Ende in der Bitleitungsabtastverstärkerfläche (34) endet.

16. Halbleiterspeicherbaustein nach Anspruch 15, dadurch gekennzeichnet, dass die wenigstens eine der Bitleitungsabtastverstärkerfläche (34) eine Blindbitleitungsverstärkerfläche umfasst.

17. Halbleiterspeicherbaustein nach Anspruch 15 oder 16, gekennzeichnet durch eine zweite geteilte lokale E/A-Leitung.

18. Halbleiterspeicherbaustein nach Anspruch 17, dadurch gekennzeichnet, dass ein Ende der zweiten geteilten lokalen E/A-Leitung auf der Blindbitleitungsverstärkerfläche gebildet ist.

19. Halbleiterspeicherbaustein nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass ein Ende der ersten geteilten lokalen E/A-Leitung und ein Ende der zweiten geteilten lokalen E/A-Leitung auf der Blindbitleitungsverstärkerfläche angeordnet sind.