DE10242817C1 - RAM-Speicherschaltung und Verfahren für einen Speicherbetrieb mit vervielfachter Datenrate - Google Patents

Abstract

Gegenstand der Erfindung ist eine RAM-Speicherschaltung und ein Verfahren zu deren Betrieb, wobei die Speicherschaltung mindestens eine Speicherbank (10) enthält, die eine Vielzahl von matrixartig in Zeilen und Spalten angeordneten Speicherzellen umfasst und in q >= 2 Bereiche gegliedert ist, deren jeder aus p >= 1 Segmenten besteht, die jeweils eine Mehrzahl von Spalten umfassen. Jedem Segment ist ein Bündel von Master-Datenleitungen (ML) zugeordnet, welches von einem dem betreffenden Bereich zugeordneten Bereichbus (26a bzw. 26b) abzweigt, sich seinerseits über ein Schaltnetz zu den Speicherzellen des betreffenden Segmentes verzweigt. Die Bereichbusse (26a, 26b) sind zyklisch mit einem gemeinsamen Datenport (22) verbindbar. Um einen Lesebetrieb zu erlauben, dessen Beginn sich mit dem Ende eines vorangehenden Schreibbetriebs überlappt, ist mit jedem Master-Datenleitungsbündel (ML) ein Datenlatch (28) zum Halten der dort jeweils erscheinenden Daten gekoppelt, und zwischen jedem Master-Datenleitungsbündel (ML) und dem zugeordneten Bereichbus (26a bzw. 26b) ist jeweils ein Trennschalter (28) vorgesehen.

Description

Die Erfindung betrifft eine RAM-Speicherschaltung, insbeson­ dere eine dynamische RAM-Speicherschaltung (DRAM), mit minde­ stens einer Speicherbank, die eine Vielzahl von matrixartig in Zeilen und Spalten angeordneten Speicherzellen umfasst und in mehrere Bereiche gegliedert ist, welche mittels eines Be­ reichsmultiplexers zyklisch mit einem gemeinsamen Datenport verbindbar sind, gemäß dem Oberbegriff des Patentanspruchs 1. Speicherschaltungen dieser Gattung erlauben es, einzuschrei­ bende und ausgelesene Datenströme mit einer Datenrate, die einem Mehrfachen des internen Schreib- bzw. Lesetaktes an der Speicherbank entspricht, über den Datenport ein- bzw. auszu­ geben. Gegenstand der Erfindung ist auch eine Verfahren zum Betreiben einer derartigen Speicherschaltung.

Die Datenströme, die an RAM-Speicherschaltungen ein- und aus­ gegeben werden, können eine Breite von einem oder mehreren Bits haben. Allgemein gesagt ist also der Datenstrom eine Folge von "Datengruppen", deren jede aus m ≧ 1 parallelen Bits besteht, die über einen m-Bit-Parallelport ein- und ausgege­ ben werden. Als Datenrate wird die Folgefrequenz der Daten­ gruppen bei der Ein- und Ausgabe bezeichnet. Üblicherweise erfolgt die Handhabung der Daten in sogenannten Daten- "Bursts", d. h. bei jedem Schreib- oder Lesebetrieb werden mehrere unmittelbar aufeinander folgende Datengruppen ein- bzw. ausgegeben. Die Anzahl der Datengruppen pro Burst, die sogenannte "Burstlänge", ist als ein Einstellparameter an der Steuereinrichtung der Speicherschaltung einstellbar.

Jede Datengruppe belegt eine Gruppe von m Speicherzellen, die adressierbar ist durch Auswahl einer Zeile, was durch Akti­ vierung einer der Zeile zugeordneten Zeilenselektionsleitung (Wortleitung) abhängig von einer Zeilenadresse (X-Adresse) erfolgt, und durch Auswahl einer Gruppe von m Spalten abhän­ gig von einer Spaltenadresse (Y-Adresse). Durch diese Zeilen- und Spaltenadressierung wird in einem steuerbaren Datenweg­ netz, welches die Speicherbank überzieht, ein Datenpfad durchgeschaltet, der die adressierte Speicherzellengruppe mit einem internen m-Bit-Datenbus verbindet, um eine m-Bit-Daten­ gruppe über diesen Bus in die adressierte Speicherzellen­ gruppe zu schreiben oder von dort auszulesen.

Die Gesamtmenge der Spalten der Speicherbank ist also organi­ satorisch gegliedert in disjunkte Gruppen von jeweils m Spal­ ten. Größere Speicherbänke sind zudem in mehrere sogenannte "Segmente" unterteilt, deren jedes eine gleiche Anzahl von Spaltengruppen umfasst. Meistens ist auch die Gesamtmenge der Zeilen gegliedert in disjunkte, gleich mächtige Gruppen. Die Menge der Speicherzellen, die innerhalb eines Segmentes zur selben Zeilengruppe gehören, wird als "Domäne" bezeichnet.

Das erwähnte Datenwegnetz ist entsprechend diesen Gliederun­ gen hierarchisch aufgebaut: Jede Domäne enthält längs jeder Spalte eine Spaltenleitung, die als "Bitleitung", bezeichnet wird, und an jeder Speicherzelle befindet sich ein Zellen- Auswahlschalter zum wahlweisen Verbinden der Zelle mit der Bitleitung der betreffenden Spalte. Jede Gruppe von m Bitlei­ tungen, die zu einer Spaltengruppe der Domäne gehören, ist ihrerseits selektiv über m zugeordnete Gruppen-Auswahlschal­ ter mit einem Bündel von m lokalen Datenleitungen verbindbar, das der gesamten Domäne zugeordnet ist. Jedes dieser Bündel ist seinerseits selektiv über m zugeordnete Domänen-Auswahl­ schalter mit einem Bündel von m Master-Datenleitungen ver­ bindbar, das dem gesamten Segment zugeordnet ist. Jedes die­ ser Bündel ist selektiv mit dem internen m-Bit-Datenbus verbindbar.

Mit der Aktivierung einer Wortleitung, ausgewählt durch die Zeilenadresse, werden die Zellen-Auswahlschalter an allen Speicherzellen der betreffenden Zeile geschlossen. Die Zei­ lenadresse und die Spaltenadresse bestimmen die Domäne, um festzulegen, welche Domänen-Auswahlschalter geschlossen wer­ den soll. Zusätzlich bestimmt die Spaltenadresse, welche Gruppen-Auswahlschalter innerhalb der Domäne geschlossen wer­ den sollen und welches Master-Datenleitungsbündel mit dem internen Datenbus verbunden werden soll, um den Datenpfad zwischen dem Bus und der adressierten Speicherzellengruppe durchzuschalten.

Die eingangs erwähnte Technik des Betriebs mit vervielfachter Datenrate ist seit einiger Zeit weithin gebräuchlich vgl. etwa US 20010033522 A1, und zwar speziell für "doppelte Datenrate" (abgekürzt DDR). Hier­ bei ist die Bank zusätzlich in zwei disjunkte "Bereiche" ge­ gliedert, deren jeder eine Hälfte der Gesamtmenge der Spalten umfasst, und zwar derart, dass jeder Bereich aus gleich vie­ len ganzen Segmenten besteht. Jedem Bereich ist ein eigener m-Bit-Datenbus als sogenannter "Bereichbus" zugeordnet. Der Strom der einzuschreibenden oder auszulesenden Datengruppen, die als Folge nacheinander über den Datenport ein- bzw. aus­ gegeben werden, wird intern mittels des Bereichsmultipexers in zwei Teilströme gesplittet, derart dass die aufeinander­ folgenden Datengruppen abwechselnd verschiedenen Bereichen zugeordnet werden. Beide Bereiche werden synchron im gleichen Takt betrieben, so dass ein Schreiben oder Lesen von jeweils zwei Datengruppen simultan (also gleichzeitig) erfolgt, wäh­ rend die Ein- und Ausgabe der Folge der Datengruppen über den Datenport sequentiell (also zeitlich hintereinander) mit der doppelten Frequenz dieses Taktes erfolgt, unter entsprechend schneller Betätigung des Bereichsmultiplexers. Um den Über­ gang zwischen simultan und sequentiell zu ermöglichen, muss entweder an einem der Bereichbusse eine Verzögerung um eine Periode der Datenrate (eine halbe Periode des Zugrifftaktes) eingefügt sein, oder es muss an zumindest einen der Bereich­ busse eine Halteschaltung (Bus-Datenlatch) angeschlossen sein.

Zur Realisierung von RAM-Speichern, die mit noch höherer Datenrate betrieben werden sollen, ist die (bzw. jede) Spei­ cherbank in entsprechend mehr disjunkte Bereiche zu untertei­ len, jede mit gleich vielen ganzen Segmenten und mit einem eigenen Bereichbus. Allgemein gesprochen: für q-fache Daten­ rate (mit q ≧ 2) sind q Bereiche zu definieren und q Bereich­ busse vorzusehen, und der Bereichsmultiplexer ist auszubilden zur zyklischen Umschaltung des Datenportes zwischen den q Bereichbussen. Somit können bei jedem "Zugrifftakt" (Schreib- bzw. Lesetakt an der Bank) q Datengruppen an den q Bereichen geschrieben oder gelesen werden, wobei die Ein- und Ausgabe der Datengruppen über den Datenport zeitlich hintereinander mit einer Datenrate entsprechend der q-fachen Frequenz dieses Taktes erfolgt, unter entsprechend schneller Betätigung des Bereichsmultiplexers. Im folgenden sei eine RAM Speicher­ schaltung dieser allgemeinen Gattung kurz als qDR-RAM be­ zeichnet.

Zum Einschreiben von Daten in eine RAM-Bank wird beim Stand der Technik ein externer Schreibbefehl an die Speicherschal­ tung gelegt. Im Falle eines qDR-RAM muss, bevor nach Gültig­ keit des Schreibbefehls der eigentliche Schreibvorgang an der Bank zum Durchschalten der Datenpfade zu den jeweils adres­ sierten Speicherzellengruppen beginnt, gewartet werden, bis die ersten q Datengruppen, die gleichzeitig in die q Bereiche zu schreiben sind, auf den q Bereichbussen gültig vorliegen. Diese Schreib-Anlaufzeit umfasst eine Befehls-Auswertezeit (setup time), ferner die Bus-Latenzzeit (Laufzeit der Daten vom Datenport über den Multiplexer und die Länge der Daten­ busse) plus q - 1 Perioden der Datenrate. Die Folge der Spal­ tenselektionssignale, die mit der Frequenz des Zugrifftaktes zum Durchschalten der Datenpfade an die Schalter im Datenweg­ netz gelegt werden, darf also erst nach Verstreichen dieser Anlaufzeit gestartet werden. Der Schreibvorgang ist beendet, wenn die letzte Datengruppe die ihr zugewiesene Speicherzel­ lengruppe erreicht hat, also mit dem Ende des letzten Spal­ tenselektionssignals. Bei herkömmlichen RAMs sind alle Be­ reichbusse bis zu diesem Zeitpunkt mit Schreibdaten belegt.

Zum Lesen von Daten an der Bank wird beim Stand der Technik ein externer Lesebefehl an die Speicherschaltung gelegt, und nach Verstreichen der Befehls-Auswertezeit wird die Folge der Spaltenselektionssignale mit dem Zugrifftakt begonnen. Nach­ dem mit Beendigung des ersten Spaltenselektionssignals die erste Lesedatengruppe am Master-Datenleitungsbündel des be­ treffenden Segmentes verfügbar ist, dauert es noch die oben erwähnten Bus-Latenzzeit, bis diese Datengruppe den Datenport gültig erreicht hat. Die Gesamtdauer ab dem Lesebefehl bis zu diesem Zeitpunkt wird allgemein als "CAS-Latenz" bezeichnet.

Im praktischen Einsatz von RAM-Speicherschaltungen kommt es vor, dass zwischen Schreib- und Lesebetrieb innerhalb der selben Zeile von Speicherzellen gewechselt werden muss. Bei qDR-RAMs nach dem Stand der Technik ist jeder Bereichbus bleibend mit allen Master-Datenleitungsbündeln des betreffen­ den Bereichs gekoppelt, üblicherweise über bidirektionale Verstärkerschaltungen, die sogenannten "Sekundärverstärker". Da alle Bereichbusse, wie oben erwähnt, bis zum Ende des letzten Spaltenselektionssignals eines Schreibvorganges be­ legt sind, kann ein anschließender Lesezugriff erst nach diesem Zeitpunkt begonnen werden. Dies hat zur Folge, dass das erste Spaltenselektionssignal des Lesezugriffes erst frühestens nach einer vollen Periode der Zugrifftaktes (q Perioden der Datenrate) angelegt werden kann.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine qDR-RAM-Speicherschaltung so auszubilden, dass ein Wechsel vom Schreibbetrieb in den Lesebetrieb schneller als bisher durchgeführt werden kann. Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 angegebenen Schaltungsmerkmale gelöst.

Demnach wird die Erfindung realisiert an einer RAM-Speicher­ schaltung, die folgendes enthält: mindestens eine Speicher­ bank, die in q ≧ 2 Bereiche gegliedert ist und eine Vielzahl von matrixartig in Zeilen und Spalten angeordneten Speicher­ zellen umfasst, wobei die Menge der Spalten jedes Bereiches gegliedert ist in p ≧ 2 disjunkte Teilmengen, deren jede ein Segment definiert; für jeden Bereich einen eigenen Bereichbus und für jedes Segment eines jeden Bereiches ein Bündel von m ≧ 1 Master-Datenleitungen, das vom betreffenden Bereichbus abzweigt und seinerseits über ein durch Adresseninformation steuerbares Leitungsnetz verbindbar ist mit individuell adressierten Gruppen von jeweils m Speicherzellen innerhalb jeweiligen Segmentes; einen Bereichsmultiplexer zum zykli­ schen Verbinden der Bereichbusse mit einem Datenport, der m äußere Anschlüsse zur Eingabe und Ausgabe der an den adres­ sierten Speicherzellengruppen einzuschreibenden bzw. auszule­ senden Datengruppen aufweist; Verzögerungs- oder Haltemittel zum gleichzeitigen Bereitstellen von jeweils q aufeinander­ folgenden Datengruppen auf den q Bereichbussen; eine Steuer­ einrichtung, die ausgelegt ist zum Steuern des Schreib- und Lesebetriebs unter dem Einfluss eines angelegten Taktsignals und angelegter Adressinformation und Befehlsinformation. Er­ findungsgemäß ist mit jedem Master-Datenleitungsbündel ein Datenlatch zum Halten der dort jeweils erscheinenden Daten­ gruppe gekoppelt, und zwischen jedem Master-Datenleitungs­ bündel und dem zugeordneten Bereichbus ist jeweils ein von der Steuereinrichtung steuerbarer Trennschalter zum vorüber­ gehenden Abkoppeln des Master-Datenleitungsbündels vom jewei­ ligen Bereichbus vorgesehen.

Merkmale besonderer Ausgestaltungen einer erfindungsgemäßen Speicherschaltung sind in den Unteransprüchen 2 bis 5 aufge­ führt.

Solange ein erfindungsgemäß vorgesehener Trennschalter ge­ schlossen gehalten wird, also das betreffende Master-Daten­ leitungsbündel mit dem Bereichbus gekoppelt bleibt, arbeitet die Speicherschaltung in der weiter oben beschriebenen Weise gemäß dem Stand der Technik zum Schreiben und Lesen von Daten an der Speicherbank. Wenn der Trennschalter geöffnet wird, also das betreffende Master-Datenleitungsbündel vom Bereich­ bus abgekoppelt wird, bleibt die Datengruppe, die zuletzt auf diesem Bündel erschienen ist, wegen der Wirkung des erfin­ dungsgemäß vorgesehenen Segment-Datenlatches auf dem Bündel erhalten. Dies kann ausgenutzt werden, um einen Lesebetrieb zeitlich überlappend mit dem Ende eines Schreibbetriebs zu beginnen, in der nachstehend beschriebenen Weise:
Sobald die letzten q Datengruppen eines Schreibdatenbursts auf den q Bereichbussen gültig sind und über die bis dahin geschlossenen Trennschalter an die Master-Datenleitungsbündel übertragen sind, werden die Trennschalter an genau denjenigen Segmenten geöffnet, in welche die letzten q Datengruppen des Burst eingeschrieben werden sollen. Unmittelbar danach folgt das Spaltenselektionssignal für das Einschreiben dieser Da­ tengruppen, die von den Segment-Datenlatchs festgehalten sind, in die adressierten Speicherzellengruppen der besagten Segmente. Gleichzeitig kann das Spaltenselektionssignal für das Lesen der ersten q Datengruppen (das erste "q-tupel") eines auszulesenden Datenburst angelegt werden. Somit kann das Schreiben der letzten q-tupels der Schreibdatengruppen gleichzeitig mit dem Lesen des ersten q-tupels der Lesedaten­ gruppen erfolgen. Allerdings gilt die Einschränkung, dass dieses erste q-tupel nicht aus den selben q Segmenten geholt werden darf, in welche das letzte q-tupel der Datengruppen des vorherigen Schreibdatenburst eingeschrieben werden. Mit Beendigung der gleichzeitig angelegten Spaltenselektions­ signale ist das letzte q-tupel der Schreibdatengruppen gültig eingeschrieben, und das erste q-tupel der Lesedatengruppen ist gültig auf den q Bereichbussen. Die geöffneten Trenn­ schalter können ab diesem Augenblick wieder geschlossen wer­ den, um den Lesevorgang in der normalen Weise fortzusetzen, und zwar ohne Einschränkung hinsichtlich der Segmentwahl.

Die grundlegenden Operationen zum Betreiben einer erfindungs­ gemäßen RAM-Speicherschaltung zum überlappten Schreiben und Lesen sind im Verfahrensanspruch 6 aufgeführt; besondere Ausgestaltungen des Verfahrens sind in den nachgeordneten Ansprüchen 7 bis 10 gekennzeichnet.

Erfindungsgemäße Ausbildungen einer qDR-RAM-Speicherschaltung und durchführbare Betriebsweisen des überlappten Schreib- und Lesebetriebs werden nachstehend an Ausführungsbeispielen an­ hand von Zeichnungen näher erläutert.

Fig. 1 zeigt schematisch den Aufbau einer erfindungsgemäßen qDR-RAM-Speicherschaltung für das Beispiel q = 2;

Fig. 2 ist ein Zeitdiagramm zur Veranschaulichung des Be­ triebs der Speicherschaltung nach Fig. 1 bei einem Wechsel vom Schreiben zum Lesen;

Fig. 3 zeigt eine Variante der Speicherschaltung nach Fig. 1 mit einer etwas abgewandelten Ausführungsform der Steuereinrichtung;

Fig. 4 ist ein Zeitdiagramm zur Veranschaulichung des Be­ triebs der Speicherschaltung nach Fig. 3 bei einem Wechsel vom Schreiben zum Lesen.

Die Fig. 1 zeigt im oberen Teil schematisch und fragmenta­ risch den üblichen Aufbau einer RAM-Speicherbank, die ins­ gesamt mit 10 bezeichnet ist. Die Bank 10 enthält eine große Vielzahl binärer Speicherzellen (nicht gezeigt), die ma­ trixartig in Zeilen und Spalten angeordnet sind. Über die Bank 10 erstreckt sich ein Netz von Steuer- und Datenleitun­ gen mit diversen Schaltern und Verstärkern, um selektiv auf auswählbare Speicherzellen zuzugreifen. So verläuft entlang jeder Zeile eine Zeilenselektionsleitung WL, die als "Wort­ leitung" bezeichnet wird. Diese Wortleitungen sind in der Fig. 1 als dicke horizontale Linien dargestellt.

Im gezeigten Fall ist die Menge der Zeilen unterteilt in meh­ rere disjunkte Gruppen, wobei jede dieser Zeilengruppen gleich viele Zeilen enthält. Innerhalb jeder Zeilengruppe erstreckt sich entlang jeder Spalte eine zweiadrige Spalten­ selektionsleitung BL, die als "Bitleitung" bezeichnet wird und üblicherweise zweiadrig ausgebildet ist. Diese Bitleitun­ gen BL sind in der Fig. 1 als vertikale Linienpaare innerhalb der Zeilengruppen dargestellt. Die Speicherzellen befinden sich nahe den Überkreuzungen der Wort- und Bitleitungen; sie sind über die Zellen-Auswahlschalter, die durch Aktivierung der betreffenden Wortleitung WL geschlossen werden, mit der betreffenden Bitleitung BL verbindbar.

Jeweils m benachbarte Spalten der Bank 10 bilden eine "Spal­ tengruppe", und jeweils n benachbarte Spaltengruppen bilden ein "Segment". Jeweils p benachbarte Segmente definieren ei­ nen von insgesamt q "Bereichen" der Bank 10. Im gezeigten Fall ist m = 4, n = 4, p = 8 und q = 2. In der Fig. 1 sind die Gren­ zen der Spaltengruppen durch punktierte vertikale Linien an­ gedeutet, die Grenzen der Segmente durch gestrichelte verti­ kale Linien, und die Grenzen der Bereiche durch strichpunk­ tierte vertikale Linien. Aus Platzgründen ist nur eine Spal­ tengruppe innerhalb eines Segmentes detailliert gezeichnet, nämlich die zweite Spaltengruppe des ersten Segmentes von links. Der Rest der Bank ist nur andeutungsweise durch die jeweiligen Grenzlinien dargestellt.

Durch die vorstehend beschriebene Unterteilung der Bank 10 ergeben sich einzelne "Domänen", jeweils definiert durch die Schnittmenge der Speicherzellen einer Zeilengruppe mit den Speicherzellen eines Segmentes. Eine dieser Domänen ist in der Fig. 1 durch Schattierung hervorgehoben. Jeder Domäne ist eine Gruppe von m = 4 zweiadrigen lokalen Datenleitungen LL zugeordnet.

Jede Bitleitung ist über einen Bitleitungs-Auswahlschalter BS mit einem Differenzverstärker verbindbar, der wie ein bidi­ rektionales 1-Bit-Latch funktioniert und hier als "Primär­ verstärker" PV bezeichnet wird. Jeweils m = 4 Primärverstärker PV bilden eine Gruppe, die jeweils einer Spaltengruppe zuge­ ordnet ist und über m = 4 Gruppen-Auswahlschalter GS mit den vier lokalen Datenleitungen LL verbindbar ist. Im gezeigten Fall sind die Primärverstärker PV und die lokalen Datenlei­ tungen LL in Streifen beidseitig der Zeilengruppen angeord­ net, wobei benachbarten Zeilengruppen teilweise die selben Primärverstärker und lokalen Datenleitungen zugeordnet sind. Die Bitleitungs-Auswahlschalter BS sorgen dafür, dass die Primärverstärker und lokalen Datenleitungen mit Bitleitungen nur der jeweils angesprochenen Zeilengruppe verbunden werden. Alle Gruppen-Auswahlschalter GS, die zur jeweils selben Spal­ tengruppe gehören, werden über eine gemeinsame Spaltenselek­ tions-Steuerleitung CSL gesteuert.

Jedes Segment verfügt über ein eigenes Bündel von m = 4 zwei­ adrigen Master-Datenleitungen ML. Jede Vierergruppe der loka­ len Datenleitungen LL, die sich einer Domäne zuordnen lässt, ist über Domänen-Auswahlschalter DS mit dem Master-Datenlei­ tungsbündel ML des betreffenden Segmentes verbindbar. Jedes Master-Datenleitungsbündel ML ist andererseits mit einer Gruppe von m = 4 bidirektionalen Differenzverstärkern verbun­ den, die als "Sekundärverstärker" SV bezeichnet werden. Diese Sekundärverstärker SV sind im gezeigten Fall auf der Seite der zweiadrigen Master-Datenleitungen symmetrisch und auf der anderen Seite unsymmetrisch. Die unsymmetrische Seite jeder Sekundärverstärkergruppe SV ist mit einem m-Bit-Latch 28 ver­ bunden, im folgenden als "Segment-Datenlatch" bezeichnet.

Jedem der q = 2 Bereiche der Bank 10 ist ein eigener Bereichbus 26a bzw. 26b zugeordnet, ausgebildet als m-Bit-Parallelbus, im gezeigten Fall also als 4-Bit-Parallelbus. Jeder Bereich­ bus 26a, 26b hat Abzweige zu allen Sekundärverstärkergruppen SV des jeweils zugeordneten Bereiches der Bank 10. Zwischen jedem Bus-Abzweig und der betreffenden Sekundärverstärker­ gruppe SV ist ein Trennschalter 27 vorgesehen.

Zur Ein- und Ausgabe von Datengruppen, die jeweils aus m = 4 Parallelbits bestehen, ist ein bidirektionaler E/A-Datenport 22 vorgesehen, der mit m Datenanschlüssen 21 der Speicher­ schaltung verbunden und als m-Bit-Parallelport ausgebildet ist. Der Datenport 22 ist über einen Bereichsmultiplexer 23, der durch ein Steuersignal BMS gesteuert wird, wahlweise mit dem einen oder dem anderen der beiden Bereichbusse 26a, 26b verbindbar. Jede dieser Verbindungen läuft über ein bidirek­ tionales m-Bit-Latch 24a bzw. 24b, im folgenden als "Bus- Datenlatch" bezeichnet, und einen Bankmultiplexer 25, der abhängig von Bankadressenbits BAB entweder die beiden Be­ reichbusse 26a und 26b der Bank 10 oder die beiden Bereich­ busse einer anderen gleichartigen Bank auswählt. Gewöhnlich enthält eine RAM Speicherschaltung vier derartige Bänke.

Die Aktivierungssignale für die Wortleitungen WL und für die Spaltenselektions-Steuerleitungen CSL und die Primär- und Sekundärverstärker PV und SV, die Steuersignale für die Domä­ nen-Auswahlschalter DS und Trennschalter 27 und das Steuer­ signal BMS für den Bereichsmultiplexer 23 werden von einem Steuersignalgeber 35 innerhalb einer Steuereinrichtung 30 erzeugt, und zwar in gesteuerter Folge und in zeitlicher Referenz zu den Flanken eines Taktsignals CLK, das aus Impul­ sen mit einer Wiederholfrequenz f (Taktfrequenz) und einem Tastverhältnis von 50% besteht. Neben einem Eingang für das Taktsignal CLK hat die Steuereinrichtung 30 einen Eingang 31 für Befehlsbits CMB (Command Bits), einen Eingang 32 für Adressenbits BAB zur Auswahl der Bank (Bank Address Bits) und einen Adresseneingang 33 für Adressenbits RAB zur Auswahl der Zeile (Row Address Bits) und Adressenbits CAB zur die Auswahl der Spaltengruppe (Column Address Bits). Die Befehlsbits CMB werden innerhalb der Steuereinrichtung 30 mittels eines Be­ fehlsdecoders 34 decodiert und dem Steuersignalgeber 35 an­ gelegt.

Wie bei herkömmlichen dynamischen RAMs üblich, ist der Adres­ seneingang 33 für die Zeilen- und Spaltenadressenbits RAB und CAB hinsichtlich der Bitbreite so dimensioniert, dass die Zeilen- und die Spaltenadressinformation nacheinander ange­ legt werden müssen (Adressenmultiplex). In der Steuereinrich­ tung 30 ist deswegen ein Adressen-Demultiplexer 41 vorgese­ hen, um am Eingang 33 empfangene Zeilenadressenbits RAB in einen Zeilenadressenpuffer 42 und empfangene Spaltenadressen­ bits CAB in einen Spaltenadressenpuffer 43 zu übertragen. Vorzugsweise ist auch ein Puffer 44 für die am Eingang 32 empfangenen Bankadressenbits BAB vorgesehen. Die Adressenpuf­ fer 42, 43, 44 bilden Zwischenspeicher, z. B. in Form abtast­ barer Adressenlatchs, um die Adressenbits RAB, CAB und BAB auf Abruf bereitzuhalten.

In der Fig. 1 sind als weitere Bestandteile der Steuerein­ richtung 30 ein Zeilenadressendecoder 45, ein erster Spal­ tenadressendecoder 47, ein zweiter Spaltenadressendecoder 47', ein erster Adressenzähler 46 und ein zweiter Adressen­ zähler 46' gezeigt. Der Zeilenadressendecoder 45 decodiert bei seiner Aktivierung die im Zeilenadressenpuffer 42 bereit­ gehaltenen Zeilenadressenbits RAB, um das Aktivierungssignal für die Wortleitung WL einer ausgewählten Zeile zu erzeugen. Jeder Adressenzähler 46, 46' kann gesondert aktiviert werden, um die im Spaltenadressenpuffer 43 bereitgehaltene Spalten­ adresse als eine Startadresse Y1 bzw. Y'1 abzurufen und, be­ ginnend mit dieser Startadresse, einen Burst aufeinanderfol­ gender Spaltenadressen Y1, Y2. . . bzw. Y'1, Y'2, . . . an den zugeordneten Spaltenadressendecoder 47 bzw. 47' zu legen, und zwar mit der Rate des Taktsignals CLK. Die Spaltenadressen­ decoder 47 und 47' decodieren die jeweils angelegten Spal­ tenadressen, um die Spaltenselektions-Steuerleitungen CSL für die Spaltengruppen-Auswahl zu aktivieren.

Der Steuersignalgeber 35 ist innerhalb der Steuereinrichtung 30 über eine Vielzahl von Verbindungen mit den vorstehend beschriebenen Elementen 41 bis 47' vernetzt, um einerseits den Betrieb dieser Elemente zu steuern und anderseits die Steuer- und Aktivierungssignale für die Schalter DS, TSL, BS und die Verstärker SV, PV nicht nur taktgesteuert sondern auch abhängig von der Adressinformation zu erzeugen. Diese Verbindungen sind aus Gründen der Übersichtlichkeit nicht dargestellt; ihre Existenz ist nur durch eingezeichnete Anschluss-Symbole angedeutet.

Nachstehend sei anhand des Zeitdiagramms nach Fig. 2 be­ schrieben, wie die in Fig. 1 dargestellte RAN-Speicherschal­ tung mittels der Steuereinrichtung 30 betrieben werden kann zum Einschreiben eines Datenburst und anschließenden Auslesen eines Datenburst an der Bank 10, und zwar für den Fall einer Burstlänge r = 4.

Vor Beginn des Betriebs sind alle Auswahlschalter im Lei­ tungsnetz der Bank 10 geöffnet, alle Trennschalter 27 sind geschlossen, und alle Primärverstärker PV und Sekundärver­ stärker SV sind deaktiviert. Zu einem Zeitpunkt t1a werden mit steigender Flanke des Taktsignals CLK die Befehlsbits für einen Aktivierungsbefehl ACT angelegt. Gleichzeitig werden an den Adresseneingang 33 die Zeilen-Adressenbits RAB für die Auswahl einer Zeile X_i angelegt, wobei der Adressen-Demulti­ plexer 41 so eingestellt ist, dass diese Adressenbits in den Zeilenadressenpuffer 42 übertragen werden, von wo sie zum Zeilenadressendecoder 45 gelangen. Ebenfalls zur gleichen Zeit t1a werden an den Adresseneingang 32 die Bankadressen­ bits BAB zur Auswahl der Speicherbank 10 angelegt.

Nach Ablauf der Auswertezeit Ts (Setup Time), die zur Deco­ dierung des Aktivierungsbefehls und dessen Auswertung benö­ tigt wird, ist auch die Zeilenadresse decodiert, und die Wortleitung WL der adressierten Zeile X_i wird aktiviert. Hiermit beginnt die Wortleitung von niedrigem Potential auf hohes Aktivierungspotential anzusteigen, das nach Verstrei­ chen einer Ladezeit Tc erreicht ist. Hierdurch werden die Zellen-Auswahlschalter (in Fig. 1 nicht gezeigt) an allen Speicherzellen der adressierten Zeile geschlossen, so dass genau diese Speicherzellen mit den zugeordneten Bitleitungen BL in der betreffenden Zeilengruppe verbunden werden. Etwa gleichzeitig werden alle Primärverstärker PV aktiviert, und die Bitleitungs-Auswahlschalter BS an den Bitleitungen der Zeilengruppe und die Domänen-Auswahlschalter werden durch Steuersignale geschlossen, die aus der Zeilenadresse abgelei­ tet sind. Die Gesamtzeit Ts + Tc dauert im gezeigten Fall etwas weniger als 2T, wobei T = 1/f die Periodendauer des Taktsignals CLK ist.

Mit der darauffolgenden ansteigenden CLK-Flanke zum Zeitpunkt t3a werden an den Befehlseingang 31 die Befehlsbits CMB für einen Schreibbefehl WRD (Write Data) gelegt, und gleichzeitig werden an den Adresseneingang 33 die Adressenbits CAB für eine Spalten-Startadresse Y1 angelegt. Der Adressen-Demulti­ plexer 41 ist hierbei so eingestellt, dass er diese Adressen­ bits an den Spaltenadressenpuffer 43 überträgt, wo sie auf Abruf gehalten werden. Nach Ablauf der Befehls-Auswertezeit Ts wird mit der dann folgenden ansteigenden CLK-Flanke zum Zeitpunkt t4a die erste Datengruppe D1a am Datenport 21 abge­ tastet, wobei der Bereichsmultiplexer 23 durch das Signal BMS in seine a-Stellung gesetzt ist. Hierdurch wird die erste Datengruppe D1a in das Bus-Datenlatch 24a und (über den auf die Bank 10 eingestellten Bankmultiplexer 25) zum Bereichbus 26a der Bank 10 übertragen. Mit der folgenden fallenden CLK- Flanke zum Zeitpunkt t4b wird die zweite Datengruppe D1b am Datenport 21 abgetastet und der Bereichsmultiplexer 23 in die b-Stellung geschaltet. Hierdurch wird die zweite Datengruppe D1b in das Bus-Datenlatch 24b und zum Bereichbus 26b der Bank 10 übertragen. In ähnlicher Weise wird mit der nächsten stei­ genden CLK-Flanke (Zeitpunkt t5a) die dritte Datengruppe D2a in das Bus-Datenlatch 24a und zum Bereichbus 26a übertragen, und mit der nächsten fallenden CLK-Flanke (Zeitpunkt t5b) wird die vierte Datengruppe D2b in das Bus-Datenlatch 24b und zum Bereichbus 26b übertragen.

Ab der Abtastung einer Datengruppe am Datenport 21 bis zur Gültigkeit der Daten auf dem zugewiesenen Bereichbus 26a bzw. 26b dauert es eine Zeitspanne Tb (Bus-Latenzzeit). Da aufein­ anderfolgende Datengruppen am Datenport 21 mit einer Daten­ rate 2f abgetastet werden, also in Abständen T/2, vergeht ab der Abtastung der ersten Datengruppe D1a insgesamt eine Zeit­ spanne Tb + 1T/2, bis das erste q-tupel der Datengruppen, also im gezeigten Fall q = 2 das erste Datengruppen-Paar D1a, D1b, auf den beiden Bereichbussen 26a und 26b gesammelt ist und diese Datengruppen somit auch (über die geschlossenen Trenn­ schalter 27) zu den Sekundärverstärkergruppen SV in den bei­ den Bankbereichen a und b gelangt sind, wo sie durch die Segment-Datenlatchs 28 gehalten werden.

Erst zu diesem Zeitpunkt (im dargestellten Fall t5b) kann das gleichzeitige Einschreiben der beiden ersten Datengruppen D1a und D1b an den durch die Zeilenadresse X_i und die Start­ adresse Y1 bestimmten Speicherzellengruppen in den beiden Bereichen der Bank 10 beginnen. Hierzu werden die Sekundär­ verstärker SV aktiviert, und es wird ein erstes Spaltenselek­ tionssignal erzeugt, welches bewirkt, dass in beiden Bankbe­ reichen genau diejenige Spaltenselektions-Steuerleitung CSL- Y1 aktiviert wird, die zu den Gruppen-Auswahlschaltern GS der adressierten Spaltengruppe führt, so dass genau diese Schal­ ter geschlossen werden. Die Aktivierung der Spaltenselekti­ ons-Steuerleitung CSL-Y1 erfolgt dadurch, dass rechtzeitig vorher der erste Adressenzähler 46 und der erste Spalten­ adressendecoder 47 aktiviert werden, um die im Spaltenadres­ senpuffer 43 gehaltene Startadresse Y1 in den Adressenzähler 46 zu übernehmen und vom Spaltenadressendecoder 47 zu deco­ dieren.

Mit erfolgter Aktivierung der Spaltenselektions-Steuerleitung CSL-Y1 ist der Datenpfad von jedem Bereichbus 26a bzw. 26b zu der ausgewählten Speicherzellengruppe im jeweils zugeordneten Bankbereich geschlossen, so dass das Einschreiben der Daten­ gruppe D1a im a-Bereich gleichzeitig mit dem Einschreiben der Datengruppe D1b im b-Bereich erfolgt. Eine Taktperiode T spä­ ter, also zum Zeitpunkt t6b, stehen die nächsten beiden Da­ tengruppen D2a und D2b gleichzeitig auf den Bereichbussen 26a und 26b und auch auf den Master-Datenleitungsbündeln ML bereit, um an anderen Speicherzellengruppen der beiden Bank­ bereiche gleichzeitig eingeschrieben zu werden. Dieses Ein­ schreiben erfolgt in der gleichen Weise, wie es vorstehend für die Datengruppen D1a und D1b beschrieben wurde, wobei die Speicherzellengruppe in jedem Bankbereich selektiert wird durch Aktivierung einer Spaltenselektions-Steuerleitung CSL- Y2, die von einer neuen Spaltenadresse Y2 bestimmt wird. Die neue Spaltenadresse Y2 wird durch Weiterschalten des Adres­ senzählers 46 erzeugt.

Beim hier betrachteten Beispiel ist die Datengruppe D2b die letzte Datengruppe des Schreibdatenburst vor dem gewünschten Wechsel auf Lesebetrieb. Deswegen werden zu einem Zeitpunkt ts1, zu dem diese Datengruppe die Segment-Datenlatchs 28 des b-Bankbereiches erreicht hat, die Trennschalter 27 an genau denjenigen beiden Segmenten geöffnet, an denen die letzten beiden Datengruppen D2a und D2b eingeschrieben werden sollen. Dies geschieht durch Aktivierung der Steuerleitungen TSL ge­ nau dieser Trennschalter 27, ausgewählt durch die letzte Spaltenadresse Y2 des Schreibbetriebs.

Trotz Öffnen der besagten Trennschalter 27 werden die letzten Schreibdatengruppen D2a und D2b bei anschließender Aktivie­ rung der Spaltenselektions-Steuerleitung CSL-Y2 in beiden Bankbereichen eingeschrieben, da sie in den Segment-Daten­ latchs 28 verfügbar bleiben. Andererseits können die Bereich­ busse 26a und 26b ab dem Öffnungszeitpunkt ts1 der besagten Trennschalter 27 bereits die ersten beiden Datengruppen D'1a und D'1b eines nachfolgenden Lesedatenburst aufnehmen, ohne dass es Konflikt mit den letzten beiden Schreibdatengruppen D2a und D2b gibt. Einzige Bedingung ist wie gesagt, dass die ersten beiden Lesedatengruppen nicht aus den selben Segmenten geholt werden, an denen die letzten beiden Schreibdatengrup­ pen eingeschrieben werden sollen.

Somit wird, wie in Fig. 2 gezeigt, gleichzeitig mit der Spal­ tenselektions-Steuerleitung CSL-Y2 zum Zeitpunkt t6b auch eine Spaltenselektions-Steuerleitung CSL-Y'1 aktiviert, die durch die Adresse Y'1 der ersten beiden Lesedatengruppen D'1a und D'1b bestimmt ist. Um dies zu ermöglichen, werden gemäß Fig. 2 ein Lesebefehl RDD (Read Data) und die Bits der Start­ adresse Y'1 des Lesebetriebs um mindestens die Auswertezeit Ts früher (im gezeigten Fall zum Zeitpunkt t6a) angelegt, als die Aktivierung der Spaltenselektions-Steuerleitungen CSL-Y'1 für die erste Lesedatengruppe D'1a erfolgt. Die am Adressen­ eingang angelegte Startadresse Y'1 des Lesebetriebs wird in den Spaltenadressenpuffer 43 übertragen, wo sie die Adresse Y1 ersetzt, und wird durch Aktivierung des zweiten Adressen­ zählers 46' in diesen Zähler übernommen. Gleichzeitig wird der zweite Spaltenadressendecoder 47' aktiviert, um die über­ nommene Startadresse Y'1 zu decodieren und dadurch die Spal­ tenselektions-Steuerleitungen CSL-Y'1 zu aktivieren.

Hierdurch laufen diese beiden Lesedatengruppen aus den durch Y'1 adressierten Speicherzellengruppen zu den Bereichbussen 26a und 26b, und gleichzeitig laufen die beiden letzten Schreibdatengruppen D2a und D2b aus den Segment-Datenlatchs 28 zu den durch Y2 adressierten Speicherzellengruppen. An­ schließend werden CSL-Y2 und CSL-Y'1 wieder deaktiviert, und die zuvor geöffneten Trennschalter 27 werden frühestens dann wieder geschlossen. Der erste Adressenzähler 46 und der erste Spaltenadressendecoder 47 werden deaktiviert.

Der zweite Adressenzähler 46' und der zweite Spaltenadressen­ decoder 47' bleiben jedoch aktiv, um die nächste Spalten­ adresse Y'2 für den Lesebetrieb zu erzeugen und zu decodie­ ren. Somit wird eine Taktperiode T nach der gleichzeitigen Aktivierung von CSL-Y2 und CSL-Y'1, also etwa zum Zeitpunkt t7b, in beiden Bankbereichen jeweils die Spaltenselektions- Steuerleitung CSL-Y'2 für die als nächstes auszulesenden beiden Datengruppen D'2a und D'2b aktiviert, so dass diese beiden Datengruppen die Bereichbusse 26a und 26b erreichen. Die zuvor geöffneten Trennschalter müssen spätestens bei Beginn dieser Aktivierung wieder geschlossen sein. Jedes q- tupel von Datengruppen, also im gezeigten Fall q = 2 jedes der Paare D'1a, D'1b und D'2a, D'2b, wird durch das zugeordnete Bus-Datenlatch 24a bzw. 24b gehalten, damit die beiden gleichzeitig gelesenen Datengruppen des Paares nacheinander im Abstand T/2 unter Steuerung des Bereichsmultiplexers 23 zum Datenport 22 gegeben werden können. Somit ist die Daten­ rate der ausgegebenen Lesedaten gleich der doppelten Taktfre­ quenz. Die Zeitspanne vom Anlegen des Lesebefehls RDD bis zur Gültigkeit der ersten Lesedatengruppe am Datenport 22 wird als "CAS-Latenz" bezeichnet.

Wie in Fig. 2 gezeigt, ergibt sich natürlich eine Verzögerung zwischen jeder CSL-Aktivierung und der Ankunft der damit se­ lektierten Lesedaten am Datenport. Diese Verzögerung ent­ spricht etwa der oben erwähnten Bus-Latenzzeit Tc plus einer Verzögerungszeit, die eventuell erforderlich ist, um die Syn­ chronität der am Datenport 22 erscheinenden Lesedaten mit den steigenden und fallenden Taktflanken herzustellen. Im gezeig­ ten Fall kann die erste Lesedatengruppe D'1a mit der anstei­ genden Taktflanke zum Zeitpunkt t8a am Datenport 22 abgeta­ stet werden, die zweite Gruppe D'1b mit der fallenden Takt­ flanke zum Zeitpunkt t8b, usw.

Der (nicht gezeigte) Controller, der die Befehls- und Adres­ senbits und die Daten an die Speicherschaltung sendet, "kennt" sowohl die Burstlänge und "weiß" auch, ob auf einen Schreibdatenburst ein Lesedatenburst folgen soll. Somit ist der Controller in der Lage, den Lesebefehl RDD und auch die Daten rechtzeitig für das überlappende Lesen zu senden.

In einer alternativen Ausführungsform kann die RAM-Speicher­ schaltung mit einer gegenüber der Fig. 1 abgewandelten Steu­ ereinrichtung versehen sein, die zum Erkennen und Verarbeiten eines besonderen Befehls fähig ist, der die Instruktion "Schreiben von Daten und dann Lesen von Daten" beinhaltet. Ein solcher "Schreiblesebefehl" WDRD kann, wenn das Auslesen eines Datenburst überlappend mit dem Einschreiben eines Datenburst gewünscht wird, bereits zum Einleiten des Schreib­ betriebs angelegt werden, anstelle des herkömmlichen Schreib­ befehls WRD. Hierdurch "erfährt" die Steuereinrichtung recht­ zeitig, dass sie zeitgleich mit dem Spaltenselektions-Steuer­ signal für die letzte Schreibdatengruppe das Spaltenselekti­ ons-Steuersignal für die erste Lesedatengruppe erzeugen soll, so dass das externe Anlegen des Lesebefehls RDD nicht mehr notwendig ist.

Allerdings sind für diesen Fall vorzugsweises besondere Maß­ nahmen zu treffen, um die Start-Spaltenadresse Y'1 für den Lesebetrieb früh genug anzulegen. Eine Möglichkeit ist, die Gesamt-Bitbreite der Adressenanschlüsse an der Speicherschal­ tung so groß zu dimensionieren, dass mindestens zwei Adressen gleichzeitig angelegt werden können, z. B. die Start-Spalten­ adresse Y'1 für den Lesebetrieb gleichzeitig mit der Start- Spaltenadresse Y1 für den Schreibbetrieb oder eine der beiden Start-Spaltenadressen gleichzeitig mit der Zeilenadresse. Dies kann sogar ohne wesentliche Vergrößerung des Platz­ bedarfs realisiert werden, indem man sogenannte Ballgrid- Arrays verwendet, bei denen im Gegensatz zu den derzeit dominierenden TSOP-Speichergehäusen (diese haben Kontakt­ bereiche nur an den Seiten) die gesamte Gehäuse-Unterseite mit Kontakten belegt ist, so dass eine größere Anzahl von Kontakten untergebracht werden kann. Die Fig. 3 veranschau­ licht eine dementsprechende Ausbildung einer erfindungsgemä­ ßen RAM-Speicherschaltung.

Die RAM-Speicherschaltung nach Fig. 3 unterscheidet sich von der Ausführungsform nach Fig. 1 nur in der Ausbildung der Adressenanschlüsse für die Spalten- und Zeilenadressenbits und in einigen Merkmalen der Steuereinrichtung, die in Fig. 3 insgesamt mit der Bezugszahl 50 bezeichnet ist. Neben dem Adresseneingang 33, der wie im Falle der Fig. 1 zum Empfang von Zeilen- und Spaltenadressenbits RAB und CAB im Multiplex dient, ist ein weiterer Adresseneingang 53 vorgesehen, der dazu dient, Adressenbits CAB für eine zweite Spaltenadresse simultan mit den Spaltenadressenbits am Eingang 33 zu emp­ fangen und die zweite Spaltenadresse in einen zweiten Spal­ tenadressenpuffer 56 zu übertragen, der seinerseits mit dem zweiten Adressenzähler 46' verbunden ist. Der erste Adressen­ zählers 46 ist mit dem Spaltenadressenpuffer 43 verbunden.

Der Befehlsdecoder 54 der Steuereinrichtung 50 ist so ausge­ bildet, dass er den oben erwähnten Schreiblesebefehl WDRD erkennen und decodieren kann, um den Steuersignalgeber 55 der Steuereinrichtung 50 für die Durchführung des überlappten Schreib- und Lesebetriebs zu konditionieren. Alle anderen Elemente und Anschlüsse der Steuereinrichtung 50 entsprechen in ihrem Aufbau und in ihrer Funktionsweise denjenigen der Steuereinrichtung 30 nach Fig. 1 und sind mit den selben Be­ zugszahlen wie dort bezeichnet.

Der Schreib- und Lesebetrieb der Speicherschaltung nach Fig. 3 ist im Zeitdiagramm der Fig. 4 veranschaulicht und unter­ scheidet sich nur geringfügig von dem Betrieb der Speicher­ schaltung nach Fig. 1, der oben anhand der Fig. 2 beschrieben wurde. Deswegen genügt es, lediglich auf die Unterschiede einzugehen:
Nachdem zum Zeitpunkt t1a der Aktivierungsbefehl ACT am Be­ fehlseingang CMB und die Zeilenadresse X_i am Adresseneingang 33 angelegt wurden, wird zum Zeitpunkt t3a der Schreiblese­ befehl WDRD angelegt. Gleichzeitig werden die Start-Spalten­ adresse Y1 für den nachfolgenden Schreibbetrieb am Adressen­ eingang 33 und die Start-Spaltenadresse Y'1 für den späteren Lesebetrieb am Adresseneingang 53 angelegt. Die Adresse Y1 wird im ersten Spaltenadressenpuffer 43 zwischengespeichert, und die Adresse Y'1 wird im zweiten Spaltenadressenpuffer 56 zwischengespeichert.

Dann folgt das Schreiben der Datengruppen D1a, D1b, D2a, D2b, beginnend mit der im Puffer 43 bereitstehenden Startadresse Y1 unter Verwendung des ersten Adressenzählers 46 und des ersten Spaltenadressendecoders 47, und das überlappend ein­ setzende Lesen der Datengruppen D'1a, D'1b, D'2a, D'2b, beginnend mit der im Puffer 53 bereitstehenden Startadresse Y'1 unter Verwendung des zweiten Adressenzählers 46' und des zweiten Spaltenadressendecoders 47', wie es weiter oben in Verbindung mit der Fig. 2 beschrieben wurde, jedoch ohne An­ legen eines gesonderten Lesebefehls RDD. Anstelle eines ex­ ternen Lesebefehls RDD kann ein Signal benutzt werden, das vom Steuersignalgeber 55 intern erzeugt wird, unmittelbar nachdem der erste Adressenzähler 46 die vorletzte Schreib­ daten-Spaltenadresse erzeugt hat. Die Anzahl der nacheinander zu erzeugenden Schreibdaten-Spaltenadressen ist von vorn herein bekannt, da sie sich nach der eingestellten Burstlänge r richtet; sie beträgt r/q.

Bei dem vorstehend anhand der Fig. 4 beschriebenen Betrieb werden die Zeilenadresse X_i und die Start-Spaltenadresse Y1 für den Schreibbetrieb nacheinander am selben Adresseneingang 33 angelegt und selektiv mittels des Adressen-Demultiplexers 41 dem jeweils zuständigen Zeilen- bzw. Spaltenadressenpuffer 42 bzw. 43 zugeleitet, während die Start-Spaltenadresse Y'1 für den Lesebetrieb am zusätzlichen Adresseneingang 53 ange­ legt und dem zusätzlichen Spaltenadressenpuffer 56 zugeführt wird. Es sind natürlich auch andere Schemen möglich, um die beiden Adresseneingänge 33 und 53 zum Anlegen der drei Adres­ sen X_i, Y1 und Y'1 zu nutzen. Als Alternative kann z. B. die Start-Spaltenadresse Y1 für den Schreibbetrieb am zusätzli­ chen Adresseneingang 53 angelegt werden, und zwar zum Zeit­ punkt t1a gleichzeitig mit der Zeilenadresse X_i am Adressen­ eingang 33; die Start-Spaltenadresse Y'1 für den Lesebetrieb wird erst danach an den Adresseneingang 33 gelegt. Diese Al­ ternative hat den Vorteil, dass alle Informationen für den Beginn des Schreibbetriebs schon gleichzeitig mit dem Akti­ vierungsbefehl ACT vorliegen und der Schreibbetrieb somit wesentlich früher eingeleitet werden kann, als es in der Fig. 4 gezeigt ist. Zum Einleiten eines Schreibbetriebs braucht nämlich nicht unbedingt die volle Ladezeit Tc der Wortleitung abgewartet zu werden.

Die Figuren veranschaulichen lediglich Ausführungsbeispiele. Natürlich sind weitere Abweichungen in manchen Einzelheiten oder andere Varianten im Rahmen des Erfindungsgedankens mög­ lich. So kann das Schließen der Domänen-Auswahlschalter DS gewünschtenfalls isoliert nur für das jeweils adressierte Segment abhängig von der Y-Adresse erfolgen, statt pauschal an allen Segmenten. Die Kopplung der Segment-Datenlatchs 28 mit den Master-Datenleitungsbündeln ML kann auch durch direk­ ten Anschluss an diesen Bündeln erfolgen, statt der gezeigten Ankopplung jenseits der Sekundärverstärker SV. Gleiches gilt für den Ort der Trennschalter 27.

Die Werte q = 2, p = 8, n = 4 und m = 4 und die Burstlänge r = 4 sind nur Beispiele. Üblich beim Betrieb von RAMs sind Burstlängen r = 8, und die Anzahl n der Spaltengruppen pro Segment n ist gewöhnlich viel größer als 4. Innerhalb jedes der q Bereiche kann zusätzlich sowohl die Menge der Segmente als auch die Menge der Zeilengruppen jeweils in zwei (oder mehr) Teilmen­ gen aufgeteilt sein, die parallel adressiert werden, um die Bitbreite der Datengruppen auf ein Vielfaches von m zu erhö­ hen, unter entsprechender Erhöhung der Busbreite, wie an sich bei RAMs bekannt.

Wenn mehrere Speicherbänke vorhanden sind, sollten manche Elemente der Steuereinrichtung 30 bzw. 40 vorzugsweise mehr­ fach vorgesehen sein, jeweils gesondert für jede Bank. Dies gilt insbesondere für die Gruppen der Adressendecoder 45, 47, 47', Adressenzähler 46, 46' und Adressenpuffer 42, 43 (und gegebenenfalls 56). Die Selektion der jeweils zu betreibenden Elemente erfolgt dann über den Steuersignalgeber 35 bzw. 55 abhängig von den Bankadressenbits BAB.

Bezugszeichenliste

10

Speicherbank

21

Datenanschlüsse

22

Datenport

23

Bereichsmultiplexer
24a, b Bus-Datenlatch

25

Bankmultiplexer
26a, b Bereichbusse

27

Trennschalter

28

Segment-Datenlatch

30

Steuereinrichtung

31

Befehlseingang

32

Eingang für Bankadresse

33

Eingang für Zeilen- und Spaltenadresse

34

Befehlsdecoder

35

Steuersignalerzeuger

41

Adressen-Demultiplexer

42

Zeilenadressenpuffer

43

Spaltenadressenpuffer

44

Bankadressenpuffer

45

Zeilenadressendecoder

46

;

46

' Adressenzähler

47

;

47

' Spaltenadressendecoder

50

Steuereinrichtung

53

zusätzlicher Adresseneingang

54

Befehlsdecoder

55

Steuersignalgeber

56

zusätzlicher Adressenpuffer
BL Bitleitungen
BS Bitleitungs-Auswahlschalter
CLK Taktsignal
CSL Spaltenselektions-Steuerleitung
DS Domänen-Auswahlschalter
GS Gruppen-Auswahlschalter
LL lokale Datenleitungen
ML Master-Datenleitungen
PV Primärverstärker
SV Sekundärverstärker
TSL Trennschalter-Steuerleitung
WL Wortleitung

Claims (10)

1. RAM-Speicherschaltung, enthaltend:
mindestens eine Speicherbank (10), die in g ≧ 2 Bereiche gegliedert ist und eine Vielzahl von matrixartig in Zeilen und Spalten angeordneten Speicherzellen umfasst, wobei die Menge der Spalten jedes Bereiches gegliedert ist in p ≧ 2 dis­ junkte Teilmengen, deren jede ein Segment definiert;
für jeden Bereich einen eigenen Bereichbus (26a, 26b) und für jedes Segment eines jeden Bereiches ein Bündel von m ≧ 1 Master-Datenleitungen (ML), das vom betreffenden Bereichbus abzweigt und seinerseits über ein durch Adresseninformation (RAB, CAB) steuerbares Leitungsnetz (LL, BL) verbindbar ist mit individuell adressierten Gruppen von jeweils m Speicher­ zellen innerhalb jeweiligen Segmentes;
einen Bereichsmultiplexer (23) zum zyklischen Verbinden der Bereichbusse (26a, 26b) mit einem Datenport (22), der m äußere Anschlüsse (21) zur Eingabe und Ausgabe der an den adressierten Speicherzellengruppen einzuschreibenden bzw. auszulesenden Datengruppen aufweist;
Verzögerungs- oder Haltemittel (24a, 24b) zum gleichzei­ tigen Bereitstellen von jeweils q aufeinanderfolgenden Daten­ gruppen auf den q Bereichbussen (26a, 26b); eine Steuereinrichtung (30; 50), die ausgelegt ist zum Steuern des Schreib- und Lesebetriebs unter dem Einfluss eines angelegten Taktsignals (CLK) und angelegter Adress­ information (RAB, CAB) und Befehlsinformation (CMB);
dadurch gekennzeichnet,
dass mit jedem Master-Datenleitungsbündel (ML) ein Daten­ latch (28) zum Halten der dort jeweils erscheinenden Daten­ gruppe gekoppelt ist und dass zwischen jedem Master-Datenlei­ tungsbündel (ML) und dem zugeordneten Bereichbus (26a bzw. 26b) jeweils ein von der Steuereinrichtung (30) steuerbarer Trennschalter (27) zum vorübergehenden Abkoppeln des Master- Datenleitungsbündels (ML) vom jeweiligen Bereichbus (26a bzw. 26b) vorgesehen ist.

2. RAM-Speicherschaltung nach Anspruch 1, dadurch gekenn­ zeichnet, dass die Steuereinrichtung (30; 50) enthält:
einen Zeilenadressendecoder (45), der abhängig von einer Zeilenadresse eine Zeile von Speicherzellengruppen selek­ tiert;
zwei Spaltenadressendecoder (47, 47'), deren jeder zum Empfang einer Spaltenadresse angeschlossen ist und aktivier­ bar ist, um eine durch die jeweilige Spaltenadresse bestimmte Speicherzellengruppe innerhalb der selektierten Zeile zu adressieren;
eine Einrichtung (35; 55) zum wahlweisen Aktivieren nur des ersten oder nur des zweiten Spaltenadressendecoders (47, 47') oder gleichzeitig beider Spaltenadressendecoder.

3. RAM-Speicherschaltung nach Anspruch 2, dadurch gekenn­ zeichnet, dass jedem Spaltenadressendecoder (47, 47') in der Steuereinrichtung (30; 50) ein eigener Adressenzähler (46, 46') zugeordnet ist, der aktivierbar ist, um mit der Rate des Taktsignals (CLK) einen Burst von aufeinanderfolgenden Spal­ tenadressen (Y1, Y2 bzw. Y'1, Y'2) an den betreffenden Spaltenadressendecoder zu liefern, beginnend mit einer durch die angelegte Spaltenadressinformation bestimmten Start- Spaltenadresse (Y1 bzw. Y'1).

4. RAM-Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Steuereinrichtung (30) ausgebildet ist zum Empfang eines den Schreibbetrieb startenden Schreibbefehls (WRD) und eines den Lesebetrieb startenden Lesebefehls (RDD).

5. RAM-Speicherschaltung nach Anspruch 3, dadurch gekenn­ zeichnet,
dass die Steuereinrichtung (50) ausgebildet ist zum Emp­ fang eines Schreiblesebefehls (WDRD), der befiehlt, einen Schreibbetrieb mit unmittelbar danach folgendem Lesebetrieb zu starten,
und dass die Steuereinrichtung (50) Adressenanschlüsse (33, 53) aufweist zum Anlegen einer Spaltenadresse gleichzei­ tig mit einer Zeilenadresse oder zum gleichzeitigen Anlegen zweier Spaltenadressen.

6. Verfahren zum Betreiben einer RAM-Speicherschaltung nach einem der Ansprüche 1 bis 5 in einem Schreibbetrieb zum Ein­ schreiben eines am den Datenport (22) empfangenen Burst auf­ einanderfolgender Schreibdatengruppen und in einem anschlie­ ßenden Lesebetrieb zum Auslesen eines Burst aufeinanderfol­ gender Lesedatengruppen an den Datenport, wobei jede Daten­ gruppe aus m Daten in Parallelform besteht und sich jeder Burst zusammensetzt aus mindestens einem q-tupel aufeinander­ folgender Datengruppen, dadurch gekennzeichnet,
dass zur Durchführung des Schreibbetriebs die Steuereinrich­ tung zu folgenden Operationen veranlasst wird:

• a) den Bereichsmultiplexer (23) mit der q-fachen Frequenz des Taktsignals derart umzuschalten, dass innerhalb jeweils einer Taktperiode die q Schreibdatengruppen jeweils eines q-tupels vom Datenport (22) zu den q ver­ schiedenen Bereichbussen (26a, 26b) abgesandt werden;
• b) ab Bereitstehen des ersten q-tupels von Schreibdaten­ gruppen auf den q Bereichbussen, nacheinander in Abstän­ den gleich der Taktperiode jeweils gleichzeitig und vorübergehend q Schreibdatenpfade durchzuschalten, wel­ che q adressierte Speicherzellengruppen in den q ver­ schiedenen Bereichen mit den Master-Datenleitungsbündeln (ML) der zugeordneten Segmente verbinden;
• c) nach Bereitstehen des letzten q-tupels von Schreibdaten­ gruppen auf den q Bereichbussen und vor dem Durchschal­ ten der letzten q Schreibdatenpfade die Trennschalter (27) an den betreffenden Master-Datenleitungsbündeln (ML) für die Dauer dieses Durchschaltens zu öffnen,

und dass zur Durchführung des Lesebetriebs die Steuereinrich­ tung zu folgenden Operationen veranlasst wird:

• a) ab dem Zeitpunkt des Öffnens der Trennschalter (27) nacheinander in Abständen gleich der Taktperiode (T) jeweils gleichzeitig und vorübergehend q Lesedatenpfade durchzuschalten, welche q adressierte Speicherzellen­ gruppen in den q verschiedenen Bereichen mit den Master- Datenleitungsbündeln (ML) der zugeordneten Segmente verbinden;
• b) sobald am Bereichsmultiplexer (23) das erste q-tupel von über die Lesedatenpfade ausgelesenen Datengruppen be­ reitsteht, den Bereichsmultiplexer (23) mit der q-fachen Frequenz des Taktsignals derart umzuschalten, dass die q Datengruppen jedes q-tupels nacheinander in Abständen gleich einem q-tel der Taktperiode (T) zum Datenport (22) gelangen,

wobei für das Auslesen des ersten q-tupels von Lesedatengrup­ pen (D'1a, D'1b) Speicherzellengruppen adressiert werden, die in anderen Segmenten liegen als die im Schreibbetrieb zuletzt adressierten q Speicherzellengruppen.

7. Verfahren nach Anspruch 6 zum Betreiben der RAM-Speicher­ schaltung nach Anspruch 4, dadurch gekennzeichnet,
dass vor dem Einleiten des Schreibbetriebs die Zeilen­ adresse (X_i) bereitgestellt wird,
dass zum Einleiten des Schreibbetriebs der Schreibbefehl (WRD) angelegt und die Spaltenadresse (Y1) für das erste q-tupel von Schreibdatengruppen bereitgestellt wird,
dass zum Einleiten des Lesebetriebs der Lesebefehl (RDD) angelegt und die Spaltenadresse (Y'1) für das erste q- tupel von Lesedatengruppen bereitgestellt wird.

8. Verfahren nach Anspruch 6 zum Betreiben der RAM-Speicher­ schaltung nach Anspruch 5, dadurch gekennzeichnet,
dass vor dem Einleiten des Schreibbetriebs die Zeilen­ adresse (X_i) bereitgestellt wird,
dass zum Einleiten des Schreibbetriebs der Schreiblese­ befehl (WDRD) angelegt wird,
dass von den Start-Spaltenadressen (Y1 und Y'1) für den Schreib- und den Lesebetrieb die eine (Y1 oder Y'2) beim Einleiten des Schreibbetriebs und die andere (Y'1 oder Y1) ebenfalls beim Einleiten des Schreibbetriebs oder zusammen mit der Zeilenadresse (X_i) bereitgestellt wird.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Start-Spaltenadresse (Y1) für den Schreibbetrieb zusammen mit der Start-Spaltenadresse (Y'1) für den Lesebetrieb be­ reitgestellt wird.

10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Start-Spaltenadresse (Y1) für den Schreibbetrieb zusammen mit der Zeilenadresse (X_i) bereitgestellt wird.