DE10241589B4 - Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern - Google Patents
Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern Download PDFInfo
- Publication number
- DE10241589B4 DE10241589B4 DE10241589A DE10241589A DE10241589B4 DE 10241589 B4 DE10241589 B4 DE 10241589B4 DE 10241589 A DE10241589 A DE 10241589A DE 10241589 A DE10241589 A DE 10241589A DE 10241589 B4 DE10241589 B4 DE 10241589B4
- Authority
- DE
- Germany
- Prior art keywords
- layer
- solder
- resist
- metallization
- stop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
- H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
- H01L2224/11902—Multiple masking steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Abstract
Verfahren
zur Lötstopp-Strukturierung von
Erhebungen auf Wafern, wie 3-D Kontakt-Strukturen in Form von elastischen
bzw. nachgiebigen Kontaktbumps, die über eine Metallisierung (Reroute
Layer) mit einem Bond Pad auf dem Wafer elektrisch verbunden sind,
wobei sich die Metallisierung über
die 3-D Struktur erstreckt und aus einer Cu/Ni-Schicht besteht,
die mit einer Au-Schicht abgedeckt ist, dadurch gekennzeichnet,
dass auf der Spitze der 3-D Struktur (1) ein Resist (11) abgeschieden
wird, dass anschließend über der
Metallisierung einschließlich des
Resists (11) eine Lötstopp-Schicht
(8) abgeschieden wird und dass der auf der Spitze der 3-D Struktur
(1) befindliche Resist (11) einschließlich die diesen bedeckende
Lötstopp-Schicht (8) durch
einen thermischen Lift-off Schritt entfernt wird.
Description
- Die Erfindung betrifft ein Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern, wie 3-D Kontakt-Strukturen in Form von elastischen bzw. nachgiebigen Kontaktbumps, die über eine Metallisierung (Reroute Layer) mit einem Bond Pad auf dem Wafer elektrisch verbunden sind, wobei sich die Metallisierung über die 3-D Struktur erstreckt und aus einer Cu/Ni-Schicht besteht, die mit einer Au-Schicht abgedeckt ist.
- Die zunehmende Integration von Halbleiterbauelementen und die stetig steigende Anzahl notwendiger elektrischer Verbindungen zwischen Halbleiterchips und Trägerelementen und insbesondere die erforderliche Miniaturisierung im Sinne von möglichst flachen Baugruppen, hat zum Einsatz der direkten Kontaktierung der Halbleiterchips auf den Trägerelementen (Flip-Chip Bonden) geführt. Das hat zu einer deutlichen Vereinfachung der Montagetechnologie geführt, da metallische Zwischenträger und das Herstellen von Drahtbrücken zur elektrischen Kontaktierung entfallen können.
- Um allerdings eine direkte Kontaktierung von Halbleiterchips auf Trägerelementen, wie einem PCB (Printed Circuit Board), zu ermöglichen, ist es erforderlich, auf dem Halbleiterchip 3-D Strukturen, sogenannte Bumps (Löthügel) herzustellen, die auf ihrem jeweils höchsten Punkt eine vergoldete Kontaktfläche aufweisen und über eine Leitbahn mit einem Bond Pad des Wafers verbunden sind. Diese vergoldete Kontaktfläche kann dann mit einem Mikroball o. dgl. aus einem Lotmaterial versehen und mit einem entsprechenden Lötkontakt auf dem PCB elektrisch und mechanisch verbunden werden.
- Um einen gewissen Ausgleich von mechanischen Belastungen der fertigen Baugruppe, z.B. verursacht durch unterschiedliche thermische Ausdehnungskoeffizienten der einzelnen Komponenten, oder bei deren Handhabung, zu erreichen, wird die Grundstruktur der Bumps aus einem nachgiebigem Material, z.B. Silicon, hergestellt, so dass eine dreidimensionale, mechanisch flexible Struktur entsteht.
- Die für die elektrische Verbindung zwischen den Bond Pads und den Bumps eingesetzten Leitbahnen bestehen beispielsweise aus einer Seed Layer (Keimschicht), auf der eine Cu-Leitbahn und darüber eine Ni-Schicht aufgewachsen ist, die zum Schutz der Cu-Schicht vor Korrosion dient. Unter der Seed Layer und den Bumps befindet sich ein Dielektrikum, so dass sichergestellt ist, dass eine elektrische Verbindung nur zwischen der vergoldeten Kontaktfläche auf dem Bump und dem zugehörigen Bond Pad besteht.
- Um eine Lötbarkeit zu erreichen, muss die Nickelschicht an den entsprechenden Stellen, das sind die Spitzen der 3-D Strukturen, mit Gold beschichtet werden.
- Es muss dabei unbedingt gewährleistet werden, dass die Goldbeschichtung nur auf den Spitzen der 3-D Strukturen erfolgt bzw. dass die Redistribution Layer, die von den 3-D Strukturen herunterführt, absolut frei von Gold ist, um einen Solder Stop beim Löten des Halbleiterchips auf einem Trägerelement sicher zu stellen. Andernfalls würde das Soldermaterial unkontrolliert über die Redistribution Layer fließen und mechanische sowie elektrische Eigenschaften negativ beeinflussen. Insbesondere würde die Zuverlässigkeit der fertigen elektronischen Baugruppe beeinträchtigt werden.
- Bei dem derzeit praktisch angewendeten Verfahren wird die notwendige Strukturierung der Goldschicht durch einen allgemein bekannten lithographischen Prozess realisiert. Das erfolgt dadurch, dass unmittelbar nach der Seed Layer und der Cu/Ni-Schicht der Redistribution Layer das Gold auf der gesamten Redistribution Layer abgeschieden wird. Nachfolgend wird die Goldschicht durch eine Lithographie so abgedeckt, dass eine selektive Ätzung bzw. Strippen der nicht erwünschten Goldschicht erfolgen kann und zum Schluss nur noch eine Goldschicht unmittelbar auf der Spitze der 3-D Struktur übrig bleibt.
- Dieses derzeit praktisch angewendete Verfahren lässt sich zusammengefasst mit folgendem Prozessfluss darstellen:
- – Abscheidung der Seed Layer
- – EPR1 (Epoxy Photoresist 1): Beschichten und Strukturieren (Lithographieschritt 1)
- – Reroute plating, Herstellen der Cu/Ni-Schicht auf der Seed Layer
- – Beschichten der Reroute Trace mit Au
- – EPR2 (Epoxy Photoresist 2): Beschichten und Strukturieren (Lithographieschritt 2)
- – selektives Ätzen der Au-Schicht (Nassätzen oder Abtragen/Strippen)
- Das Ergebnis dieses Verfahrens sind zwar eine 3-D Struktur mit einer Goldbeschichtung auf deren Spitze, jedoch gleichzeitig auch ungeschützte Seitenflanken derselben. Das bedeutet, dass damit zwar sichergestellt ist, dass beim späteren Verbinden des Wafers mit einem PCB, kein Lotmaterial seitlich über die Flanken der 3-D Struktur abfließen kann, was zu Funktionsstörungen führen könnte. Der hiermit in Kauf genommene erhebliche Nachteil ist aber, dass die Ni-Schicht beim Au Ätzen/Strippen ebenfalls mit angegriffen wird und dass die Ni-Schicht gegen Korrosion vollkommen ungeschützt ist.
- Bei einem anderen praktisch angewendeten Verfahren werden die 3-D Strukturen zunächst wie bereits beschrieben, mit Leitbahnen aus Au beschichteten Cu/Ni- Schichten mit dem zugehörigen Bond Pad verbunden und nachfolgend derart in eine Vergussmasse eingebettet, dass nur die Spitzen der 3-D Strukturen frei bleiben. Ein derartiges Verfahren ist jedoch schwierig zu handhaben.
- In der
EP 0 295 914 A2 werden Zwischenverbindungsstrukturen für PC-Leiterplatten und integrierte Schaltkreise zum mechanischen Kontaktieren beschrieben. Die Zwischenverbindungsstrukturen bestehen aus einem mit einem metallischen mehrschichtigen Überzug versehenen nachgiebigen Kunststoffkern. Die Kontaktierung erfolgt hier nicht durch Löten, sondern durch Krafteinwirkung. - Die
DE 31 07 943 C2 bezieht sich auf ein Verfahren zum Herstellen von edelmetallfreien Dünnschichtschaltungen mit einem besonderen Schichtaufbau von Leitbahnen. - Aus der
DE 197 50 073 A1 geht eine Schaltungsträgerplatine mit einem darüber gehaltenen Bauelement hervor. Die Verbindung von Kontaktpads erfolgt hier durch Lötbumps, wobei jeder Kontaktpad eine lotbenetzbare Oberfläche aufweist, die von einer Umrandung umgeben ist, außerhalb derer die Oberfläche des Bauelements nicht von Lot benetzbar ist. Die Herstellung dieser Schicht erfolgt photolithographisch. - In der
JP 05267280 A - Weiterhin wird in der
DE 34 07 784 C2 ein Verfahren zur Herstellung einer Dünnschichtschaltung beschrieben, wobei eine organische Schutzschicht vorgesehen ist, die darunter liegende Schichten beim Tempern vor Oxydation schützen soll. - Die
EP 1 091 399 A1 beschreibt eine Halbleitervorrichtung mit einer Vielzahl von Anschlusspads, die jeweils über eine Umverdrahtung mit einer Kontaktkugel auf einer nachgiebigen Erhöhung angeordnet sind. Damit soll eine Verringerung des auf einen Wafer einwirkenden Stresses erreicht werden. - Schließlich geht aus der WO 01/75969 A1 ein elektronisches Bauelement mit flexiblen Kontaktierungsstellen und ein Verfahren zu dessen Herstellung hervor. Hier erstrecken sich metallische Leiterbahnen bis auf die Spitze einer nachgiebigen Erhebung und enden jeweils in einem Kontaktfleck. Dabei wird jeweils neben einem Kontaktpad auf dem Bauelement eine elastische Erhöhung durch Drucken ausgebildet und anschließend metallisiert. Die metallischen Leiterbahnen mit den zugehörigen Kontaktflecken werden dann mittels Photolithographie und Ätzen strukturiert.
- Der Erfindung liegt nunmehr die Aufgabe zugrunde, Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern zu schaffen, das einfach und sicher zu realisieren ist und bei dem neben einem sicheren Solder Stopp auch ein guter Flankenschutz der 3-D Struktur gewährleistet wird.
- Die der Erfindung zugrunde liegende Aufgabenstellung wird bei einem Verfahren der eingangs genannten Art dadurch gelöst, dass auf der Spitze der 3-D Struktur ein Photolack (Resist) abgeschieden wird, dass anschließend über der Metallisierung einschließlich des Resists eine Lötstopp-Schicht abgeschieden wird und dass der auf der Spitze der 3-D Struktur befindliche Resist einschließlich der diesen bedeckenden Lötstopp-Schicht durch einen thermischen Lift-off Schritt entfernt wird.
- Damit wird ein Verfahren geschaffen, mit dem eine sichere und einfache Lötstopp-Strukturierung von 3-D Strukturen erreicht, indem der bekannte Lift-off Prozess zur Strukturierung von 3-D Strukturen angewendet wird. Gleichzeitig wird ein wirksamer Flankenschutz der Ni-Oberfläche der 3-D Strukturen erreicht.
- Vorzugsweise wird als Resist ein Epoxy Photo Resist verwendet.
- In einer weiteren Ausgestaltung der Erfindung wird die Lötstopp-Schicht zumindest im Bereich der 3-D Struktur abgeschieden.
- Weiterhin erfolgt der Schichtaufbau der Leitbahn auf einer Seed Layer, die auch den elastischen bzw. nachgiebigen Kontaktbump umschließt, wodurch eine fest haftende Metallisierung hergestellt werden kann.
- In weiterer Fortführung der Erfindung besteht die Lötstopp-Schicht aus einem mineralischen Material wie Bor-Nitrid, so dass bei der thermischen Entfernung des EPR (Epoxy Photoresist 1), oder eines anderen geeigneten Resists auch gleichzeitig die auf dem EPR befindliche Lötstopp-Schicht mit entfernt wird.
- Schließlich werden in einer weiteren Ausgestaltung der Erfindung die Cu/Ni-Schichten der Leitbahn innerhalb einer Maske aus einem Epoxy Photoresist 1 abgeschieden und anschließend die Maske entfernt, woraufhin dann die Lötstopp-Schicht abgeschieden wird.
- Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungen zeigen:
-
1 : ein Wafer mit einer 3-D Struktur aus einem nachgiebigen Element nach der Abscheidung der Seed Layer und der Abscheidung eines Photoresists EPR1; -
2 : die 3-D Struktur nach1 nach der Beschichtung mit Cu-/Ni-Schicht; -
3 : die 3-D Struktur nach3 '2 nach der Beschichtung mit einer Au-Schicht innerhalb der Begrenzung durch EPR1; -
4 : die 3-D Struktur nach der Ätzung der Seed Layer und der Beschichtung mit einem Resist auf deren Spitze bzw. oberen Fläche; -
5 : die 3-D Struktur nach dem Beschichten mit einer Lötstopp-Schicht; und -
6 : die 3-D Struktur nach dem thermischen Entfernen des Resists durch einen Lift-off Prozess. - Aus den
1 bis6 ist das Verfahren zur Herstellung einer 3-D Struktur1 mit einem nachgiebigen Element2 auf einem Wafer3 mit gleichzeitiger Lötstopp-Strukturierung ersichtlich. Die fertige 3-D Struktur1 ist in6 dargestellt. Diese besteht aus einer Seed Layer4 , die auf dem Wafer3 abgeschieden worden ist und das nachgiebige Element2 mit einschließt. Über der Seed Layer befindet sich eine Cu-Schicht5 und über dieser eine Ni-Schicht6 . - Diese Ni-Schicht
6 wird durch eine dünne lötbare Au-Schicht7 bedeckt, die sich auch seitlich über die Flanken der 3-D Struktur1 erstreckt. Um zu gewährleisten dass während eines Lötvorganges kein Lotmaterial seitlich von der 3-D Struktur1 herunter fließen kann, sind die Flanken der 3-D Struktur1 sowie auch angrenzende Bereiche der 3-D Struktur1 mit einer Lötstopp-Schicht8 bedeckt. Diese Lötstopp-Schicht8 lässt lediglich den oberen Bereich der Au-Schicht7 frei, so dass sich ein späterer Lötvorgang nur auf die freie Fläche der Au-Schicht7 erstrecken kann. Die Lötstopp-Schicht8 kann auch geringfügig über der Fläche der Au-Schicht7 , einen Rand9 bildend, hervorstehen. - Diese 3-D Struktur
1 wird nach folgendem Prozessfluss hergestellt: - – Abscheiden
der Seed Layer
4 auf dem Wafer3 und dem nachgiebigen Element. - – Aufbringen
eines Photoresists und Strukturieren zu einer EPR1-Maske
10 . - – Reroute
Plating, d.h. Aufbringen der Cu-Schicht
5 und der Ni-Schicht6 . - – Abschließendes Beschichten
mit der Au-Schicht
7 . - – Entfernen
der EPR1-Maske
10 und Ätzen der freiliegenden Flächen der Seed Layer4 . - – Abscheiden
und Strukturieren eines Resists
11 auf der Top-Fläche der Au-Schicht. - – Beschichten
der gesamten 3-D Struktur
1 mit der Lötstopp-Schicht8 . - – Entfernen
des Resists
11 und der auf diesem befindlichen Lötstopp-Materiales durch einen thermischen Lift-off Prozess, so dass die Au-Schicht (7 ) auf der Spitze der 3-D Struktur (1 ) freigelegt ist. - Dieses Verfahren beschreibt die Herstellung der kompletten 3-D Struktur
1 , wobei auf die Beschreibung der Strukturierung der Leitbahnen zwischen der 3-D Struktur und einem zugehörigen Bondpad verzichtet wurde, da dies problemlos mit den üblichen bekannten Verfahren erfolgen kann. - Der besondere Vorteil des erfindungsgemäßen Verfahrens ist, dieses einfach und sicher realisieren werden kann und dass neben dem sicheren Solder Stopp auch ein guter Flankenschutz der 3-D Struktur gewährleistet wird. Eine Korrosion der der Cu-Schicht
5 und der Ni-Schicht6 wird damit wirksam verhindert und die Zuverlässigkeit der nach diesem Verfahren hergestellten elektronischen Baugruppen wesentlich verbessert. -
- 1
- 3-D Struktur
- 2
- nachgiebiges Element
- 3
- Wafer
- 4
- Seed Layer
- 5
- Cu-Schicht
- 6
- Ni-Schicht
- 7
- Au-Schicht
- 8
- Lötstopp-Schicht
- 9
- Rand
- 10
- EPR1-Maske
- 11
- Resist
Claims (6)
- Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern, wie 3-D Kontakt-Strukturen in Form von elastischen bzw. nachgiebigen Kontaktbumps, die über eine Metallisierung (Reroute Layer) mit einem Bond Pad auf dem Wafer elektrisch verbunden sind, wobei sich die Metallisierung über die 3-D Struktur erstreckt und aus einer Cu/Ni-Schicht besteht, die mit einer Au-Schicht abgedeckt ist, dadurch gekennzeichnet, dass auf der Spitze der 3-D Struktur (
1 ) ein Resist (11 ) abgeschieden wird, dass anschließend über der Metallisierung einschließlich des Resists (11 ) eine Lötstopp-Schicht (8 ) abgeschieden wird und dass der auf der Spitze der 3-D Struktur (1 ) befindliche Resist (11 ) einschließlich die diesen bedeckende Lötstopp-Schicht (8 ) durch einen thermischen Lift-off Schritt entfernt wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass als Resist (
11 ) ein Epoxy Photo Resist verwendet wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Lötstopp-Schicht (
8 ) zumindest im Bereich der 3-D Struktur (1 ) abgeschieden wird. - Verfahren nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, dass der Schichtaufbau der Metallisierung auf einer Seed Layer (
4 ) erfolgt, die auch das elastische bzw. nachgiebige Element (2 ) umschließt. - Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Lötstopp-Schicht (
8 ) aus einem mineralischen Material wie Bor-Nitrid besteht. - Verfahren nach einem der Anspruche 1 bis 5, dadurch gekennzeichnet, dass die Cu/Ni-Schichten (
5 ,6 ) der Metallisierung innerhalb einer Maske (10 ) aus einem Epoxy Photoresist1 abgeschieden werden und dass anschließend die Maske (10 ) und gegebenfalls die Seed Layer (4 ) im Bereich außerhalb der 3-D Struktur (1 ) entfernt werden, woraufhin dann die Lötstopp-Schicht (8 ) abgeschieden wird.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10241589A DE10241589B4 (de) | 2002-09-05 | 2002-09-05 | Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern |
KR1020030061724A KR100562591B1 (ko) | 2002-09-05 | 2003-09-04 | 땜납 정지 구조물화하는 방법 |
US10/656,042 US6919264B2 (en) | 2002-09-05 | 2003-09-05 | Method for the solder-stop structuring of elevations on wafers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10241589A DE10241589B4 (de) | 2002-09-05 | 2002-09-05 | Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10241589A1 DE10241589A1 (de) | 2004-03-25 |
DE10241589B4 true DE10241589B4 (de) | 2007-11-22 |
Family
ID=31895712
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10241589A Expired - Fee Related DE10241589B4 (de) | 2002-09-05 | 2002-09-05 | Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern |
Country Status (3)
Country | Link |
---|---|
US (1) | US6919264B2 (de) |
KR (1) | KR100562591B1 (de) |
DE (1) | DE10241589B4 (de) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10258094B4 (de) * | 2002-12-11 | 2009-06-18 | Qimonda Ag | Verfahren zur Ausbildung von 3-D Strukturen auf Wafern |
US7294929B2 (en) * | 2003-12-30 | 2007-11-13 | Texas Instruments Incorporated | Solder ball pad structure |
DE102004050178B3 (de) * | 2004-10-14 | 2006-05-04 | Infineon Technologies Ag | Flip-Chip-Bauelement |
DE102005056569B4 (de) * | 2005-11-25 | 2008-01-10 | Qimonda Ag | Zwischenverbindung für Flip-Chip in Package Aufbauten |
US7952200B2 (en) * | 2008-07-16 | 2011-05-31 | Infineon Technologies Ag | Semiconductor device including a copolymer layer |
US8378485B2 (en) | 2009-07-13 | 2013-02-19 | Lsi Corporation | Solder interconnect by addition of copper |
TWI419284B (zh) * | 2010-05-26 | 2013-12-11 | Chipmos Technologies Inc | 晶片之凸塊結構及凸塊結構之製造方法 |
US8530344B1 (en) * | 2012-03-22 | 2013-09-10 | Chipbond Technology Corporation | Method for manufacturing fine-pitch bumps and structure thereof |
DE102014104819A1 (de) * | 2014-03-26 | 2015-10-01 | Heraeus Deutschland GmbH & Co. KG | Träger und/oder Clip für Halbleiterelemente, Halbleiterbauelement und Verfahren zur Herstellung |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3407784C2 (de) * | 1984-03-02 | 1988-11-10 | Bbc Brown Boveri Ag, 6800 Mannheim, De | |
EP0295914A2 (de) * | 1987-06-19 | 1988-12-21 | Hewlett-Packard Company | Zwischenverbindungsanordnung für Leitterplaten und integrierte Schaltungen |
DE3107943C2 (de) * | 1981-03-02 | 1990-10-31 | Siemens Ag, 1000 Berlin Und 8000 Muenchen, De | |
DE19750073A1 (de) * | 1997-11-12 | 1999-05-20 | Bosch Gmbh Robert | Schaltungsträgerplatte |
EP1091399A1 (de) * | 1998-06-12 | 2001-04-11 | Hitachi, Ltd. | Halbleitervorrichtung und verfahren zur herstellung |
WO2001075969A1 (de) * | 2000-03-31 | 2001-10-11 | Infineon Technologies Ag | Elektronisches bauelement mit flexiblen kontaktierungsstellen und verfahren zu dessen herstellung |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05267280A (ja) | 1992-03-17 | 1993-10-15 | Nec Corp | リフト・オフ方法 |
JPH11163022A (ja) * | 1997-11-28 | 1999-06-18 | Sony Corp | 半導体装置、その製造方法及び電子機器 |
JP2000357671A (ja) * | 1999-04-13 | 2000-12-26 | Sharp Corp | 金属配線の製造方法 |
JP3968554B2 (ja) * | 2000-05-01 | 2007-08-29 | セイコーエプソン株式会社 | バンプの形成方法及び半導体装置の製造方法 |
-
2002
- 2002-09-05 DE DE10241589A patent/DE10241589B4/de not_active Expired - Fee Related
-
2003
- 2003-09-04 KR KR1020030061724A patent/KR100562591B1/ko not_active IP Right Cessation
- 2003-09-05 US US10/656,042 patent/US6919264B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3107943C2 (de) * | 1981-03-02 | 1990-10-31 | Siemens Ag, 1000 Berlin Und 8000 Muenchen, De | |
DE3407784C2 (de) * | 1984-03-02 | 1988-11-10 | Bbc Brown Boveri Ag, 6800 Mannheim, De | |
EP0295914A2 (de) * | 1987-06-19 | 1988-12-21 | Hewlett-Packard Company | Zwischenverbindungsanordnung für Leitterplaten und integrierte Schaltungen |
DE19750073A1 (de) * | 1997-11-12 | 1999-05-20 | Bosch Gmbh Robert | Schaltungsträgerplatte |
EP1091399A1 (de) * | 1998-06-12 | 2001-04-11 | Hitachi, Ltd. | Halbleitervorrichtung und verfahren zur herstellung |
WO2001075969A1 (de) * | 2000-03-31 | 2001-10-11 | Infineon Technologies Ag | Elektronisches bauelement mit flexiblen kontaktierungsstellen und verfahren zu dessen herstellung |
Non-Patent Citations (1)
Title |
---|
JP 05267280 A, Patent Abstracts of Japan * |
Also Published As
Publication number | Publication date |
---|---|
US6919264B2 (en) | 2005-07-19 |
KR20040022178A (ko) | 2004-03-11 |
US20040087131A1 (en) | 2004-05-06 |
DE10241589A1 (de) | 2004-03-25 |
KR100562591B1 (ko) | 2006-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1412978B1 (de) | Elektronisches bauteil mit einem kunststoffgehäuse und verfahren zu seiner herstellung | |
DE102008028072B4 (de) | Verfahren zum Herstellen von Halbleitervorrichtungen | |
DE69735318T2 (de) | Flip-Chip-Halbleiter mit Teststruktur und seine Herstellung | |
DE10333841A1 (de) | Halbleiterbauteil in Halbleiterchipgröße mit flipchipartigen Außenkontakten und Verfahren zur Herstellung desselben | |
DE102004012845A1 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung, Halbleitervorrichtung, Schaltungssubstrat und elektronischer Apparat | |
DE102006036798B4 (de) | Elektronisches Bauteil und Verfahren zum Herstellen | |
EP1532681A1 (de) | Mehrlagiger schaltungsträger und herstellung desselben | |
DE10103966B4 (de) | Verfahren zum Anordnen eines Halbleiterchips auf einem Substrat und zum Anordnen auf einem Substrat angepaßte Halbleitervorrichtung | |
EP1351298A2 (de) | Method for producing a semiconductor wafer | |
DE102005003125A1 (de) | Elektrische Schaltung und Verfahren zur Herstellung einer elektrischen Schaltung | |
DE10227342B4 (de) | Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung | |
DE10241589B4 (de) | Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern | |
DE10239318A1 (de) | Umverdrahten von Kontaktstellen für integrierte Schaltungschips | |
DE10318078B4 (de) | Verfahren zum Schutz einer Umverdrahtung auf Wafern/Chips | |
DE102012107876A1 (de) | Trägerplatte, Vorrichtung mit Trägerplatte sowie Verfahren zur Herstellung einer Trägerplatte | |
DE19715926B4 (de) | Herstellungsverfahren für einen externen Anschluß für ein Kugelgitterarray-(BGA)Halbleiterbauteil | |
DE10318074B4 (de) | Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften | |
DE10239081B4 (de) | Verfahren zur Herstellung einer Halbleitereinrichtung | |
DE10017746A1 (de) | Elektronisches Bauteil mit mikroskopisch kleinen Kontaktflächen und Verfahren zu seiner Herstellung | |
DE10105351A1 (de) | Elektronisches Bauelement mit Halbleiterchip und Herstellungsverfahren desselben | |
DE102005018280B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelements mit Bondhügelstrukturen und Halbleiterbauelement | |
DE102009036033B4 (de) | Durchkontaktierung für Halbleiterwafer und Herstellungsverfahren | |
DE10238816B4 (de) | Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen | |
EP1684341A2 (de) | Elektrische Schaltung und Verfahren zur Herstellung einer elektrischen Schaltung | |
DE10258093B3 (de) | Anordnung zum Schutz von 3-dimensionalen Kontaktstrukturen auf Wafern |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8127 | New person/name/address of the applicant |
Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |