DE102004050178B3 - Flip-Chip-Bauelement - Google Patents

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Abstract

Die Erfindung betrifft ein Flip-Chip-Bauelement mit einem Chip. Der Erfindung liegt die Aufgabe zugrunde, Flip-Chip-Package zu schaffen, bei dem die im Stand der Technik beschriebenen Nachteile vermieden werden und bei dem eine gute Anpassung der CTEs und somit eine Verbesserung der Zuverlässigkeit erreicht wird. Erreicht wird das dadurch, dass um den Chip (2) ein Chiprahmen (9) aus einem Polymer angeordnet ist, der mit dem Chip (2) verbunden ist, so dass die aktive Seite des Chips (2) mit dem Chiprahmen (9) abschließt und dass die auf dem Chip (2) befindlichen Bond Pads (12) durch eine Umverdrahtung (13) mit auf dem Chiprahmen (9) angeordneten leitfähigen Zwischenverbindungen zur Kontaktierung mit einem Board (1) elektrisch verbunden sind, wobei der CTE des Chiprahmens (9) derart vergrößert gewählt ist als der CTE des Boardes (1), dass die Ausdehnungen des Verbundes aus Chip (2) und Chiprahmen (9) im Bereich der leitfähigen Zwischenverbindungen gleich der Ausdehnung des Boardes (1) sind.

Description

  • Die Erfindung betrifft ein Flip-Chip-Bauelement mit einem Chip.
  • Speicherbausteine werden häufig auf Halbleiterchips realisiert, bei denen die für die Außenkontaktierung erforderlichen Bondpads als sogenannte „Center-Row"- Anordnung ausgeführt sind. Diese Chips werden dann unter Zwischenlage eines Tapes bzw. Klebstoffes ähnlich wie Flip-Chip-Bauelemente auf einen Zwischenträger montiert, der einen mittleren Bondkanal aufweist. Die Rückseite des Chips kann dann mit einem Moldcompound geschützt werden. Die elektrische Kontaktierung erfolgt durch Drahtbrücken, die durch einen Bondkanal zu einer Verdrahtung auf der dem Chip gegenüberliegenden Seite des Zwischenträgers gezogen werden. Diese Verdrahtung auf dem Zwischenträger besitzt Kontaktpads, auf denen Zwischenverbindungselemente, wie Kontaktbälle (Solder Balls) o.dgl. angeordnet sind, mit denen die Baugruppe dann auf eine Leiterplatte (PCB) gelötet werden kann. Ein Beispiel für eine solche Anordnung geht aus der DE 102 61 410 A1 hervor.
  • Nachteilig sind hier die klassischen Verbindungstechnologien, wie Drahtbonden, die bei Speicherbausteinen mit höheren Frequenzen und einer insgesamt gesteigerten elektrischen Performance nicht mehr anwendbar sein werden. Weitere Schwierigkeiten bereitet der CTE-Mismatch (CTE. Coefficient of Linear Thermal Expansion), also die unterschiedlichen thermischen Ausdehnungskoeffizienten der verwendeten Materialien.
  • Es wird daher notwendig werden, diese Verbindungstechnologien durch Flip-Chip-Packages mit elektrochemisch abgeschie denen Umverdrahtungen und Flip-Chip-Interconnect-Elementen zu ersetzen, um parasitäre Induktivitäten, Kapazitäten oder auch den elektrischen Widerstand zu senken.
  • Derartige Flip-Chip-Packages gehen z.B, aus der US 2004/0124540 A1 und der EP 1 369 919 A1 hervor. In beiden Fällen werden die mit einer Vielzahl von Solder Bumps (Lötkugeln) versehenen Chips mit Kontaktpads auf einem Board verlötet.
  • Diese Flip-Chip-Packages sind aber durch die festen Interconnect-Verbindungen (z.B. Lötkugeln) ohne zusätzliche Prozessschritte (z.B. Underfilling/Undermolding) bei Temperaturwechselbelastungen nicht zuverlässig. Der Grund hierfür ist in den unterschiedlichen thermischen Ausdehnungskoeffizienten (CTE) von Board und Chip zu sehen. Beispiele für das Underfilling/Undermolding, also das Einbringen einer Kunststoffmasse (Polymer) zwischen Chip und Board, zeigen die US 2004/0082107 A1 und die US 2003/0218261 A1. Durch das Einbringen der Kunststoffmasse, die sowohl am Chip, als auch am Board fest haftet, wird eine feste Kopplung zwischen Chip und Board erreicht und die sonst auftretenden Scherkräfte in Biegekräfte umgewandelt.
  • Dadurch wird der CTE-Mismatch weitgehend ausgeglichen, allerdings mit zusätzlichem Aufwand. Besondere Probleme entstehen dann allerdings bei Feuchtelagerung, da die Kunststoffmaterialien, wie z.B. Moldmaterial, Feuchtigkeit aufnehmen, wodurch die Zuverlässigkeit stark negativ beeinflusst wird. Darüber hinaus ist dieser Prozess teuer und funktioniert bei doppelseitiger Bestückung von Leiterplatten nicht. Bei einer anderen Entwicklungsrichtung werden flexible Interconnect-Elemente verwendet, welche die bei Temperaturwechselbelastungen auftretenden Fehlanpassungen (Mismatches), d.h. die entstehenden Scherkräfte, ausgleichen kön nen. Beispiele für flexible Interconnect-Strukturen gehen aus der DE 102 58 093 B3 und der DE 102 41 589 A1 hervor.
  • Die mechanische Belastbarkeit von Packages mit solchen flexiblen Interconnect-Elementen ist allerdings sehr gering, so dass zusätzliche Maßnahmen zur Stabilisierung notwendig sind. Solche Maßnahmen sind allerdings aufwändig und teuer und kontraproduktiv in Bezug auf die Zuverlässigkeit.
  • Auch die EP 1 067 601 A1 beschreibt ein Chip-Modul, dessen unterschiedliche lineare Ausdehnungskoeffizienten von Chip und Leiterplatte durch ein zusätzliches Interconnect-Bauteil ausgeglichen werden. Dazu besteht das Interconnect-Bauteil aus einem sich parallel zur Leiterplatte erstreckenden Verbund von Materialien mit unterschiedlichen linearen Ausdehnungskoeffizienten, die derart aufeinander abgestimmt sind, dass die resultierende Längenausdehnung des Interconnects an die der Leiterplatte angepasst ist. Dieses zusätzliche Bauteil führt jedoch zu einer Erhöhung der Modulhöhe oder, bei Minimierung des Höhenzuwachses, zum nachteiligen Drahtbonden.
  • Schließlich ist aus der DE 101 45 382 A1 ein Verfahren zur Herstellung eines Halbleiterbauelementes beschrieben, bei dem das Bauelement durch einen Chiprahmen aus einem Polymer umgeben wird. Mit diesem Chiprahmen wird eine Möglichkeit geschaffen, die Fan-out-Technologie auch im Rahmen des Wafer-Level-Packagings zu realisieren, so dass der Standard-Pitch von 0,8 mm eingehalten werden kann.
  • Für die Herstellung des Chiprahmens wird zunächst aus einem Front-End-Wafer, auf dem Chips erzeugt worden sind, die Chips vereinzelt und anschließend in einem Raster auf einem Zwischenträger mit deutlichem Abstand zueinander, z.B. durch Kleben, angeordnet. Anschließend wird der Zwischenraum zwischen den Chips zwecks Flächenvergrößerung mit einem Polymer (Moldmasse) verfüllt, so dass die Chips mechanisch fixiert werden. Im Rahmen des Wafer-Level-Packagings werden anschließend bauelemente eigene Umverdrahtungen und Kontaktelemente auf dem Chiprahmen hergestellt. Anschließend werden die Bauelemente durch Sägen des Halterahmens voneinander getrennt, so dass das Bauelement auf einem Board montiert werden kann.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, Flip-Chip-Package zu schaffen, bei dem die im Stand der Technik beschriebenen Nachteile vermieden werden und bei dem eine gute Anpassung der CTE's und somit eine Verbesserung der Zuverlässigkeit erreicht wird.
    •
  • Die der Erfindung zugrunde liegende Aufgabe wird dadurch gelöst, dass um den Chip ein Chiprahmen aus einem Polymer angeordnet ist, der mit dem Chip verbunden angeordnet ist, so dass die aktive Seite des Chips mit dem Rahmen abschließt und dass die auf dem Chip befindlichen Landing Pads jeweils durch eine Umverdrahtung mit auf dem Polymerring angeordneten leitfähigen Zwischenverbindungen zur Kontaktierung mit einem Board elektrisch verbunden sind, wobei der CTE des Chiprahmens größer ist, als der CTE des Boardes, derart, dass der Ausdehnungskoeffizient (CTEMoldmasse) für den Chiprahmen so gewählt ist, dass die Ausdehnungen des Verbundes aus Chip und Chiprahmen im Bereich der leitfähigen Zwischenverbindungen gleich der Ausdehnung des Boardes sind.
  • Durch diese besonders einfach zu realisierende Lösung wird erreicht, dass bei einer thermischen Wechselbelastung nur äußerst geringe oder im Idealfall keine mechanischen Belastungen, insbesondere kein Stress auf die leitfähigen Zwischenverbindungen einwirkt.
  • Das wird durch geeignete Wahl der Abmessungen des Chiprahmens und des Polymermateriales erreicht werden, so dass die CTE's des Packages (Chip/Polymer) bei einem festen Abstand der Interconnect-Elemente und der CTE des Boards übereinstimmen und die Ausdehnungen somit gleich sind.
  • Insbesondere ist vorgesehen, dass die thermischen Ausdehnungskoeffizienten folgender Gleichung entsprechen sollen: CTEBoard·z·ΔT = (CTEMoldmasse·x·ΔT)·2 + CTEChip·y·ΔTwobei z der radiale Abstand leitfähigen Zwischenverbindungen zueinander, y die Breite des Chips und x der Abstand der leitfähigen Zwischenverbindungen auf dem Chiprahmen ist.
  • In einer Ausgestaltung der Erfindung ist vorgesehen, dass die leitfähigen Zwischenverbindungen auf dem Chiprahmen im wesentlichen äquidistant auf einer Kreisbahn zum neutralen Punkt auf dem Chip angeordnet sind. Damit wird für jede Zwischenverbindung auf dem Polymerring gesichert, dass diese bei einer thermischen Wechselbelastung keinerlei Scherkräften oder Zugbelastungen ausgesetzt werden.
  • Da eine Anordnung der Zwischenverbindungen auf einer Kreisbahn nicht den üblichen Designvorschriften entsprechen, sieht eine zweite Ausgestaltung der Erfindung vor, dass die leitfähigen Zwischenverbindungen auf dem Chiprahmen in einem rechteckigen Array mit im wesentlichen gleichem Abstand zum neutralen Punkt auf dem Chip angeordnet sind.
  • Die leitfähigen Zwischenverbindungen können dabei Solder Balls, metallisierte oder auch selbst leitfähige Polymer-Bumps o.dgl. sein.
  • Schließlich ist vorgesehen, dass die in einer Center-Row-Anordnung auf dem Chip befindlichen Landing Pads jeweils über eine Redistribution Layer mit einem zugehörigen Solder Ball oder einem mit einer RDL versehenen elastischem Bump auf dem Polymerring verbunden sind.
  • Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungen zeigen:
  • 1: eine schematische Darstellung einer Flip-Chip-Anordnung auf einem Board (Stand der Technik);
  • 2: eine schematische Darstellung einer Flip-Chip-Anordnung auf Board unter Stressbelastung (Stand der Technik);
  • 3: ein erfindungsgemäßes Flip-Chip-Bauelement, das auf einem Board montiert ist;
  • 4: eine schematische Darstellung eines Flip-Chip-Bauelement nach 3 mit eingetragenen CTE;
  • 5: eine Draufsicht auf das Flip-Chip-Bauelement mit Redistribution Layer und montierten Solder Balls in äquidistanter Anordnung zum neutralen Punkt auf dem Chip;
  • 6: einen Schnitt A-A nach 5;
  • 7: eine Draufsicht auf das Flip-Chip-Bauelement mit einer Anordnung der Solder Balls in einem Array in nahezu äquidistanter Anordnung zum neutralen Punkt; und
  • 8: einen Schnitt A-A nach 7.
  • Die 1, 2 veranschaulichen den Stand der Technik bei einem in Flip-Chip-Technologie auf einem Board 1 montiertem Chip 2. Die Montage erfolgt durch Löten von Solder Balls 3 (Lötkugeln), die jeweils mit einem Landing Pad Chip 4 und einem Landing Pad PCB 5 elektrisch und mechanisch verbunden sind. 1 zeigt dabei die Anordnung bei Raumtemperatur ohne jegliche Stresseinwirkung.
  • 2 zeigt die Anordnung nach 1 bei einer erhöhten Temperatur. Da das Board 1 einen größeren CTE aufweist, als das Chip 2, dehnt sich das Board 1 wesentlich stärker aus, als das Chip 2. Die Folge ist eine hohe Stressbelastung (Pfeile 6) in den Solder Balls 3, die ausgehend vom neutralen Punkt 7 (keine Stressbelastung), nach außen zunimmt.
  • 3 zeigt nun ein erfindungsgemäßes Flip-Chip-Bauelement 8 mit einem Chip 2, dass durch einen Chiprahmen 9 aus einem Polymer umgeben ist. Dieser Chiprahmen 9 kann beispielsweise mit einem Wafer Mold Verfahren, wie beispielsweise in der DE 101 45 382 A1 beschrieben, problemlos hergestellt werden. Der Chiprahmen 9 kann gleichzeitig als Kanten- und Rückseitenschutz dienen und ist in diesem Fall dicker als das Chip 2. Die aktive Seite des Chips 2 sollte bündig mit dem Chiprahmen 9 abschließen.
  • Dabei sind die Solder Balls 3 auf Landing Pads Chiprahmen 10 in äquidistanter Entfernung vom neutralen Punkt 7 auf dem Chiprahmen 9 angeordnet. Durch Anpassung der Abstände und des Ausdehnungskoeffizienten des Polymerwerkstoffes (Moldmasse) kann erreicht werden, dass die Ausdehnung des Flip-Chip-Bauelementes 8 (CTEl = CTEMold + CTEChip multipliziert mit den jeweiligen Abmessungen) mit dem CTE des Boards 1 übereinstimmt. Damit tritt bei Temperaturbelastung keine Stressbelastung der Solder Balls 3 auf.
  • Anstelle der Solder Balls 3 können selbstverständlich andere interconnect Elemente, wie metallisierte oder auch selbst leifähige Polymer-Bumps eingesetzt werden und der Stand Off 11 der interconnect Verbindungen kann auch wesentlich geringer sein, als bei Standard Packages.
  • Eine feste Verbindung (z.B. in Form von Solder Balls) zwischen dem Flip-Chip-Bauelement 8 und dem Board 1 ist dann zuverlässig, wenn die Ausdehnungen des Boards 1 und des Flip-Chip-Bauelementes 8 auf Grund der thermischen Ausdehnungskoeffizienten entsprechend nachfolgender Formel gleich sind: CTEBoard·z·ΔT = (CTEMoldmasse·x·ΔT)·2 + CTEChip·y·ΔT
  • Dabei sind z der radiale Abstand leitfähigen Zwischenverbindungen zueinander, y die Breite des Chips 2 und x der Abstand der leitfähigen Zwischenverbindungen auf dem Polymer ring, wobei der Abstand der leitfähigen Zwischenverbindungen zum neutralen Punkt 1/2·y + x beträgt. (4) Daraus ergibt sich, dass es einen Abstand x auf dem Chiprahmen 9 gibt, an dem sich Solder Balls 3 befinden können, so dass kein thermomechanisch bedingter Stress in den Solder Balls auftreten kann. Der Abstand x hängt vom Ausdehnungskoeffizienten des Materiales des Chiprahmens ab.
  • Sonstige Sicherungsmaßnahmen, wie ein Unterfüllen mit einem Klebstoff) sind nicht notwendig, um den Zuverlässigkeitsanforderungen z.B. beim Temperaturwechseltest zu erfüllen.
  • In 5, 6 ist eine praktische Ausführungsform eines erfindungsgemäßen Flip-Chip-Bauelementes 8 dargestellt. Der Chip 2 wird hier durch den Chiprahmen 9 aus einem Polymer bzw. einer Moldmasse umgeben. Auf dem Chip 2 befinden sich in einer sogenannten Center -Row-Anordnung Bond Pads 12, die jeweils über eine Redistribution Layer 13 mit dem Landing Pad 10 auf dem Chiprahmen 9 verbunden ist. Auf den Landing Pads 10 befinden sich jeweils ein Solder Ball 3.
  • Die Landing Pads 10 auf dem Chiprahmen 9 sind auf einem Kreisring 14, also äquidistant zum neutralen Punkt 7 angeordnet. Die unterschiedlichen CTE der verschiedenen Materialien führen nun nicht mehr zu Stress für die Solder Balls.
  • Da eine Anordnung der Zwischenverbindungen auf einem Kreisring nicht den üblichen Designvorschriften entspricht, können die Solder Balls 3 auf dem Chiprahmen 9 in einem rechteckigen Array mit im wesentlichen gleichem Abstand zum neutralen Punkt 7 auf dem Chip 2 angeordnet werden. Die Stressbelastung der außerhalb des Kreisringes 14 befindlichen Solder Balls 3 ist vernachlässigbar gering.
    • 1
    Board
    2
    Chip
    3
    Solder Ball
    4
    Landing Pad auf dem Chip
    5
    Landing Pad auf dem PCB
    6
    Pfeil
    7
    neutraler Punkt
    8
    Flip-Chip-Bauelement
    9
    Chiprahmen
    10
    Landing Pads auf dem Chiprahmen
    11
    Stand off
    12
    Bond Pad
    13
    Redistribution Layer/Umverdrahtung
    14
    Kreisring

Claims (7)

  1. Flip-Chip-Bauelement mit einem Chip, dadurch gekennzeichnet, dass um den Chip (2) ein Chiprahmen (9) aus einem Polymer angeordnet ist, der mit dem Chip (2) verbunden ist, so dass die aktive Seite des Chips (2) mit dem Chiprahmen (9) abschließt und dass die auf dem Chip (2) befindlichen Bond Pads (12) durch eine Umverdrahtung (13) mit auf dem Chiprahmen (9) angeordneten leitfähigen Zwischenverbindungen zur Kontaktierung mit einem Board (1) elektrisch verbunden sind, wobei der CTE des Chiprahmens (9) größer ist, als der CTE des Boardes (1), derart, dass der Ausdehnungskoeffizient (CTEMoldmasse) für den Chiprahmen (9) so gewählt ist, dass die Ausdehnungen des Verbundes aus Chip (2) und Chiprahmen (9) im Bereich der leitfähigen Zwischenverbindungen gleich der Ausdehnung des Boardes (1) sind.
  2. Flip-Chip-Bauelement nach Anspruch 1, dadurch gekennzeichnet, dass die thermischen Ausdehnungskoeffizienten folgender Gleichung entsprechen: CTEBoard·z·ΔT = (CTEMoldmasse·x·ΔT)·2 + CTEChip·y·ΔTwobei z der radiale Abstand leitfähigen Zwischenverbindungen zueinander, y die Breite des Chips (2) und x der Abstand der leitfähigen Zwischenverbindungen auf dem Chiprahmen (9) ist.
  3. Flip-Chip-Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die leitfähigen Zwischenverbindungen auf dem Chiprahmen (9) im wesent lichen äquidistant auf einem Kreisring (14) zum neutralen Punkt (7) auf dem Chip (2) angeordnet sind.
  4. Flip-Chip-Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die leitfähigen Zwischenverbindungen auf dem Chiprahmen (9) in einem rechteckigen Array mit im wesentlichen gleichem Abstand zum neutralen Punkt (7) auf dem Chip (2) angeordnet sind.
  5. Flip-Chip-Bauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die leitfähigen Zwischenverbindungen Solder Balls (3) sind.
  6. Flip-Chip-Bauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die leitfähigen Zwischenverbindungen Polymer-Bumps sind, die mit einem Redistribution Layer versehen sind.
  7. Flip-Chip-Bauelement nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die in einer Center-Row-Anordnung auf dem Chip (2) befindlichen Bond Pads (12) jeweils über eine Redistribution Layer (13) mit einem zugehörigen Solder Ball (3) oder elastischen Bump auf dem Chiprahmen (9) elektrisch verbunden sind.
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