DE19715926B4 - Herstellungsverfahren für einen externen Anschluß für ein Kugelgitterarray-(BGA)Halbleiterbauteil - Google Patents

Herstellungsverfahren für einen externen Anschluß für ein Kugelgitterarray-(BGA)Halbleiterbauteil Download PDF

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Abstract

Herstellungsverfahren für einen externen Anschluß für ein Kugelgitterarray(BGA-)Halbleiterbauteil, aufweisend die folgenden Schritte:
Bilden einer Vielzahl von leitenden Inseln (122), die voneinander beabstandet sind, auf einer Oberseite eines Substrates (1),
Bilden eines Photoresistfilmes (123) auf dem Substrat (1), Freilegen der jeweiligen Inseln (122) durch den Photoresistfilm (123),
Bilden einer leitenden Kontaktwarzeneinrichtung (124) aus Kupfer auf jeder der freiliegenden Inseln (122),
Entfernen des auf dem Substrat (1) zurückbleibenden Photoresistfilmes (123), und Sequentielles Bilden einer Nickelschicht (125a) und einer Goldschicht auf einer freiliegenden Oberfläche der Kontaktwarzeneinrichtung (124).

Description

  • Die vorliegende Erfindung bezieht sich auf ein Herstellungsverfahren für einen externen Anschluß für ein Kugelgitterarray-(BGA-)Haibleiterbauteil. Dabei wird eine Vielzahl von leitenden Inseln, die voneinander beabstandet sind, auf einer Oberseite eines Substrats gebildet, ein Photoresistfilm auf dem Substrat gebildet, die jeweiligen Inseln durch den Photoresistfilm freigelegt, eine leitende Kontaktwarzeneinrichtung aus Kupfer auf jeder der freiliegenden Inseln gebildet, der auf dem Substrat zurückbleibende Photoresistfilm entfernt und sequenziell eine Nickelschicht und eine Goldschicht auf einer freiliegenden Oberfläche der Kontaktwarzeneinrichtung gebildet.
  • In ähnlicher Weise wie bei Kugelgitterarray-Bauteilen werden Lotkugeln bzw. Lothöcker bei der Flip-Chip-Technologie eingesetzt. Hier wird das Lot direkt auf einen Halbleiterchip aufgebracht, der dann an dem Lot kontaktiert werden kann. Das Aufbringen des Lots ist dabei Gegenstand zahlreicher Untersuchungen geworden.
  • Gemäß einem in der WO 95/32521 A1 vorgestellten Verfahren werden die Lothügel in der folgenden Weise gebildet: Auf einem Halbleiterchip befinden sich Bondierungsflecken aus Aluminium und Passivierungsschichten, z.B. aus Siliciumdioxid. Auf diese Schichten werden zunächst mehrere Metallschichten aufgebracht. Beispielsweise kann eine Schicht Aluminium, danach eine Schicht Nickel-Vanadium und schließlich eine Schicht Kupfer aufgebracht werden. Anschließend wird eine Schicht Photolack 42 aufgebracht, und mittels photographischer Techniken werden in dem Photolack Öffnungen oberhalb der Bondierungsflecken erzeugt. Diese Öffnungen werden durch Plattieren mit Lot gefüllt. Dabei dient die Kupferschicht als Kathodenschicht. Schließlich wird der Photolack entfernt, und die Metallschichten werden weggeätrt. Es bleiben Lothügel auf den Bondierungsflecken zurück.
  • In ähnlicher Weise ist das Aufbringen von Lotkugeln auf einen Halbleiterchip in dem Artikel "Flip-Chip-Technologie – reif für die Massenproduktion?" von Carlo Cognetti in productronic 4/5 1996, Seiten 74-80 beschrieben. Hier tritt an die Stelle der drei Metallschichten eine einzige durchgehende Schicht (beispielsweise TiWCu, TiW/Ni), die ebenfalls am Schluß des Verfahrens weggeätzt wird. Als Material für die Kontaktwarzeneinrichtung kann auch Nickel, Kupfer oder Gold verwendet werden.
  • Auf eine derartige Metallschicht wird ganz bei dem in der EP 0 655 779 A1 vorgestellten Verfahren verzichtet. Auch hier dient eine Schicht Photolack auf einem Halbleiterchip als Maske, wobei in Öffnungen in der Maske eine Lotpaste auf den Chip aufgebracht wird. Diese wird durch einen Fließlötprozeß in Lothügel umgewandelt.
  • Aufwendiger ist ein in dem Artikel "Chip Scale Package: 'A Lightly Dressed LSI Chip' von Yasunaga et al, IEEE TRANSACTIONS ON COMPONENTS, PACKAGING, AND MANUFACTUR TECHNOLOGY-PART A., Vol. 18, No. 3, S. 451 – 457, September 1995 beschriebenes Verfahren. Hierbei werden zunächst sogenannte innere Hügel auf einen Stahlrahmen aufgebracht. Die inneren Hügel sind trapezförmig, bestehen aus Kupfer und sind mit Nickel und Gold plattiert. Nun wird ein LSI-Chip mit der zu kontaktierenden Seite auf den Rahmen mit den inneren Hügeln gesetzt. Der Chip und die inneren Hügel werden in Harz vergossen, wobei der Rahmen als eine Seite der Gußform dient. Anschließend wird der Rahmen von dem vergossenen Chip und den inneren Hügeln entfernt, wobei nun deren vorherige Oberseite den Kontakt zu dem Chip herstellt, während deren bisherige Unterseite freiliegt. Auf diese Unterseite der inneren Hügel werden anschließend Kugeln aus Lot (äußere Hügel) aufgebracht, an denen die Kontaktierung des Chips erfolgen kann.
  • Ein Kugelgitterarray-(BGA-) Bauteil ist nun in 1 dargestellt.
  • Wie in 1 gezeigt ist, gibt es in einem herkömmlichen BGA-Bauteil eine Vielzahl von inneren Leitungen, die aus Kupfer gebildet sind und durch ein Substrat 1 verlaufen, um die Ober- und Unterseiten des Substrates 1 zu verbinden. Eine Vielzahl von Bondfingern 2a werden an jeweiligen oberen Teilen der inneren Leitungen 2 erzeugt. Ein Mikroplättchen 3 ist auf der Oberfläche des Substrates 1 befestigt. Ein Halbleiterchip 4 ist auf dem Mikroplättchen 3 mittels eines Haftstoffes 5 angebracht. Die Bondfinger 2a der inneren Leitungen 2 sind jeweils mit Bondkissen auf dem Chip 4 durch metallische Drähte 6 verbunden. Den Chip 4 und die metallischen Drähte 6 umgebend ist eine Formeinheit 7 gebildet, die einen bestimmten Bereich auf dem Substrat 1 mittels einer Epoxy-Verbindung bedeckt. Eine Vielzahl von Lotkugeln 8 ist auf den jeweiligen Kupferinseln 10 angebracht, die an den jeweiligen unteren Enden der inneren Leitungen 2 auf der Unterseite des Substrates 1 vorgesehen und elektrisch mit dem Chip 4 über die jeweiligen inneren Leitungen 2 verbunden sind, welche durch das Substrat 1 verlaufen.
  • Das so aufgebaute herkömmliche BGA-Bauteil wird durch die folgenden Schritte hergestellt.
  • Zunächst wird eine Vielzahl von Durchgangslöchern in einem Substrat durch Musterbildung einer dünnen gedruckten Schaltungsplatte (PCB) und durch Stanzen der gemusterten Teile gebil det, um ein Bauteilsubstrat herzustellen. Eine Vielzahl von PCBs mit dort ausgebildeten Durchgangslöchern wird gestapelt, und sodann wird das Substrat 1 mit dort durchführenden inneren Leitungen 2 durch Füllen mit Cu-Metall in die jeweiligen Durchgangslöcher gebildet, um die Ober- und Unterseiten des Substrates 1 zu verbinden.
  • Sodann wird das Mikroplättchen 3, auf das das Haftmittelkissen 5 geklebt ist, auf dem Substrat 1 mit den dort durchführenden inneren Leitungen 2 befestigt, und eine Mikroplättchenverklebung wird ausgeführt, um den Chip 4 auf dem Haftmittel 5 anzubringen.
  • Ein Drahtbonden wird mittels metallischer Drähte 6 vorgenommen, um jeweilige (nicht gezeigte) Bondkissen, die auf dem Chip 4 gebildet sind, mit jeweiligen Bondfingern 2a zu verbinden, die an jeweiligen oberen Enden der inneren Leitungen 2 vorhanden sind.
  • Um den Chip 4 und die Drähte 6 vor einer äußeren Beschädigung zu schützen, wird darüber eine Formeinheit 7 mittels einer Epoxy-Formverbindung gebildet.
  • Damit die Kupferinseln 10 und Lotkugeln 8, die auf der Unterfläche des Substrates 1 vorgesehen sind, ein besseres Haftvermögen haben, wird ein Flußschritt ausgeführt, um eine Lotpaste auf dem Substrat 1 auszubreiten.
  • Die Position zwischen dem Substrat 1 und einer (nicht gezeigten) Kugelbefestigungsvorrichtung wird eingestellt, und demgemäß werden Lotkugeln 8 befestigt. Nach dem Befestigen der Lotkugeln 8 wird übriggelassener Lotrest entfernt, ein erneuter Flußschritt ausgeführt, um die Kugeln in der Höhe auszugleichen, und die Obenrfläche des Substrates wird mittels Alkohol, Aceton oder dergleichen gereinigt, um so die BGA-Bauteilherstellung abzuschließen.
  • Jedoch ist es bei dem herkömmlichen BGA-Bauteilherstellungsverfahren während des Kugelbefestigungsschrittes zum Anbringen der Lotkugeln 8 auf der Unterfläche des Substrates 1 schwierig, eine geeignete Position zwischen dem Substrat und einer Kugelbefestigungsvorrichtung (nicht gezeigt) anzupassen, so daß die Lotkugeln nicht genau auf gewünschten Positionen für die Kupferinseln 10 befestigt sind, die die jeweiligen unteren Enden der inneren Leitungen 2 darstellen, und demgemäß kann ein Verbindungsfehler zwischen den inneren Leitungen 2 und den Lotkugeln (äußeren Leitungen) 8 oder ein schwaches Haftvermögen zwischen den Lotkugeln 8 und den inneren Leitungen 2 nach einem Kugelbefestigen auftreten, um so dazu zu führen, daß die Lotkugeln 8 von den äußeren Leitungen gelöst werden. Auch ist eine aufwendige Kugelbefestigungsvorrichtung erforderlich, was die Herstellungskosten steigert.
  • Weiterhin beträgt ein Standarddurchmesser für Lotkugeln 0,76 mm, so daß eine Grenze im Minimieren der Abmessung der Lotkugeln besteht, und deren Anwendung wird in dem Fall eines hochdichten, mit zahlreichen Stiften versehenen Halbleiterbauteiles immer schwieriger.
    •
  • Es ist daher Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für einen externen Anschluß für ein Kugelgitterarray-(BGA-)Bauteil zu schaffen, um ein fehlerverursachendes Element in einem BGA-Bauteil zu entfernen, indem Kontaktwarzen direkt auf ein Substrat plattiert werden, anstelle eine Lotkugel auf einem Substrat zu befestigen; dabei sollen die Herstellungskosten verminderbar sein, indem keine aufwendige Kugelbefestigungsausrüstung erforderlich ist; schließlich soll ein mittlerer Durchmesser von Kontaktwarzen kleiner als 0,76 mm sein, um so eine Anwendung für ein BGA-Bauteil zu ermöglichen, das mehrere Stifte hat.
  • Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung ein Verfahren mit den Merkmalen des Patentanspruches 1 vor.
  • Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Die Erfindung schafft also ein Herstellungsverfahren für einen externen Anschluß für ein Kugelgitterarray-(BGA-) Halbleiterbauteil, das die folgenden Schritte aufweist:
    • – Bilden einer Vielzahl von leitenden Inseln, die voneinander beabstandet sind, auf einer Oberseite eines Substrates,
    • – Bilden eines Photoresistfilmes auf dem Substrat, –
    • – Freiliegen der jeweiligen Inseln durch den Photoresistfilm,
    • – Bilden einer leitenden Kontaktwarzeneinrichtung aus Kupfer auf jeder der freiliegenden Inseln,
    • – Entfernen des auf dem Substrat zurückbleibenden Photoresistfilmes, und
    • – Sequenzielles Bilden einer Nickelschicht und einer Goldschicht auf einer freiliegenden Oberfläche der Kontaktwarzeneinrichtung.
  • Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen: 1 eine schematische Schnittdarstellung eines herkömmlichen BGA-Bauteiles, 2A bis 2F Prozeßdarstellungen, die ein Substratherstellungsvertahren für ein BGA-Bauteil nach einem Ausführungsbeispiel der vorliegenden Erfindung veranschaulichen.
  • Anhand der begleitenden Zeichnungen wird ein Herstellungsverfahren für externe Anschlüsse für ein BGA-Bauteil im folgenden beschrieben.
  • Wie in den 2A bis 2F gezeigt ist, die Prozeßdarstellungen eines Herstellungsverfahrens für ein BGA-Bauteil nach einem Ausführungsbeispiel der vorliegenden Erfindung darstellen, ist ein fertig hergestelltes PCB-Substrat 1 vorgesehen, das eine Vielzahl von dort durchführenden inneren Leitungen 2 hat. Wie nun in 2A gezeigt ist, wird eine Vielzahl von Kupferinseln 122 mit einer Dicke von etwa 10 bis 50 μm auf der Oberseite des Substrates 1 gebildet, wo die inneren Leitungen 2 freiliegen, indem ein üblicher Schaltungsmuster-Herstellungsprozeß für eine PCB verwendet wird.
  • Sodann wird, wie in 2B gezeigt ist, auf die Oberseite des Substrates 1 mit den darauf befindlichen Kupferinseln 122 ein Photoresistfilm 123 mit einer Dicke von 50 bis 100 μm aufgetragen bzw. verteilt.
  • Sodann wird, wie in 2C gezeigt ist, der die Kupferinseln 122 überlagernde Photoresistfilm 123 entfernt, indem ein üblicher photolithographischer Prozeß ausgeführt wird, um so die Kupferinseln 122 dort hindurch freizulegen.
  • Wie nun in 2D gezeigt ist, wird eine Kupferschicht auf den freiliegenden Kupferinseln 122 plattiert, um eine Vielzahl von Kontaktwarzengliedern 124. zu bilden, indem ein nichtelektrolytischer Plattierprozeß angewandt wird. Zu dieser Zeit wird, wenn ein Abstand oder eine Teilung zwischen den äußeren Anschlüssen etwa 1,27 mm beträgt, der Durchmesser für die Kontaktwarzenglieder 124 zu 250 bis 700 μm ausgebildet, um ein Überbrücken von benachbarten Kontaktwarzengliedern 124 zu verhindern, und weiterhin beträgt unter Berücksichtigung einer verminderten Befestigungshöhe nach einem Kontaktwarzenschmelzen unter einer Befestigungstemperatur, wenn das abgeschlossene BGA-Bauteil montiert wird, die Höhe der Kontaktwarzenglieder 124 in bevorzugter Weise 100 bis 700 μm. Die Höhe der Kontaktwarzenglieder 124 kann gemäß der Reaktionszeit aufgrund der Plattier-Reaktionsgeschwindigkeit gesteuert werden.
  • Wie in 2F gezeigt ist, wird der verbleibende Photoresistfilm 123 von dem Substrat 1 entfernt, und eine Ni-Schicht 125a wird auf die Oberfläche der Kupfer-Kontaktwarzenglieder 124 bis zu einer Dicke von 5 bis 30 μm plattiert, und auf eine Oberseite der plattierten Ni-Schicht 125a wird eine Au-Schicht 125b zu einer Dicke von weniger als 5 μm plattiert, um ein Haftvermögen zu verbessern, wenn eine Montage auf einer (nicht gezeigten) PCB erfolgt.
  • Insbesondere werden die als externe Anschlüsse für ein BGA-Bauteil dienenden Kontaktwarzenglieder 124 gebildet, und auf einer entgegengesetzten Seite des Substrates wird ein Mikroplättchen 3 befestigt, auf welchem ein Haftmittel 5 verteilt ist, und eine Mikroplättchenverklebung wird sodann durchgeführt, um einen Chip 4 darauf zu befestigen, ein Drahtbondschritt wird vorgenommen, um die Bondkissen des Chips 4 mit den Bondfingern 2a an den jeweiligen Endteilen der inneren Leitungen 2 mit metallischen Drähten 6 zu verbinden, wodurch der Chip 4 und die externen Anschlüsse 8 elektrisch verbunden sind, und eine Epoxy-Verbindung wird geformt, um die metallischen Drähte 6 und den Chip 4 zu umgeben, wodurch so die BGA-Bauteil-Herstellung abgeschlossen ist.

Claims (5)

  1. Herstellungsverfahren für einen externen Anschluß für ein Kugelgitterarray(BGA-)Halbleiterbauteil, aufweisend die folgenden Schritte: Bilden einer Vielzahl von leitenden Inseln (122), die voneinander beabstandet sind, auf einer Oberseite eines Substrates (1), Bilden eines Photoresistfilmes (123) auf dem Substrat (1), Freilegen der jeweiligen Inseln (122) durch den Photoresistfilm (123), Bilden einer leitenden Kontaktwarzeneinrichtung (124) aus Kupfer auf jeder der freiliegenden Inseln (122), Entfernen des auf dem Substrat (1) zurückbleibenden Photoresistfilmes (123), und Sequentielles Bilden einer Nickelschicht (125a) und einer Goldschicht auf einer freiliegenden Oberfläche der Kontaktwarzeneinrichtung (124).
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Kontaktwarzeneinrichtung (124) durch einen nicht-elektrolytischen Prozeß gebildet wird.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Inseln (122) aus Kupfer gebildet werden.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Kontaktwarzeneinrichtung (124) mit einer Höhe von 100 bis 700 μm und einem Durchmesser von 250 bis 700 μm gebildet wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichent, daß die Nickelschicht (125a) und die Goldschicht durch einen Plattierprozeß gebildet werden.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4428832B2 (ja) * 1999-08-27 2010-03-10 富士通株式会社 金属配線構造、半導体装置及び半導体装置の製造方法
SG99877A1 (en) * 2001-01-04 2003-11-27 Inst Materials Research & Eng Forming an electrical contact on an electronic component
JP2003264260A (ja) * 2002-03-08 2003-09-19 Toshiba Corp 半導体チップ搭載基板、半導体装置、半導体モジュール及び半導体装置実装基板
CN100474539C (zh) * 2002-03-12 2009-04-01 费查尔德半导体有限公司 晶片级涂覆的铜柱状凸起
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
JP3721175B2 (ja) * 2003-06-03 2005-11-30 沖電気工業株式会社 半導体装置の製造方法
CN100340962C (zh) * 2004-06-15 2007-10-03 日月光半导体制造股份有限公司 触摸传感封装构造
US7417220B2 (en) * 2004-09-09 2008-08-26 Toyoda Gosei Co., Ltd. Solid state device and light-emitting element
DE102008042107A1 (de) * 2008-09-15 2010-03-18 Robert Bosch Gmbh Elektronisches Bauteil sowie Verfahren zu seiner Herstellung
JP5642473B2 (ja) * 2010-09-22 2014-12-17 セイコーインスツル株式会社 Ｂｇａ半導体パッケージおよびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0655779A1 (de) * 1993-11-26 1995-05-31 Delco Electronics Corporation Herstellungsverfahren für Löthöcker an flip-chip-integrierten Schaltungen
WO1995032521A1 (en) * 1994-05-24 1995-11-30 National Semiconductor Corporation Method for forming solder bumps
US5535101A (en) * 1992-11-03 1996-07-09 Motorola, Inc. Leadless integrated circuit package
EP0731506A2 (de) * 1995-03-08 1996-09-11 Shinko Electric Industries Co. Ltd. Halbleitergehäuse

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2721580B2 (ja) * 1990-05-17 1998-03-04 シャープ株式会社 半導体装置の製造方法
US5466635A (en) * 1994-06-02 1995-11-14 Lsi Logic Corporation Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating
JP3199963B2 (ja) * 1994-10-06 2001-08-20 株式会社東芝 半導体装置の製造方法
US5646068A (en) * 1995-02-03 1997-07-08 Texas Instruments Incorporated Solder bump transfer for microelectronics packaging and assembly
US5639696A (en) * 1996-01-31 1997-06-17 Lsi Logic Corporation Microelectronic integrated circuit mounted on circuit board with solder column grid array interconnection, and method of fabricating the solder column grid array

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5535101A (en) * 1992-11-03 1996-07-09 Motorola, Inc. Leadless integrated circuit package
EP0655779A1 (de) * 1993-11-26 1995-05-31 Delco Electronics Corporation Herstellungsverfahren für Löthöcker an flip-chip-integrierten Schaltungen
WO1995032521A1 (en) * 1994-05-24 1995-11-30 National Semiconductor Corporation Method for forming solder bumps
EP0731506A2 (de) * 1995-03-08 1996-09-11 Shinko Electric Industries Co. Ltd. Halbleitergehäuse

Non-Patent Citations (7)

* Cited by examiner, † Cited by third party
Title
EPP, Oktober 1996, S. 82, 84 *
IBM J.RES.Develop., Vol. 37, Nr. 5, 1993, S. 597-608 *
IBM Techn.Discl.Bull., Vol. 37, Nr. 6B, 1994, S. 299-300 *
IEEE Transactions on Components, Packaging, and Manufacturing Technology - Part A, Vol. 18, Nr. 3, 1995
IEEE Transactions on Components, Packaging, and Manufacturing Technology - Part A, Vol. 18, Nr. 3,1995 *
productronic 4/5 1996, S. 74-80 *
productronic 7 1995, S. 26-33 *

Also Published As

Publication number Publication date
KR19980030097A (ko) 1998-07-25
DE19715926A1 (de) 1998-05-07
US5895231A (en) 1999-04-20
CN1181618A (zh) 1998-05-13
JPH10135366A (ja) 1998-05-22
KR100234694B1 (ko) 1999-12-15

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