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Die Erfindung betrifft eine Ausleseschaltung für eine dynamische
Speicherschaltung.
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Dynamische Speicherschaltungen, wie DRAMs,
weisen Speicherzellen mit Speicherkapazitäten auf, deren Ladung mit einer
Wortleitung schaltbar auf eine Bitleitung anlegbar ist. Um die geringe Ladung
einer Speicherkapazität
detektieren zu können,
werden Ausleseverstärkerschaltungen
verwendet, die einen geringen Ladungsunterschied zwischen einer
Bitleitung und ihrer benachbarten Bitleitung detektieren können. Dabei
verstärken
sie den geringen Potentialunterschied der beiden benachbarten Bitleitungen,
und die Bitleitung mit dem niedrigeren Potential wird auf ein niedriges
Potential (Low-Potential)
und die Bitleitung mit dem höheren Potential
(High-Potential) auf ein hohes Potential gezogen.
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Beim Auslesen von Daten aus den Speicherzellen
können
Fehler auftreten, wenn eine Speicherzelle mit einem starken Signal
(d.h. grosse in der Speicherkapazität gespeicherte Ladung) neben
einer Speicherzelle mit einem schwachen Signal (geringe gespeicherte
Ladung) liegt. Da die Ausleseverstärker das starke Signal schneller
verstärken,
kann es vorkommen, dass der auftretende Potentialhub auf der Bitleitung
an der Zelle mit dem starken Signal dazu führt, dass eine benachbarte
Bitleitung durch Kopplung ebenfalls einen Potentialhub erfährt. Gehört diese
Bitleitung zu einem Bitleitungspaar an einer Speicherzelle mit einem
schwachen Signal so kann die Kopplung des starken Signals auf die
benachbarte Bitleitung dazu führen,
dass sich die zu verstärkende Potentialdifferenz
umkehrt und die Speicherzelle mit dem schwachen Signal in die falsche
Richtung entwickelt wird. Dies kann beim Auslesen dazu führen, dass
aus der Speicherzelle mit dem schwachen Signal ein fehlerhaftes
Datum ausgelesen wird.
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Es ist daher Aufgabe der vorliegenden
Erfindung, eine Ausleseschaltung zur Verfügung zu stellen, bei der die
Wahrscheinlichkeit beim Auslesen von Speicherzellen einen Fehler
aufgrund Signalübersprechens
zu erhalten, reduziert ist.
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Diese Aufgabe wird durch die Ausleseschaltung
nach Anspruch 1 gelöst.
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Weitere vorteilhafte Ausgestaltungen
der Erfindung sind in den abhängigen
Ansprüchen
angegeben.
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Erfindungsgemäss ist eine Ausleseschaltung für eine dynamische
Speicherschaltung vorgesehen. Die Speicherzellen des Speicherzellenfeldes
sind dabei über
Wortleitungen und Bitleitungen adressierbar, wobei die Bitleitungen
in Bitleitungspaare organisiert sind. Die Speicherkapazitäten der
Speicherzellen sind jeweils mit einer Bitleitung eines Bitleitungspaares
durch Aktivieren einer Wortleitung verbindbar. Es ist weiterhin
eine Vertauschungsschaltung vorgesehen, die mit den Bitleitungen
zweier Bitleitungspaare verbunden ist, und die eine erste Datenausgangsleitung,
eine zur ersten benachbarte zweite Datenausgangsleitung, eine zur
zweiten benachbarte dritte Datenausgangsleitung und eine zur dritten
benachbarten vierte Datenausgangsleitung aufweist. Die Vertauschungsschaltung
ist so geschaltet, um die mit den Speicherkapazitäten verbundenen
Bitleitungen an die zweite und die dritte Datenausgangsleitung anzulegen
und um die nicht mit den Speicherzellen verbundenen Bitleitungen
an die erste und die vierte Datenausgangsleitung anzulegen. Weiterhin
sind Ausleseverstärker
zur Verstärkung
eines Potentialunterschiedes zwischen zwei Leitungen vorgesehen. Ein
erster Ausleseverstärker
ist mit der ersten und der zweiten Datenausgangsleitung, ein zweiter
Ausleseverstärker
mit der zweiten und der dritten Datenausgangsleitung und einer dritter
Ausleseverstärker mit
der dritten und der vierten Ausgangsleitung verbunden.
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Die erfindungsgemäße Ausleseschaltung weist für jedes
Bitleitungspaar einen Ausleseverstärker auf, um Ladungsunterschiede
auf den benachbarten Bitleitungen eines Bitleitungspaares gegeneinander
zu verstärken.
Zwischen benachbarten Bitleitungen, auch von verschiedenen Bitleitungspaaren,
kommt es zu einer Signalkopplung insbesondere bei Potentialänderungen,
wie sie beim Verstärken des
Potentialunterschiedes auf den Bitleitungen durch den Ausleseverstärker auftreten.
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Im Normalfall liegen die Bitleitungen,
an denen die Ladung der Speicherkapazität einer Speicherzelle angelegt
wird, und Bitleitungen, an denen keine Speicherkapazität angelegt
worden ist, abwechselnd nebeneinander. Sind in zwei benachbarten
Speicherzellen, die gleichen Informationen (entweder eine hohe Ladung
oder eine niedrige Ladung) gespeichert, so werden die Bitleitungen
abwechselnd auf ein hohes bzw. ein niedriges Potential gezogen. Ist
die Speicherkapazität
auf Grund von Schwankungen im Herstellungsprozess kleiner als die übliche Speicherkapazität der übrigen Speicherzellen
oder hat eine Zelle wegen Leckmechanismen Ladung verloren, so ist
der Ladungsunterschied auf den benachbarten Bitleitungen des entsprechenden
Bitleitungspaares geringer und der Ausleseverstärker hat eine längere Ansprechzeit.
Ist an einem Bitleitungspaar, das dazu benachbart ist, eine „starke"
Speicherzelle mit einer hohen Ladungsspeicherkapazität angeschlossen,
so reagiert der Ausleseverstärker
an diesem Bitleitungspaar schneller und trennt die Potentiale der
benachbarten Bitleitungen dieses Bitleitungspaares schneller. Der
Spannungshub kann zu einem Signalübersprechen führen, das
die Ladung einer der Bitleitungen des Bitleitungspaares mit der
geringeren Speicherkapazität
so verändert
wird, dass sich die Ladungsdifferenz auf dem Bitleitungspaar umkehrt und
der Ausleseverstärker
die Potentiale in die verkehrte Richtung trennt. Dies führt dazu,
dass eine falsche Information aus der Speicherzelle ausgelesen wird.
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Um dies zu vermeiden, ist erfindungsgemäß ein weiterer
Ausleseverstärker
vorgesehen, der sich zwischen zwei benachbarten Bitleitungen von
unterschiedlichen Bitleitungspaaren befindet. Zudem wird eine Vertauschungsschaltung
vorgesehen, um jeweils die Bitleitung, an der durch Aktivieren der
Wortleitung die Speicherkapazität
angelegt ist, mit dem weiteren Ausleseverstärker zu verbinden. Auf diese Weise
liegen an dem weiteren Ausleseverstärker diejenigen Bitleitungen
an, auf die die Ladungen der jeweiligen Speicherkapazität geflossen
sind.
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Sind beim Aktivieren der Wortleitungen
beide Speicherzellen mit unterschiedlichen Ladungen, d.h. unterschiedlichen
Informationen belegt, so trennen sowohl die Ausleseverstärker an
den Bitleitungspaaren als auch der weitere Ausleseverstärker zwischen zwei
benachbarten Bitleitungen von verschiedenen Bitleitungspaaren die
Potentiale, so dass der weitere Ausleseverstärker die Trennung der Potentiale
auf einem Bitleitungspaar unterstützt.
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Sind in beiden Speicherzellen gleiche
Informationen gespeichert, so erfahren die beiden Bitleitungen,
die mit dem weiteren Ausleseverstärker verbunden sind, jeweils
einen Ladungshub um die Ladung einer Speicherzelle, wobei ein Potentialunterschied
auf den beiden Bitleitungen z.B. durch eine unterschiedliche Grösse der
Speicherkapazitäten auftreten
kann. Der Potentialunterschied zwischen starkem und schwachem Signal
ist immer kleiner als der Potentialunterschied zwischen der Bitleitung
mit dem starken Signal und der Bitleitung ohne angelegte Speicherkapazität, so dass
der weitere Ausleseverstärker
die Ladungstrennung wesentlich langsamer vollzieht als der Ausleseverstärker für das Startsignal.
In der Zwischenzeit wird das Potential auf den jeweils benachbarten
Bitleitungen der beiden Bitleitungspaare durch die daran angebrachten
Ausleseverstärker
verstärkt,
und die Potentiale der benachbarten Bitleitungen von verschiedenen
Bit leitungspaaren erhöht
bzw. erniedrigt und somit die Ladungstrennung des weiteren Ausleseverstärkers unterdrückt.
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Es kann weiterhin vorgesehen sein,
dass eine erste und eine zweite Wortleitung vorgesehen ist, wobei
die erste Bitleitung des jeweiligen Bitleitungspaares mit den entsprechenden
Speicherkapazitäten
durch Aktivieren der ersten Wortleitung verbindbar ist und die zweite
Bitleitung des jeweiligen Bitleitungspaares mit den entsprechenden
Speicherkapazitäten
durch Aktivierung der zweiten Wortleitung verbindbar ist. Die Vertauschungsschaltung
ist so gestaltet, um bei Aktivierung der ersten Wortleitung die
ersten Bitleitungen der zwei Bitleitungspaare auf die zweite und
die dritte Datenausgangsleitung und die zweiten Bitleitungen auf
die erste und die vierte Datenausgangsleitung anzulegen und bei
Aktivierung der zweiten Wortleitung die zweiten Bitleitungen der
zwei Bitleitungspaare auf die zweite und die dritte Datenausgangsleitung
und die ersten Bitleitungen auf die erste und die vierte Datenausgangsleitung
anzulegen. Die Vertauschungsschaltung kann dabei durch getrennte
Steuersignale oder auch durch das Wortleitungsaktivierungssignal
zum Aktivieren der jeweiligen Wortleitung aktiviert werden. Wesentlich
ist, dass die Speicherzellen, die durch die Wortleitung aktiviert
werden, auf die zweite und dritte Datenausgangsleitung angelegt
werden, d.h. die mittleren beiden Datenausgangsleitungen. Dies ist
notwendig, damit der weitere Ausleseverstärker im Falle von unterschiedlichen
Informationsinhalten von benachbarten Speicherzellen das Auslesen
der Information unterstützen
kann.
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Vorzugsweise ist vorgesehen, dass
die Treiberstärke
des zweiten Ausleseverstärkers
geringer ist als die Treiberstärke
des ersten und/oder dritten Ausleseverstärkers. Auf diese Weise kann
vermieden werden, dass bei zwei durch die Wortleitung aktivierten
Speicherzellen gleichen Inhalts und unterschiedlich grossen Speicherkapazitäten, der
dadurch bewirkte Potentialunterschied auf den benachbarten Bitleitungen
verschiedener Bitleitungspaare zu einer Trennung dieser Ladung führt, bevor
die an den Bitleitungspaaren angeschlossenen Ausleseverstärker die
Ladungstrennung vornehmen. Dabei wird die Bitleitung, an der die
schwächere
Speicherzelle, d.h. die Speicherzelle mit der niedrigeren Kapazität angeschlossen
ist, auf ein niedriges Potential gezogen wird. Ist die Treiberstärke des
zweiten Ausleseverstärkers
geringer, so wird diese Ladungstrennung jedoch durch die schnellere
Potentialunterschiedsverstärkung
des ersten und des dritten Ausleseverstärkers unterbunden, da diese
eine höhere
Treiberstärke
aufweisen.
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Es kann weiterhin vorgesehen sein,
dass zwischen der ersten Datenausgangsleitung und der vierten Datenausgangsleitung
eine Potentialausgleichsschaltung vorgesehen ist, um abhängig von einem
Ausgleichssteuersignal die Potentiale zwischen der ersten Datenausgangsleitung
und der vierten Datenausgangsleitung auszugleichen. Diese Ausgleichseinrichtung
dient bei gleichen Inhalten der ausgelesenen Speicherzellen dazu,
um den ersten und den dritten Ausleseverstärker dahingehend zu unterstützen, das
Potential der zweiten und dritten Bitleitung gegen das Streben des
zweiten Ausleseverstärkers,
diese Potentiale auseinander zu spreizen, zu erhöhen. Damit wird erreicht, dass
der erste und der dritte Ausleseverstärker gegenüber dem zweiten Ausleseverstärker unterstützt werden,
so dass der unerwünschte
Effekt des zweiten Ausleseverstärkers,
nämlich
die Potentialtrennung, besser unterbunden werden kann.
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Die Erfindung wird im folgenden Anhand
einer bevorzugten Ausführungsform
näher erläutert. Es
zeigen:
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1a die
Schaltung einer herkömmlichen Ausleseschaltung;
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1b ein
Zeitdiagramm für
eine herkömmliche
Ausleseschaltung;
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2 eine
schematische Darstellung der Anordnung der herkömmlichen Ausleseschaltungen im
Zellenfeld;
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3a eine
Ausleseschaltung gemäss
einer bevorzugten Ausführungsform
der Erfindung;
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3b ein
Zeitdiagramm für
die erfindungsgemässe
Ausleseschaltung nach 3a;
und
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4 eine
schematische Darstellung der Anordnung der erfindungsgemässen Ausleseschaltung
im Zellenfeld.
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1 zeigt
einen Ausschnitt aus einem dynamischen Speicher gemäß dem Stand
der Technik mit einem Bitleitungspaar BLP1,
BLP2 mit der ersten Bitleitung BLT und der
zweiten Bitleitung BLC. Die Bitleitungen BL werden von zwei Wortleitungen
WLT, WLC gekreuzt, wobei Speicherzellen 1 alternierend angeordnet
sind. D.h. an eine Speicherzelle 1 ist an dem Kreuzungspunkt
zwischen der ersten Bitleitung BLT und der ersten Wortleitung WLT
angeordnet und eine zweite Speicherzelle an dem Kreuzungspunkt zwischen
der zweiten Bitleitung WLC und der zweiten Wortleitung WLC. An den
Kreuzungspunkten zwischen der ersten Bitleitung BLT und der zweiten Wortleitung
WLT sowie an dem Kreuzungspunkt zwischen der zweiten Bitleitung
BLC und der ersten Wortleitung WLC sind keine Speicherzellen angeordnet.
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Die Speicherzelle 1 weist
einen Transistor T und einen Speicherkondensator C auf. Ein Steuereingang
des Transistors T ist mit der jeweiligen Wortleitung WLT, WLC verbunden.
Ein erster Anschluss des Transistors T ist mit der jeweiligen Bitleitung
BLT, BLC und ein zweiter Anschluss des Transistors T mit einem ersten
Anschluss des Speicherkondensators C verbunden. Ein zweiter Anschluss
des Speicherkondensators C liegt auf einem vorbestimmten Potential,
z.B. einem Massepotential oder einem Mittenpotential, das zwischen
einem hohen und einem niedrigen Versorgungsspannungspotential liegt.
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Jede der Bitleitungen BLT, BLC ist über einen Schalter 2 mit
dem Ausleseverstärker 3 verbunden. Die
Schalter 2 werden durch ein Schaltsignal MUX gesteuert,
das vorzugsweise eine kurze Zeit nach dem Aktivieren der Wortleitung
WLT, WLC durch das Wortleitungsaktivierungssignal aktiviert wird.
Der zeitliche Versatz zwischen dem Aktivieren der Wortleitung WLT, WLC
und dem Schalten der Schalteinrichtungen 2 bestimmt sich
nach der Zeit, in der die Ladungen von dem Speicherkondensator bei
geöffnetem
Transistor T auf die entsprechende Bitleitung BLT, BLC fliessen.
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Der Ausleseverstärker 3 weist einen
ersten N-Kanaltransistor N1, einen zweiten N-Kanal-Transistor N2,
einen ersten P-Kanal-Transistor
P1 und einen zweiten P-Kanal-Transistor P2 auf.
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Der erste N-Kanal-Transistor N1 ist
mit seinem ersten Anschluss mit der ersten Bitleitung BLT, mit seinem
Steueranschluss mit der zweiten Bitleitung und mit einem zweiten
Anschluss mit einem nset-Signal nset verbunden. Der zweite N-Kanal-Transistor
N2 ist mit einem ersten Anschluss mit der zweiten Bitleitung BLC,
mit einem Steueranschluss mit der ersten Bitleitung BLT und mit
einem zweiten Anschluss mit dem nset-Signal nset verbunden.
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Der erste P-Kanal-Transistor P1 ist
mit einem ersten Anschluss mit der ersten Bitleitung BLT, mit einem
Steuersignalanschluss mit der zweiten Bitleitung BLC und mit einem
zweiten Anschluss mit einem pset-Signal pset verbunden. Der zweite
P-Kanal-Transistor P2 ist mit einem ersten Anschluss mit der zweiten
Bitleitung BLC mit einem Steuersignalanschluss mit der ersten Bitleitung
BLT und mit einem zweiten Anschluss mit dem pset-Signal pset verbunden.
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Die durch beiden N-Kanal-Transistoren
N1, N2 und die beiden P-Kanal-Transistoren P1 und P2 gebildete Verstärkerschaltung
ist in der Lage, geringe Ladungsunterschiede auf den benachbarten
Bitleitungen zu trennen. Nachfolgend wird angenommen, dass das Potential
der ersten Bitleitung BLT höher
ist als das Potential der zweiten Bitleitung BLC. Das höhere Potential
der ersten Bitleitung BLT bewirkt über den zweiten n-Kanal-Transistor
N2 ein Absinken des Potentials der zweiten Bitleitung BLC auf ein
Massepotential, das von dem nset- Signal
nach dem Schalten von einem Mittenpotential VBLEQ auf das Massepotential
GND zur Verfügung
gestellt wird. Dadurch kommt es nicht mehr zu einem Durchschalten des
ersten n-Kanal-Transistors
N1, so dass das Potential der ersten Bitleitung BLT zunächst im
wesentlichen unbeeinfluflt bleibt. Das Mittenpotential VBLEQ liegt,
vorzugsweise in der Mitte zwischen einem hohen Versorgungsspannungspotential
VBLH und einem Massepotential GND. Das niedrigere Potential der
zweiten Bitleitung BLC bewirkt über
den ersten p-Kanal-Transisotr P1 ein Ansteigen des Potentials der
ersten Bitleitung BLT auf das hohe Versorgungspannungspotential
VBLH, sobald das pset-Signal
pset von einem Mittenpotential VBLEQ auf das hohe Versorgungsspannungspotential
VBLH geschaltet wird. Das Schalten des nset-Signals nset und des
pset-Signals pset erfolgt üblicherweise
mit kurzer zeitlicher Verzögerung.
Das nset-Signal nset und das pset-Signal pset können jedoch auch gleichzeitig
geschaltet werden.
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In 1b ist
ein Zeitablaufdiagramm für
die Ansteuerung der Wortleitungen der Schalteinrichtung 2 und
des Ausleseverstärkers 3 dargestellt.
Zunächst wird
eine der Wortleitungen WLT, WLC durch das Wortleitungsaktivierungssignal
aktiviert. Sobald die Ladung aus dem Speicherkondensator auf die
entsprechende Bitleitung BLT, BLC geflossen ist, wird über das
Schaltsignal MUX die Schalteinrichtung der Bitleitungen geöffnet und
die Potentiale der Bitleitungen an den Ausleseverstärker 3 geführt.
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Die N-Kanal-Transistoren N1, N2 des
Ausleseverstärkers 3 sind
an das nset-Signal nset angelegt, das beim Aktivieren den Low-Pegel
angibt, auf den die Bitleitung mit dem niedrigeren Potential gezogen
werden soll. Im nicht aktivierten Zustand befindet sich das nset-Signal
nset auf einem Mittenpotential VBLEQ, etwa bei 0,9V.
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Die P-Kanal-Transistoren P1, P2 sind
mit einem pset-Signal pset verbunden, das beim Auslesen angibt,
auf welches High- Potential
die Bitleitung mit dem höheren
Potential gezogen werden soll. Das High-Potential des pset-Signals
pset liegt, vorzugsweise bei etwa 1,8 V, während das Low-Potential des nset-Signals
nset etwa bei 0 V liegt.
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In 2 ist
schematisch ein Speicherzellenfeld 10 mit Speicherzellen 1 dargestellt.
Es weist Wortleitungen WLT, WLC und Bitleitungen BLT, BLC auf. Die
Bitleitungen sind in Bitleitungspaare BLP organisiert, wobei die
Bitleitungspaare BLP über
Ausleseverstärker 3 ausgelesen
werden können.
Aus Layoutgründen
wird ein Speicherzellenfeld in mehreren Teilen aufgebaut, so dass
die Ausleseverstärker 3 zueinander
versetzt, d.h. nacheinander auf verschiedenen Seiten der Bitleitung
BLT, BLC angeordnet werden. Damit können die Ausleseverstärker 3 zwischen zwei
benachbarten Teilen des Speicherzellenfelds aufgeteilt werden, und
die Siliziumfläche
wird optimal ausgenutzt.
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In 3a ist
eine bevorzugte Ausführungsform
der erfindungsgemässen
Ausleseschaltung dargestellt. Es sind Bitleitungspaare BLP1, BLP2,
mit den daran angeschlossenen Speicherzellen dargestellt. Ebenso
wie im Stand der Technik bezüglich 1a dargestellt, sind an
den Wortleitungen WLT, WLC und Bitleitungen BLT, BLC die Speicherzellen 1 alternierend
angeordnet. Die Funktionsweise der Speicherzellen 1 sowie
des Auslesen der Speicherzellen auf die Bitleitungen BLT, BLC unterscheidet sich
im wesentlichen nicht von der zuvor bzgl. des Stands der Technik
beschriebenen Art und Weise. Während
die Schalteinrichtung 2 beim Stand der Technik lediglich
die ausgelesene Ladung auf den Bitleitungen BLT, BLC mit dem Ausleseverstärker 3 verbindet,
weist die Schalteinrichtung gemäss
der in 3a dargestellten
Ausführungsform
der Erfindung darüber
hinaus eine Vertauschungsschaltung 4 auf.
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Die Vertauschungsschaltung 4 sieht
für jede der
Bitleitungen BLT, BLC eines Bitleitungspaares BLP1, BLP2 vor, dass
jede der Bitleitungen BLT, BLC entweder an eine erste oder an eine zweite
Leitung angelegt werden kann. Dazu sind für jede der Bitleitungen BLT,
BLC ein erster Schalttransistor 5 und ein zweiter Schalttransistor 6 vorgesehen.
Die ersten Schalttransistoren 5 werden über ihre Steuereingänge durch
ein zweites Schaltsignal MUXC, die zweiten Schalttransistoren 6 durch
ein erstes Schaltsignal MUXT angesteuert.
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Werden die ersten Schalttransistoren 5 durch
das zweite Schaltsignal MUXC geöffnet,
so ist die erste Bitleitung BLT des ersten Bitleitungspaares BLT1
mit einer ersten Datenausgangsleitung DQ1T verbunden. Die zweite
Bitleitung BLC des ersten Bitleitungspaares BLP1 ist dann mit einer
zweiten Datenausgangsleitung DQ1C, die erste Bitleitung BLT des
zweiten Bitleitungspaares BLP2 mit einer dritten Datenausgangsleitung
DQ2T und eine zweite Bitleitung BLC des zweiten Bitleitungspaares
BLP2 mit einer vierten Datenausgangsleitung DQ2C verbunden. Mit
einem ersten Schaltsignal MUXT, das an den Steuereingängen der
zweiten Schalttransistoren 6 anliegt, werden dann die zweiten
Schalttransistoren 6 geschlossen.
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Werden durch das erste Schaltsignal
MUXT die zweiten Schalttransistoren 6 geöffnet, sind
die ersten Schalttransistoren 5, gesteuert durch das zweite
Schaltsignal MUXC, geschlossen. Sind die zweiten Schalttransistoren 6 auf
Durchlass geschaltet, so ist die erste Bitleitung BLT des ersten
Bitleitungspaares BLP1 mit der zweiten Datenausgangsleitung DQ1C,
die zweite Bitleitung BLC des ersten Bitleitungspaares BLP1 mit
der ersten Datenausgangsleitung DQ1T, die erste Bitleitung BLT des zweiten
Bitleitungspaares BLP2 mit der dritten Datenausgangsleitung DQ2T
und die zweite Bitleitung BLC des zweiten Bitleitungspaares BLP2
mit der vierten Datenausgangsleitung DQ2C verbunden.
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Das erste Schaltsignal MUXT wird
im Wesentlichen gleichzeitig zu der Aktivierung der ersten Wortleitung
WLT mit dem entsprechenden Wortleitungsaktivierungssignal aktiviert,
um die Bitleitungen BLT der beiden Bitleitungspaare BLP1, BLP2,
auf die die Ladungen der Speicherkapazitäten geflossen sind, mit der
zweiten Datenausgangsleitung DQ1C bzw. mit der dritten Datenausgangsleitung
DQ2T zu verbinden. Dazu werden die zweiten Schalttransistoren 6 mit
Hilfe des ersten Schaltsignals MUXT durchgeschaltet, wenn durch
das entsprechende Wortleitungsaktivierungssignal für die erste
Wortleitung WLT die Speicherzellen den ersten Bitleitungen BLT der beiden
Bitleitungspaare BLP1, BLP2 aktiviert werden. Dann werden die ersten
Bitleitungen BLT der Bitleitungspaare BLP1, BLP2 auf die zweite
Datenausgangsleitung DQ1C und dritte Datenausgangsleitung DQ2T gelegt.
Ebenso ist auch vorgesehen, dass das zweite Schaltsignal MUXC im
Wesentlichen gleichzeitig zu der Aktivierung der zweiten Wortleitung
WLC angelegt wird.
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Zwischen der ersten Datenausgangsleitung DQ1T
und der zweiten Datenausgangsleitung DQ1C, ist ein erster Ausleseverstärker 10 angeordnet,
der in der oben in Verbindung mit 1 beschriebenen Weise
aufgebaut ist und dessen Funktion identisch ist. Der erste Ausleseverstärker 10 trennt
den Potentialunterschied auf den Datenausgangsleitungen DQ1T, DQ1C,
so dass die aus den Speicherzellen 1 ausgelesenen Informationen über die
Datenausgangsleitungen DQ1T, DQ1C ausgelesen werden können.
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Ebenso ist zwischen der dritten Datenausgangsleitung
DQ2T und der vierten Datenausgangsleitung DQ2C ein zweiter Ausleseverstärker 11 vorgesehen,
der auf die gleiche Art und Weise aufgebaut ist und funktioniert.
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Die erfindungsgemässe Ausleseschaltung sieht
nun vor, dass zwischen der zweiten Datenausgangsleitung DQ1C und
der dritten Datenausgangsleitung DQ2T ein dritter Ausleseverstärker 12 vorgesehen
ist. Der dritte Ausleseverstärker 12 ist
in der Lage, den Potentialunterschied zwischen der zweiten Datenausgangsleitung
DQ1C und der dritten Datenausgangsleitung DQ2T zu verstärken.
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Sind in den ausgelesenen Speicherzellen 1 der
beiden Bitleitungspaare BLP1, BLP2 unterschiedliche Informationen
gespeichert, so besteht ein Potentialunterschied zwischen der zweiten
Datenausgangsleitung DQ1C und der dritten Datenausgangsleitung DQ2T,
der dem Ladungsunterschied zwischen der um die Ladung einer Speicherkapazität erhöhten Ladung
einer Bitleitung und der um die Ladung einer Speicherkapazität erniedrigten
Ladung einer Bitleitung entspricht. Potentialunterschiede, die sich
aus der Ladung einer Speicherkapazität und der Ladung einer Bitleitung
ohne angelegte Speicherkapazität
ergeben, liegen zwischen der ersten Datenausgangsleitung DQ1T und
der zweiten Datenausgangsleitung DQ1C, sowie zwischen der dritten
Datenausgangsleitung DQ2T und der vierten Datenausgangsleitung DQ2C
an.
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Somit sieht der dritte Ausleseverstärker 12 zwischen
der zweiten Datenausgangsleitung DQ1C und der dritten Datenausgangsleitung
DQ2T einen Potentialunterschied, der höher ist als der Potentialunterschied,
den die ersten und zweiten Ausleseverstärker 10, 11 an
ihren Eingängen
anliegen haben. Der dritte Ausleseverstärker 12 unterstützt somit
die Verstärkung
des Potentialunterschiedes der verschiedenen Ladungen auf der zweiten
und dritten Datenausgangsleitung DQ1C, DQ2T durch den ersten und
zweiten Ausleseverstärker 10, 11,
indem durch den dritten Ausleseverstärker 12 die Potentiale der
Datenausgansleitungen DQ1C und DQ2T ebenfalls in einer Richtung
auseinandergezogen werden, die den Richtungen der betreffenden Bitleitungen
des ersten und zweiten Ausleseverstärkers 10, 11 entsprechen.
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Der dritte Ausleseverstärker 12 erhält entweder
das gleiche nset-Signal nset und pset-Signal pset wie die übrigen Ausleseverstärker oder
ein npuls-Signal npuls bzw. ein ppuls-Signal ppuls, das gegenüber dem
nset-Signal nset und pset-Signal
pset gepulst ist. Das gepulste nset-Signal und pset-Signal werden nach
einer vorbestimmten Zeit , d.h. vor dem nset-Signal nset und pset-Signal
pset, wieder zurückgenommen,
also auf das Mittenpotential VBLEQ zurückgeführt wird.
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Befindet sich in den auszulesenden
Speicherzellen die gleiche Information, so werden die Ladungen der
Bitleitung BLT, BLC entweder gleichermassen jeweils um die Ladung
einer Speicherzelle erhöht
oder erniedrigt. Im Idealfall liegt somit an der zweiten Datenausgangsleitung
DQ1C und an der dritten Datenausgangsleitung DQ2T die gleiche um die
Ladung einer Speicherkapazität
erhöhte
oder erniedrigte Ladung einer Bitleitung BLT, BLC an. Der dritte
Ausleseverstärker 12 ist
somit im Idealfall nicht in der Lage, einen Potentialunterschied
zu erkennen und zu verstärken.
Das Verstärken
des Potentialunterschiedes zum Auslesen der Daten wird somit ausschliesslich
von den an den jeweiligen Bitleitungspaaren angelegten ersten und
zweiten Ausleseverstärkern 10, 11 vorgenommen.
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In der Praxis kommt es jedoch vor,
dass die Speicherkapazitäten
aufgrund von Leckmechanismen unterschiedlich schnell durch Leckströme entladen
werden, bzw. dass die Speicherkapazitäten C von auszulesenden Speicherzellen 1 aufgrund
von Schwankungen im Herstellungsprozess unterschiedlich groß sind.
Sind nun in den auszulesenden Speicherzellen 1 gleiche
Informationen gespeichert, wobei die in den Speicherkapazitäten gespeicherten
Ladungen jedoch etwas unterschiedlich sind, so liegen auf der zweiten
Datenausgangsleitung DQ1C und der dritten Datenausgangsleitung DQ2T
unterschiedliche Potentiale an. Beide Potentiale, die beispielsweise
einen High-Pegel repräsentieren
sollen, werden von den Ausleseverstärkern 10, 11 an
den Bitleitungspaaren jeweils auf eine hohes Bitleitungspotential
gezogen.
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Damit der dritte Ausleseverstärker 12 auf Grund
des Ladungsunterschiedes auf der zweiten Datenausgangsleitung DQ1C
und der dritten Datenausgangsleitung DQ2T keine fehlerhafte Potentialtrennung
vornehmen kann und den ersten und den zweiten Ausleseverstärker 10, 11 dominiert,
ist eine Ladungsaus gleichsvorrichtung 13 vorgesehen, die zwischen
der ersten Datenausgangsleitung DQ1T und der vierten Datenausgangsleitung
DQ2C angeordnet ist. Die Ladungsausgleichsvorrichtung 13 umfaßt einen
n-Kanal-Transistor, der durch ein Ausgleichssignal EQ-short angesteuert
wird. Die Ladungsausgleichseinrichtung 13 arbeitet so,
dass das Potential der ersten Datenausgangsleitung DQ1T und das
Potential der vierten Datenausgangsleitung DQ2C beim Auslesen auf
gleichem Potential gehalten werden. Dadurch wird die Ladungstrennung
der ersten und zweiten Ausleseschaltung 10, 11,
insbesondere beim Auslesen gleichartiger Daten unterstützt.
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Ist beispielsweise in den Speicherzellen
jeweils eine Ladung gespeichert, die größer ist als die ausgeglichene
Ladung einer Bitleitung BL, so entspricht dies der Information einer „1". Die
Bitleitungen BL, auf denen sich diese erhöhten Ladungen befinden, werden über die
Schalteinrichtung 4 auf die zweite Datenausgangsleitung
DQ1C und die dritte Datenausgangsleitung DQ2T angelegt. Der erste Ausleseverstärker 10 verstärkt den
Potentialunterschied zwischen der ersten Datenausgangsleitung DQ1T
und der zweiten Datenausgangsleitung DQ1C, der zweite Ausleseverstärker 11 verstärkt den
Potentialunterschied zwischen der dritten Datenausgangsleitung DQ2T
und der vierten Datenausgangsleitung DQ2C, so dass ein hohes Bitleitungspotential
auf den zweiten DQ1C und dritten Datenausgangsleitungen DQ2T und
jeweils ein niedriges Bitleitungspotential auf der ersten und vierten
Datenausgangsleitung DQ1T, DQ2C anliegen.
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Sind die Ladungen auf den Bitleitungen gleichgerichtet,
aber aufgrund von „starken"
und „schwachen"
Speicherzellen von ungleicher Größe, so wirkt
die Ladungsausgleichsvorrichtung 13 dem Trennen der Ladungen
durch den Ausleseverstärker 12 entgegen.
Wenn beispielsweise auf der zweiten Datenausgangsleitung DQ1C die
Ladung einer starken Speicherzelle und auf der Datenausgangsleitung DQ2T
die Ladung einer schwachen Speicherzelle angelegt ist, so trennt
der erste Ausleseverstärker
10 sehr
schnell die Potentiale der ersten und der zweiten Datenausgangsleitung
DQ1T, DQ1C und erniedrigt (bei größerer Ladung der zweiten Datenausgangsleitung
DQ1T) die Ladung der ersten Datenausgangsleitung DQ1T. Über die
Ladungsausgleichsvorrichtung 13 wird das auf der ersten
Datenausgangsleitung DQ1T anliegende, sich vermindernde Potential an
die vierte Datenausgangsleitung DQ2C weitergegeben, so dass der
Potentialunterschied zwischen der dritten Datenausgangsleitung DQ2T
und der vierten Datenausgangsleitung DQ2C ebenfalls erhöht wird.
Dadurch wird die Ladungstrennung des zweiten Ausleseverstärkers 11 beschleunigt
und an die Ladungstrennung des ersten Ausleseverstärkers 10 gekoppelt.
Somit kann die Ladungsausgleichseinrichtung 13 die Ladungstrennung
zweier benachbarter Bitleitungspaare BLP1, BLP2 unterstützen, wenn gleiche
Ladungen in den betreffenden Speicherzellen gespeichert waren.
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Der dritte Ausleseverstärker 12 arbeitet
in diesem Fall bei geringen Ladungsunterschieden zwischen der zweiten
DQ1C und dritten Datenausgangsleitung DQ2T gegen den ersten und
zweiten Ausleseverstärker 10, 11.
Es ist also sinnvoll, die Treiberstärke der Ausleseverstärker 10, 11 gegenüber der
Treiberstärke
des dritten Ausleseverstärkers 12 zu
erhöhen,
damit der dritte Ausleseverstärker 12 keine
Ladungstrennung bzw. keine Verstärkung
des Potentialunterschieds vornimmt, wenn auf der benachbarten zweiten
und dritten Datenausgangsleitung DQ1C, DQ2T jeweils das hohe Bitleitungspotential
anliegen soll. Somit arbeiten der erste und der zweite Ausleseverstärker 10, 11 gegen
den dritten Ausleseverstärker 12,
wenn die durch eine Wortleitung WLT, WLC angesprochenen Speicherzellen 1 die
gleiche Information enthalten.
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In 3b ist
ein Zeitablaufdiagramm dargestellt, das den Verlauf der Signale,
die zur Steuerung der ersten und zweiten und dritten Ausleseschaltung 10, 11, 12 verwendet
werden, darstellt. Kurz nach Anlegen des Wortleitungsaktivierungssignals
auf die erste Wortleitung WLT wird das erste Schaltsig nal MUXT zum Öffnen der
zweiten Schalttransistoren 6 angelegt. Die Ladung der ersten
Bitleitungen BLT der Bitleitungspaare BLP1, BLP2 fliessen dann auf
die zweite und dritte Datenausgangsleitung DQ1C, DQ2T. Das nset-Signal
nset und das pset-Signal pset befinden sich, wie in Bezug auf 1 beschrieben, anfänglich auf einem Mittenpotential
VBLEQ. Das npuls-Signal npuls und ppuls-Signal ppuls für den dritten
Ausleseverstärker 12 sind
anfänglich
ebenfalls auf dem Mittenpotential VBLEQ und geben dann bei Aktivierung
ein hohes Bitleitungspotential VBLH und ein niedriges Bitleitungspotential
VGND vor.
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Das Ladungsausgleichssignal EQ-short
wird gleichzeitig mit dem ersten bzw. dem zweiten Schaltsignal MUXT,
MUXC aktiviert, um die Ladungen, d.h. das Potential, auf den ersten
und vierten Datenausgangsleitung DQ1T, DQ2C beim Verstärken zu
halten, während
die Ausleseverstärker 10, 11 die
Potentialdifferenz zwischen den benachbarten ersten und zweiten
bzw. dritten und vierten Datenausgangsleitungen DQ1T, DQ1C, DQ2T,
DQ2C vergrössern.
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Die Ladungsausgleichsvorrichtung 13 hat den
Vorteil, dass man die Verstärkung
eines schwachen Signals unterstützen
kann, wenn gleiche Informationen auf benachbarten Bitleitungen,
d.h. gleichgerichtete Ladungen auf der zweiten und dritten Datenausgangsleitung
DQ1C, DQ2T anliegen. Durch den Kurzschluss der ersten und der vierten
Datenausgangsleitung DQ1T, DQ2C beim Auslesen wird die Potentialdifferenz
zwischen einem starken Signal aus einer starken Speicherzelle zu
der Mittenspannung schneller bewertet als das schwache Signal aus der
schwachen Speicherzelle. Der Ausleseverstärker, an dem das starke Signal
anliegt, trennt die Ladung somit schneller, so dass eine Ladungsänderung auf
der jeweils komplementären
Datenausgangsleitung in die entgegengesetzte Richtung bezüglich der Datenausgangsleitung
mit dem starken Signal erfolgt. Da die komplementäre Datenausgangsleitung mit
der jeweils komplementären
Datenausgangsleitung der Bitleitung mit dem schwachen Signal kurzgeschlossen
ist, wird somit dem Ausleseverstärker, der
das schwache Signal verstärken
soll, geholfen, die Trennung der Ladungen durchzuführen. Die
Bewertung durch den dritten Ausleseverstärker 12 zwischen der
Potentialdifferenz zwischen einem starken Signal und einem schwachen
Signal wird dadurch unterdrückt.
Im Wesentlichen liegt in der Kopplung der jeweils komplementären Datenausgangsleitungen
eine zweite Bewertung eines schwachen Signals gegenüber der
Mittenspannung VBLEQ.
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Sind auf benachbarten Bitleitungen
unterschiedliche Informationen gespeichert, so liegen auf der zweiten
und dritten Ausgangsleitung DQ1C, DQ2T unterschiedlich gerichtete
Ladungen an. In diesem Fall wird die Ladungstrennung der ersten
und zweiten Ausleseverstärker 10, 11 durch
den dritten Ausleseverstärker 12 unterstützt. Da
bei unterschiedlichen Informationen auf benachbarten Bitleitungen die
Ladungsausgleichsvorrichtung 13 und bei gleichen Informationen
auf benachbarten Bitleitungen der dritte Ausleseverstärker 12 jeweils
gegen den ersten und zweiten Ausleseverstärker 10, 11 arbeiten,
wird die Ladungsausgleichsvorrichtung 13 durch das Ausgleichssignal
EQ-short sowie der dritte Ausleseverstärker 12 durch das
npuls-Signal npuls und das ppuls-Signal ppuls abgeschaltet, bevor
die vollständige
Trennung der Ladungen durch den ersten Ausleseverstärker 10 und
den zweiten Ausleseverstärker 11 vorgenommen
ist.
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Im Unterschied zu den bisherigen
Ausleseschaltungen werden nun erfindungsgemässe Ausleseschaltungen vorgesehen,
die jeweils mit vier Bitleitungen statt mit zwei Bitleitungen verbunden
sind. Die Ausleseschaltungen sind jeweils abwechselnd auf der linken
und rechten Seite eines Speicherzellenfeldes angeordnet, so dass
das in 4 dargestellte
Anordnungsmuster der erfindungsgemässen Ausleseschaltungen entsteht.
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- 1
- Speicherzelle
- 2
- Schalteinrichtung
- 3
- Ausleseverstärker
- 4
- Schalteinrichtung
- T
- Speichertransistor
- C
- Speicherkondensator
- N1,
N2
- N-Kanal-Feldeffekttransistoren
- P1,
P2
- P-Kanal-Feldeffekttransistoren
- BLP1,
BLP2
- Bitleitungspaare
- WLT
- erste
Wortleitung
- WLC
- zweite
Wortleitung
- BLT
- erste
Bitleitung
- BLC
- zweite
Bitleitung
- MUXC
- erstes
Schaltsignal
- MUXT
- zweites
Schaltsignal
- 5
- erster
Schalttransistor
- 6
- zweiter
Schalttransistor
- DQ1–DQ4
- erste
bis vierte Datenausgangsleitung
- nset
- nset-Signal
- pset
- pset-Signal
- npuls
- High-Potential-Signal
für weiteren Ausleseverstärke
- ppuls
- Low-Potential-Signal
für weiteren Ausleseverstärker
- DQ-short
- Ausgleichssignal
- 10
- erster
Ausleseverstärker
- 11
- zweiter
Ausleseverstärker
- 12
- dritter
Ausleseverstärker
- 13
- Ladungsausgleichsvorrichtung