DE10205122B4 - Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents

Halbleitervorrichtung und Verfahren zur Herstellung derselben Download PDF

Info

Publication number
DE10205122B4
DE10205122B4 DE10205122A DE10205122A DE10205122B4 DE 10205122 B4 DE10205122 B4 DE 10205122B4 DE 10205122 A DE10205122 A DE 10205122A DE 10205122 A DE10205122 A DE 10205122A DE 10205122 B4 DE10205122 B4 DE 10205122B4
Authority
DE
Germany
Prior art keywords
semiconductor
main surface
semiconductor substrate
layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10205122A
Other languages
English (en)
Other versions
DE10205122A1 (de
Inventor
Yuuichi Hirano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE10205122A1 publication Critical patent/DE10205122A1/de
Application granted granted Critical
Publication of DE10205122B4 publication Critical patent/DE10205122B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Wire Bonding (AREA)

Abstract

Halbleitervorrichtung mit:
einem SOI-Substrat, das ein Halbleitersubstrat (1), eine auf einer Hauptoberfläche des Halbleitersubstrats gebildete Isolationsschicht (6) und eine auf der Isolationsschicht gebildete Halbleiterschicht (7) aufweist;
einem selektiv auf der Halbleiterschicht gebildeten Halbleiterelement;
einem auf dem Halbleiterelement und der Halbleiterschicht gebildeten Zwischenschicht-Isolationsfilm (22, 26, 30);
einer auf einer Hauptoberfläche des Zwischenschicht-Isolationsfilm gebildeten ersten Elektrodenanschlußstelle (3, 3a, 3b, 3c), die elektrisch mit dem Halbleiterelement verbunden ist;
einem auf der ersten Elektrodenanschlußstelle gebildeten ersten Kontakthügel (5a, 5b, 5c);
einer selektiv gebildeten Aussparung (41, 51), die sich von der Hauptoberfläche des Zwischenschicht-Isolationsfilm bis hin zu der Hauptoberfläche des Halbleitersubstrats erstreckt und einem auf dem Halbleitersubstrat, das eine Bodenfläche der Aussparung definiert, gebildeten zweiten Kontakthügel (5d).

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben. Spezieller bezieht sie sich auf eine Struktur eines Flip-Chips, die ein SOI-(Silizium auf Isolator)-Substrat verwendet und ein Verfahren zur Herstellung derselben.
  • 25 bis 28 sind schematische Ansichten zur Erklärung eines Lötverfahrens, das einen Flip-Chip verwendet. 25 und 26 sind Drauf sichten und 27 und 28 sind Schnittansichten. Bezugnehmend auf 25 wird eine Mehrzahl von Elektrodenanschlußstellen 103 aus Aluminium auf einer oberen Oberfläche eines Flip-Chips 100, der bereits zertrennt wurde, ausgebildet. Ein Siliziumnitridfilm 104 wird auf einem Abschnitt der oberen Oberfläche des Flip-Chips 100 ausgebildet, auf dem die Elektrodenanschlußstellen 103 nicht ausgebildet sind. Bezugnehmend auf 26 wird auf den Elektrodenanschlußstellen 103 des Flip-Chips 100 ein Kontakthöcker 105 ausgebildet. Bezugnehmend auf 27 wird der Flip-Chip 100, auf dem der Kontakthöcker 105 ausgebildet ist, in eine Kopfüber-Stellung gedreht und danach mittels Lötens auf einer auf einem Verdrah tungssubstrat 170 gebildeten Struktur montiert. Weiterhin gibt es, wie in 28 gezeigt, den Fall, daß der Flip-Chip 100 auf dem Verdrahtungssubstrat 170 montiert wird und danach mit Harz oder Kunststoff 171 versiegelt wird.
  • 29 ist eine Schnittansicht, die eine Struktur eines der Anmelderin bekannten Flip-Chips, der ein SOI-Substrat verwendet, zeigt. Auf einem Siliziumsubstrat 101 ist eine Schicht 102 gebildet. Die Schicht 102 weist eine BOX(vergrabene Oxid-)Schicht und eine Siliziumschicht des SOI-Substrats, ein in selektiver Weise auf der Siliziumschicht gebildetes Halbleiterelement und einen auf dem Halbleiterelement und der Siliziumschicht gebildeten Zwischenschicht-Isolationsfilm auf. Auf der Schicht 102 ist eine Mehrzahl von Elektrodenanschlußstellen 103a bis 103d gebildet. Die Elektrodenanschlußstellen 103a bis 103c sind über einen Wolframpfropfen, der ein in dem Zwischenschicht-Isolationsfilm gebildetes Kontaktloch ausfüllt, und eine Verdrahtung aus Aluminium elektrisch mit dem Halbleiterelement verbunden. Die Elektrodenanschlußstelle 103d ist über einen leitfähigen Pfropfen 173 aus Polysilizium, Wolfram oder dergleichen, der ein Kontaktloch 172 ausfüllt, das sich ausgehend von einer oberen Oberfläche der Schicht 102 bis zu einer oberen Oberfläche des Siliziumsubstrats 101 erstreckt, elektrisch mit dem Siliziumsubstrat 101 verbunden. Weiterhin ist auf der Schicht 102 ein Siliziumnitridfilm 104 gebildet, der dergestalt strukturiert ist, daß die Elektrodenanschlußstellen 103a bis 103d freigelegt sind. Auf den Elektrodenanschlußstellen 103a bis 103d sind entsprechend Kontakthügel 105a bis 105d aus Lötmittel gebildet. Der Kontakthügel 105d ist zum Festlegen eines Potentials des Siliziumsubstrats 101 vorgesehen.
  • Die 30 bis 34 sind Schnittansichten, die in aufeinanderfolgender Reihe Herstellungsschritte des in 29 gezeigten der Anmelderin bekannten Flip-Chips zeigen. Bezugnehmend auf 30 wird zunächst ein SOI-Wafer hergestellt und nach Durchführung der üblichen Prozesse zum Herstellen eines Halbleiters, wird eine Struktur erhalten, bei der auf dem Siliziumsubstrat 101 die Schicht 102 gebildet ist. Bezugnehmend auf 31 wird als nächstes ein Fotolack 174 mit einem vorbestimmten Öffnungsmuster durch Fotolithographie auf der Schicht 102 gebildet. Als nächstes wird unter Verwendung des Fotolacks 174 als einer Ätzmaske die Schicht 102 einer anisotropen Trockenätzung unterzogen, so daß ein Abschnitt der oberen Oberfläche des Siliziumsubstrats 101 freigelegt wird. Dadurch wird das Kontaktloch 172 mit seinen durch die Schicht 102 definierten Seitenflächen und seiner durch die obere Oberfläche des Siliziumsubstrats 101 definierten Bodenfläche gebildet. Ein derartiger Schritt erfordert ein anisotropes Trockenätzen mit einem sehr hohen Tiefe/Durchmesser-Verhältnis.
  • Bezugnehmend auf 32 wird als nächstes nach Entfernung des Fotolacks 174 ein leitender Film 175 aus einem Polysiliziumfilm, einem Wolframfilm oder dergleichen auf der gesamten Oberfläche mittels eines CVD-Verfahrens in einer Dicke ausgebildet, bei der das Kontaktloch 172 gefüllt werden kann. Bezugnehmend auf 33 wird als nächstes der Polysiliziumfilm 175 mittels des CMP-Verfahrens abgetragen, bis eine obere Oberfläche der Schicht 102 freigelegt ist. Dadurch ist das Kontaktloch 172 mit dem Polysilizium 173 gefüllt. Bezugnehmend auf 34 wird als nächstes nach dem Ausbilden eines Aluminiumfilms auf der Schicht 102 der Aluminiumfilm strukturiert, wodurch die Elektrodenanschlußstellen 103a bis 103d an vorbestimmten Positionen auf der Schicht 102 gebildet werden. Die Elektrodenanschlußstelle 103d ist in Kontakt mit dem Polysilizium 173.
  • Nachfolgend wird nach dem Bilden eines Siliziumnitridfilms auf der gesamten Oberfläche der Siliziumnitridfilm strukturiert, wodurch der Siliziumnitridfilm 104 gebildet wird. Als nächstes werden nach dem Zertrennen der SOI-Wafer die Kontakthügel 105a bis 105d entsprechend auf den Elektrodenanschlußstellen 103a bis 103d gebildet. Dadurch wird die in 29 gezeigte Struktur erhalten.
  • In einem derartigen der Anmelderin bekannten Flip-Chip ist jedoch die Elektrodenanschlußstelle 103d über das Polysilizium 173, das das in der Schicht 102 gebildete Kontaktloch 172 füllt, elektrisch mit dem Siliziumsubstrat 101 verbunden. Folglich erfordert dies die Schritte: Ausbilden des Kontaktloches 172 in der Schicht 102 durch anisotropes Trockenätzen mit einem sehr hohen Tiefe/Durchmesser-Verhältnis (31), Bilden des Polysiliziumfilms 175 auf der gesamten Oberfläche (32) und Zurückätzen des Polysiliziumfilms 175 durch ein CMP-Verfahren (33). Dies resultiert in Schwierigkeiten in den Herstellungsschritten.
  • Diverse Möglichkeiten der Substratkontaktierung bei einem SOI-Substrat sind auch in den folgenden Druckschriften beschrieben.
  • Die US 5,610,083 beschreibt ein Verfahren zum Herstellen eines Backgatekontakts, bei dem ein Graben geätzt, seitlich mit einer Isolierschicht versehen und mit Polysilizium gefüllt wird. Der mit Polysilizium gefüllte Graben verbindet elektrisch das Halbleitersubstrat mit einem darüber liegenden Metallkontakt.
  • In der JP 2000196102 A ist auf einem Halbleitersubstrat eine Isolierschicht aufgebracht, und auf dieser Isolierschicht sind Halbleiterelemente ausgebildet. Über ein Kontaktloch in der Isolierschicht wird ein elektrischer Kontakt zwischen einer Metallelektrode und einer stark dotierten Schicht des Halbleitersubstrats hergestellt.
  • In der JP 06244239 A sorgt ein Leiter, der an einer Seitenwand einer Vertiefung angebracht ist, die bis zu einem Halbleitersubstrat führt, dafür, dass das Halbleitersubstrat dasselbe Potential erhält wie ein Umgebungsbereich einer SOI-Schicht.
  • Die JP 11150207 A zeigt ein Halbleitergehäuse mit Kontakthügeln verschiedener Größe.
    •
  • Aufgabe der vorliegenden Erfindung ist die Bereitstellung einer Halbleitervorrichtung und eines Verfahrens zum Herstellen derselben, bei denen ein Kontakthügel zum Festlegen eines Potentials eines Siliziumsubstrats durch vereinfachte Schritte gebildet werden kann.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1 und ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Anspruch 7.
  • Ein erster Aspekt der vorliegenden Erfindung ist auf eine Halbleitervorrichtung gerichtet. Die Halbleitervorrichtung weist ein SOI-Substrat mit einem Halbleitersubstrat, einer auf einer Hauptoberfläche des Halbleitersubstrats gebildeten Iso lationsschicht und einer auf der Isolationsschicht gebildeten Halbleiterschicht, ein selektiv auf der Halbleiterschicht gebildetes Halbleiterelement, einen auf dem Halbleiterelement und der Halbleiterschicht gebildeten Zwischenschicht-Isolationsfilm, eine auf einer Hauptoberfläche des Zwischenschicht-Isolationsfilms gebildete erste Elektrodenanschlußstelle, die elektrisch mit dem Halbleiterelement verbunden ist, einen auf der ersten Elektrodenanschlußstelle gebildeten ersten Kontakthügel, eine selektiv ausgebildete Aussparung, die sich ausgehend von der Hauptoberfläche des Zwischenschicht-Isolationsfilm zu der Hauptoberfläche des Halbleitersubstrats hin erstreckt und einen auf dem Halbleitersubstrat, das eine Bodenfläche der Aussparung definiert, gebildeten zweiten Kontakthügel auf.
  • Gemäß eines zweiten Aspekts der vorliegenden Erfindung weist die Halbleitervorrichtung des ersten Aspekts weiterhin eine auf der Hauptoberfläche des Halbleitersubstrats, die die Bodenfläche der Aussparung definiert, gebildete zweite Elektrodenanschlußstelle auf, wobei der zweite Kontakthügel auf der zweiten Elektrodenanschlußstelle gebildet ist.
  • Gemäß eines dritten Aspekts der vorliegenden Erfindung weist die Halbleitervorrichtung des zweiten Aspekts weiterhin eine in der Hauptoberfläche des Halbleitersubstrats, die die Bodenfläche der Aussparung definiert, gebildete Verunreinigungsregion auf.
  • Ein vierter Aspekt der vorliegenden Erfindung ist auf ein Verfahren zum Herstellen einer Halbleitervorrichtung gerichtet. Das Verfahren weist die Schritte
    • (a) Herstellen eines SOI-Substrats mit einem Halbleitersubstrat, einer auf einer Hauptoberfläche des Halbleitersubstrats gebildeten Isolationsschicht und einer auf der Isolationsschicht gebildeten Halbleiterschicht,
    • (b) selektives Bilden eines Halbleiterelementes auf der Halbleiterschicht,
    • (c) Bilden eines Zwischenschicht-Isolationsfilms auf dem Halbleiterelement und der Halbleiterschicht,
    • (d) Bilden einer ersten Elektrodenanschlußstelle auf einer Hauptoberfläche des Zwischenschicht-Isolationsfilms, wobei die erste Elektrodenanschlußstelle elektrisch mit dem Halbleiterelement verbunden ist,
    • (e) selektives Bilden einer Aussparung, die sich ausgehend von der Hauptoberfläche des Zwischenschicht-Isolationsfilms zu der Hauptoberfläche des Halbleitersubstrats hin erstreckt und
    • (f) Bilden eines ersten Kontakthügels auf der ersten Elektrodenanschlußstelle bzw. eines zweiten Kontakthügels auf dem Halbleitersubstrat, das eine Bodenfläche der Aussparung definiert,
    auf.
  • Gemäß eines fünften Aspekts der vorliegenden Erfindung weist das Verfahren des vierten Aspekts weiterhin den Schritt
    • (g) Bilden einer zweiten Elektrodenanschlußstelle auf der Hauptoberfläche des Halbleitersubstrats, die die Bodenfläche der Aussparung definiert, auf, wobei der Schritt (g) nach dem Schritt (e) und vor dem Schritt
    • (f) durchgeführt wird und der zweite Kontakthügel auf der zweiten Elektrodenanschlußstelle in dem Schritt (f) gebildet wird.
  • Gemäß eines sechsten Aspekts der vorliegenden Erfindung werden die Schritte (d) und (g) durch denselben Verfahrensvorgang ausgeführt.
  • Gemäß eines siebten Aspekts der vorliegenden Erfindung weist das Verfahren des fünften oder sechsten Aspekts weiterhin den Schritt
    • (h) Bilden einer Verunreinigungsregion in der Hauptoberfläche des Halbleitersubstrats, die die Bodenfläche der Aussparung definiert, auf, wobei der Schritt (h) nach dem Schritt (e) und vor dem Schritt (g) ausgeführt wird.
  • Bei der Halbleitervorrichtung gemäß des ersten Aspekts der vorliegenden Erfindung wird der zweite Kontakthügel zum Festlegen eines Potentials des Halbleitersubstrats auf einem Abschnitt des Halbleitersubstrats, der die Bodenfläche der Aussparung definiert, gebildet. Verglichen mit einem Halbleitervorrichtungstyp, bei dem der zweite Kontakthügel und das Halbleitersubstrat über Polysilizium, das ein bis zum Halbleitersubstrat reichendes Kontaktloch ausfüllt, miteinander in elektrischen Kontakt gebracht werden, erlaubt dies die Vereinfachung der Herstellung.
  • Bei der Halbleitervorrichtung gemäß des zweiten Aspekts der vorliegenden Erfindung wird der zweite Kontakthügel auf der zweiten Elektrodenanschlußstelle ausgebildet, was verglichen zu dem Fall des Bildens des zweiten Kontakthügels direkt auf dem Halbleitersubstrat in einer verbesserten Haftung des zweiten Kontakthügels resultiert.
  • Bei der Halbleitervorrichtung gemäß des dritten Aspekts der vorliegenden Erfindung ist es möglich, an einem Ort, der in Kontakt mit der zweiten Elektrodenanschlußstelle ist, einen Widerstandswert des Halbleitersubstrats zu verringern.
  • Durch das Verfahren gemäß des vierten Aspekts der vorliegenden Erfindung wird der zweite Kontakthügel zum Festlegen eines Potentials des Halbleitersubstrats auf einem Abschnitt des Halb leitersubstrats, der die Bodenfläche der Aussparung definiert, in dem Schritt (f) gebildet. Dies erlaubt eine Vereinfachung der Herstellung im Vergleich zu einem Verfahren des Herstellens einer Halbleitervorrichtung mit den Schritten: Ausbilden eines Kontaktlochs, das bis zum Halbleitersubstrat reicht, Bilden eines Polysiliziumfilms auf der gesamten Oberfläche dergestalt, daß das Kontaktloch gefüllt wird, Zurückätzen des Polysiliziumfilms und Bilden des zweiten Kontakthügels auf dem Polysiliziumfilm, der das Kontaktloch füllt.
  • Durch das Verfahren gemäß des fünften Aspekts der vorliegenden Erfindung wird der zweite Kontakthügel auf der zweiten Elektrodenanschlußstelle gebildet. Verglichen mit dem Fall des Bildens des zweiten Kontakthügels direkt auf dem Halbleitersubstrat resultiert dies in einer verbesserten Haftung des zweiten Kontakthügels.
  • Durch das Verfahren gemäß des sechsten Aspekts der vorliegenden Erfindung kann in dem Schritt (g) die zweite Elektrodenanschlußstelle auf der Hauptoberfläche des Halbleitersubstrats gebildet werden, ohne einen speziellen Schritt des Bildens derselben hinzuzufügen.
  • Durch das Verfahren gemäß des siebten Aspekts der vorliegenden Erfindung ist es möglich, an einer Position, die in Kontakt mit der zweiten Elektrodenanschlußstelle ist, einen Widerstandswert des Halbleitersubstrats zu verringern.
  • Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren. zeigen:
  • 1 eine Schnittansicht einer Struktur ei nes Flip-Chips gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 bis 13 in aufeinanderfolgender Reihe Schnittansichten der Schritte bis zur Bildung eines Siliziumnitridfilms;
  • 14 bis 16 in aufeinanderfolgender Reihe Schnittansichten der Schritte beginnend mit der Bildung des Siliziumnitridfilms bis zur Bildung der Kontakthügel;
  • 17 eine Schnittansicht einer Struktur eines Flip-Chips gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 18 bis 22 Schnittansichten der Herstellungsschritte des Flip-Chips der zweiten Ausführungsform in aufeinanderfolgender Reihe;
  • 23 eine Schnittansicht einer Struktur eines Flip-Chips gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • 24 eine Schnittansicht eines Schritts eines Herstellungsverfahrens des Flip-Chips der dritten Ausführungsform;
  • 25 bis 28 schematische Ansichten zur Erklärung eines Lötverfahrens, das einen Flip-Chip verwendet;
  • 29 eine Schnittansicht einer Struktur eines der Anmelderin bekannten Flip-Chips und
  • 30 bis 34 Schnittansichten eines Herstellungsverfahrens des der Anmelderin bekannten Flip-Chips in aufeinanderfolgender Reihe.
    •
  • Erste Ausführungsform
  • 1 ist eine Schnittansicht einer Struktur eines ein SOI-Substrat verwendenden Flip-Chips gemäß einer ersten Ausführungsform. Auf einer oberen Oberfläche eines Siliziumsubstrats 1 wird eine Schicht 2 gebildet. Die Schicht 2 weist eine BOX-Schicht und eine Siliziumschicht des SOI-Substrats, ein selektiv auf der Siliziumschicht gebildetes Halbleiterelement und einen auf dem Halbleiterelement und der Siliziumschicht gebildeten Zwischenschicht-Isolationsfilm auf. Auf einer oberen Oberfläche der Schicht 2 ist eine Mehrzahl von Elektrodenanschlußstellen 3a bis 3c aus Aluminium gebildet. Die Elektrodenanschlußstellen 3a bis 3c sind über einen Wolframpfropfen, der ein in dem Zwischenschicht-Isolationsfilm gebildetes Kontaktloch füllt, und eine Verdrahtung aus Aluminium elektrisch mit dem Halbleiterelement verbunden. Weiterhin ist auf der oberen Oberfläche der Schicht 2 ein Siliziumnitridfilm 4 gebildet, der so strukturiert ist, daß die Elektrodenanschlußstellen 3a bis 3c freigelegt sind. Die Kontakthügel 5a bis 5c aus Lötmittel sind entsprechend auf den Elektrodenanschlußstellen 3a bis 3c ausgebildet.
  • In dem Siliziumnitridfilm 4 und der Schicht 2 ist selektiv eine Aussparung 41 gebildet, die sich ausgehend von einer oberen Oberfläche des Siliziumnitridfilms 4 bis zu der oberen Oberfläche des Siliziumsubstrats 1 hin erstreckt. Die Aussparung 41 ist in einem Gebiet ausgebildet, in dem das Halbleiterelement nicht ausgebildet ist. Ihre Seitenfläche wird durch den Siliziumnitridfilm 4 und die Schicht 2 definiert und ihre Bodenfläche wird durch die obere Oberfläche des Siliziumsubstrats 1 definiert. Ein Kontakthügel 5d aus Lötmittel ist direkt auf einem Abschnitt der oberen Oberfläche des Siliziumsubstrats 1, der die Bodenfläche der Aussparung 41 definiert, gebildet. Der Kontakthügel 5d ist zum Festlegen eines Potentials des Siliziumsubstrats 1 vorgesehen.
  • 1 ist so gestaltet, als sei der Kontakthügel 5d an einem Ort gebildet, der niedriger ist als die Kontakthügel 5a bis 5c und als gäbe es einen Unterschied in den Stufen. Die Kontakthügel 5a bis 5d haben jedoch einen Durchmesser, der von 100 bis 1000 μm reicht, wohingegen die Summe der Dicken der Schicht 2 und des Siliziumnitridfilms 4 in der Größenordnung von einigen μm (z.B. 3 μm) liegt. Deshalb sind die Dicken der Schicht 2 und des Siliziumnitridfilms 4 so klein, daß sie verglichen mit dem Durchmesser der Kontakthügel 5a bis 5d vernachlässigbar sind. Dies ist in der Tat gleichbedeutend damit, daß die Kontakthügel 5a bis 5d ohne Unterschiede in den Stufen gebildet werden.
  • 2 bis 13 sind Schnittansichten, die in aufeinanderfolgender Reihe die Schritte bis zur Bildung des Siliziumnitridfilms 4 zeigen. Bezugnehmend auf 2 wird zunächst ein SOI-Wafer mit einer Struktur hergestellt, bei der ein Siliziumsubstrat 1, eine BOX-Schicht 6 von ungefähr 400 nm Dicke und eine Siliziumschicht 7 von ungefähr 200 nm Dicke in dieser Reihenfolge gebildet werden. Bezugnehmend auf 3 werden als nächstes ein Siliziumoxidfilm 8 von ungefähr 20 nm Dicke und ein Siliziumnitridfilm 9 von ungefähr 200 nm Dicke mittels thermischer Oxidation und eines CVD-Verfahrens in dieser Reihenfolge auf einer gesamten oberen Oberfläche der Siliziumschicht 7 gebildet.
  • Bezugnehmend auf 4 werden als nächstes der Siliziumnitridfilm 9 und der Siliziumoxidfilm 8 mittels Photolithographie und anisotropem Ätzen in einer vorbestimmten Form strukturiert. Unter Verwendung des zurückbleibenden Abschnitts des Siliziumnitridfilms 9 als einer Ätzmaske wird als nächstes die Siliziumschicht 7 einer anisotropen Trockenätzung unterzogen, bis die BOX-Schicht 6 freigelegt ist. Dadurch wird eine Aussparung 10 mit ihrer durch die BOX-Schicht 6 definierten Bodenfläche und ihrer durch die Siliziumschicht 7 definierten Seitenfläche gebildet. Bezugnehmend auf 5 wird als nächstes durch ein CVD-Verfahren, das ein Plasma hoher Dichte verwendet, ein Siliziumoxidfilm 11 von ungefähr 500 nm Dicke auf der gesamten Oberfläche gebildet. Nachfolgend wird der Siliziumoxidfilm 11 mittels des CMP-(chemisch-mechanisches Polier)-Verfahrens zurückgeätzt. Die CMP-Prozessierung hält an dem Boden des zurückgebliebenen Siliziumnitridfilms 9 an.
  • Bezugnehmend auf 6 wird als nächstes der zurückgebliebene Abschnitt des Siliziumnitridfilms 9 durch Naßätzen entfernt. Um eine Kanalregion zu bilden, wird danach eine Verunreinigung, wie zum Beispiel Bor (in dem Fall der NMOS-Bildung) durch den Siliziumoxidfilm 8 in die Siliziumschicht 7 implantiert. Dies geschieht durch ein Ionenimplantationsverfahren mit einigen Zehn keV und einigen 1012cm–2. In dem Fall der PMOS-Bildung kann eine Verunreinigung, wie zum Beispiel Arsen, mit einigen Hundert keV und einigen 1012cm–2 implantiert werden. Als nächstes wird der Siliziumoxidfilm 8 mittels Naßätzens entfernt. Zu diesem Zeitpunkt wird ein oberer Abschnitt des Siliziumoxidfilms 11 ebenfalls bis zu einem gewissen Ausmaß durch das Naßätzen entfernt. Folglich wird aus dem zurückbleibenden Abschnitt des Siliziumoxidfilms 11 ein Elemente isolierender Isolationsfilm 12 erhalten. Nach der Bildung eines Siliziumoxidfilms 13 von ungefähr 5 nm Dicke durch thermische Oxidation wird als nächstes ein Polysiliziumfilm 14 von ungefähr 200 nm Dicke auf der gesamten Oberfläche durch ein CVD-Verfahren gebildet.
  • Bezugnehmend auf 7 wird als nächstes des Polysiliziumfilm 14 durch Photolithographie und anisotropes Trockenätzen strukturiert, wodurch ein Polysiliziumfilm 15 gebildet wird. Unter Verwendung des Polysiliziumfilms 15 und des Elemente isolierenden Isolationsfilms 12 als Implantationsmasken wird als nächstes eine Verunreinigung, wie zum Beispiel Arsen (in dem Fall der NMOS-Bildung) mit einigen zehn keV und einigen 1014cm–2 in die Siliziumschicht 7 implantiert. Folglich wird eine niedrigdotierte Region 16 mit verhältnismäßig niedriger Dotierungskonzentration flach in der oberen Oberfläche der Siliziumschicht 7 gebildet. In dem Fall der PMOS-Bildung kann eine Verunreinigung wie zum Beispiel Borfluorid mit einigen zehn keV und einigen 1014cm–2 implantiert werden.
  • Bezugnehmend auf 8 werden als nächstes nach dem Bilden eines Siliziumoxidfilms mit einer Dicke von ungefähr einigen Zehn nm auf der gesamten Oberfläche durch das CVD-Verfahren der Siliziumoxidfilm und der Siliziumoxidfilm 13 einer anisotropen Trockenätzung unterzogen. Dadurch wird auf einer Seitenfläche des Polysiliziumfilms 15 eine Seitenwand 18 gebildet. Ein Abschnitt des als eine Unterschicht der Seitenwand 18 dienenden Siliziumoxidfilms 13 wird als Teil der Seitenwand 18 angesehen und ist als Bestandteil der Seitenwand 18 gezeigt. Ein als Unterschicht des Polysiliziumfilms 15 dienender anderer Abschnitt des Siliziumoxidfilms 13 entspricht dem Gateo xidfilm 17. Als nächstes wird mittels eines Ionenimplantationsverfahrens eine Verunreinigung, wie zum Beispiel Arsen (in dem Fall der NMOS-Bildung) durch den Siliziumoxidfilm 13 mit einigen Zehn keV und einigen 1015cm–2 in die Siliziumschicht 7 implantiert. Dadurch wird eine Source/Drain-Region 19 relativ hoher Dotierungskonzentration gebildet, die die niedrigdotierte Region 16 unter dem Polysiliziumfilm 15 beinhaltet. Die Source/Drain-Region 19 erstreckt sich ausgehend von der oberen Oberfläche der Siliziumschicht 7 hin zu einer oberen Oberfläche der BOX-Schicht 6. In dem Fall der PMOS-Bildung kann eine Verunreinigung, wie zum Beispiel Borfluorid, mit einigen Zehn keV und einigen 1015cm–2 implantiert werden.
  • Bezugnehmend auf 9 wird als nächstes nach dem Bilden eines Kobaltfilms mit einer Dicke von ungefähr einigen nm auf der gesamten Oberfläche für ungefähr eine Minute eine Wärmebehandlung bei einer Temperatur von einigen Hundert Grad durchgeführt. Folglich reagieren Silizium und Kobalt, die miteinander in Kontakt stehen, um eine Silizierungsreaktion zu verursachen. Daraus resultierend wird eine obere Oberfläche der Source/Drain-Region 19 zu einer Kobaltsilizidschicht 21 siliziert, während eine obere Oberfläche des Polysiliziumfilms 15 zu einer Kobaltsilizidschicht 20 siliziert wird. Danach wird ein Teil des Kobaltfilms, der nicht mit Silizium reagiert hat, mittels Naßätzens entfernt.
  • Bezugnehmend auf 10 wird als nächstes nach dem Bilden eines Siliziumoxidfilms mit einer Dicke von ungefähr 1 μm auf der gesamten Oberfläche mittels eines CVD-Verfahrens durch das CMP-Verfahren eine Filmdicke von ungefähr einigen Hundert nm von einer oberen Oberfläche des Siliziumoxidfilms entfernt. Dadurch wird ein Siliziumoxidfilm 22 mit einer planarisierten oberen Oberfläche gebildet. Bezugnehmend auf 11 wird als nächstes mittels Photolithographie und anisotropen Trockenät zens ein Kontaktloch 23, das sich ausgehend von einer oberen Oberfläche des Siliziumoxidfilms 22 bis hin zu einer oberen Oberfläche der Silizidschicht 21 erstreckt, selektiv in dem Siliziumoxidfilm 22 gebildet. Als nächstes wird nach dem Bilden eines Wolframfilm von ungefähr 500 nm Dicke auf der gesamten Oberfläche durch das CVD-Verfahren der Wolframfilm durch das CMP-Verfahren abgetragen, bis die obere Oberfläche des Siliziumoxidfilms 22 freigelegt ist. Dadurch wird ein Wolframpfropfen 24 gebildet, der das Kontaktloch 23 füllt. Als nächstes wird auf der oberen Oberfläche des Siliziumoxidfilms 22 eine Aluminiumverdrahtung 25 gebildet, die in Kontakt mit dem Wolframpfropfen 24 steht.
  • Bezugnehmend auf 12 werden als nächstes die in den 10 und 11 gezeigten Schritte wiederholt, um die Siliziumoxidfilme 26 und 30, die Kontaktlöcher 27 und 31 und die Wolframpfropfen 28 und 32 zu bilden. Eine Elektrodenanschlußstelle 3 aus Aluminium (die den in 1 gezeigten Elektrodenanschlußstellen 3a bis 3c entspricht), die in Kontakt mit dem Wolframpfropfen 32 ist, ist auf einer oberen Oberfläche des zu Oberst angeordneten Siliziumoxidfilms 30 ausgebildet. Bezugnehmend auf 13 wird als nächstes ein Siliziumnitridfilm auf dem Siliziumoxidfilm 30 ausgebildet und der Siliziumnitridfilm wird strukturiert, um den Siliziumnitridfilm 4 zu erhalten.
  • Die 14 bis 16 sind Schnittansichten, die beginnend mit der Bildung des Siliziumnitridfilms 4 bis hin zur Bildung der Kontakthügel 5a bis 5d in aufeinanderfolgender Reihe Verfahrensschritte zeigen. Zunächst wird die in 14 gezeigte Struktur durch die in den 2 bis 13 gezeigten Herstellungsschritte erhalten. Bezugnehmend auf 15 wird als nächstes mittels Photolithographie ein Fotolack 40 mit einem vorbestimmten Öffnungsmuster auf dem Siliziumnitridfilm 4 und den Elektrodenanschlußstellen 3a bis 3c gebildet. Bezugnehmend auf 16 werden danach unter Verwendung des Photolacks 40 als einer Ätzmaske der Siliziumnitridfilm 4 und die Schicht 2 in dieser Reihenfolge durch anisotropes Trockenätzen mit einer hohen Ätzrate in Richtung der Tiefe des Siliziumsubstrats 1 geätzt, bis die obere Oberfläche des Siliziumsubstrats 1 freigelegt ist. Dadurch wird die Aussparung 41 mit ihrer durch den Siliziumnitridfilm 4 und die Schicht 2 definierten Seitenfläche und ihrer durch die obere Oberfläche des Siliziumsubstrats 1 definierten Bodenfläche gebildet.
  • Nach dem Entfernen des Photolacks 40 wird als nächstes an dem SOI-Wafer das Zertrennen durchgeführt. Schließlich werden die Kontakthügel 5a bis 5c entsprechend auf den Elektrodenanschlußstellen 3a bis 3c ausgebildet, während der Kontakthügel 5d auf dem Abschnitt der oberen Oberfläche des Siliziumsubstrats 1 gebildet wird, der die Bodenfläche der Aussparung 41 definiert. Dadurch wird die in 1 gezeigte Struktur erhalten. Die Kontakthügel 5a bis 5d können vor dem Schritt des Zertrennen des SOI-Wafers gebildet werden. Dies ist der Fall bei der später zu beschreibenden zweiten und dritten Ausführungsform.
  • Wie beschrieben, wird bei dem Flip-Chip und seinem Herstellungsverfahren gemäß der ersten Ausführungsform der Kontakthügel 5d zum Festlegen eines Potentials des Siliziumsubstrats 1 direkt auf einem Abschnitt der oberen Oberfläche des Siliziumsubstrats 1, der durch die Bildung der Aussparung 41 freigelegt ist, gebildet. Deshalb werden die Schritte des Bildens des Kontaktlochs 172 (31), des Bildens des Polysiliziumfilms 175 (32) und des Zurückätzens des Polysiliziumfilms 175 (33) des Herstellungsverfahrens des der Anmelderin bekannten Flip-Chips unnötig. Dies erlaubt die Vereinfachung der Herstellung.
  • Zweite Ausführungsform
  • 17 ist eine Schnittansicht, die eine Struktur eines Flip-Chips gemäß einer zweiten Ausführungsform zeigt. Die Schicht 2 wird auf der oberen Oberfläche des Siliziumsubstrats 1 gebildet. In der Schicht 2 wird selektiv eine Aussparung 51 gebildet, die sich ausgehend von der oberen Oberfläche der Schicht 2 bis hin zu der oberen Oberfläche des Siliziumsubstrats 1 erstreckt. Die Seitenwand der Aussparung 51 wird durch die Schicht 2 definiert und ihre Bodenfläche wird durch die obere Oberfläche des Siliziumsubstrats 1 definiert. Die Elektrodenanschlußstelle 3d aus Aluminium wird auf einem Abschnitt der oberen Oberfläche des Siliziumsubstrats 1, der die Bodenfläche der Aussparung 51 definiert, gebildet. Auf der oberen Oberfläche der Schicht 2 ist der Siliziumnitridfilm 4 gebildet, der ebenfalls auf der Seitenfläche und der Bodenfläche der Aussparung 51 gebildet ist. Weiterhin ist der Siliziumnitridfilm 4 dergestalt strukturiert, daß die Elektrodenanschlußstellen 3a bis 3d freigelegt sind. Die Kontakthügel 5a bis 5d sind entsprechend auf den Elektrodenanschlußstellen 3a bis 3d gebildet. Der Kontakthügel 5d ist über die Elektrodenanschlußstelle 3d elektrisch mit dem Siliziumsubstrat 1 verbunden.
  • 18 bis 22 sind Schnittansichten, die in aufeinanderfolgender Reihe Herstellungsschritte des Flip-Chips der zweiten Ausführungsform zeigen. Bezugnehmend auf 18 wird zunächst durch das gleiche Verfahren wie in der ersten Ausführungsform die Struktur erhalten, bei der die Schicht 2 auf dem Siliziumsubstrat 1 gebildet ist. Als nächstes wird mittels Photolithographie ein Fotolack 50 mit einem vorbestimmten Öffnungsmuster auf der oberen Oberfläche der Schicht 2 gebildet. Unter Verwendung des Fotolacks 50 als einer Ätzmaske wird als nächstes durch anisotropes Trockenätzen mit einer hohen Ätzra te in Richtung der Tiefe des Siliziumsubstrats 1 die Schicht 2 geätzt, bis die obere Oberfläche des Siliziumsubstrats 1 freigelegt ist. Dadurch wird die Aussparung 51 mit ihrer durch die Schicht 2 definierten Seitenfläche und ihrer durch die obere Oberfläche des Siliziumsubstrats 1 definierten Bodenfläche gebildet.
  • Bezugnehmend auf 19 wird als nächstes, nach Entfernen des Fotolacks 50, auf der gesamten Oberfläche mittels eines Zerstäubungsverfahrens ein Aluminiumfilm 52 mit einer Dicke, die ungefähr von 500 nm bis 1 μm reicht, gebildet. Der Aluminiumfilm 52 wird ebenfalls auf der Seitenfläche und der Bodenfläche der Aussparung 51 gebildet. Bezugnehmend auf 20 wird als nächstes mittels Photolithographie auf dem Aluminiumfilm 52 ein Fotolack 53 mit einem vorbestimmten Öffnungsmuster gebildet. Unter Verwendung des Fotolacks 53 als einer Ätzmaske wird als nächstes der Aluminiumfilm 52 einem anisotropen Trockenätzen unterzogen. Dadurch werden die Elektrodenanschlußstellen 3a bis 3d gebildet.
  • Bezugnehmend auf 21 wird als nächstes, nach dem Entfernen des Fotolacks 53, auf der gesamten Oberfläche mittels eines CVD-Verfahrens ein Siliziumnitridfilm 54 von ungefähr 500 nm Dicke gebildet. Bezugnehmend auf 22 wird danach mittels Photolithographie auf dem Siliziumnitridfilm 54 ein Fotolack 55 mit einem vorbestimmten Öffnungsmuster gebildet. Unter Verwendung des Fotolacks 55 als einer Ätzmaske wird danach der Siliziumnitridfilm 54 einem anisotropen Trockenätzen unterzogen. Dadurch wird der Siliziumnitridfilm 4 gebildet.
  • Nach Entfernen des Fotolacks 55 wird als nächstes an dem SOI-Wafer das Zertrennen durchgeführt. Schließlich werden die Kontakthügel 5a bis 5d entsprechend auf den Elektrode nanschlußstellen 3a bis 3d gebildet, wodurch die in 17 gezeigte Struktur erhalten wird.
  • Wie beschrieben, wird bei dem Flip-Chip und seinem Herstellungsverfahren gemäß der zweiten Ausführungsform die Elektrodenanschlußstelle 3d aus Aluminium auf dem Siliziumsubstrat 1 gebildet und der Kontakthügel 5d auf der Elektrodenanschlußstelle 3d gebildet. Verglichen mit dem Flip-Chip gemäß der ersten Ausführungsform, bei dem der Kontakthügel 5d direkt auf dem Siliziumsubstrat 1 gebildet wird, erlaubt dies eine verbesserte Haftung des Kontakthügels 5d auf der Elektrodenanschlußstelle 3d.
  • Weiterhin wird die Elektrodenanschlußstelle 3d in dem Schritt des Bildens der Elektrodenanschlußstellen 3a bis 3c gebildet. Somit kann die Bildung der Elektrodenanschlußstelle 3d durchgeführt werden, ohne einen speziellen Schritt zur Bildung derselben hinzuzufügen.
  • Dritte Ausführungsform
  • 23 ist eine Schnittansicht, die eine Struktur eines Flip-Chips gemäß einer dritten Ausführungsform zeigt. Eine Verunreinigungsregion 60 hoher Dotierung wird in dem Abschnitt der oberen Oberfläche des Siliziumsubstrats 1, der die Bodenfläche der Aussparung 51 definiert, gebildet. Wenn das Siliziumsubstrat 1 eine p-Typ-Leitfähigkeit aufweist, weist die Verunreinigungsregion 60 eine p+-Typ-Leitfähigkeit auf. Mit Ausnahme der Verunreinigungsregion 60 hat der Flip-Chip gemäß der vorliegenden Ausführungsform die gleiche Struktur wie der Flip-Chip der in 17 gezeigten zweiten Ausführungsform.
  • 24 ist eine Schnittansicht, die einen Schritt eines Herstellungsverfahrens des Flip-Chips gemäß der vorliegenden Aus führungsform zeigt. Bezugnehmend auf 24 wird zunächst die in 18 gezeigte Struktur durch das gleiche Verfahren wie bei der zweiten Ausführungsform erhalten. Unter Verwendung des Fotolacks 50 als einer Implantationsmaske werden als nächstes Borionen 61 mit einigen Zehn keV und einigen 1015cm–2 in die obere Oberfläche des Siliziumsubstrats 1 implantiert. Dies erlaubt in dem Abschnitt der oberen Oberfläche des Siliziumsubstrats 1, der die Bodenfläche der Aussparung 51 definiert, die Bildung der p+-Verunreinigungsregion 60. Danach folgt der in 19 gezeigte Schritt.
  • Wie beschrieben, wird bei dem Flip-Chip und seinem Herstellungsverfahren gemäß der vorliegenden Ausführungsform die Verunreinigungsregion 60 hoher Dotierung in dem Abschnitt der oberen Oberfläche des Siliziumsubstrats 1, der die Bodenfläche der Aussparung 51 definiert, gebildet. Verglichen mit dem Flip-Chip gemäß der zweiten Ausführungsform erlaubt dies die Verringerung eines Widerstandswertes des Siliziumsubstrats 1 an einem Ort, der in Kontakt ist mit der Elektrodenanschlußstelle 3d.

Claims (13)

  1. Halbleitervorrichtung mit: einem SOI-Substrat, das ein Halbleitersubstrat (1), eine auf einer Hauptoberfläche des Halbleitersubstrats gebildete Isolationsschicht (6) und eine auf der Isolationsschicht gebildete Halbleiterschicht (7) aufweist; einem selektiv auf der Halbleiterschicht gebildeten Halbleiterelement; einem auf dem Halbleiterelement und der Halbleiterschicht gebildeten Zwischenschicht-Isolationsfilm (22, 26, 30); einer auf einer Hauptoberfläche des Zwischenschicht-Isolationsfilm gebildeten ersten Elektrodenanschlußstelle (3, 3a, 3b, 3c), die elektrisch mit dem Halbleiterelement verbunden ist; einem auf der ersten Elektrodenanschlußstelle gebildeten ersten Kontakthügel (5a, 5b, 5c); einer selektiv gebildeten Aussparung (41, 51), die sich von der Hauptoberfläche des Zwischenschicht-Isolationsfilm bis hin zu der Hauptoberfläche des Halbleitersubstrats erstreckt und einem auf dem Halbleitersubstrat, das eine Bodenfläche der Aussparung definiert, gebildeten zweiten Kontakthügel (5d).
  2. Halbleitervorrichtung gemäß Anspruch 1, wobei der zweite Kontakthügel direkt auf der Hauptoberfläche des Halbleitersubstrats gebildet ist.
  3. Halbleitervorrichtung gemäß Anspruch 1, die weiterhin eine auf der Hauptoberfläche des Halbleitersubstrats, die die Bodenfläche der Aussparung definiert, gebildete zweite Elektrodenanschlußstelle (3d) aufweist, wobei der zweite Kontakthügel auf der zweiten Elektrodenanschlußstelle gebildet ist.
  4. Halbleitervorrichtung gemäß Anspruch 3, wobei die zweite Elektrodenanschlußstelle aus Aluminium gefertigt ist.
  5. Halbleitervorrichtung gemäß Anspruch 3 oder 4, die weiterhin eine in der Hauptoberfläche des Halbleitersubstrats, das die Bodenfläche der Aussparung definiert, gebildete Verunreinigungsregion (60) aufweist.
  6. Halbleitervorrichtung gemäß Anspruch 5, wobei die Verunreinigungsregion eine Verunreinigungskonzentration aufweist, die höher ist als jene des Halbleitersubstrats.
  7. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten: (a) Bereitstellen eines SOI-Substrats, das ein Halbleitersubstrat, eine auf einer Hauptoberfläche des Halbleitersubstrats gebildete Isolationsschicht und eine auf der Isolationsschicht gebildete Halbleiterschicht aufweist; (b) selektives Bilden eines Halbleiterelementes auf der Halbleiterschicht; (c) Bilden eines Zwischenschicht-Isolationsfilms auf dem Halbleiterelement und der Halbleiterschicht; (d) Bilden einer ersten Elektrodenanschlußstelle auf einer Hauptoberfläche des Zwischenschicht-Isolationsfilms, wobei die erste Elektrodenanschlußstelle elektrisch mit dem Halbleiterelement verbunden ist; (e) selektives Bilden einer Aussparung, die sich ausgehend von der Hauptoberfläche des Zwischenschicht-Isolationsfilms bis hin zu der Hauptoberfläche des Halbleitersubstrats erstreckt; und (f) Bilden eines ersten Kontakthügels auf der ersten Elektrodenanschlußstelle und eines zweiten Kontakthügels auf dem Halbleitersubstrat, das eine Bodenfläche der Aussparung definiert.
  8. Verfahren zum Herstellen der Halbleitervorrichtung gemäß Anspruch 7, wobei in dem Schritt (f) der zweite Kontakthügel direkt auf der Hauptoberfläche des Halbleitersubstrats gebildet wird.
  9. Verfahren zum Herstellen der Halbleitervorrichtung gemäß Anspruch 7, das weiterhin den Schritt (g) Bilden einer zweiten Elektrodenanschlußstelle auf der Hauptoberfläche des Halbleitersubstrats, die die Bodenfläche der Aussparung definiert, aufweist, wobei der Schritt (g) nach dem Schritt (e) und vor dem Schritt (f) durchgeführt wird und in dem Schritt (f) der zweite Kontakthügel auf der zweiten Elektrodenanschlußstelle gebildet wird.
  10. Verfahren zum Herstellen der Halbleitervorrichtung gemäß Anspruch 9, wobei die in dem Schritt (g) gebildete zweite Elektrodenanschlußstelle aus Aluminium gefertigt ist.
  11. Verfahren zum Herstellen der Halbleitervorrichtung gemäß Anspruch 9 oder 10, wobei die Schritte (d) und (g) durch den gleichen Vorgang ausgeführt werden.
  12. Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem der Ansprüche 9 bis 11, das weiterhin den Schritt (h) Bilden einer Verunreinigungsregion in der Hauptoberfläche des Halbleitersubstrats, das die Bodenfläche der Aussparung definiert, aufweist, wobei der Schritt (h) nach dem Schritt (e) und vor dem Schritt (g) ausgeführt wird.
  13. Verfahren zum Herstellen der Halbleitervorrichtung gemäß Anspruch 12, wobei die in dem Schritt (h) gebildete Verunreinigungsregion eine Verunreinigungskonzentration aufweist, die höher ist als jene des Halbleitersubstrats.
DE10205122A 2001-03-14 2002-02-07 Halbleitervorrichtung und Verfahren zur Herstellung derselben Expired - Fee Related DE10205122B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001071942A JP2002270611A (ja) 2001-03-14 2001-03-14 半導体装置及びその製造方法
JP2001-071942 2001-03-14

Publications (2)

Publication Number Publication Date
DE10205122A1 DE10205122A1 (de) 2002-10-02
DE10205122B4 true DE10205122B4 (de) 2004-11-25

Family

ID=18929594

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10205122A Expired - Fee Related DE10205122B4 (de) 2001-03-14 2002-02-07 Halbleitervorrichtung und Verfahren zur Herstellung derselben

Country Status (4)

Country Link
US (1) US6657312B2 (de)
JP (1) JP2002270611A (de)
KR (1) KR100418332B1 (de)
DE (1) DE10205122B4 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AR044466A1 (es) * 2003-06-06 2005-09-14 3M Innovative Properties Co Proceso para la preparacion de imidazo [4,5-c] piridin-4-aminas
JP5154000B2 (ja) * 2005-05-13 2013-02-27 ラピスセミコンダクタ株式会社 半導体装置
WO2007023747A1 (ja) * 2005-08-23 2007-03-01 Rohm Co., Ltd. 半導体チップおよびその製造方法ならびに半導体装置
US7592672B2 (en) * 2006-03-30 2009-09-22 Casio Computer Co., Ltd. Grounding structure of semiconductor device including a conductive paste
US7943997B2 (en) * 2008-04-17 2011-05-17 International Business Machines Corporation Fully-depleted low-body doping field effect transistor (FET) with reverse short channel effects (SCE) induced by self-aligned edge back-gate(s)
US20100297435A1 (en) * 2009-01-28 2010-11-25 Kaul Anupama B Nanotubes and related manufacturing processes
US8435798B2 (en) 2010-01-13 2013-05-07 California Institute Of Technology Applications and methods of operating a three-dimensional nano-electro-mechanical resonator and related devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244239A (ja) * 1993-02-19 1994-09-02 Nippondenso Co Ltd 半導体装置
US5610083A (en) * 1996-05-20 1997-03-11 Chartered Semiconductor Manufacturing Pte Ltd Method of making back gate contact for silicon on insulator technology
JPH11150207A (ja) * 1997-11-17 1999-06-02 Toshiba Microelectronics Corp 半導体装置及び半導体装置の製造方法
JP2000196102A (ja) * 1998-10-20 2000-07-14 Citizen Watch Co Ltd 半導体装置およびその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5219117A (en) * 1991-11-01 1993-06-15 Motorola, Inc. Method of transferring solder balls onto a semiconductor device
US5539153A (en) * 1994-08-08 1996-07-23 Hewlett-Packard Company Method of bumping substrates by contained paste deposition
US6124179A (en) * 1996-09-05 2000-09-26 Adamic, Jr.; Fred W. Inverted dielectric isolation process
US5872051A (en) * 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
KR970053713A (ko) * 1995-12-29 1997-07-31 김광호 멀티칩 패키지(multichip package)의 제조 방법
US5926735A (en) * 1996-02-22 1999-07-20 Semiconductor Energy Laboratory Co., Ltd. Method of forming semiconductor device
US6558979B2 (en) * 1996-05-21 2003-05-06 Micron Technology, Inc. Use of palladium in IC manufacturing with conductive polymer bump
US6093971A (en) * 1996-10-14 2000-07-25 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Chip module with conductor paths on the chip bonding side of a chip carrier
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6271111B1 (en) * 1998-02-25 2001-08-07 International Business Machines Corporation High density pluggable connector array and process thereof
JPH11243208A (ja) * 1998-02-26 1999-09-07 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3063846B2 (ja) * 1998-04-28 2000-07-12 日本電気株式会社 半導体装置
JPH11317424A (ja) * 1998-05-01 1999-11-16 Hitachi Ltd 半導体装置の実装方法および実装構造
US6355950B1 (en) * 1998-09-23 2002-03-12 Intel Corporation Substrate interconnect for power distribution on integrated circuits
KR20000040592A (ko) * 1998-12-18 2000-07-05 윤종용 더미 솔더 볼을 포함하는 웨이퍼 레벨 칩 스케일 패키지
US6426564B1 (en) * 1999-02-24 2002-07-30 Micron Technology, Inc. Recessed tape and method for forming a BGA assembly
JP2001196413A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置、該半導体装置の製造方法、ｃｍｐ装置、及びｃｍｐ方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244239A (ja) * 1993-02-19 1994-09-02 Nippondenso Co Ltd 半導体装置
US5610083A (en) * 1996-05-20 1997-03-11 Chartered Semiconductor Manufacturing Pte Ltd Method of making back gate contact for silicon on insulator technology
JPH11150207A (ja) * 1997-11-17 1999-06-02 Toshiba Microelectronics Corp 半導体装置及び半導体装置の製造方法
JP2000196102A (ja) * 1998-10-20 2000-07-14 Citizen Watch Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR20020073244A (ko) 2002-09-23
US20020130414A1 (en) 2002-09-19
KR100418332B1 (ko) 2004-02-14
US6657312B2 (en) 2003-12-02
JP2002270611A (ja) 2002-09-20
DE10205122A1 (de) 2002-10-02

Similar Documents

Publication Publication Date Title
DE69025886T2 (de) Verfahren zum teilweisen Anfüllen von Kontakten oder Durchführungen verschiedener Tiefe
DE112005003123B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements mit mehreren gestapelten Schichten mit Hybridorientierung
DE10219107B4 (de) SOI-Transistorelement mit einem verbesserten Rückseitenkontakt und ein Verfahren zur Herstellung desselben und Verfahren zur Herstellung eines Ohmschen Kontaktes auf einem Substrat
DE102011088581B4 (de) Verfahren zur Herstellung von Gehäuseverbindungen und damit hergestelltes Bauelement
DE69332136T2 (de) Halbleiterbauelement mit einem Kontakt und Verfahren zu seiner Herstellung
DE60019913T2 (de) Halbleiterbauelement und Herstellungsverfahren
DE102006062862B4 (de) Verfahren zum Herstellen von Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden
DE102004041066B4 (de) Hochintegriertes Halbleiterbauelement mit Silicidschicht und zugehöriges Herstellungsverfahren
DE10209989B4 (de) Verfahren zur Herstellung von DRAM-Grabenkondensatorstrukturen mit kleinen Durchmessern mittels SOI-Technologie
DE102020121641B3 (de) Rückseitendurchkontaktierungen in halbleitervorrichtungen
DE112007000267T5 (de) Halbleiteranordnung und Verfahren zur Herstellung derselben
DE102016100764B4 (de) Halbleiter-bauelementstruktur
DE102011085203B4 (de) Herstellungsverfahren für Halbleiterbauelemente mit Durchgangskontakten
DE102020008064B4 (de) Tiefe grabenisolationsstruktur und verfahren zu deren herstellung
DE10229653A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Harstellung
DE102013106153B4 (de) Zwischenverbindungsstruktur für eine gestapelte Vorrichtung und Verfahren
DE102018130927A1 (de) Halbleiterbauelement mit integriertem pn-Dioden-Temperatursensor
DE19615692C2 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitereinrichtung
DE69224009T2 (de) Verfahren zur Herstellung einer Halbleiterstruktur mit MOS- und Bipolar-Bauteilen
WO2006066690A1 (de) Bauelement mit halbleiterübergang und verfahren zur herstellung
DE10324433B4 (de) Verfahren zur Herstellung eines Substratkontakts für ein SOI-Halbleiterbauteil
DE10205122B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102009010196B4 (de) Halbleiterbauelemente und Verfahren zu deren Herstellung
DE102018105741B3 (de) Verfahren zum erzeugen komplementär dotierter halbleitergebiete in einem halbleiterkörper und halbleiteranordnung
DE19840385C2 (de) Verfahren zm Isolieren von Bereichen eines integrierten Schaltkreises und Halbleiterbaustein mit integriertem Schaltkreis

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee