JPH11150207A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH11150207A JPH11150207A JP9315170A JP31517097A JPH11150207A JP H11150207 A JPH11150207 A JP H11150207A JP 9315170 A JP9315170 A JP 9315170A JP 31517097 A JP31517097 A JP 31517097A JP H11150207 A JPH11150207 A JP H11150207A
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
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Abstract
(57)【要約】
【課題】 半導体パッケージにおいて、半田ボールが形
成される基板に凹状もしくは凸状の反りが生ずると、ボ
ールの高さが一定でなくなり、後工程において製造上、
信頼性の問題を生じていた。 【解決手段】 基板(2) と、基板の一方の側に搭載され
た半導体チップと、他方の側に形成された複数の半田ボ
ール(3) と、前記半導体チップと前記半田ボールとを電
気接続する配線手段と、前記半導体チップを封止する封
止樹脂部(1) とを有する半導体装置において、前記基板
に生じた反りの影響を解消して半田ボールの頂部が一定
の高さを有するように半田ボールの高さに差を設けたこ
とを特徴とする半導体装置。
成される基板に凹状もしくは凸状の反りが生ずると、ボ
ールの高さが一定でなくなり、後工程において製造上、
信頼性の問題を生じていた。 【解決手段】 基板(2) と、基板の一方の側に搭載され
た半導体チップと、他方の側に形成された複数の半田ボ
ール(3) と、前記半導体チップと前記半田ボールとを電
気接続する配線手段と、前記半導体チップを封止する封
止樹脂部(1) とを有する半導体装置において、前記基板
に生じた反りの影響を解消して半田ボールの頂部が一定
の高さを有するように半田ボールの高さに差を設けたこ
とを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明はＢＧＡ（Ball Grid
Array ）構造のパッケージに関し、特に基板としてＴＡ
Ｂテープ基板を用いたＢＧＡ構造のパッケージに関す
る。
Array ）構造のパッケージに関し、特に基板としてＴＡ
Ｂテープ基板を用いたＢＧＡ構造のパッケージに関す
る。
【０００２】
【従来の技術】従来技術を模式的に示した図７、図８を
用いて説明する。従来のＢＧＡ構造のパッケージにおい
ては、一般に、半導体チップ２５を搭載する基板２２と
してＴＡＢテープが使用されている。半導体チップの周
辺に配置されたボンディング部（通常銅箔が使用され
る）２４と、基板の下面にアレイ状に配列された各ボー
ルと接続するビアホール２７との配線を支持する基板と
しては、層間配線により配線に自由度がありさらに機械
的強度もある多層ＴＡＢテープが使用されるが、通常
は、３層のＴＡＢテープが使用されている。
用いて説明する。従来のＢＧＡ構造のパッケージにおい
ては、一般に、半導体チップ２５を搭載する基板２２と
してＴＡＢテープが使用されている。半導体チップの周
辺に配置されたボンディング部（通常銅箔が使用され
る）２４と、基板の下面にアレイ状に配列された各ボー
ルと接続するビアホール２７との配線を支持する基板と
しては、層間配線により配線に自由度がありさらに機械
的強度もある多層ＴＡＢテープが使用されるが、通常
は、３層のＴＡＢテープが使用されている。
【０００３】従来の３層のＴＡＢテープを用いたＢＧＡ
パッケージは、図７に示すように、同一径のビアホール
２７を形成したＴＡＢテープ基板２２を用いて配線を行
う。まず、上記ボンディング部２４の形成された基板２
２上にＩＣチップ２５を搭載し、銅箔配線２４とＩＣチ
ップ２５をワイヤ２６でボンディングした後、モールド
樹脂２１にて樹脂封止を行う。その後、ビアホール２７
の底部に半田ボール２３を搭載する。
パッケージは、図７に示すように、同一径のビアホール
２７を形成したＴＡＢテープ基板２２を用いて配線を行
う。まず、上記ボンディング部２４の形成された基板２
２上にＩＣチップ２５を搭載し、銅箔配線２４とＩＣチ
ップ２５をワイヤ２６でボンディングした後、モールド
樹脂２１にて樹脂封止を行う。その後、ビアホール２７
の底部に半田ボール２３を搭載する。
【０００４】たとえそりのない基板を用いた場合でも、
図８に示すように、樹脂封止を行い半田ボール２３を搭
載した後のＢＧＡパッケージにおいては、図中のＡ''の
ように、半田ボールの高さ量は一定ではなく、その高さ
に通常で０．１ｍｍ弱のばらつきが生ずる。なお、この
ばらつきはＥＩＪＡのＦＢＧＡ（Fine Ball Grid Array
）の規格内である。
図８に示すように、樹脂封止を行い半田ボール２３を搭
載した後のＢＧＡパッケージにおいては、図中のＡ''の
ように、半田ボールの高さ量は一定ではなく、その高さ
に通常で０．１ｍｍ弱のばらつきが生ずる。なお、この
ばらつきはＥＩＪＡのＦＢＧＡ（Fine Ball Grid Array
）の規格内である。
【０００５】しかし、テープ、半導体チップおよび封止
樹脂の熱膨張率の相違等により、図９に示すように、半
田ボール形成後の基板２２に、半田ボールの高さのばら
つきに影響を与える程度の、凹状もしくは凸状に反りが
生じる場合がある。この反りＢ''' が生ずることによ
り、基板の高さは、通常２０〜３０μｍ程度、最大で５
０μｍ程度上下する（図中Ａ''' ）。このようにパッケ
ージに反りが生じることにより、基板２２に設置されて
いる半田ボール２３の高さにばらつきが生じてしまう。
このため、半田ボール２３の高さに関し、前記ＦＢＧＡ
の規格からはずれてしまう場合も生じ、これ以降の工程
においても基板実装不良の原因となるなど、製造歩留ま
り上および製品の信頼性の点で問題となっていた。
樹脂の熱膨張率の相違等により、図９に示すように、半
田ボール形成後の基板２２に、半田ボールの高さのばら
つきに影響を与える程度の、凹状もしくは凸状に反りが
生じる場合がある。この反りＢ''' が生ずることによ
り、基板の高さは、通常２０〜３０μｍ程度、最大で５
０μｍ程度上下する（図中Ａ''' ）。このようにパッケ
ージに反りが生じることにより、基板２２に設置されて
いる半田ボール２３の高さにばらつきが生じてしまう。
このため、半田ボール２３の高さに関し、前記ＦＢＧＡ
の規格からはずれてしまう場合も生じ、これ以降の工程
においても基板実装不良の原因となるなど、製造歩留ま
り上および製品の信頼性の点で問題となっていた。
【０００６】
【発明が解決しようとする課題】従来の多層ＴＡＢテー
プ、特に、３層のＴＡＢテープを用い、樹脂封止を行
い、半田ボールを搭載したＢＧＡパッケージにおいて、
各半田ボールの半田量を一定にすることは困難で、この
ため標準でその高さに０．１ｍｍ程度のばらつきが生ず
る。さらに、従来のパッケージにおいては、ＴＡＢテー
プの基板に凹状、もしくは凸状に前記半田ボールの高さ
のばらつき以上の反りが生じてしまう場合あった。この
ため、それ以降の工程においても精度、信頼性の点で問
題であった。また、この半田ボール２３の高さのばらつ
きは、基板への実装不良の原因となり、歩留まり及び製
品の信頼性の面で問題があった。
プ、特に、３層のＴＡＢテープを用い、樹脂封止を行
い、半田ボールを搭載したＢＧＡパッケージにおいて、
各半田ボールの半田量を一定にすることは困難で、この
ため標準でその高さに０．１ｍｍ程度のばらつきが生ず
る。さらに、従来のパッケージにおいては、ＴＡＢテー
プの基板に凹状、もしくは凸状に前記半田ボールの高さ
のばらつき以上の反りが生じてしまう場合あった。この
ため、それ以降の工程においても精度、信頼性の点で問
題であった。また、この半田ボール２３の高さのばらつ
きは、基板への実装不良の原因となり、歩留まり及び製
品の信頼性の面で問題があった。
【０００７】本発明の目的は、上記の問題に鑑み、例え
設計上パッケージに反りが生ずることが避けられないよ
うな場合においても、反りに伴う半田ボールの高さのば
らつきを最小限に抑え、歩留まりの向上、製品の信頼性
の向上を達成できる半導体装置を提供することである。
設計上パッケージに反りが生ずることが避けられないよ
うな場合においても、反りに伴う半田ボールの高さのば
らつきを最小限に抑え、歩留まりの向上、製品の信頼性
の向上を達成できる半導体装置を提供することである。
【０００８】
【課題を解決するための手段】本発明による半導体装置
は、基板と、基板の一方の側に搭載された半導体チップ
と、他方の側に形成された複数の半田ボールと、前記半
導体チップと前記半田ボールとを電気接続する配線手段
と、前記半導体チップを封止する封止樹脂部とを有する
半導体装置において、前記基板に生じた反りの影響を解
消して半田ボールの頂部が一定の高さを有するように半
田ボールの高さに差を設けたことを特徴とする半導体装
置である。
は、基板と、基板の一方の側に搭載された半導体チップ
と、他方の側に形成された複数の半田ボールと、前記半
導体チップと前記半田ボールとを電気接続する配線手段
と、前記半導体チップを封止する封止樹脂部とを有する
半導体装置において、前記基板に生じた反りの影響を解
消して半田ボールの頂部が一定の高さを有するように半
田ボールの高さに差を設けたことを特徴とする半導体装
置である。
【０００９】さらに、前記各半田ボールは一定の半田量
を有し、前記基板の半田ボール接着部の面積を変えるこ
とにより、半田ボールに高さに差を設けたことを特徴と
する半導体装置であり、前記半田ボール接着部は前記基
板に形成されたビアホールにより形成されていることを
特徴とする半導体装置であり、前記半田ボールの基板か
ら半田ボールの下部までの高さが、外側にいくほど大き
くなることを特徴とする半導体装置であり、また、前記
基板は多層ＴＡＢテープからなることを特徴とする半導
体装置であり、さらに、前記半導体装置はＢＧＡタイプ
のパッケージを構成することを特徴とする半導体装置で
ある。
を有し、前記基板の半田ボール接着部の面積を変えるこ
とにより、半田ボールに高さに差を設けたことを特徴と
する半導体装置であり、前記半田ボール接着部は前記基
板に形成されたビアホールにより形成されていることを
特徴とする半導体装置であり、前記半田ボールの基板か
ら半田ボールの下部までの高さが、外側にいくほど大き
くなることを特徴とする半導体装置であり、また、前記
基板は多層ＴＡＢテープからなることを特徴とする半導
体装置であり、さらに、前記半導体装置はＢＧＡタイプ
のパッケージを構成することを特徴とする半導体装置で
ある。
【００１０】また、本発明による半導体装置の製造方法
は、所定の電気配線パターンを有する基板を形成する工
程と、前記基板の前記電気配線パターン部に径の異なる
複数のビアホールを形成する工程と、前記基板の一方の
側に半導体チップを結合する工程と、前記基板の電気配
線パターンと半導体チップを電気接続する工程と、前記
半導体チップを樹脂封止する工程と前記基板の他方の側
において前記ビアホール部に半田ボールを融着する工程
を含むこと特徴とする半導体装置の製造方法である。
は、所定の電気配線パターンを有する基板を形成する工
程と、前記基板の前記電気配線パターン部に径の異なる
複数のビアホールを形成する工程と、前記基板の一方の
側に半導体チップを結合する工程と、前記基板の電気配
線パターンと半導体チップを電気接続する工程と、前記
半導体チップを樹脂封止する工程と前記基板の他方の側
において前記ビアホール部に半田ボールを融着する工程
を含むこと特徴とする半導体装置の製造方法である。
【００１１】さらに、前記ビアホールのビア径を外側に
いくほど小さくなるように形成することを特徴とする製
造方法であり、前記基板の他の側の面から前記半田ボー
ルの下部までの高さを、前記基板の外周部にいくほど大
きくなるように形成したことを特徴とする製造方法であ
る。
いくほど小さくなるように形成することを特徴とする製
造方法であり、前記基板の他の側の面から前記半田ボー
ルの下部までの高さを、前記基板の外周部にいくほど大
きくなるように形成したことを特徴とする製造方法であ
る。
【００１２】
【発明の実施の形態】本発明は以下の実施の形態を図面
をもって説明するが、本発明はここで説明する実施の形
態に限定されるものではない。下記実施の形態は多様に
変化することができる。
をもって説明するが、本発明はここで説明する実施の形
態に限定されるものではない。下記実施の形態は多様に
変化することができる。
【００１３】本発明の実施の形態を模式的に示した図１
から図６を用いて説明する。図１は本発明の実施の形態
の特徴を示す断面図であり、基本的には図７と同等の内
部構造を有するものであるが、その違いは基板に形成さ
れた半田ボール接着部の面積に差があること、さらに具
体的な例を挙げれば、半田ボールが設置されているビア
ホールの径の大きさのに差があることである。
から図６を用いて説明する。図１は本発明の実施の形態
の特徴を示す断面図であり、基本的には図７と同等の内
部構造を有するものであるが、その違いは基板に形成さ
れた半田ボール接着部の面積に差があること、さらに具
体的な例を挙げれば、半田ボールが設置されているビア
ホールの径の大きさのに差があることである。
【００１４】本発明に係る半導体装置の一実施態様は、
図１に示すように、半導体チップ（図示せず）が搭載さ
れた上部がモールド樹脂１により封止されたＢＧＡパッ
ケージであって、多層の、特に、３層のＴＡＢテープ基
板２を用い、この基板に基板上部と下部を電気的に接続
するビアホール４が形成され、下部のビアホール開口部
に半田ボールが形成されている。
図１に示すように、半導体チップ（図示せず）が搭載さ
れた上部がモールド樹脂１により封止されたＢＧＡパッ
ケージであって、多層の、特に、３層のＴＡＢテープ基
板２を用い、この基板に基板上部と下部を電気的に接続
するビアホール４が形成され、下部のビアホール開口部
に半田ボールが形成されている。
【００１５】かかる構造において、設計上、例えば基板
がパッケージの周辺部において上側に反ることがどうし
ても避けられない場合、下部に形成する半田ボールの高
さに差を設けることにより反りを補正するものである。
即ち、半田ボールがこの半導体装置が実装される印刷基
板の表面と均一に接することができるように、半田ボー
ル頂部の高さが一定になるよう半田ボールの高さに差を
設けるものである。
がパッケージの周辺部において上側に反ることがどうし
ても避けられない場合、下部に形成する半田ボールの高
さに差を設けることにより反りを補正するものである。
即ち、半田ボールがこの半導体装置が実装される印刷基
板の表面と均一に接することができるように、半田ボー
ル頂部の高さが一定になるよう半田ボールの高さに差を
設けるものである。
【００１６】このため、このビアホール４の径の大きさ
φ１ 、φ２ 、φ３ を、φ１＞φ２ ＞φ３ と、
外側にいくに従って徐々に小さくなるようにビアホール
を形成する。半田ボールの高さは半田の量に依存するの
は当然であるが、半田の量が一定の場合には、半田ボー
ルが形成されるビアホール４の底部の面積に依存する。
底部の面積が大きいほど、ビアホール４を充填するため
の半田量が増え、その分半田ボールを形成する半田の量
が減るので、半田ボールの高さは低くなる。また、ビア
ホールが無い場合でも、基板の下面に形成された半田ボ
ール接着部の接着面積が増加すれば、半田は横に広がる
のでその分半田ボールの高さは低くなる。したがって、
接着部の面積すなわちビアホール４の径を、φ１ ＞φ
２ ＞φ３ と外側にいくに従って徐々に小さくする
と、そこに形成される半田ボールの高さは外側にいくに
従って高くなる。
φ１ 、φ２ 、φ３ を、φ１＞φ２ ＞φ３ と、
外側にいくに従って徐々に小さくなるようにビアホール
を形成する。半田ボールの高さは半田の量に依存するの
は当然であるが、半田の量が一定の場合には、半田ボー
ルが形成されるビアホール４の底部の面積に依存する。
底部の面積が大きいほど、ビアホール４を充填するため
の半田量が増え、その分半田ボールを形成する半田の量
が減るので、半田ボールの高さは低くなる。また、ビア
ホールが無い場合でも、基板の下面に形成された半田ボ
ール接着部の接着面積が増加すれば、半田は横に広がる
のでその分半田ボールの高さは低くなる。したがって、
接着部の面積すなわちビアホール４の径を、φ１ ＞φ
２ ＞φ３ と外側にいくに従って徐々に小さくする
と、そこに形成される半田ボールの高さは外側にいくに
従って高くなる。
【００１７】パッケージに反りが生ずる前の段階では、
その径がφ１ ＞φ２ ＞φ３ と外側にいくに従って
徐々に小さくなるようにビアホールを設計することによ
り、一番外側のφ３ の径に設置されている半田ボール
３''' と内側のφ１ の径に設置されている半田ボール
３’との半田ボールの高さには段差Ａが生ずる。
その径がφ１ ＞φ２ ＞φ３ と外側にいくに従って
徐々に小さくなるようにビアホールを設計することによ
り、一番外側のφ３ の径に設置されている半田ボール
３''' と内側のφ１ の径に設置されている半田ボール
３’との半田ボールの高さには段差Ａが生ずる。
【００１８】次に、パッケージが反った後の状態を図２
に示す。パッケージに反りＢが発生するが、半田ボール
の高さがこの反りを打ち消すように予めその高さを違え
て形成してあるので、各半田ボール３は基板２に接する
ことになる。当然、各半田ボール３の間の段差Ａ' は解
消されている。
に示す。パッケージに反りＢが発生するが、半田ボール
の高さがこの反りを打ち消すように予めその高さを違え
て形成してあるので、各半田ボール３は基板２に接する
ことになる。当然、各半田ボール３の間の段差Ａ' は解
消されている。
【００１９】次に、本発明を実施するための諸条件につ
いて説明する。本発明のビアホールの径と、半田ボール
の体積との関係から、半田ボールの高さを求める方法を
を図３に示す。
いて説明する。本発明のビアホールの径と、半田ボール
の体積との関係から、半田ボールの高さを求める方法を
を図３に示す。
【００２０】図３に示すように、ＶＡ はビアホール柱
の体積、ＶＢ は純粋な半田ボールの体積からビアホー
ル柱の体積を差し引いた半田ボール部の体積、Ｈはボー
ル部の高さ（リフロー後）、Ｒはボール部の半径（リフ
ロー後）、ｈはボール部の高さからボール部の半径を差
し引いた長さ、ＤＶ はビアホール径、ｔはビアホール
柱の深さとする。それぞれの関係を以下に示す。
の体積、ＶＢ は純粋な半田ボールの体積からビアホー
ル柱の体積を差し引いた半田ボール部の体積、Ｈはボー
ル部の高さ（リフロー後）、Ｒはボール部の半径（リフ
ロー後）、ｈはボール部の高さからボール部の半径を差
し引いた長さ、ＤＶ はビアホール径、ｔはビアホール
柱の深さとする。それぞれの関係を以下に示す。
【００２１】
【数１】
【００２２】ＶＳ を純粋な半田ボールの体積とする
と、ＶＳ は式（１）で示されるような式になる。ここ
で、ＶＡ はビアホール柱の体積であり、式（２）で示
される。また、ＶＢ は純粋な半田ボールの体積からビ
アホール柱の体積を差し引いた半田ボール部の体積であ
り、式（３）で示される。
と、ＶＳ は式（１）で示されるような式になる。ここ
で、ＶＡ はビアホール柱の体積であり、式（２）で示
される。また、ＶＢ は純粋な半田ボールの体積からビ
アホール柱の体積を差し引いた半田ボール部の体積であ
り、式（３）で示される。
【００２３】以上、式（１）、（２）、（３）からビア
径（Ｖｉａ径）であるＤＶ が求められ、ＤＶ は式
（４）で示される。そして、式（４）から半田ボール部
の半径Ｒが求められ、式（５）で示されるような式にな
る。
径（Ｖｉａ径）であるＤＶ が求められ、ＤＶ は式
（４）で示される。そして、式（４）から半田ボール部
の半径Ｒが求められ、式（５）で示されるような式にな
る。
【００２４】以上の計算式に基づき、融着前の半田ボー
ルの径が０．５ｍｍのとき、ビアホール底部に融着後の
半田ボール部の半径Ｒとビア径ＤＶ との関係を求め
た。そして、半田ボール部の高さＨを横軸に、ビア径Ｄ
Ｖ を縦軸にとった場合の計算結果を図４に示す。
ルの径が０．５ｍｍのとき、ビアホール底部に融着後の
半田ボール部の半径Ｒとビア径ＤＶ との関係を求め
た。そして、半田ボール部の高さＨを横軸に、ビア径Ｄ
Ｖ を縦軸にとった場合の計算結果を図４に示す。
【００２５】図４に示すように、半田ボールの高さはビ
ア径ＤＶ が増加するに従い減少する。半田ボールの高
さＨとビア径ＤＶ は一定の関数で表されており、半田
ボールの高さをビア径の大きさで制御することができ
る。
ア径ＤＶ が増加するに従い減少する。半田ボールの高
さＨとビア径ＤＶ は一定の関数で表されており、半田
ボールの高さをビア径の大きさで制御することができ
る。
【００２６】次に、実際のＢＧＡパッケージの例につい
て述べる。図５において、ＢＧＡパッケージの周辺に３
列配置で、パッケージ上に並んだ縦１６個、横１６個の
半田ボールが並んだ平面図の一部を示している。Ｄはパ
ッケージの中心を表し、Ｅは半田ボールの最外周を表し
ている。
て述べる。図５において、ＢＧＡパッケージの周辺に３
列配置で、パッケージ上に並んだ縦１６個、横１６個の
半田ボールが並んだ平面図の一部を示している。Ｄはパ
ッケージの中心を表し、Ｅは半田ボールの最外周を表し
ている。
【００２７】図５中の半田ボール一つの直径をФ１ と
し、一つの半田ボールと隣り合う半田ボールとの中心間
の距離をＣとする。このとき、図５に示すように、半田
ボールと半田ボールの間に配線が１本通っているところ
では、１本の配線の設置幅を０．１ｍｍとし、Ｃが０．
８ｍｍのときは、配線の設置幅０．１ｍｍを除く０．７
ｍｍ未満で半田ボールの直径Ф１ を作成しなくてはな
らない。また、半田ボールと半田ボールの間に配線が２
本通っているところでは、１本の配線の設置幅を０．１
ｍｍとし、Ｃが０．８ｍｍのときは、配線の設置幅０．
２ｍｍを除く０．６ｍｍ未満で半田ボールの直径Ф１
を作成しなくてはならない。したがって、かかるＢＧＡ
基板においては、半田ボールの直径Ф１ が最大でも
０．６ｍｍ以内となるようにボールの半田量、ビア径、
ビアの深さを定め、ビア径を予想される反りに応じて変
化させる。基板が上側に反る場合は、中心部のビア径を
例えば最大の０．６ｍｍとし、外側になるに従って反り
の大きさに応じてビア径を小さくなるようにする。
し、一つの半田ボールと隣り合う半田ボールとの中心間
の距離をＣとする。このとき、図５に示すように、半田
ボールと半田ボールの間に配線が１本通っているところ
では、１本の配線の設置幅を０．１ｍｍとし、Ｃが０．
８ｍｍのときは、配線の設置幅０．１ｍｍを除く０．７
ｍｍ未満で半田ボールの直径Ф１ を作成しなくてはな
らない。また、半田ボールと半田ボールの間に配線が２
本通っているところでは、１本の配線の設置幅を０．１
ｍｍとし、Ｃが０．８ｍｍのときは、配線の設置幅０．
２ｍｍを除く０．６ｍｍ未満で半田ボールの直径Ф１
を作成しなくてはならない。したがって、かかるＢＧＡ
基板においては、半田ボールの直径Ф１ が最大でも
０．６ｍｍ以内となるようにボールの半田量、ビア径、
ビアの深さを定め、ビア径を予想される反りに応じて変
化させる。基板が上側に反る場合は、中心部のビア径を
例えば最大の０．６ｍｍとし、外側になるに従って反り
の大きさに応じてビア径を小さくなるようにする。
【００２８】次に、図６のＢＧＡパッケージはボールが
全面格子配置で配置されている。図６は、パッケージ上
に縦１６個、横１６個の半田ボールが並んだ平面図の一
部を示している。図５と同様にＤはパッケージの中心を
表し、Ｅは半田ボールの最外周を表している。
全面格子配置で配置されている。図６は、パッケージ上
に縦１６個、横１６個の半田ボールが並んだ平面図の一
部を示している。図５と同様にＤはパッケージの中心を
表し、Ｅは半田ボールの最外周を表している。
【００２９】図６に示すように、半田ボールと半田ボー
ルの間に配線が２本通っているところでは、１本の配線
の設置幅を０．１ｍｍとし、Ｃが０．８ｍｍのときは、
配線の設置幅０．２ｍｍを除く０．６ｍｍ未満で半田ボ
ールの直径Ф１ を作成しなくてはならない。また、半
田ボールと半田ボールの間に配線が３本通っているとこ
ろでは、１本の配線の設置幅を０．１ｍｍとし、Ｃが
０．８ｍｍのときは、配線の設置幅０．３ｍｍを除く
０．５ｍｍ未満で半田ボールの直径Ф１ を作成しなく
てはならない。したがって、かかる基板においては、半
田ボールの直径Ф１が最大でも０．５ｍｍ以内となるよ
うボールの半田量、ビア径、ビアの深さを定め、、ビア
径を予想される反りに応じて変化させる。
ルの間に配線が２本通っているところでは、１本の配線
の設置幅を０．１ｍｍとし、Ｃが０．８ｍｍのときは、
配線の設置幅０．２ｍｍを除く０．６ｍｍ未満で半田ボ
ールの直径Ф１ を作成しなくてはならない。また、半
田ボールと半田ボールの間に配線が３本通っているとこ
ろでは、１本の配線の設置幅を０．１ｍｍとし、Ｃが
０．８ｍｍのときは、配線の設置幅０．３ｍｍを除く
０．５ｍｍ未満で半田ボールの直径Ф１ を作成しなく
てはならない。したがって、かかる基板においては、半
田ボールの直径Ф１が最大でも０．５ｍｍ以内となるよ
うボールの半田量、ビア径、ビアの深さを定め、、ビア
径を予想される反りに応じて変化させる。
【００３０】本発明は上記の条件を考慮して半田ボール
の高さを制御することができ、また、パッケージに反り
ができてしまった時にも、半田ボールの高さをビア径を
制御することによって段階的に変えることにより、問題
を解決できる。以上から、製品に対する歩留まりの向
上、信頼性の向上などを図ることができる。
の高さを制御することができ、また、パッケージに反り
ができてしまった時にも、半田ボールの高さをビア径を
制御することによって段階的に変えることにより、問題
を解決できる。以上から、製品に対する歩留まりの向
上、信頼性の向上などを図ることができる。
【００３１】
【発明の効果】本発明は、半導体装置のパッケージにお
ける半田ボールの高さを任意に制御することができ、パ
ッケージに反りができてしまった時にも、半田ボールの
高さをビア径を制御して段階的に変えることにより、問
題を解決できる。これにより製品に対する歩留まりの向
上、信頼性の向上などを図ることができる。
ける半田ボールの高さを任意に制御することができ、パ
ッケージに反りができてしまった時にも、半田ボールの
高さをビア径を制御して段階的に変えることにより、問
題を解決できる。これにより製品に対する歩留まりの向
上、信頼性の向上などを図ることができる。
【図１】本発明の実施形態に係る半導体装置を示す断面
図。
図。
【図２】本発明の実施形態に係る半導体装置を示す断面
図。
図。
【図３】本発明の実施形態に係る半導体装置における半
田ボールを表す斜視図。
田ボールを表す斜視図。
【図４】本発明の実施形態に係る半田ボールの高さとビ
ア径の関係を表す図。
ア径の関係を表す図。
【図５】本発明の実施形態に係る半導体装置のＢＧＡパ
ッケージの周辺３列配置構造を示す平面図。
ッケージの周辺３列配置構造を示す平面図。
【図６】本発明の実施形態に係る半導体装置のＢＧＡパ
ッケージの全面格子配置構造を示す平面図。
ッケージの全面格子配置構造を示す平面図。
【図７】従来のＢＧＡパッケージの一例を示す断面図。
【図８】従来のＢＧＡパッケージを示す断面図。
【図９】従来のＢＧＡパッケージを示す断面図。
【符号の説明】 １、２１…モールド樹脂 ２、２２…３層ＴＡＢテープ基板 ３、３' 、３''、３''' 、２３…半田ボール ４、２７…ビアホール ２４…銅箔 ２５…チップ ２６…ワイヤ Ａ、Ａ' 、Ａ''、Ａ''' …高さが一番高い半田ボールと
高さが一番低い半田ボールとの高さの差 Ｂ、Ｂ' 、Ｂ''、Ｂ''' …反り部 Ｃ…ピンとピンとの中心間との距離 Ｄ…パッケージ中心 Ｅ…パッケージピンの最外周 Ф１ 、Ф２ …ピンの直径 φ１ …ビアホールの直径（小） φ２ …ビアホールの直径（中） φ３ …ビアホールの直径（大） ＶＳ …純粋な半田ボールの体積 ＶＡ …ビアホール柱の体積 ＶＢ …純粋な半田ボールの体積からビアホール柱の接
続部の体積を差し引いた半田ボール部の体積 Ｈ…ボール部の高さ（リフロー後） Ｒ…ボール部の半径（リフロー後） ｈ…ボール部の高さからボール部の半径を差し引いた長
さ ＤＶ …ビア径 ｔ…ビアホール柱の深さ
高さが一番低い半田ボールとの高さの差 Ｂ、Ｂ' 、Ｂ''、Ｂ''' …反り部 Ｃ…ピンとピンとの中心間との距離 Ｄ…パッケージ中心 Ｅ…パッケージピンの最外周 Ф１ 、Ф２ …ピンの直径 φ１ …ビアホールの直径（小） φ２ …ビアホールの直径（中） φ３ …ビアホールの直径（大） ＶＳ …純粋な半田ボールの体積 ＶＡ …ビアホール柱の体積 ＶＢ …純粋な半田ボールの体積からビアホール柱の接
続部の体積を差し引いた半田ボール部の体積 Ｈ…ボール部の高さ（リフロー後） Ｒ…ボール部の半径（リフロー後） ｈ…ボール部の高さからボール部の半径を差し引いた長
さ ＤＶ …ビア径 ｔ…ビアホール柱の深さ
Claims (9)
- 【請求項１】 基板と、基板の一方の側に搭載された半
導体チップと、他方の側に形成された複数の半田ボール
と、前記半導体チップと前記半田ボールとを電気接続す
る配線手段と、前記半導体チップを封止する封止樹脂部
とを有する半導体装置において、前記基板に生じた反り
の影響を解消して半田ボールの頂部が一定の高さを有す
るように半田ボールの高さに差を設けたことを特徴とす
る半導体装置。 - 【請求項２】 前記各半田ボールは一定の半田量を有
し、前記基板の半田ボール接着部の面積を変えることに
より、半田ボールに高さに差を設けたことを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記半田ボール接着部は前記基板に形成
されたビアホールにより形成されていることを特徴とす
る請求項２記載の半導体装置。 - 【請求項４】 前記半田ボールの基板から半田ボールの
下部までの高さが、外側にいくほど大きくなることを特
徴とする請求項１乃至請求項３のいずれか１項に記載の
半導体装置。 - 【請求項５】 前記基板は多層ＴＡＢテープからなるこ
とを特徴とする請求項１乃至請求項４のいずれか１項に
記載の半導体装置。 - 【請求項６】 前記半導体装置はＢＧＡタイプのパッケ
ージを構成することを特徴とする請求項１乃至請求項５
のいずれか１項に記載の半導体装置。 - 【請求項７】 所定の電気配線パターンを有する基板を
形成する工程と、 前記基板の前記電気配線パターン部に径の異なる複数の
ビアホールを形成する工程と、 前記基板の一方の側に半導体チップを結合する工程と、 前記基板の電気配線パターンと半導体チップを電気接続
する工程と、 前記半導体チップを樹脂封止する工程と前記基板の他方
の側において前記ビアホール部に半田ボールを融着する
工程を含むこと特徴とする半導体装置の製造方法。 - 【請求項８】前記ビアホールのビア径を外側にいくほど
小さくなるように形成することを特徴とする請求項７記
載の半導体装置の製造方法。 - 【請求項９】前記基板の他の側の面から前記半田ボール
の下部までの高さを、前記基板の外周部にいくほど大き
くなるように形成したことを特徴とする前記請求項７ま
たは請求項８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9315170A JPH11150207A (ja) | 1997-11-17 | 1997-11-17 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9315170A JPH11150207A (ja) | 1997-11-17 | 1997-11-17 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150207A true JPH11150207A (ja) | 1999-06-02 |
Family
ID=18062273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9315170A Pending JPH11150207A (ja) | 1997-11-17 | 1997-11-17 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150207A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10205122B4 (de) * | 2001-03-14 | 2004-11-25 | Mitsubishi Denki K.K. | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
| JP2007081150A (ja) * | 2005-09-14 | 2007-03-29 | Rohm Co Ltd | 半導体装置及び基板 |
| US20170263583A1 (en) * | 2014-11-28 | 2017-09-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device having conductive bumps of varying heights |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722538A (ja) * | 1993-07-06 | 1995-01-24 | Citizen Watch Co Ltd | ボールグリッドアレイ型半導体パッケージの構造 |
| JPH07307410A (ja) * | 1994-05-16 | 1995-11-21 | Hitachi Ltd | 半導体装置 |
| JPH0897322A (ja) * | 1994-09-22 | 1996-04-12 | Oki Electric Ind Co Ltd | 半導体パッケージ |
| JPH08125062A (ja) * | 1994-10-28 | 1996-05-17 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JPH08162560A (ja) * | 1994-12-01 | 1996-06-21 | Matsushita Electric Ind Co Ltd | 電子部品 |
-
1997
- 1997-11-17 JP JP9315170A patent/JPH11150207A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722538A (ja) * | 1993-07-06 | 1995-01-24 | Citizen Watch Co Ltd | ボールグリッドアレイ型半導体パッケージの構造 |
| JPH07307410A (ja) * | 1994-05-16 | 1995-11-21 | Hitachi Ltd | 半導体装置 |
| JPH0897322A (ja) * | 1994-09-22 | 1996-04-12 | Oki Electric Ind Co Ltd | 半導体パッケージ |
| JPH08125062A (ja) * | 1994-10-28 | 1996-05-17 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JPH08162560A (ja) * | 1994-12-01 | 1996-06-21 | Matsushita Electric Ind Co Ltd | 電子部品 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10205122B4 (de) * | 2001-03-14 | 2004-11-25 | Mitsubishi Denki K.K. | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
| JP2007081150A (ja) * | 2005-09-14 | 2007-03-29 | Rohm Co Ltd | 半導体装置及び基板 |
| US20170263583A1 (en) * | 2014-11-28 | 2017-09-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device having conductive bumps of varying heights |
| US10163844B2 (en) * | 2014-11-28 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device having conductive bumps of varying heights |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030630 |