DE60019913T2 - Halbleiterbauelement und Herstellungsverfahren - Google Patents

Halbleiterbauelement und Herstellungsverfahren Download PDF

Info

Publication number
DE60019913T2
DE60019913T2 DE60019913T DE60019913T DE60019913T2 DE 60019913 T2 DE60019913 T2 DE 60019913T2 DE 60019913 T DE60019913 T DE 60019913T DE 60019913 T DE60019913 T DE 60019913T DE 60019913 T2 DE60019913 T2 DE 60019913T2
Authority
DE
Germany
Prior art keywords
region
insulating film
semiconductor layer
semiconductor
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60019913T
Other languages
English (en)
Other versions
DE60019913D1 (de
Inventor
Takuji Chiyoda-ku Matsumoto
Toshiaki Chiyoda-ku Iwamatsu
Yuuichi Chiyoda-ku Hirano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE60019913D1 publication Critical patent/DE60019913D1/de
Application granted granted Critical
Publication of DE60019913T2 publication Critical patent/DE60019913T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement mit einer SOI-(Silicium auf Isolator)Struktur und ein Verfahren des Herstellens desselben, und genauer auf ein Halbleiterbauelement mit einem Isolationsisolierfilm (hier im folgenden als PTI (Teilgrabenisolation) bezeichnet), der nicht einen vergrabenen Oxidfilm erreicht, und ein Verfahren des Herstellens desselben.
  • Beschreibung der Hintergrundstechnik
  • Ein Halbleiterbauelement mit einer SOI-(Silicium auf Isolator)Struktur, das aus einem Halbleitersubstrat, einem vergrabenen Oxidfilm und einer Halbleiterschicht besteht, weist keine Möglichkeit des Verursachens eines Latch-Up auf, selbst wenn ein CMOS-Transistor gebildet ist, da ein aktiver Bereich durch den vergrabenen Oxidfilm und eine Elementisolation umgeben ist (hier im folgenden als FTI (volle Grabenisolation) bezeichnet, die den vergrabenen Oxidfilm erreicht). Weiter weist das Halbleiterbauelement der SOI-Struktur, bei dem ein Transistor auf der dünnen Halbleiterschicht gebildet ist, eine kleinere Übergangskapazität auf und ermöglicht einen schnelleren Betrieb mit niedrigerem Leistungsverbrauch im Vergleich mit einem Halbleiterbauelement, bei dem ein Transistor direkt auf einer Oberfläche des Halbleitersubstrates gebildet ist. Daher ist es kürzlich erwartet worden, daß das Halbleiterbauelement der SOI-Struktur auf einen LSI für eine tragbare Vorrichtung angewendet wird.
  • Ungleich einem Transistor, der direkt auf dem Halbleitersubstrat gebildet ist, weist jedoch das Halbleiterbauelement der SOI-Struktur in der Hintergrundstechnik verschiedene Probleme auf, die durch den Effekt des schwebenden Substrats verursacht werden, da die Halbleiterschicht elektrisch von dem Halbleitersubstrat durch den vergrabenen Oxidfilm isoliert ist. Zum Beispiel wird ein Haken bei den Betriebseigenschaften verursacht, und die Draindurchbruchsspannung wird durch Träger (positive Löcher in einem nMOS und Elektronen in einem pMOS) verschlechtert, die durch ein Aufprallionisationsphänomen in dem aktiven Bereich erzeugt werden und sich innerhalb der Halbleiterschicht in einem niedrigeren Abschnitt eines Kanalbildungsbereiches ansammeln, und eine Frequenzabhängigkeit der Verzögerungszeit wird durch Instabilität eines Potentials in einem Kanalbereich verursacht. Zum Lösen dieser Probleme ist es wirksam, das Potential in dem Kanalbildungsbereich zu fixieren. Die japanische Patentanmeldungsoffenlegungsschrift 58-124243 offenbart ein Halbleiterbauelement, bei dem das Potential in dem Kanalbildungsbereich fixiert ist.
  • Kürzlich ist zum kollektiven Fixieren der Potentiale in den Kanalbildungsbereichen einer Mehrzahl von Transistoren des gleichen Leitungstyps anstelle des Fixierens des Potentials in dem Kanalbildungsbereich eines jeden Transistors eine Isolation durchgeführt durch Benutzen der PTI zum Verkleinern, und solch eine Struktur ist in der IEEE International SOI Conference, Oktober 1999, Seiten 131 bis 132 und ähnlichen offenbart.
  • 22 ist ein Querschnitt, der ein Halbleiterbauelement der Hintergrundstechnik zeigt. Das Halbleiterbauelement von 22 weist ein Halbleitersubstrat 101, einen vergrabenen Oxidfilm 102, eine p-Halbleiterschicht 103, einen Isolationsoxidfilm 104, einen Gateisolierfilm 105, eine Gateelektrode 106, n-Source/Drainbereiche 107 und 108, einen Seitenwandisolierfilm 109, einen Draht 1010, einen Zwischenschichtisolierfilm 1011, einen p-Dotierungsbereich 1012 und ein Kontaktloch 1013 auf. Weiter ist die p-Halbleiterschicht 103 unter dem Isolationsoxidfilm 104 teilweise als 103a dargestellt. Wie in 22 gezeigt ist, erreichen in dem Fall einer PTI die Isolationsisolierfilme 104 zwischen benachbarten zwei Transistoren und zwischen dem p-Dotierungsbereich 112 und dem Transistor nicht den vergrabenen Oxidfilm 102, und die Kanalbildungsbereiche der zwei Transistoren sind mit dem p-Dotierungsbereich 1012 durch die p-Halbleiterschicht 103a verbunden, und der Draht 1010 zum Fixieren der Potentiale der Kanalbildungsbereiche in einer Mehrzahl von Transistoren des gleichen Leitungstyps ist mit dem p-Dotierungsbereich 1012 verbunden. Der p-Dotierungsbereich 1012 weist einen niedrigen Widerstand auf, wobei er einen Dotierstoff enthält, der eine Konzentration höher als die der p-Halbleiterschicht 101 aufweist.
  • Weiter ist zum Verkleinern der Draht 1010 so gebildet, daß er sich auf über eine Oberfläche des Isolationsoxidfilms 104 erstreckt (hier im folgenden wird solch eine Struktur als "grenzenlose Kontaktstruktur" bezeichnet), zum Verbessern der Elementdichte.
  • 23 ist ein Querschnitt, der ein anderes Halbleiterbauelement in der Hintergrundstechnik zeigt. Bezug nehmend auf 23 sind die Drähte 1010, die mit den Source/Drainbereichen 107 und 108 verbunden sind, so gebildet, daß sie sich auch über der Oberfläche des Isolationsoxidfilms 104 erstrecken.
  • Selbst ein Halbleiterbauelement mit dem Isolationsisolierfilm einer PTI-Struktur zum Fixieren des Potentials des Kanalbildungsbereichs weist jedoch ein Problem des Verursachens des Effektes des schwebenden Substrats auf, da die Halbleiterschicht unter der PTI dünn ist (bis zu 50 nm). Wenn die Halbleiterschicht unter der PTI dünn ist, wird der Widerstand zwischen dem Draht und dem Transistor höher, wenn man weiter weg von dem Draht geht, der das Potential des Kanalbildungsbereichs fixiert, wodurch die Eigenschaften des Transistors schlecht beeinflußt werden. Daher tritt eine Variation im Widerstand der Kanalbildungsbereiche in den Transistoren in Abhängigkeit des Abstandes von dem Draht auf, der das Potential des Kanalbildungsbereiches fixiert, was nachteilig eine Variation in den Elementeigenschaften verursacht.
  • Wenn es beabsichtigt ist, daß die Elementdichte verbessert wird, indem die grenzenlose Kontaktstruktur benutzt wird, gibt es weiterhin die Möglichkeit, daß der Isolationsoxidfilm 104 ebenfalls geätzt werden sollte, wenn das Kontaktloch 1013 in dem Zwischenschichtisolierfilm 1011 gebildet wird, da der Isolationsoxidfilm 104 und der Zwischenschichtisolierfilm 1011, die aus einem TEOS-(Tetraethylorthosilicat)Oxidfilm und ähnlichem bestehen, von der gleichen Qualität sind.
  • 24 ist ein Querschnitt, der ein Halbleiterbauelement der Hintergrundstechnik zeigt. Wie in 24 gezeigt ist, wenn der Isolationsoxidfilm 104 geätzt wird, wird der Abstand von einem pn-Übergang zwischen der p-Halbleiterschicht 103a unter dem Isolationsoxidfilm 104 und dem Sourcebereich oder dem Drainbereich 107 oder 108 zu dem Draht 1010 kürzer, wodurch eine Erhöhung in dem Übergangsleckstrom verursacht wird.
  • Aus der US 5 767 549 kann ein Halbleiterbauelement mit einem SOI-Substrat mit einem Isolationsisolierfilm zwischen aktiven Bereichen entnommen werden.
  • Aus Patent Abstracts of JP 06-244180 A kann ein Halbleiterherstellungsverfahren entnommen werden, das einen Schritt des Abscheidens eines BPSG-Films auf einem massiven Halbleitersubstrat, einen Schritt des Abflachen des Films, einen Schritt des Abscheidens eines Siliciumnitridfilms und eines BPSG-Films auf dem abgeflachten Film und einen Schritt des Bildens von Kontaktlöchern durch den Siliciumnitridfilm und den BPSG-Film enthält.
  • Aus der WO 97/18585 A1 kann ein Verfahren des Abscheidens einer dielektrischen Prämetallschicht auf einem Halbleitersubstrat entnommen werden, wobei eine dielektrische Schicht die Prämetallschicht von dem unterliegenden Polysilicium isoliert, so daß alle Elemente, die der Metallverbindungsschicht unterliegen, elektrisch isoliert sind.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung ist ein Halbleiterbauelement vorgesehen, wie es in dem unabhängigen Anspruch 1 angegeben ist.
  • Weiterhin ist gemäß der vorliegenden Erfindung ein Verfahren des Herstellens eines Halbleiterbauelementes vorgesehen, wie es in dem unabhängigen Anspruch 5 angegeben ist.
  • Bevorzugte Ausgestaltungen der Erfindung sind in den entsprechenden Unteransprüchen angegeben.
  • Da das Halbleiterbauelement nach Anspruch 1 den Siliciumnitridfilm aufweist, der auf einer Oberfläche eines Elementes gebildet ist, wobei der erste Zwischenschichtisolierfilm dazwischen vorgesehen ist, gibt es auch den Vorteil, daß Mikrodefekte, die sich in Lebenszeitkiller entwickeln, in dem ersten Halbleiterbereich erzeugt werden, der die Halbleiterschicht unter dem Isolationsisolierfilm ist, durch Spannung des Siliciumnitridfilms, und dieses verkürzt die Lebenszeit der Träger (positive Löcher in einem nMOS und Elektronen in einem pMOS).
  • Selbst wenn daher die Filmdicke des ersten Halbleiterbereiches unter dem Isolationsisolierfilm dünner wird, kann ein Potential des ersten aktiven Bereiches stabil fixiert werden, und ein Effekt des schwebenden Substrates wie die Frequenzabhängigkeit der Verzögerungszeit eines in dem ersten aktiven Bereich zu bildenden Elementes, z. B. eines Transistors, kann unterdrückt werden, wodurch die Zuverlässigkeit des Halbleiterbauelementes verbessert werden kann.
  • Da das Halbleiterbauelement von Anspruch 1, bei dem ein Element auf der Hauptoberfläche des SOI-Substrates gebildet ist, das aus dem Halbleitersubstrate, dem vergrabenen Isolierfilm, der gesamt über der Oberfläche des Halbleitersubstrates vorgesehen ist, und der Halbleiterschicht, die auf der Oberfläche des vergrabenen Isolierfilms vorgesehen ist, den Siliciumnitridfilm aufweist, der auf einer Oberfläche des Elementes gebildet ist, wobei der erste Zwischenschichtisolierfilm dazwischen vorgesehen ist, gibt es auch den Vorteil, daß Mikrodefekte, die sich in Lebensdauerkiller entwickeln, in dem ersten Halbleiterbereich erzeugt werden, der die Halbleiterschicht unter dem Isolationsisolierfilm ist, durch eine Spannung des Siliciumnitridfilms, und dieses verkürzt die Lebenszeit der Träger (positive Löcher in einem nMOS und Elektronen in einem pMOS).
  • Selbst wenn daher die Filmdicke des ersten Halbleiterbereiches unter dem Isolationsisolierfilm dünner wird, kann ein Potential des Kanalbildungsbereiches unter der Gateelektrode stabil fixiert werden, und ein Effekt des schwebenden Substrates wie die Frequenzabhängigkeit der Verzögerungszeit des MOS-Transistors kann unterdrückt werden, wodurch die Zuverlässigkeit des Halbleiterbauelementes verbessert wird.
  • Bei dem Halbleiterbauelement von Anspruch 2 nimmt, wenn das Element eine CMOS-Struktur aufweist, bei der Transistoren umgekehrten Leitungstyps benachbart zueinander vorgesehen sind, wobei eine PTI (der Isolationsisolierfilm und der dritte Halbleiterbereich darunter) dazwischen vorgesehen ist, die Durchbruchsspannung zwischen einem pMOS-Transistor und einem nMOS-Transistor zu, die benachbart zueinander sind, durch Mikrodefekte, die in dem dritten Halbleiterbereich unter dem Isolationsisolierfilm erzeugt werden, und daher kann die Zuverlässigkeit des Halbleiterbauelementes verbessert werden.
  • Bei dem Halbleiterbauelement nach Anspruch 3 nimmt, da eine FTI (der Isolationsisolierfilm, der den vergrabenen Isolierfilm erreicht) in einem Abschnitt gebildet ist, in dem die Transistoren umgekehrter Leitungstypen benachbart zueinander in der CMOS-Struktur vorgesehen sind, die Durchbruchsspannung zwischen dem benachbarten pMOS-Transistor und nMOS-Transistor zu, und daher kann die Zuverlässigkeit des Halbleiterbauelementes verbessert werden.
  • Da das Halbleiterbauelement nach Anspruch 1, das eine grenzenlose Kontaktstruktur aufweist, bei der der erste und zweite Draht mit den ersten Source/Drainbereiche verbunden ist, über die benachbarten Isolationsisolierfilme gebildet sind, den Siliciumnitridfilm zwischen den Zwischenschichtisolierfilmen aufweist, wird der Isolationsisolierfilm daran gehindert, geätzt zu werden, wenn die Kontaktlöcher, die die ersten Source/Drainbereiche erreichen, gebildet werden, und ausreichende Abstände zwischen den pn-Übergängen zwischen dem ersten Halbleiterbereich unter dem Isolationsisolierfilm und den ersten Source/Drainbereichen zu den Drähten kann sichergestellt werden, wodurch ein Halbleiterbauelement einer höheren Elementdichte und einer höheren Zuverlässigkeit erzielt werden kann.
  • Bei dem Halbleiterbauelement nach Anspruch 4 wird, da der erste Halbleiterbereich unter dem Isolationsisolierfilm den Teildotierungsstoffbereich des zweiten Leitungstyps enthält, der äquivalent zu den ersten Source/Drainbereichen im Leitungstyp ist, benachbart zu den ersten Source/Drainbereichen, der offenliegende Isolationsisolierfilm wahrscheinlich geätzt, wenn die Kontaktlöcher der grenzenlosen Kontaktstruktur gebildet werden. In solch einem Fall kann jedoch ein ausreichender Abstand zwischen dem Draht und dem Bereich des ersten Leitungstyps in dem ersten Halbleiterbereich unter dem Isolationsisolierfilm sichergestellt werden, und es wird möglich, die Möglichkeit des Erzeugens eines Übergangsleckstromes in diesem Abschnitt auszuschließen.
  • Da das Halbleiterbauelement, das durch das Verfahren nach Anspruch 5 hergestellt ist, den Siliciumnitridfilm aufweist, der auf einem Element gebildet ist, wobei der erste Zwischenschichtisolierfilm dazwischen vorgesehen ist, gibt es auch den Vorteil, daß Mikrodefekte, die sich in Lebensdauerkiller entwickeln, in dem ersten Halbleiterbereich erzeugt werden, der die Halbleiterschicht unter dem Isolationsisolierfilm ist, durch Spannung des Siliciumnitridfilms, und dieses verkürzt die Lebensdauer der Träger (positive Löcher in einem nMOS und Elektronen in einem pMOS).
  • Selbst wenn daher die Filmdicke des ersten Halbleiterbereiches unter dem Isolationsisolierfilm dünner wird, kann ein Potential des ersten aktiven Bereiches stabil fixiert werden, und ein Effekt des schwebenden Substrates wie die Frequenzabhängigkeit der Verzögerungszeit eines Elementes, das in dem ersten aktiven Bereich zu bilden ist, z. B. ein Transistor, kann unterdrückt werden, wodurch die Zuverlässigkeit des Halbleiterbauelements verbessert werden kann.
  • Bei dem Verfahren nach Anspruch 5 wird der Siliciumnitridfilm auf einer Oberfläche eines Elements gebildet, wobei der erste Zwischenschichtisolierfilm dazwischen eingefügt wird, bei dem Halbleiterbauelement, bei dem das Element auf der Hauptoberfläche des SOI-Substrates gebildet wird, das aus dem Halbleitersubstrat, dem vergrabenen Isolierfilm, der gesamt über der Oberfläche des Halbleitersubstrates vorgesehen ist, und der Halbleiterschicht, die auf der Oberfläche des vergrabenen Isolierfilmes vorgesehen ist, besteht, gibt es auch den Vorteil, daß Mikrodefekte, die sich in Lebensdauerkiller entwickeln, in dem ersten Halbleiterbereich erzeugt werden, der die Halbleiterschicht unter dem Isolationsisolierfilm ist, durch Spannung des Siliciumnitridfilms, und dieses verkürzt die Lebensdauer von Trägern (positive Löcher in einem nMOS und Elektronen in einem pMOS). Wenn daher die Filmdicke des ersten Halbleiterbereichs unter dem Isolationsisolierfilm dünner wird, kann ein Potential des Kanalbildungsbereiches unter der Gateelektrode stabil fixiert werden, und ein Effekt des schwebenden Substrats wie die Frequenzabhängigkeit der Verzögerungszeit kann unterdrückt werden, wodurch ein Halbleiterbauelement einer höheren Zuverlässigkeit hergestellt werden kann.
  • Bei dem Verfahren nach Anspruch 6 werden, da der Siliciumnitridfilm zwischen dem ersten und dem zweiten Zwischenschichtisolierfilm gebildet wird, wenn das Element eine CMOS-Struktur aufweist, bei der Transistoren von umgekehrtem Leitungstyp benachbart zueinander vorgesehen sind, wobei eine PTI dazwischen eingefügt ist, Mikrodefekte in der Halbleiterschicht unter dem Isolationsisolierfilm erzeugt, und die Durchbruchsspannung nimmt zwischen einem pMOS-Transistor und einem nMOS-Transistor zu, die benachbart zueinander sind, und daher kann die Zuverlässigkeit des Halbleiterbauelementes verbessert werden.
  • Bei dem Verfahren nach Anspruch 5 kann, da der erste und der zweite Zwischenschichtisolierfilm in den Schritten unabhängig voneinander zum Bilden der Kontaktlöcher geätzt werden, das Überätzen der Halbleiterschicht durch Steuern der Ätzbedingung des ersten Zwischenschichtisolierfilms verhindert werden, und daher kann ein Halbleiterbauelement erzielt werden, das keine Möglichkeit des Erzeugens eines Übergangsleckstromes aufweist.
  • Eine Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterbauelement vorzusehen mit einem Isolationsisolierfilm einer PTI-Struktur zum kollektiven Fixieren von Spannungen von Kanalbildungsbereichen in einer Mehrzahl von Transistoren, was den Effekt des schwebenden Substrates unterdrückt, zum Verbessern der Isolationseigenschaften und Durchbruchsspannung in einer grenzenlosen Kontaktstruktur, was den Übergangsleckstrom verringert zum Sicherstellen einer Verkleinerung und niedrige ren Leistungsverbrauches, und ein Verfahren des Herstellens desselben.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden ersichtlicher aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie in Zusammenhang mit den begleitenden Zeichnungen genommen wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Querschnitt, der ein Halbleiterbauelement gemäß einem ersten Beispiel zeigt, das nicht die vorliegende Erfindung darstellt, aber notwendig für ihr Verständnis ist;
  • 2 ist eine Draufsicht, die das Halbleiterbauelement gemäß dem ersten Beispiel zeigt;
  • 3 bis 5 sind Querschnitte, die das Halbleiterbauelement gemäß dem ersten Beispiel zeigen;
  • 6 ist eine Draufsicht, die das Halbleiterbauelement gemäß dem ersten Beispiel zeigt;
  • 7 ist ein Querschnitt, der das Halbleiterbauelement gemäß dem ersten Beispiel zeigt;
  • 8 ist eine Draufsicht, die das Halbleiterbauelement gemäß dem ersten Beispiel zeigt;
  • 9 bis 13 sind Querschnitte, von denen jeder einen Prozeßschritt in einem Verfahren des Herstellens eines Halbleiterbauelementes gemäß dem ersten Beispiel zeigen;
  • 14 und 15 sind Querschnitte, von denen jeder ein Halbleiterbauelement gemäß einem zweiten Beispiel zeigt, das nicht die Erfindung darstellt, aber nützlich für ihr Verständnis ist;
  • 16 ist ein Querschnitt, der einen Prozeßschritt in einem Verfahren des Herstellens eines Halbleiterbauelementes gemäß dem zweiten Beispiel zeigt;
  • 17 ist ein Querschnitt, der ein Halbleiterbauelement gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 18 ist eine Draufsicht, die das Halbleiterbauelement gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 19 ist ein Querschnitt, der das Halbleiterbauelement gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 20 ist eine Draufsicht, die das Halbleiterbauelement gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 21 ist ein Querschnitt, der einen Prozeßschritt in einem Verfahren des Herstellens eines Halbleiterbauelementes gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung zeigt; und
  • 22 bis 24 sind Querschnitte, von denen jeder ein Halbleiterbauelement in der Hintergrundstechnik zeigt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • 1 ist ein Querschnitt, der ein Halbleiterbauelement gemäß einem ersten Beispiel zeigt. Das Halbleiterbauelement von 1 weist ein Halbleitersubstrat 1, einen vergrabenen Oxidfilm 2, eine Halbleiterschicht 3, einen Isolationsisolierfilm 4, einen Gateisolierfilm 5, eine Gateelektrode 6, Source/Drainbereiche 7, 71, 8 und 81, Taschenimplantationsbereiche 72 und 82, einen Seitenwandisolierfilm 9, Drähte 10 und 110, Zwischenschichtisolierfilme 11 und 111, einen p-Dotierungsbereich 12, ein Kontaktloch 13 und ein Siliciumnitridfilm 14 auf. Weiter wird die Halbleiterschicht 3 (der erste Halbleiterbereich) unter dem Isolationsisolierfilm 4 teilweise als 3a dargestellt.
  • 2 ist eine Draufsicht, die das Halbleiterbauelement gemäß dem ersten Beispiel zeigt. 1 ist ein Querschnitt, der entlang des Schnittes A-A von 2 genommen ist. In 2 sind der Siliciumnitridfilm 14, der Draht 10, der Seitenwandisolierfilm 9, die Source/Drainbereiche 71 und 81 und die Taschenimplantationsbereiche 72 und 82 zur Bequemlichkeit der Darstellung weggelassen.
  • Bezug nehmend auf 1, eine Struktur, bei der die Halbleiterschicht 3 insgesamt über dem Halbleitersubstrat 1 gebildet ist, wobei der vergrabene Oxidfilm 2 dazwischen eingefügt ist, wird ein SOI-Substrat genannt, das durch jedes Verfahren eines Bondens-Verfahren, des SIMOX-Verfahrens und ähnliches hergestellt werden kann. Der vergrabene Oxidfilm 2 weist eine Dicke von ungefähr 100 bis 500 nm auf, und die Halbleiterschicht 3 weist eine Dicke von ungefähr 30 bis 400 nm auf, die einen p-Dotierungsstoff wie Bor von ungefähr 1 × 1015 bis 1 × 1018/cm3 enthält.
  • Aktive Bereiche, in denen Transistoren gebildet sind, sind von einem Teilisolationsbereich umgeben, der aus dem p-Dotierungsbereich 12 und dem Isolationsisolierfilm 4 (PTI) besteht, der ein Siliciumoxidfilm oder ähnliches, die voneinander isoliert sind. Eine minimale Isolationsbereite beträgt ungefähr 200 nm. Der Isolationsisolierfilm 4 weist eine Dicke von ungefähr der Hälfte bis zu einem Drittel von der der Halbleiterschicht 3 auf, und sie ist so eingestellt, daß die Dicke der Halbleiterschicht 3a darunter ungefähr 15 bis 200 nm sein sollte.
  • Obwohl es für Mikrofabrikationen wünschenswert ist, daß das Niveau einer oberen Oberfläche des Isolationsisolierfilms 4 gleich zu der einer Oberfläche der Halbleiterschicht 3 sein sollte, wenn die Halbleiterschicht 3 dünn ist, verbessert das Erhöhen des Niveaus der oberen Oberfläche des Isolationsisolierfilms 4 höher als das der Oberfläche der Halbleiterschicht 3 die Isolationsleistung, da es schwierig wird, die Dicke ausreichend zur Isolation sicherzustellen, wenn eine ausreichende Dicke der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 belassen wird. Obwohl ein Siliciumoxidfilm als der Isolationsisolierfilm hierin benutzt wird, können andere Isolierfilme wie ein Siliciumnitridfilm, ein Siliciumoxinitridfilm, ein Siliciumoxidfilm, der Fluor enthält, und ein poröser Siliciumoxidfilm benutzt werden. Weiterhin ist zwischen der Halbleiterschicht 3 und dem Isolationsisolierfilm 4 ein Siliciumoxidfilm mit einer Dicke von ungefähr 5 bis 30 nm, wie notwendig (nicht gezeigt) gebildet.
  • Die Source/Drainbereiche 7, 8, 71 und 81, die Taschenimplantationsbereiche 72 und 82 und der p-Dotierungsbereich 12 werden durch Implantieren eines Dotierungsstoffes in die p-Halbleiterschicht 3 gebildet, und der p-Dotierungsbereich 12 enthält Bor oder ähnliches von ungefähr 1 × 1017 bis 1 × 1018/cm3. Weiter enthält jeder der Taschenimplantationsbereiche 72 und 82 B, BF2 oder In von ungefähr 1 × 1017 bis 1 × 1019/cm3. Die Taschenimplantationsbereiche 72 und 82 dienen zum Unterdrücken eines Kurzkanaleffektes und werden nicht benötigt, wenn die Tiefe des Überganges des Gateisolierfilmes und der Source/Drainbereiche optimiert ist.
  • Weiterhin stellen die Source/Drainbereiche 7 und 8, die jeweils einen n-Dotierungsstoff wie Arsen von ungefähr 1 × 1019 bis 1 × 1021/cm3 enthalten, und die Source/Drainbereiche 71 und 81, die jeweils einen n-Dotierungsstoff wie Phosphor von ungefähr 1 × 1018 bis 1 × 1020/cm3 enthalten, eine LDD-(leicht dotiertes Drain)Struktur dar. Die LDD-Struktur wird gebildet wie notwendig. Weiter, obwohl 1 zeigt, daß die Source/Drainbereiche 7 und 8 den vergrabenen Oxidfilm 2 erreichen, brauchen diese den vergrabenen Oxidfilm 2 nicht zu erreichen.
  • Als der Gateisolierfilm 5 können SiO2, SiOn, ein geschichteter Film, der aus SiO2, Si3N4 und SiO2 (ONO) besteht, Ta2O5, Al2O3, ein BST-Film (BaxSr1–xTiO3: Barium Strontium Titan) oder ähnliches benutzt werden.
  • Obwohl die Gateelektrode 6 einen n-Dotierungsstoff wie Phosphor von ungefähr 2 bis 15 × 1020/cm3 enthält und aus Polysilicium mit einer Dicke von ungefähr 100 bis 400 nm hergestellt ist, kann sie statt dessen aus Polysilicium, einer geschichteten Struktur, die aus einem Polysilicium besteht, das einen Dotierstoff und eine Metallsilicidschicht wie TiSi2, CoSi2, Ni Si2, WSi2, TaSi2, MoSi2, HfSi2, Pd2Si, PtSi2 oder ZrSi2 oder ein Metall wie W, Mo, Cu oder Al enthält, hergestellt sein und kann weiter aus einem Metall wie W, Mo, Cu oder Al hergestellt sein.
  • Der Seitenwandisolierfilm 9 ist aus einem Siliciumoxidfilm, einem TEOS-Film, einem Si3N4-Film oder einem geschichteten Film, der aus Si3N4 und SiO2 besteht, hergestellt, und ein Film, der Stickstoff enthält, wie der Si3N4-Film oder der geschichtete Film, der aus Si3N4 und SiO2 besteht, schließt die Möglichkeit aus, daß er geätzt wird selbst bei einer Maskenversetzung beim Bilden des Kontaktlochs 13. Weiterhin ist es durch den synergistischen Effekt mit dem Siliciumnitridfilm 14 möglich, die Dichte der Mikrodefekte zu verbessern, die durch Spannung in der Halbleiterschicht 3 verursacht werden, die ein Kanalbildungsbereich nahe den Source/Drainbereichen 7 und 71 wird, die als ein Sourcebereich dienen, oder den Source/Drainbereichen 8 und 81, und Träger (positive Löcher in einem nMOS und Elektronen in einem pMOS) werden nicht leicht nahe dem Sourcebereich angesammelt, wodurch weiter der Effekt des schwebenden Substrates unterdrückt wird.
  • Die Zwischenschichtisolierfilme 11 und 111 sind jeweils aus einem Siliciumoxidfilm hergestellt, der durch das Plasma-CVD-Verfahren, das LPCVD-(chemisches Dampfabscheiden niedrigen Druckes)Verfahren, das Atmosphärendruck-CVD-Verfahren oder ähnliches gebildet ist. Der Zwischenschichtisolierfilm 11 weist eine Dicke von ungefähr 10 bis 300 nm auf, und der Zwischenschichtisolierfilm 111 weist eine Dicke von ungefähr 100 bis 2.000 nm auf. Die Zwischenschichtisolierfilme 11 und 111 können aus einem TEOS-Film oder einem SOG-(Aufschleudern auf Glas)Film hergestellt sein, sie können weiter aus einem PSG (Phosphorsilikatglas), einem BSG (Borsilikatglas), einem PPSG (Borphosphorsilikatglas) oder einem BPTEOS (Borphosphor-TEOS) hergestellt sein, die alle einen Dotierungsstoff enthalten, anstelle des Siliciumoxidfilmes.
  • Der Siliciumnitridfilm 14 weist eine Dicke von ungefähr 50 bis 100 nm auf und ist insgesamt mit der Ausnahme eines Abschnittes, an dem die Kontaktlöcher 13 jeweils mit einem Durchmessser von 0,1 bis 0,5 μm gebildet sind, gebildet. Mit dem Vorhandensein des Siliciumnitridfilmes 14 werden Mikrodefekte in der Halbleiterschicht 3 unter dem Isolationsisolierfilm 4 gebildet.
  • 3 ist ein Querschnitt, der das Halbleiterbauelement gemäß dem ersten Beispiel und eine vergrößerte Ansicht eines Abschnittes zeigt, der durch die gestrichelte Linie B in 1 eingeschlossen ist. Wie in 3 gezeigt ist, wird der Mikrodefekt in der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 gebildet.
  • Es ist allgemein bekannt, daß der Siliciumnitridfilm auf Si3N4 mit einer Spannung von ungefähr 1 × 1011 dyn/cm2 hergestellt ist, und die Filmspannung kann in Abhängigkeit des Verhältnisses von N zu Si des SixNy gesteuert werden. Da weiter die Filmspannung gesteuert werden kann durch Hinzufügen von O zum Ändern des Zusammensetzungsverhältnisses von O und N, kann ein Siliciumoxynitridfilm (SiON) anstelle des Siliciumnitridfilmes gebildet werden.
  • Als nächstes wird ein Betrieb erläutert. Es wird Bezug genommen auf 1, in einem Fall eines nMOS-Transistors zum Beispiel sind Spannungen, die an die Elektroden anzulegen sind, wie folgt. Eine Gatespannung VG beträgt ungefähr 1,8 V, eine Drainspannung VD beträgt ungefähr 1,8 V, eine Sourcespannung VS beträgt ungefähr 0 V, und eine Substratspannung (die an den Draht 110 anzulegende Spannung) VB beträgt ungefähr 0 V. Ein Kanal wird in einer Oberfläche der Halbleiterschicht 3 unter der Gateelektrode 6 gebildet, und einer der Source/Drainbereiche 7 oder 71 und des Source/Drainbereiches 8 oder 81 dient als der Sourcebereich, und der andere dient als der Drainbereich, was als eine Schaltung tätig ist. Da die Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 einen p-Dotierungsstoff wie die Halbleiterschicht 3 unter der Gateelektrode 6 und dem Dotierungsbereich 12 enthält, und elektrisch mit der Halbleiterschicht 3 unter der Gateelektrode 6 verbunden ist und benachbart zu diesen zweien vorgesehen ist, wird eine Spannung an die Halbleiterschicht 3 unter der Gateelektrode 6 von dem Draht 110 durch den Dotierungsbereich 12 angelegt.
  • Diese Spannungswerte sind Beispiele und können in Abhängigkeit der Dicke des Gateisolierfilmes und der Gatelänge variiert werden.
  • Der Fall des Bildens eines nMOS-Transistors wird in dem ersten Beispiel erörtert. In dem Fall des Bildens eine pMOS-Transistors enthält die Halbleiterschicht 3 einen n-Dotierungsstoff wie Phosphor oder Arsen, die Source/Drainbereiche 7, 8, 71 und 81 enthalten einen p-Typ wie Bor, die Taschenimplantationsbereiche 72 und 82 enthalten einen n-Dotierungsstoff wie Arsen (As), Phosphor (P) oder Antimon (Sb), und die Gateelektrode 6 enthält einen p-Dotierungsstoff wie Bor. Weiter ist ein n-Dotierungsbereich anstelle des p-Dotierungsbereichs 12 gebildet. In diesem Fall beträgt die Gatespannung VG ungefähr 0 V, die Drainspannung VD beträgt ungefähr 0 V, die Sourcespannung VS beträgt ungefähr 1,8 V, und die Substratspannung VB beträgt ungefähr 1,8 V.
  • Obwohl eine beispielhafte Anordnung der Drähte 10 und 110 in dieser bevorzugten Ausführungsform gezeigt ist, werden die Zahl der Schichten der Zwischenschichtisolierfilme, die zwischen dem Draht und dem Transistor gebildet sind, und die Anordnung in Abhängigkeit der Schaltungskonfiguration geändert. Obwohl weiter die Erörterung als ein Beispiel des Halbleiterbauelementes gemacht worden ist, bei dem ein Transistor in einem aktiven Bereich gebildet ist, ist die Konfiguration nicht darauf begrenzt.
  • Obwohl die Erörterung gegeben wird unter Bezugnahme auf die Figur, in der der Siliciumnitridfilm 14 ingesamt in dem ersten Beispiel gebildet ist, kann die Isolationsleistung verbessert werden, wenn nur der Siliciumnitridfilm 14 in einem Bereich gebildet ist, in dem die PTI als die Elementisolation in einem Halbleiterbauelement benutzt wird, bei dem die PTI und die FTI zusammen benutzt werden (nicht gezeigt).
  • 4 ist ein Querschnitt, der ein anderes Halbleiterbauelement gemäß dem ersten Beispiel zeigt, wobei ein Siliciumnitridfilm 141 gezeigt ist. Wenn der Seitenwandisolierfilm 9 aus einem Film gebildet ist, der Stickstoff enthält, wie der Si3N4-Film oder der geschichtete Film, der aus Si3N4 und SiO2 besteht und wie in 4 gezeigt ist, ist der Siliciumnitridfilm 141 auf einer Oberfläche der Gateelektrode 6 gebildet, es ist möglich, sicherer die Möglichkeit der elektrischen Verbindung zwischen der Gateelektrode 6 und dem Draht 10 zu beseitigen, selbst wenn der Draht 10 nahe der Gateelektrode 6 gebildet ist.
  • 5 ist eine Querschnittsansicht, die ein noch anderes Halbleiterbauelement gemäß dem ersten Beispiel zeigt. 6 ist eine Draufsicht, die dieses Halbleiterbauelement gemäß dem ersten Beispiel zeigt. Der Querschnitt von 5 ist entlang des Schnittes C-C von 6 genommen. Bezug nehmend auf diese Figuren, das Halbleiterbauelement weist den Draht 10 auf, der sowohl mit der Gateelektrode als auch dem Source/Drainbereich 7 verbunden ist, und der Durchmesser des Kontaktloches in diesem Abschnitt ist zweimal so groß wie in anderen Abschnitten. Diese Struktur des Halbleiterbauelementes wird allgemein als eine geteilte Kontaktstruktur bezeichnet und wird für einen SRAM-Speicher benutzt, bei dem die Gatelektrode 6 und der Source/Drainbereich 7 immer auf dem gleichen Potential tätig sind. Das Halbleiterbauelement der 5 und 6 weist die gleiche Struktur wie die von 1 auf mit Ausnahme dieser Verbindungsstruktur.
  • 7 ist ein Querschnitt, der ein noch anderes Halbleiterbauelement gemäß dem ersten Beispiel zeigt, und das Halbleiterbauelement von 7 weist einen Zwischenschichtisolierfilm 113, ein Kontaktloch 131, und einen Draht 210 auf. Bezug nehmend auf diese Figur, der Draht 210 ist mit der Gateelektrode 6 durch das Kontaktloch 131 verbunden, das in dem Zwischenschichtisolierfilm 113 gebildet ist und ein Bereich, an dem das Kontaktloch 131 gebildet ist, weist die gleiche Struktur wie die des Halbleiterbauelementes von 1 und 2 auf mit der Ausnahme, daß der Isolationsisolierfilm 4 die FTI ist, die den vergrabenen Oxidfilm 2 erreicht.
  • 8 ist eine Draufsicht, die das Halbleiterbauelement von 7 zeigt, und 7 ist ein Querschnitt, der entlang des Schnittes D-D von 8 genommen ist. Bezug nehmend auf 8, ein Abschnitt, der durch die gestrichelte Linie E eingeschlossen ist, ist die FTI. In 8 ist der Zwischenschichtisolierfilm zur einfachen Darstellung nicht gezeigt.
  • Somit schließt das Benutzen der FTI und der PTI zusammen die Möglichkeit aus, daß der Isolationsisolierfilm 4 geätzt würde zum Erreichen der Halbleiterschicht 3, selbst wenn es eine Maskenversetzung beim Bilden des Kontaktloches 131 gibt.
  • Da gemäß dem ersten Beispiel das Halbleiterbauelement, bei dem das Element auf der Hauptoberfläche des SOI-Substrates gebildet ist, das aus dem Halbleitersubstrat 1, dem vergrabenen Oxidfilm 2, der insgesamt über der Oberfläche des Halbleitersubstrates 1 vorgesehen ist, und der Halbleiterschicht 3, die auf der Oberfläche des vergrabenen Oxidfilmes 2 vorgesehen ist, besteht, den Siliciumnitridfilm 14 aufweist, der auf einer Oberfläche des Elementes gebildet ist, wobei der Zwischenschichtisolierfilm 11 dazwischen eingefügt ist, werden Mikrodefekte, die sich in Lebensdauerkiller entwickeln, in der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 durch die Spannung des Siliciumnitridfilmes 14 erzeugt, und dieses verkürzt die Lebensdauer der Träger (positive Löcher in einem nMOS und Elektronen in einem pMOS). Daher kann, da dieses den gleichen Effekt erzeugt als auch niedrigen Widerstand der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 sicherstellt, selbst wenn die Dicke der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 dünner wird, ein Potential des Kanalbildungsbereiches unter der Gateelektrode 6 stabil fixiert werden, und ein Effekt des Schwebens des Substrates wie die Frequenzabhängigkeit der Verzögerungszeit kann unterdrückt werden, wodurch die Zuverlässigkeit des Halbleiterbauelementes verbessert werden kann.
  • Obwohl es bekannt ist, daß Heißträgertoleranz verschlechtert wird, wenn Wasserstoff in den Gateisolierfilm 5 eintritt und der Wasserstoffabschluß an der Schnittstelle der Halbleiter schicht 3, des Gateisolierfilmes 5 und des vergrabenen Oxidfilmes 2 auftritt, wenn unter einer Wasserstoffatmosphäre Ausheizen in dem letzten Schritt durchgeführt wird, da der Siliciumnitridfilm 14 in dem Halbleiterbauelement dieses Beispiels gebildet ist, ist es weiter möglich, den Eintritt von Wasserstoff in den Gateisolierfilm 5 und den vergrabenen Oxidfilm 2 zu verhindern, und dieses verbessert den Heißträgerwiderstand.
  • Durch Steuern des Verhältnisses von N zu Si in dem Siliciumnitridfilm 14 oder Steuern des Verhältnisses von O und N in dem Siliciumoxynitridfilm anstelle des Siliciumnitridfilms kann die Filmspannung des Siliciumnitridfilms oder des Siliciumoxynitridfilms vergrößert werden, und die Dichte der Mikrodefekte, die in der Halbleiterschicht unter dem Isolationsisolierfilm der PTI erzeugt werden, kann vergrößert werden, wodurch die Funktion des Lebensdauerkillers verbessert werden kann.
  • Als nächstes wird eine Erörterung eines Verfahrens des Herstellens des Halbleiterbauelementes gemäß dem ersten Beispiel gegeben. 9 bis 13 sind Querschnitte, die jeweils einen Prozeßschritt in dem Verfahren des Herstellens des Halbleiterbauelementes gemäß dem ersten Beispiel zeigen. 9 zeigt einen Siliciumoxidfilm 31, einen Siliciumnitridfilm 32 und einen Graben 41. Bezug nehmend auf 9, der Siliciumoxidfilm 31 mit einer Dicke von ungefähr 5 bis 40 nm wird auf der Oberfläche der Halbleiterschicht 3 in dem SOI-Substrat gebildet, das den vergrabenen Oxidfilm 2 und die Halbleiterschicht 3 auf der Oberfläche des Halbleitersubstrates 1 aufweist. Zum Bilden des Siliciumoxidfilms 31 kann ein thermisches Oxidationsverfahren, ein Verfahren des Bildens des TEOS-Oxidfilms durch CVD und ähnliches benutzt werden.
  • Der Siliciumnitridfilm 32 mit einer Dicke von ungefähr 50 bis 300 nm wird auf dem Siliciumoxidfilm 31 durch das LPCVD-Verfahren oder das Plasmanitridfilm-CVD-Verfahren gebildet, und der Siliciumnitridfilm 32 und der Siliciumoxidfilm 31 auf einem Isolationsbereich werden selektiv entfernt durch anisotropes Ätzen durch eine RIE-(Reaktives Ionenätzen) oder eine ECR-(Elektronenzyklotronresonanz)Vorrichtung mit einer Photoresistmaske (nicht gezeigt). Nach dem Entfernen der Photoresistmaske wird die Halbleiterschicht 3 anisotrop geätzt, wobei der Siliciumnitridfilm 32 als Maske benutzt wird, indem die RIE- oder ECR-Vorrichtung benutzt wird, zum Bilden des Grabens 41 mit einer Tiefe von ungefähr 20 bis 300 nm in der Oberfläche der Halbleiterschicht 3. Der Graben weist eine Breite von ungefähr 100 bis 500 nm auf und ist so gebildet, daß die Halbleiterschicht 3 von ungefähr 10 bis 100 nm darunter belassen wird. 9 ist der Querschnitt, der die Elemente des Halbleiterbauelementes an dem Ende dieses Schrittes zeigt.
  • 10 zeigt einen Graben 42 und eine Photoresistmaske 301. In dem Fall des Benutzens der PTI und der FTI zusammen wird nach dem Schritt von 9 die Photoresistmaske 301 mit einer Öffnung an einem Abschnitt, an dem die FTI zu bilden ist, gebildet, und eine Bodenoberfläche des Grabens 41 wird damit geätzt zum Bilden des Grabens 42, der den vergrabenen Oxidfilm 2 erreicht. Die Photoresistmaske 301 kann innerhalb des Grabens 41 gebildet werden oder kann auf der Oberfläche des Siliciumnitridfilms 32 gebildet werden.
  • Ein Siliciumoxidfilm wird insgesamt mit einer Dicke von ungefähr 100 bis 500 nm (nicht gezeigt) durch ein Plasma-TEOS- oder ein HDP-(Hochdichtes Plasma)Gerät gebildet und thermisch bei ungefähr 1.000° bis 1.100°C zum Erhöhen der Filmqualität behandelt. Dann wird der Siliciumoxidfilm auf der Oberfläche des Siliciumnitridfilms 32 durch das CMP-(Chemischmechanisches Polieren)Verfahren entfernt, wobei der Siliciumnitridfilm 32 als Stopper benutzt wird, so daß der Siliciumoxidfilm nur innerhalb einer Öffnung belassen wird, die durch den Graben 41, den Siliciumoxidfilm 31 und dem Siliciumnitridfilm 32 dargestellt wird. Danach wird der Siliciumoxidfilm geätzt zum Beseitigen der Niveaudifferenz zwischen einer Oberfläche des Siliciumoxidfilms innerhalb der Öffnung und der Oberfläche der Halbleiterschicht 3, und dann wird der Siliciumnitridfilm 32 durch Naßätzen mit einer thermischen Phosphorsäure entfernt, und der Siliciumoxidfilm 31 wird entfernt zum Bilden des Isolationsisolierfilms 4. Die Halbleiterschicht 3 unter dem Isolationsisolierfilm 4 entspricht der Halbleiterschicht 3a. 11 ist ein Querschnitt, der den Zustand an dem Ende dieses Schrittes zeigt. 11 bis 13 zeigen nur die PTI-Struktur.
  • Durch Durchführen einer thermischen Hochtemperaturoxidation bei ungefähr 900° bis 1.000°C innerhalb des Grabens 41, bevor der Siliciumoxidfilm abgeschieden wird, werden eine Ecke an dem Silicium, die durch die Bodenoberfläche und die Seitenoberfläche des Grabens 41 gebildet ist, und eine Ecke an dem Silicium, die durch die Seitenoberfläche des Grabens 41 und die Oberfläche der Halbleiterschicht 3 gebildet ist, abgerundet, und dieses baut die Spannung in diesem Abschnitt ab.
  • Ein Siliciumoxidfilm wird insgesamt durch die thermische Oxidation gebildet (nicht gezeigt), und dann wird eine Photoresistmaske (nicht gezeigt) mit einer Öffnung an einem Abschnitt, an der die Drähte zu bilden sind zum Fixieren des Potentials des Kanalbildungsbereichs zu bilden sind, gebildet. In dem Fall eines nMOS wird ein p-Dotierungsstoff wie B, BF2 oder In ionenimplantiert zum Bilden des p-Dotierungsbereichs 12 mit einer Dotierungskonzentration von ungefähr 1 × 1017 bis 1 × 1018/cm3. In dem Fall des pMOS wird ein n-Dotierungsstoff wie P, As oder Sb ionenimplantiert zum Bilden eines n-Dotierungsbereiches.
  • Weiterhin wird wie notwendig ein Dotierungsstoff wie Bor oder Borfluorid in dem Fall des nMOS oder ein Dotierungsstoff wie Phosphor oder Arsen in dem pMOS vollständig ionenimplantiert bei einer Energie von 10 bis 20 keV mit einer Dosis von ungefähr 1 × 1012 bis 5 × 1012/cm2, so daß der Dotierungsstoff in den Kanalbildungsbereich zum Steuern des Schwellenwertes (nicht gezeigt) eingeführt wird. Der Siliciumoxidfilm wird zum Schützen der Oberfläche des Halbleitersubstrates gegen Beschädigung bei der Ionenimplantation gebildet und nach dieser Ionenimplantation entfernt.
  • Als nächstes wird Bezug nehmend auf 12 ein Siliciumoxidfilm zum Beispiel als der Gateisolierfilm 5 gesamt über der Oberfläche der Halbleiterschicht 3 durch thermische Oxidation so gebildet, daß er eine Dicke von ungefähr 7 bis 10 nm aufweist, und eine Polysiliciumschicht für die Gateelektrode 6 wird insgesamt durch das LPCVD-Verfahren so abgeschieden, daß sie eine Dicke von ungefähr 100 bis 400 nm aufweist, und sie werden mit einer Photoresistmaske (nicht gezeigt) unter Benutzung einer anisotropen Ätzvorrichtung wie RIE oder ECR zum Bilden der Gateelektrode 6 bemustert. Zu dieser Zeit kann es einen Fall geben, in dem ein Siliciumoxidfilm oder ein geschichteter Film, der aus einem Siliciumnitridfilm und einem Siliciumoxidfilm besteht, auf einer Oberfläche der Polysiliciumschicht gebildet ist, dieser Film wird einmal mit der Photoresistmaske bemustert, und dann wird die Polysiliciumschicht mit dem bemusterten Film verarbeitet. Weiterhin kann es einen anderen Fall geben, in dem die Metallsilicidschicht wie WSi auf der Oberfläche der Polysiliciumschicht abgeschieden ist, und dann wird dieser Film bemustert.
  • Danach wird ein Dotierstoff wie Bor oder Borfluorid in dem Fall des nMOS oder ein Dotierstoff wie Phosphor oder Arsen in dem pMOS ionenimplantiert mit einer Dosis von ungefähr 1 × 1012 bis 1 × 1014/cm2 zum Bilden der Taschenimplantationsbereiche 72 und 82.
  • Dann wird ein Dotierstoff wie Phosphor oder Arsen in dem Fall des nMOS oder ein Dotierstoff wie Bor oder Borfluorid in dem pMOS ionenimplantiert bei einer Energie von 20 bis 40 keV mit einer Dosis von ungefähr 1014 bis 1015/cm2 zum Bilden der Source/Drainbereiche 71 und 81.
  • Als nächstes wird ein Siliciumoxidfilm gesamt durch das Plasma-CVD-Verfahren so abgeschieden, daß er eine Dicke von ungefähr 30 bis 100 nm aufweist, und er wird zurückgeätzt zum Bilden des Seitenwandisolierfilms 9 und danach wird ein Dotierungsstoff wie Arsen in dem Fall des nMOS oder ein Dotierungsstoff wie Bor oder Borfluorid in dem pMOS ionenimplantiert bei einer Energie von 10 keV mit einer Dosis von ungefähr 1 × 1014 bis 1 × 1016 cm2 zum Bilden der Source/Drainbereiche 7 und 8. 12 ist der Querschnitt, der das Element des Halbleiterbauelementes an dem Ende dieses Schrittes zeigt.
  • Als der Seitenwandisolierfilm 9 kann der TEOS-Film benutzt werden, oder der Si3N4- oder der geschichtete Film, der aus Si3N4 und SiO2 besteht, kann durch das LPCVD-Verfahren oder das Plasma-CVD-Verfahren gebildet werden. Zum Beispiel in dem Fall des geschichteten Films wird ein Siliciumoxidfilm durch RTO (Rasche Thermische Oxidation) gebildet, und ein Siliciumni tridfilm wird darauf durch das CVD-Verfahren abgeschieden und zurückgeätzt.
  • Da es einen Fall geben kann, bei dem kein Taschenimplantationsbereich 72 oder 82 gebildet wird und die Source/Drainbereiche eine LDD-Struktur aufweisen können, wie notwendig, wird in manchen Fällen kein Source/Drainbereich 7 oder 8 gebildet. Der implantierte Dotierungsstoff wird bei ungefähr 800° bis 1.150°C während ungefähr 10 bis 30 Minuten wärmebehandelt, um aktiviert zu werden.
  • Wenn die Metallsilicidschicht wie CoSi2 auf den Oberflächen der Gateelektrode 6 und der Source/Drainbereiche 7 und 8 gebildet wird, sollte Kobalt insgesamt abgeschieden werden und die RTA (Rasche Thermische Behandlung) in diesem Zustand durchgeführt werden. Dieses bewirkt, daß Silicium auf den offenliegenden Oberflächen der Gateelektrode 6 und der Source/Drainbereiche 7 und 8 reagiert, wodurch die Metallsilizidschicht in diesem Abschnitt gebildet wird. Danach wird das Kobalt, das nicht reagiert hat, entfernt (nicht gezeigt). Andere Metallsilizide als CoSi2 wie TiSi2, NiSi2, WSi2, TaSi2, MoSi2, HfSi2, PdSi, PtSi2 und ZrSi2 können benutzt werden.
  • 13 zeigt eine Photoresistmaske 302.
  • Bezug nehmend auf 13, ein Siliciumoxidfilm für den Zwischenschichtisolierfilm 11 wird durch das Plasma-CVD-Verfahren, das LPCVD-Verfahren, das Atmosphärendruck-CVD-Verfahren oder ähnliches so abgeschieden, daß er eine Dicke von ungefähr 10 bis 300 nm aufweist. Der Zwischenschichtisolierfilm 11 kann aus einem TEOS-Film, einem SOG-Film hergestellt werden, und er kann weiter aus einem PSG, einem BSG, einem BPSG oder einem BPTEOS hergestellt werden, die alle ei nen Dotierstoff enthalten, anstelle des Siliciumoxidfilms. Die obigen Schritte des Abscheidens eines Oxidfilms können weggelassen werden, wenn notwendig.
  • Danach wird der Siliciumnitridfilm 14 durch das LPCVD-Verfahren (bei 600° bis 800°C), das Plasma-CVD-Verfahren (bei 300° bis 500°C), das Atmosphärendruck-CVD-Verfahren (bei 300° bis 500°C) oder ähnliches so gebildet, daß er eine Dicke von ungefähr 50 bis 100 nm aufweist. Anstelle des Siliciumnitridfilms Si3N4 kann SiOxNy benutzt werden, und die Zusammensetzung von Si und N kann sich von der von Si3N4 unterscheiden. Ein durch das LPCVD-Verfahren gebildeter Film weist die Vorteile einer guten Gleichförmigkeit in der Filmdicke und hoher Dichten und chemischer Stabilität auf. Ein durch das Plasma-CVD-Verfahren oder das Atmosphärendruck-CVD-Verfahren, die bei niedriger Temperatur gebildet werden können, können vorteilhafterweise das TED (verstärkte Übergangsdiffusion) des Dotierstoffes unterdrücken und daher die Stromtreiberfähigkeit eines Transistors verbessern. Weiter ist es bei dem Plasma-CVD-Verfahren leicht, das Zusammensetzungsverhältnis von Si und N des Siliciumnitridfilms zu steuern, und daher wird es leicht, die Spannung zu steuern.
  • Der Zwischenschichtisolierfilm 111 ist so gebildet, daß er eine Dicke von ungefähr 100 bis 2.000 nm aufweist auf die gleiche Weise wie der Zwischenschichtisolierfilm 11, und dann wird er durch das CMP-Verfahren eingeebnet. Nach dem Einebnen wird zum Ausschließen der Ungleichmäßigkeiten in der Oberfläche durch das CMP ein Siliciumoxidfilm wieder so abgeschieden, daß er eine Dicke von ungefähr 50 bis 200 nm aufweist, auf die gleiche Weise wie der Zwischenschichtisolierfilm 11 gebildet wird (nicht gezeigt).
  • Nach dem Bilden der Photoresistmaske 302 mit einer Öffnung an einem Bereich, in dem die Kontaktlöcher 13, die mit den Source/Drainbereichen 7 und 8 und dem p-Dotierungsbereich 12 zu verbinden sind, auf der Oberfläche des Zwischenschichtisolierfilms 111 zu bilden sind, wird der Zwischenschichtisolierfilm 111 mit einem Ätzgas wie CxFy (z. B. x = 4, y = 8), das ein großes Selektionsverhältnis zu dem Siliciumnitridfilm 14 aufweist, durch die RIE-, die Magnetron-RIE-, die ECR-Vorrichtung oder ähnliches geätzt zum Bilden des Grabens 13. Zu dieser Zeit kann H2 und CO als ein Additivgas benutzt werden. 13 ist der Querschnitt, der das Element des Halbleiterbauelements am Ende dieses Schrittes zeigt.
  • Als nächstes werden der verbleibende Siliciumnitridfilm 14 und der Zwischenschichtisolierfilm 11 unter der Bedingung eines niedrigeren Selektionsverhältnisses des Siliciumnitridfilms und des Siliciumoxidfilms zum Graben des Grabens 13 tiefer geätzt, wodurch das Kontaktloch 13 gebildet wird.
  • Dann wird Wolfram (W) durch das Deck-CVD-Verfahren abgeschieden zum Auffüllen der Innenseite des Kontaktloches 13 und zur Einebnung zurückgeätzt. Danach wird Aluminium (Al) insgesamt abgeschieden und bemustert zum Bilden der Drähte 10 und 110, die aus W und Al hergestellt sind, wodurch das in 1 gezeigte Halbleiterbauelement erhalten wird.
  • Danach wird ein Zwischenschichtisolierfilm und ein Draht weiter in dem gleichen Prozeß gelegt, wie der Zwischenschichtisolierfilm 111 und die Drähte 10 und 110 gebildet werden (nicht gezeigt).
  • Das Verfahren des Abscheidens von W für die Drähte 10 und 110 kann ein selektives CVD-Verfahren sein, statt dessen können W, Al durch Hochtemperatursputtern oder Rückflußsputtern abgeschieden werden, oder TiN oder dotiertes Silicium können durch das LPCVD-Verfahren abgeschieden werden. Statt Al können AlCu Si, Cu oder dotiertes Polysilicium benutzt werden.
  • Wenn ein Metall als ein Material für den Draht benutzt wird, wird ein Barrierenmetall, das aus TiN oder ähnlichem hergestellt ist auf einer Innenwand eines jeden Kontaktloches gebildet zum Verhindern, daß das Metall auf die Halbleiterschicht 3 diffundiert.
  • Obwohl die Kontaktlöcher und die Drähte, die mit den Source/Drainbereichen und dem p-Dotierungsbereich verbunden sind, in dem gleichen Prozeßschritt bei diesem Beispiel gebildet werden, können die Kontaktlöcher und die Drähte in verschiedenen Schritten gemäß einer Schaltungskonfiguration gebildet werden, und die Reihenfolge der Bildung kann geändert werden, wenn notwendig.
  • Wenn weiter die Metallsilicidschicht auf den Oberflächen der Source/Drainbereiche 7 und 8 durch ein Salicid-Verfahren gebildet wird, dient die Metallsilicidschicht als ein Ätzstopper beim Ätzen des Zwischenschichtisolierfilms 11, und daher nimmt der Ätzspielraum zu.
  • Gemäß dem Verfahren des Herstellens des Halbleiterbauelementes des ersten Beispiels werden, da das Halbleiterbauelement, bei dem das Element auf der Hauptoberfläche des SOI-Substrates gebildet ist, das aus dem Halbleitersubstrat 1, dem vergrabenen Oxidfilm 2, der insgesamt über der Oberfläche des Halbleitersubstrates 1 vorgesehen ist, und der Halbleiterschicht 3, die auf der Oberfläche des vergrabenen Oxidfilms 2 vorgesehen ist, besteht, den Siliciumnitridfilm 13 aufweist, der auf einer Oberfläche des Elements gebildet ist, wobei der Zwischenschichtisolierfilm 11 dazwischen vorgesehen ist, Mikrodefekte, die sich in Lebensdauerkiller entwickeln, in der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 durch eine Spannung des Siliciumnitridfilms 14 erzeugt, und dieses verkürzt die Lebensdauer von Trägern (positives Loch in einem nMOS und Elektronen in einem pMOS). Daher kann, selbst wenn die Dicke der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 dünner wird, ein Potential des Kanalbildungsbereichs unter der Gateelektrode 6 stabil fixiert werden, und ein Effekt des Substratschwebens sowie die Frequenzabhängigkeit der Verzögerungszeit kann unterdrückt werden, wodurch das Halbleiterbauelement mit einer höheren Zuverlässigkeit hergestellt werden kann.
  • Obwohl es bekannt ist, daß der Heißträgerwiderstand verschlechtert wird, wenn Wasserstoff in den Gateisolierfilm 5 eintritt und Wasserstoffabschluß an der Schnittstelle der Halbleiterschicht 3 und des Gateisolierfilms 5 auftritt, da der Siliciumnitridfilm 14 in dem Halbleiterbauelement dieses Beispiels gebildet ist, ist es möglich, den Eintritt von Wasserstoff in den Gateisolierfilm 5 und den vergrabenen Oxidfilm 2 zu verhindern, wodurch das Halbleiterbauelement eines verbesserten Heißträgerwiderstandes hergestellt werden kann. Insbesondere weist das obige Merkmal einen hohen Grad der Wirksamkeit auf einem SOI-Substrat auf, das zwei Oxidfilme (Gateisolierfilm und vergrabener Oxidfilm) aufweist, was eine Wirkung auf die Elementeigenschaften im Vergleich zu einem massiven Substrat aufweist.
  • Da weiterhin der dicke Zwischenschichtisolierfilm 111 auf dem Siliciumnitridfilm 14 und der dünne Zwischenschichtisolierfilm 11 unter dem Siliciumnitridfilm 14 getrennt mit dem Silicium nitridfilm 14 zum Bilden der Kontaktlöcher geätzt werden, ist es möglich, Überätzen der Halbleiterschicht durch Steuern der Ätzbedingung des Zwischenschichtisolierfilms unter dem Siliciumnitridfilm zu verhindern, wodurch das Halbleiterbauelement erhalten werden kann, daß keine Möglichkeit des Erzeugens des Übergangsleckstromes aufweist.
  • 14 und 15 sind Querschnitte, die jeweils ein Halbleiterbauelement gemäß dem zweiten Beispiel zeigen. 14 zeigt eine p-Wanne 33, eine n-Wanne 34, n-Source/Drainbereiche 73, 74, 83, 84, p-Taschenimplantationsbereiche 75 und 85, p-Source/Drainbereiche 76, 77, 86 und 87, n-Taschenimplantationsbereiche 78 und einen p-Dotierungsbereich 121 und einen n-Dotierungsbereich 122. Weiter sind die p-Wanne 33 und die n-Wanne 34 unter dem Isolationsisolierfilm 4 insbesondere als 33a bzw. 34a dargestellt.
  • Bezug nehmend auf 14, bei dem zweiten Beispiel ist ein nMOS-Transistor in der p-Wanne 33 gebildet, die durch Implantieren von Ionen in die Halbleiterschicht gebildet ist, und ein pMOS-Transistor ist in der n-Wanne 34 gebildet, wodurch eine CMOS-Struktur gebildet wird. Der nMOS-Transistor und der pMOS-Transistor sind voneinander durch eine PTI isoliert, und die Kanalbildungsbereiche des nMOS-Transistors und des pMOS-Transistors sind durch den p-Dotierungsbereich 121 bzw. den n-Dotierungsbereich 122 durch die Halbleiterschicht unter der PTI verbunden, und die Potentiale davon sind fixiert. Die p-Wanne 33 enthält einen Dotierungsstoff wie B, BF2 oder In von ungefähr 1 × 1015 bis 1 × 1019/cm3, und die n-Wanne 34 enthält einen Dotierungsstoff wie P, As oder Sb von ungefähr 1 × 1015 bis 1 × 1019/cm3. Wenn die Gateelektrode 6 in dem nMOS-Transistor eine Polysiliciumschicht enthält, enthält die Polysiliciumschicht einen n-Dotierungsstoff wie Phosphor von ungefähr 2 bis 15 × 1020/cm3 wie bei dem ersten Beispiel, während der in dem Polysilicium der Gateelektrode 6 in dem pMOS-Transistor enthaltene Dotierungsstoff ein p-Dotierungsstoff wie Bor in manchen Fällen (duale Gatestruktur) und ein n-Dotierungsstoff in anderen Fällen (einzelne Gatestruktur) sein kann.
  • Die Filmdicken und Dotierungskonzentrationen der darstellenden Elemente, die nicht die obigen sind, sind die gleichen wie jene des Halbleiterbauelementes des ersten Beispiels.
  • Gemäß dem zweiten Beispiel werden, da das Halbleiterbauelement, in dem das Element auf der Hauptoberfläche des SOI-Substrates gebildet ist, das aus dem Halbleitersubstrat 1, dem vergrabenen Oxidfilm 2, der gesamt über der Oberfläche des Halbleitersubstrates 1 vorgesehen ist, und der Halbleiterschicht 3, die auf der Oberfläche des vergrabenen Oxidfilms 2 vorgesehen ist, besteht, den Siliciumnitridfilm 14 aufweist, der auf einer Oberfläche des Elementes gebildet ist, wobei der Zwischenschichtisolierfilm 11 dazwischen vorgesehen ist, Mikrodefekte, die sich in Lebensdauerkiller entwickeln, in der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 durch eine Spannung des Siliciumnitridfilm 14 erzeugt, und dieses verkürzt die Lebensdauer der Träger (positives Loch in einem nMOS und Elektronen in einem pMOS). Selbst wenn daher die Dicke der Halbleiterschicht 3 (p-Wannenbereich 33 (der erste Halbleiterbereich), n-Wannenbereich 34 (der zweite Halbleiterbereich)) unter dem Isolationsisolierfilm 4 dünner wird, kann ein Potential des Kanalbildungsbereichs unter der Gateelektrode 6 stabil fixiert werden, und ein Effekt des schwebenden Substrates wie die Frequenzabhängigkeit der Verzögerungszeit kann unterdrückt werden, wodurch die Zuverlässigkeit des Halbleiterbauelements verbessert werden kann.
  • Weiter nimmt bei der CMOS-Struktur, wenn Transistoren umgekehrter Leitungstypen benachbart zueinander vorgesehen sind, wobei die PTI (Isolationsisolierfilm 4 und (die p-Wanne 33 + die n-Wanne 34) (der dritte Halbleiterbereich)) dazwischen eingefügt ist, die Durchbruchsspannung zwischen der p-Wanne 33 und der n-Wanne 34, die benachbart zueinander sind, zu aufgrund von Mikrodefekten, die in dem dritten Halbleiterbereich unter dem Isolationsisolierfilm 4 erzeugt werden und sich in einen Lebensdauerkiller entwickeln, wodurch die Zuverlässigkeit des Halbleiterbauelements vorteilhafterweise verbessert werden kann.
  • Obwohl es weiter bekannt ist, daß der Heißträgerwiderstand verschlechtert wird, wenn Wasserstoff in den Gateisolierfilm 5 (den vergrabenen Oxidfilm 2) eintritt und der Wasserstoffabschluß auftritt an der Schnittstelle der Halbleiterschicht 3 und des Gateisolierfilms 4, da der Siliciumnitridfilm 14 in dem Halbleiterbauelement dieser bevorzugten Ausführungsform gebildet ist, ist es möglich, den Eintritt von Wasserstoff in den Gateisolierfilm 5 und den vergrabenen Oxidfilm 2 zu verhindern, und dieses verbessert den Heizträgerwiderstand.
  • Wenn weiterhin, wie in 15 gezeigt ist, der nMOS-Bereich und der pMOS-Bereich voneinander durch die FTI isoliert sind, die der Isolationsisolierfilm 4 ist, der den vergrabenen Oxidfilm 2 erreicht, kann der Latch-up-Widerstand verbessert werden, obwohl der Herstellungsprozeß kompliziert wird.
  • Als nächstes wird eine Erörterung eines Verfahrens des Herstellens des Halbleiterbauelementes gemäß dem zweiten Beispiel gegeben.
  • 16 ist ein Querschnitt, der einen Prozeßschritt in einem Verfahren des Herstellens eines Halbleiterbauelementes gemäß dem zweiten Beispiel zeigt. 16 zeigt eine Photoresistmaske 303.
  • Zuerst wird auf die gleiche Weise wie bei dem ersten Beispiel der Isolationsisolierfilm 4 auf der Oberfläche des SOI-Substrates gebildet, in dem die Halbleiterschicht 3 auf der Oberfläche des Halbleitersubstrates 1 vorgesehen ist, wobei der vergrabene Oxidfilm 2 dazwischen eingefügt ist.
  • Dann wird die Photoresistmaske 303 mit einer Öffnung für den nMOS-Bereich gebildet, und ein p-Dotierungsstoff wie B, BF2, In wird ionenimplantiert zum Bilden der p-Wanne 33 mit einer Dotierungskonzentration von ungefähr 1 × 1015 bis 1 × 1019/cm3. 16 ist ein Querschnitt, der das Element des Halbleiterbauelementes an dem Ende dieses Schrittes zeigt. Danach wird die Photoresistmaske 303 entfernt.
  • Auf die gleiche Weise wie die p-Wanne 33 gebildet wird, wird eine Photoresistmaske mit einer Öffnung für den pMOS-Bereich gebildet, und ein n-Dotierungsstoff wie P, As oder Sb wird insgesamt ionenimplantiert zum Bilden der n-Wanne 34 mit einer Dotierungskonzentration von ungefähr 1 × 1015 bis 1 × 1019/cm3 (nicht gezeigt). Danach wird die Photoresistmaske entfernt.
  • Auf die gleiche Weise wie bei dem ersten Beispiel werden der p-Dotierungsbereich 121 und der n-Dotierungsbereich 122 gebildet. Anders als die obige Ionenimplantation werden in Abschnitten, in denen der nMOS-Bereich und der pMOS-Bereich unterschiedliche Leitungstypen aufweisen, getrennte Ionenimplantationen mit einer Photoresistmaske durchgeführt, die Öffnun gen für die entsprechenden Bereiche aufweist, auf die gleiche Weise wie bei dem ersten Beispiel.
  • Gemäß dem Verfahren des Herstellens des Halbleiterbauelementes des zweiten Beispiels werden, da das Halbleiterbauelement, bei dem das Element auf der Hauptoberfläche des SOI-Substrates gebildet ist, das aus dem Halbleitersubstrat 1, dem vergrabenen Oxidfilm 2, der insgesamt über der Oberfläche des Halbleitersubstrates 1 vorgesehen ist, und der Halbleiterschicht 3, die auf der Oberfläche des vergrabenen Oxidfilmes 2 vorgesehen ist, besteht, den Siliciumnitridfilm 14 aufweist, der auf der Oberfläche des Elementes gebildet ist, wobei der Zwischenschichtisolierfilm 11 dazwischen vorgesehen ist, Mikrodefekte, die sich in Lebensdauerkiller entwickeln, in der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 durch eine Spannung des Siliciumnitridfilms 14 erzeugt, und dieses verkürzt die Lebensdauer von Trägern (positives Loch in einem nMOS und Elektronen in einem pMOS). Selbst wenn daher die Dicke der Halbleiterschicht unter dem Isolationsisolierfilm dünner wird, kann ein Potential des Kanalbildungsbereiches unter der Gateelektrode stabil fixiert werden, und ein Effekt des Substratschwebens wie die Frequenzabhängigkeit der Verzögerungszeit kann unterdrückt werden, wodurch das Halbleiterbauelement höherer Zuverlässigkeit hergestellt werden kann.
  • Wenn weiter bei der CMOS-Struktur Transistoren umgekehrter Leitfähigkeitstypen benachbart zueinander vorgesehen werden, wobei die PTI dazwischen eingefügt ist, da der Siliciumnitridfilm 14 in dem Halbleiterbauelement dieses Beispiels gebildet ist, nimmt die Durchbruchsspannung zwischen der p-Wanne 33 und der n-Wanne 34, die benachbart zueinander sind, aufgrund von Mikrodefekten zu, die in der Halbleiterschicht unter dem Isolationsisolierfilm erzeugt werden, zum Vergrößern des Latch- up-Widerstandes, wodurch die Zuverlässigkeit des Halbleiterbauelementes bevorzugt verbessert werden kann.
  • Obwohl es weiter bekannt ist, daß der Heißträgerwiderstand verschlechtert wird, wenn Wasserstoff in den Gateisolierfilm 5 eintritt und der Wasserstoffabschluß an der Schnittstelle der Halbleiterschicht 3 und des Gateisolierfilms 5 auftritt, ist es möglich, da der Siliziumnitridfilm 14 in dem Halbleiterbauelement dieser bevorzugten Ausführungsform gebildet ist, den Eintritt von Wasserstoff in den Gateisolierfilm und den vergrabenen Oxidfilm 2 zu verhindern, wodurch das Verfahren des Herstellens des Halbleiterbauelementes eines vergrößerten Heißträgerwiderstandes erzielt werden kann.
  • Da weiterhin der dicke Zwischenschichtisolierfilm 111 auf dem Siliciumnitridfilm 14 und der dünne Zwischenschichtisolierfilm 11 unter dem Siliciumnitridfilm 14 getrennt mit dem Siliciumnitridfilm 14 geätzt werden zum Bilden der Kontaktlöcher, ist es möglich, über Ätzen der Halbleiterschicht zu verhindern, in dem die Ätzbedingung des Zwischenisolierfilms 11 unter dem Siliciumnitridfilm gesteuert wird, wodurch das Halbleiterbauelement erhalten werden kann, das keine Möglichkeit des Erzeugens eines Übergangsleckstroms aufweist.
  • Die bevorzugte Ausführungsform
  • 17 ist ein Querschnitt, der ein Halbleiterbauelement gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. 17 zeigt Kontaktlöcher 132 und Drähte 310.
  • Bei der bevorzugten Ausführungsform sind die Zwischenschichtisolierfilme 1 und 111 und die in dem Siliciumnitridfilm 14 gebildeten Kontaktlöcher 132 über die Oberflächen der Sour ce/Drainbereiche 7 und 8 und des Isolationsisolierfilms 4 gebildet, und die Drähte 310, die mit den Source/Drainbereichen 7 und 8 durch die Kontaktlöcher 132 verbunden sind, sind ebenfalls auf der Oberfläche des Isolationsisolierfilms 4 gebildet. Anders als dieser Punkt ist die vorliegende Struktur der bevorzugten Ausführungsform die gleiche wie die des ersten Beispiels.
  • 18 ist eine Draufsicht, die das Halbleiterbauelement gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung zeigt, und 17 ist der Querschnitt, der entlang des Schnittes F-F von 18 genommen ist. In 18 sind die Zwischenschichtisolierfilme 11 und 111, der Siliciumnitridfilm 14, die Drähte 110 und 310, der Seitenwandisolierfilm 9, die Source/Drainbereiche 71 und 81 und die Taschenimplantationsbereiche 72 und 82 weggelassen zur Bequemlichkeit der Darstellung.
  • Da das Halbleiterbauelement der bevorzugten Ausführungsform, das eine grenzenlose Kontaktstruktur aufweist, bei der die Drähte 310, die mit den Source/Drainbereichen 7 und 8 verbunden sind, über die benachbarten Isolationsisolierfilme 4 gebildet sind, den Siliciumnitridfilm 14 aufweist, wird der Isolationsisolierfilm 4 daran gehindert, geätzt zu werden, wenn die Kontaktlöcher 132, die die Source/Drainbereiche 7 und 8 erreichen, gebildet werden, und ausreichende Abstände von den pn-Übergängen zwischen der Halbleiterschicht 3a und den Source/Drainbereichen 7 und 8 zu den Drähten 310 können sichergestellt werden, wodurch das Halbleiterbauelement höherer Elementdichte und höherer Zuverlässigkeit erzielt werden kann.
  • Gemäß der bevorzugten Ausführungsform werden, da das Halbleiterbauelement, bei dem das Element auf der Hauptoberfläche des SOI-Substrates gebildet ist, das aus dem Halbleitersubstrat 1, dem vergrabenen Oxidfilm 2, der insgesamt über der Oberfläche des Halbleitersubstrates 1 vorgesehen ist, und der Halbleiterschicht 3, die auf der Oberfläche des vergrabenen Films 2 vorgesehen ist, besteht, den Siliciumfilm 14 aufweist, der auf der Oberfläche des Elementes gebildet ist, wobei der Zwischenschichtisolierfilm 11 dazwischen eingefügt ist, Mikrodefekte, die sich in Lebensdauerkiller entwickeln, in der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 durch eine Spannung des Siliciumnitridfilms 14 erzeugt, und dies verkürzt die Lebensdauer von Trägern (positives Loch in einem nMOS und Elektronen in einem pMOS). Daher kann, selbst wenn die Dicke der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 dünner wird, ein Potential des Kanalbildungsbereiches unter der Gateelektrode 6 stabil fixiert werden, und ein Effekt des Substratschwebens wie die Frequenzabhängigkeit der Verzögerungszeit kann unterdrückt werden, wodurch die Zuverlässigkeit des Halbleiterbauelementes verbessert werden kann.
  • Da es weiter bekannt ist, daß der Heißträgerwiderstand verschlechtert wird, wenn Wasserstoff in den Gateisolierfilm 5 eintritt und Wasserstoffabschluß an der Schnittstelle der Halbleiterschicht 3 und des Gateisolierfilms 5 auftritt, da der Siliciumnitridfilm 14 in dem Halbleiterbauelement dieser bevorzugten Ausführungsform gebildet ist, ist es möglich, den Eintritt von Wasserstoff in den Gateisolierfilm 5 und den vergrabenen Oxidfilm 2 zu verhindern, und dieses verbessert den Heißträgerwiderstand.
  • 19 ist ein Querschnitt, der ein anderes Halbleiterbauelement gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung zeigt, sie zeigt einen n-Teildotierungsbereich 123. Bezug nehmend auf 19, der n-Dotierungsbereich 123 enthält einen Dotierungsstoff wie P, As oder Sb von ungefähr 1 × 1015 bis 1 × 1019/cm3, und er ist mit dem Source/Drainbereich 7 verbunden und erstreckt sich zu dem Zentralabschnitt des Isolationsisolierfilms 4 relativ zu einem Bereich, in dem das Kontaktloch 132 auf dem Isolationsisolierfilm 4 gebildet ist. Der n-Dotierungsbereich 123 kann durch diagonales Implantieren von Ionen nach dem Bilden des Kontaktlochs 132 gebildet werden. Anders als dieser Punkt ist die vorliegende Struktur der bevorzugten Ausführungsform die gleiche wie die des Halbleiterbauelements von 17.
  • Bei dem Halbleiterbauelement der grenzenlosen Kontaktstruktur wird trotz des Vorhandenseins der Siliciumnitridfilm 14 wahrscheinlich der offenliegende Isolationsisolierfilm 4 bei dem Bilden des Kontaktlochs 132 geätzt. Bei dieser bevorzugten Ausführungsform jedoch mit dem Vorhandensein des n-Dotierungsbereichs 123 ist es möglich, einen ausreichenden Abstand zwischen dem Draht 310 und der p-Halbleiterschicht 3 sicherzustellen und die Möglichkeit des Erzeugens eines Leckstroms an einem Übergang zwischen der Halbleiterschicht 3a und den n-Dotierungsbereich 123 auszuschließen.
  • 20 ist eine Draufsicht, die ein noch anderes Halbleiterbauelement gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Die Struktur dieses Halbleiterbauelements ist die gleiche wie die des in 17 gezeigten Halbleiterbauelementes mit der Ausnahme, daß der Isolationsisolierfilm 4 eine FTI ist, die den vergrabenen Oxidfilm 2 in einem Abschnitt erreicht, der durch die gestrichelte Linie G eingeschlossen ist. Gemäß dem in 20 gezeigten Halbleiterbauelement gibt es keine Möglichkeit, obwohl die Funktion des Lebensdauerkillers im Vergleich mit dem in 17 gezeigten Halbleiterbauelement verschlechtert ist, daß der Isolations isolierfilm 4 mit der Halbleiterschicht 3a verbunden werden sollte, selbst wenn er beim Bilden des Kontaktlochs 132 geätzt wird, wodurch die Zuverlässigkeit des Halbleiterbauelementes verbessert wird.
  • Obwohl die Erörterung unter Bezugnahme auf die Figur geführt wird, bei der der Siliciumnitridfilm 14 insgesamt in der bevorzugten Ausführungsform gebildet ist, kann die Isolationsleistung verbessert werden, wenn nur der Siliciumnitridfilm 14 in einem Bereich gebildet wird, in dem die PTI als Elementisolation in einem Halbleiterbauelement benutzt wird, bei dem die PTI und die FTI zusammen benutzt werden.
  • Weiter kann die Form des Isolationsisolierfilms 4 gehalten werden, wenn nur der Siliciumnitridfilm 14 auf einer Oberfläche eines Abschnitts gebildet wird, in dem der Draht 310 über die Oberflächen der Source/Drainbereiche 7 und 8 und des Isolationsisolierfilms 4 gebildet ist.
  • Weiter kann die grenzenlose Kontaktstruktur auf die Halbleiterbauelemente des ersten und zweiten Beispiels angewendet werden und erzeugt den gleichen Effekt.
  • Als nächstes wird eine Erörterung über ein Verfahren des Herstellens des Halbleiterbauelementes gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung gegeben.
  • 21 ist ein Querschnitt, der einen Prozeßschritt in einem Verfahren des Herstellens eines Halbleiterbauelementes gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. 21 zeigt eine Photoresistmaske 304.
  • Zuerst werden auf die gleiche Weise wie bei dem ersten Beispiel der Isolationsisolierfilm 4, der p-Dotierungsbereich (n-Dotierungsbereich in dem Fall des pMOS), der Gateisolierfilm 5, die Gateelektrode 6, die Taschenimplantationsbereiche 72 und 82, die Source/Drainbereiche 71 und 81, der Seitenwandisolierfilm 9 und die Source/Drainbereiche 7 und 8 auf der Oberfläche des SOI-Substrates gebildet, in dem die Halbleiterschicht 3 auf der Oberfläche des Halbleitersubstrates 1 gebildet ist, wobei der vergrabene Oxidfilm 2 dazwischen eingefügt wird.
  • Dann werden der Zwischenschichtisolierfilm 11, der Siliciumnitridfilm 14 und der Zwischenschichtisolierfilm 111 auf die gleiche Weise wie bei dem ersten Beispiel gebildet, und diese werden durch das CMP-Verfahren eingeebnet. Nach der Einebnung wird zum Beseitigen der Unebenheit in der Oberfläche durch das CMP ein Siliciumoxidfilm wieder mit einer Dicke von ungefähr 50 bis 200 nm auf die gleiche Weise abgeschieden, wie der Zwischenschichtisolierfilm 11 gebildet wird (nicht gezeigt).
  • Nach dem Bilden der Photoresistmaske 304 mit einer Öffnung an einem Bereich, in dem die Kontaktlöcher 13 und 132 mit den Source/Drainbereichen 7 und 8 und dem p-Dotierungsbereich 12 zu verbinden sind, auf der Oberfläche des Zwischenschichtisolierfilms 111 zu bilden sind, wird der Zwischenschichtisolierfilm 111 auf die gleiche Weise wie bei dem ersten Beispiel geätzt. Zu dieser Zeit wird die Photoresistmaske 304 so bemustert, daß das Kontaktloch 132 nicht nur auf der Oberfläche der Source/Drainbereiche 7 und 8 sondern auch auf der Oberfläche des Isolationsisolierfilms 4 gebildet werden kann. 21 ist ein Querschnitt, der das Element des Halbleiterbauelementes an dem Ende dieses Schrittes zeigt.
  • Als nächstes werden der verbleibende Siliciumnitridfilm 14 und der Zwischenschichtisolierfilm 11 unter der Bedingung geätzt des niedrigeren Selektionsverhältnisses des Siliciumnitridfilms und des Siliciumoxidfilms, so daß die Kontaktlöcher 132 und 13 gebildet werden.
  • Dann werden die Drähte 110 und 310 auf die gleiche Weise wie bei der ersten bevorzugten Ausführungsform zum Bilden des in 17 gezeigten Halbleiterbauelementes gebildet.
  • Weiterhin werden danach die gleichen Schritte wie bei dem ersten Beispiel durchgeführt zum Bilden einer Mehrschichtverbindungsstruktur (nicht gezeigt).
  • Gemäß dem Verfahren der Herstellung des Halbleiterbauelementes der bevorzugten Ausführungsform kann, da der dicke Zwischenschichtisolierfilm 111 auf dem Siliciumnitridfilm 114 und der dünne Zwischenschichtisolierfilm 11 unter dem Siliciumnitridfilm 14 getrennt mit dem Siliciumnitridfilm 14 geätzt werden zum Bilden der Kontaktlöcher in dem Halbleiterbauelement mit einer grenzenlosen Kontaktstruktur, bei der die Drähte, die mit den Source/Drainbereichen verbunden sind, über die benachbarten Isolationsisolierfilme gebildet werden, das Überätzen der Halbleiterschicht durch Steuern der Ätzbedingung des Zwischenschichtisolierfilms unter dem Siliciumnitridfilm 14 verhindert werden, und daher kann ein Halbleiterbauelement erzielt werden, das keine Möglichkeit des Erzeugens eines Übergangsleckstromes aufweist. Weiter wird der Isolationsisolierfilm 4 daran gehindert, geätzt zu werden, wenn die Kontaktlöcher 132, die die Source/Drainbereiche 7 und 8 erreichen, gebildet werden, und ausreichende Abstände von den pn-Übergängen zwischen der Halbleiterschicht 3a und den Source/Drainbereichen 7 und 8 zu den Drähten können sichergestellt werden, wodurch das Halbleiterbauelement einer höheren Elementdichte und höherer Zuverlässigkeit erzielt werden kann.
  • Gemäß dem Verfahren des Herstellens des Halbleiterbauelementes der bevorzugten Ausführungsform werden, da das Halbleiterbauelement, in dem das Element auf der Hauptoberfläche des SOI-Substrates gebildet ist, das aus dem Halbleitersubstrat 1, dem vergrabenen Oxidfilm 2, der gesamt über der Oberfläche des Halbleitersubstrates 1 vorgesehen ist, und der Halbleiterschicht 3, die auf der Oberfläche des vergrabenen Oxidfilms 2 vorgesehen ist, besteht, den Siliciumnitridfilm 14 aufweist, der auf einer Oberfläche des Elementes gebildet ist, wobei der Zwischenschichtisolierfilm dazwischen eingefügt ist, Mikrodefekte, die sich in Lebensdauerkiller entwickeln, in der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 durch eine Spannung des Siliciumnitridfilms 14 erzeugt, und dies verkürzt die Lebensdauer der Träger (positives Loch in einem nMOS und Elektronen in einem pMOS). Selbst wenn daher die Dicke der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 dünner wird, kann ein Potential des Kanalbildungsbereichs unter der Gateelektrode 6 stabil fixiert werden, und ein Effekt des Substratschwebens wie die Frequenzabhängigkeit der Verzögerungszeit kann unterdrückt werden, wodurch das Halbleiterbauelement höherer Zuverlässigkeit hergestellt werden kann.
  • Obwohl es weiter bekannt ist, daß der Heißträgerwiderstand verschlechtert wird, wenn Wasserstoff in den Gateisolierfilm 5 eintritt und der wasserstoffabschluß an der Schnittstelle zwischen der Halbleiterschicht 3 und dem Gateisolierfilm 5 auftritt, ist es möglich, da der Siliciumnitridfilm 14 in dem Halbleiterbauelement dieser bevorzugten Ausführungsform gebildet ist, den Eintritt von Wasserstoff in den Gateisolierfilm 5 und den vergrabenen Oxidfilm 2 zu verhindern, wodurch das Ver fahren des Herstellens des Halbleiterbauelementes mit dem verbesserten Heißträgerwiderstand erhalten werden kann.

Claims (6)

  1. Halbleiterbauelement mit: einem SOI-Substrat, das aus einem Substrat (1, 2), bei dem mindestens seine Oberfläche isolierend ist, und einer Halbleiterschicht (3), die auf der Oberfläche des Substrates (1, 2) vorgesehen ist, besteht, wobei die Halbleiterschicht (3) einen ersten aktiven Bereich eines ersten Leitungstyps und einen zweiten aktiven Bereich (12) des ersten Leitungstyps aufweist, die beide in einer Hauptoberfläche davon vorgesehen sind; einem Isolationsisolierfilm (4), der zwischen dem ersten und dem zweiten aktiven Bereich in der Hauptoberfläche der Halbleiterschicht (3) gebildet ist, wobei ein erster Halbleiterbereich (3a, 33a) belassen ist, der ein Teil der Halbleiterschicht (3) zwischen dem Isolationsfilm (4) und der Oberfläche des Substrats (1, 2) ist; einem ersten Zwischenschichtisolierfilm (11), der auf dem ersten und dem zweiten aktiven Bereich und einer Oberfläche des Isolationsisolierfilms (4) gebildet ist; einem Siliciumnitridfilm (14), der auf dem ersten Zwischenschichtisolierfilm (11) gebildet ist; und einem zweiten Zwischenschichtisolierfilm (111), der auf der Oberfläche des Siliciumnitridfilms (14) gebildet ist; wobei das Substrat (1, 2) ein Halbleitersubstrat (1) und einen vergrabenen Isolierfilm (2) enthält, der insgesamt auf einer Hauptoberfläche des Halbleitersubstrats (1) vorgesehen ist; einem ersten Sourcebereich und Drainbereich (7, 8, 71, 81; 73, 74, 83, 84) eines zweiten Leitungstyps, die in der Haupt oberfläche der Halbleiterschicht (3) des ersten aktiven Bereiches an einem vorbestimmten Abstand gebildet sind; einer ersten Gateelektrode (6), die auf der Hauptoberfläche der Halbleiterschicht (3) so gebildet ist, wobei ein erster Gateisolierfilm (5) dazwischen eingefügt ist, daß er einem Bereich gegenüber ist, der zwischen dem ersten Sourcebereich und Drainbereich eingeschlossen ist; und wobei der zweite aktive Bereich (12, 121) elektrisch mit dem Bereich, der zwischen dem ersten Sourcebereich (7, 71, 73, 74) und Drainbereich (8, 81, 83, 84) eingeschlossen ist, durch den ersten Halbleiterbereich (3a, 33a) unter dem Isolationsisolierfilm (4) verbunden ist; und einem ersten Draht, einem zweiten Draht und einem dritten Draht (10, 10, 110; 310, 310, 110), die mit dem ersten Sourcebereich und Drainbereich und dem ersten aktiven Bereich (12, 121) durch Kontaktlöcher (13) verbunden sind, die so gebildet sind, daß sie den ersten und zweiten Zwischenschichtisolierfilmen (11, 111) bzw. den Siliciumnitridfilm (14) durchdringen; worin der erste und der zweite Draht (310), die mit dem Sourcebereich (7, 71) und Drainbereich (8, 81) verbunden sind, Drähte enthalten, die sich zu jenen Teilen der Oberfläche der Isolationsisolierfilme (4) erstrecken, die benachbart zu dem ersten Sourcebereich (7, 71) bzw. Drainbereich (8, 81) sind.
  2. Halbleiterbauelement nach Anspruch 1, bei dem die Halbleiterschicht (3) weiter einen dritten aktiven Bereich (122) des zweiten Leitungstyps und einen vierten aktiven Bereich des zweiten Leitungstyps aufweist, die beide in der Hauptoberfläche davon vorgesehen sind, und der Isolationsisolierfilm (4) weiter zwischen dem dritten und dem vierten aktiven Bereich und zwischen dem ersten und dem vierten aktiven Bereich vorgesehen ist, der Isolationsiso lierfilm (4), der zwischen dem dritten und vierten aktiven Bereich vorgesehen ist, in der Hauptoberfläche der Halbleiterschicht (3) gebildet ist, wobei ein zweiter Halbleiterbereich (34a), der ein Teil der Halbleiterschicht (3) zwischen dem Isolationsisolierfilm (4) und dem vergrabenen Isolierfilm (2) ist, belassen ist und der Isolationsisolierfilm (4), der zwischen dem ersten und vierten aktiven Bereich vorgesehen ist, in der Hauptoberfläche der Halbleiterschicht (3) gebildet ist, wobei ein dritter Halbleiterbereich (34a, 33a) belassen ist, der ein Teil der Halbleiterschicht (3) zwischen dem Isolationsisolierfilm (4) und dem vergrabenen Isolierfilm (2) ist; wobei das Halbleiterbauelement weiter aufweist: einen zweiten Sourcebereich und Drainbereich (76, 77, 86, 87) des ersten Leitungstyps, die in der Hauptoberfläche der Halbleiterschicht (3) des vierten aktiven Bereichs an einem vorbestimmten Abstand gebildet sind; eine zweite Gateelektrode (6), die auf der Hauptoberfläche der Halbleiterschicht (3) so gebildet ist, wobei ein zweiter Gateisolierfilm (5) dazwischen eingefügt ist, so daß er einem Bereich gegenüber ist, der zwischen dem zweiten Sourcebereich (76, 77) und Drainbereich (86, 87) eingeschlossen ist; und der dritte aktive Bereich (122) elektrisch mit dem Bereich, der zwischen dem zweiten Sourcebereich (76, 77) und Drainbereich (86, 87) verbunden ist, durch den zweiten Halbleiterbereich (34a) unter dem Isolationsisolierfilm (4) verbunden ist, worin der erste Zwischenschichtisolierfilm (11), der Siliciumnitridfilm (14) und der zweite Zwischenschichtisolierfilm (111) sich auf die Hauptoberfläche der Halbleiterschicht (3) in dem dritten und vierten aktiven Bereich erstrecken, wobei das Halbleiterbauelement weiter aufweist: einen vierten Draht, einen fünften Draht und einen sechsten Draht (10, 10, 110; 310, 310, 110), die mit dem zweiten Sourcebereich (76, 77) und Drainbereich (86, 87) und dem dritten aktiven Bereich (122) durch die Kontaktlöcher (13) verbunden sind, die in dem ersten und zweiten Zwischenschichtisolierfilm (11, 111) bzw. dem Siliciumnitridfilm (14) gebildet sind. (14)
  3. Halbleiterbauelement nach Anspruch 1, bei dem die Halbleiterschicht (3) weiter einen dritten aktiven Bereich (122) des zweiten Leitungstyps und einen vierten aktiven Bereich des zweiten Leitungstyps aufweist, die beide in der Hauptoberfläche davon vorgesehen sind, und der Isolationsisolierfilm (4) zwischen dem dritten und vierten aktiven Bereich und zwischen dem ersten und vierten aktiven Bereich vorgesehen ist, der Isolationsisolierfilm (4), der zwischen dem dritten und vierten aktiven Bereich vorgesehen ist, in der Hauptoberfläche der Halbleiterschicht (3) gebildet ist, wobei ein zweiter Halbleiterbereich (34a) belassen ist, der Teil der Halbleiterschicht (3) zwischen dem Isolationsisolierfilm (4) und dem vergrabenen Isolierfilm (2) ist, und der Isolationsisolierfilm (4), der zwischen dem ersten und vierten aktiven Bereich vorgesehen ist, so gebildet ist, daß er den vergrabenen Isolierfilm (2) erreicht, wobei das Halbleiterbauelement weiter aufweist: einen zweiten Sourcebereich (76, 77) und Drainbereich (86, 87) des ersten Leitungstyps, die in der Hauptoberfläche der Halbleiterschicht (3) des vierten aktiven Bereiches an einem vorbestimmten Abstand gebildet sind; eine zweite Gateelektrode (6), die so auf der Hauptoberfläche der Halbleiterschicht gebildet ist, wobei ein zweiter Gateisolierfilm (5) dazwischen eingefügt ist, daß er einem Bereich gegenüber ist, der zwischen dem zweiten Sourcebereich (76, 77) und Drainbereich (86, 87) eingeschlossen ist; und der dritte aktive Bereich (126), der elektrisch mit dem Bereich, der zwischen dem zweiten Sourcebereich (76, 77) und Drainbereich (86, 87) eingeschlossen ist, durch den zweiten Halbleiterbereich (34a) unter dem Isolationsisolierfilm (4) verbunden ist, worin der erste Zwischenschichtisolierfilm (11), der Siliciumnitridfilm (14) und der zweite Zwischenschichtisolierfilm (111) sich auf die Hauptoberfläche der Halbleiterschicht (3) in dem dritten und vierten aktiven Bereich erstrecken, wobei die Halbleitervorrichtung weiter aufweist: Drähte (10, 10, 110), die mit dem zweiten Sourcebereich (76, 77) und Drainbereich (86, 87) und dem dritten aktiven Bereich (122) durch die Kontaktlöcher (13) verbunden sind, die in dem ersten und zweiten Zwischenschichtisolierfilm (11, 111) bzw. dem Siliciumnitridfilm (14) gebildet sind. (15)
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, bei dem der erste Halbleiterbereich unter dem Isolationsisolierfilm (4) Teildotierbereiche (123) des gleichen Leitungstyps in entsprechenden Bereichen benachbart zu dem ersten Sourcebereich (7, 71) und Drainbereich (8, 81) aufweist. (19)
  5. Verfahren des Herstellens eines Halbleiterbauelementes mit den Schritten: (a) Darstellen eines SOI-Substrats mit einer Halbleiterschicht (3), die auf einem Substrat (1, 2) gebildet ist, bei dem mindestens seine Oberfläche isolierend darunter vorgesehen ist, wobei die Halbleiterschicht (3) einen ersten aktiven Bereich eines ersten Leitungstyps und einen zweiten aktiven Bereich in einer Hauptoberfläche davon aufweist; (b) Bilden eines Isolationsisolierfilms (4) so, daß er den ersten und zweiten aktiven Bereich umgibt und einen ersten Halbleiterbereich (3a) beläßt, der Teil der Halbleiterschicht darunter ist; (f) Bilden eines ersten Zwischenschichtisolierfilms (11) auf der Halbleiterschicht (3) in dem ersten und zweiten aktiven Bereich und einer Oberfläche des Isolationsisolierfilms (4); (g) Bilden eines zweiten Zwischenschichtisolierfilms (111) auf einer Oberfläche des Siliciumnitridfilms (14); wobei das Substrat (1, 2) ein Halbleitersubstrat (1) und einen vergrabenen Oxidfilm (2) enthält; wobei das Verfahren weiter die Schritte aufweist: (c) Bilden eines ersten Dotierbereichs (12; 121) des ersten Leitungstyps auf einer Hauptoberfläche der Halbleiterschicht (2) in dem zweiten aktiven Bereich; (d) Bilden einer ersten Gateelektrode (6) auf der Hauptoberfläche der Halbleiterschicht (3) in dem ersten aktiven Bereich, wobei ein erster Gateisolierfilm (5) dazwischen eingefügt wird; (e) Bilden eines ersten Sourcebereiches und Drainbereiches (7, 8, 71, 81; 73, 74, 83, 84) eines zweiten Leitungstyps in den Hauptoberflächen der Halbleiterschicht (3) des ersten aktiven Bereiches, der zwischen einem Bereich eingeschlossen ist, der der ersten Gateelektrode (6) an einem vorbestimmten Abstand gegenüber ist; (i) Bilden von Kontaktlöchern (13, 132), die den ersten Sourcebereich (7, 71, 73, 74) und Drainbereich (8, 81, 83, 84) und den ersten Dotierbereich (12, 121) in dem ersten und zweiten Zwischenschichtisolierfilm (11, 111) bzw. dem Siliciumnitridfilm (14) erreichen; und (j) Bilden eines ersten Drahtes, eines zweiten Drahtes, eines dritten Drahtes (10, 10, 110), die mit dem ersten Sourcebereich (7, 71, 73, 74) und Drainbereich (8, 81, 83, 84) bzw. dem ersten Dotierbereich (12, 121) durch die Kontaktlöcher (13, 132) verbunden sind; worin der Schritt (i) die Schritte aufweist: (i-1) Ätzen des zweiten Zwischenschichtisolierfilms (111); und (i-2) Ätzen des ersten Zwischenschichtisolierfilms (11) unabhängig von dem Schritt (i-1); und worin die Kontaktlöcher, die in Schritt (i) gebildet werden, Kontaktlöcher (132) enthalten, die sich auf jene Teile der Oberflächen der Isolationsisolierfilme (4) erstrecken, die benachbart zu dem ersten Sourcebereich bzw. Drainbereich sind.
  6. Verfahren des Herstellens eines Halbleiterbauelementes nach Anspruch 5, bei dem die Halbleiterschicht (3) weiter einen dritten aktiven Bereich und einen vierten Bereich des zweiten Leitungstyps in ihrer Hauptoberfläche aufweist und der vierte aktive Bereich benachbart zu dem ersten aktiven Bereich vorgesehen ist und der dritte aktive Bereich benachbart zu dem vierten aktiven Bereich vorgesehen ist, worin der Schritt (a) die Schritte aufweist: (a-1) selektives Einführen eines Dotierstoffes des ersten Leitungstyps in die Hauptoberfläche der Halbleiterschicht (3) zum Erzielen des ersten aktiven Bereichs; und (a-2) selektives Einführen eines Dotierstoffes des zweiten Leitungstyps in die Hauptoberfläche der Halbleiterschicht (3) zum Erzielen der vierten aktiven Bereiche, worin der Schritt (b) den Schritt aufweist: Bilden des Isolationsisolierfilms (4) so, daß er den dritten und vierten aktiven Bereich umgibt und einen zweiten Halb leiterbereich (34a) beläßt, der Teil der Halbleiterschicht (3) darunter ist; worin der Schritt (c) den Schritt aufweist: Bilden eines zweiten Dotierbereiches (122) des zweiten Leitungstyps in dem dritten aktiven Bereich, worin der Schritt (d) den Schritt aufweist: Bilden einer zweiten Gateelektrode (6) auf einer Hauptoberfläche des vierten aktiven Bereiches, wobei ein zweiter Gateisolierfilm (5) dazwischen eingefügt wird, worin der Schritt (e) den Schritt aufweist: Bilden eines zweiten Sourcebereiches und Drainbereiches (76, 77, 86, 87) des ersten Leitungstyps in den Hauptoberflächen der Halbleiterschicht (3) des vierten aktiven Bereiches, der an einem Bereich eingeschlossen ist, der der zweiten Gateelektrode (6) an einem vorbestimmten Abstand gegenüber ist, wobei der erste Zwischenschichtisolierfilm (11), der Siliciumnitridfilm (14) und der zweite Zwischenschichtisolierfilm (111), die in den Schritten (f) bis (h) gebildet werden, sich auf Oberflächen der Halbleiterschicht (3) in dem dritten und vierten aktiven Bereich erstrecken, worin der Schritt (i) den Schritt aufweist: Bilden von Kontaktlöchern (13, 132), die den zweiten Sourcebereich (76, 77) und Drainbereich (86, 87) und den zweiten Dotierbereich (122) in dem ersten und zweiten Zwischenschichtisolierfilm (11, 111) bzw. Siliciumnitridfilm (14) erreichen, und worin der Schritt (j) den Schritt aufweist: Bilden eines vierten Drahtes, eines fünften Drahtes, eines sechsten Drahtes (10, 10, 110), die mit dem zweiten Sourcebereich (76, 77) und Drainbereich (86, 87) bzw. dem zweiten Dotierbereich (122) durch die Kontaktlöcher (13, 132) verbunden sind.
DE60019913T 2000-06-08 2000-12-22 Halbleiterbauelement und Herstellungsverfahren Expired - Lifetime DE60019913T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000171818 2000-06-08
JP2000171818A JP4776755B2 (ja) 2000-06-08 2000-06-08 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
DE60019913D1 DE60019913D1 (de) 2005-06-09
DE60019913T2 true DE60019913T2 (de) 2005-09-29

Family

ID=18674322

Family Applications (1)

Application Number Title Priority Date Filing Date
DE60019913T Expired - Lifetime DE60019913T2 (de) 2000-06-08 2000-12-22 Halbleiterbauelement und Herstellungsverfahren

Country Status (7)

Country Link
US (3) US6933565B2 (de)
EP (1) EP1168430B1 (de)
JP (1) JP4776755B2 (de)
KR (1) KR100385666B1 (de)
CN (2) CN1832178A (de)
DE (1) DE60019913T2 (de)
TW (1) TW510055B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007063781B3 (de) * 2006-08-30 2017-11-02 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterwafers

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3575408B2 (ja) 2000-08-15 2004-10-13 セイコーエプソン株式会社 トレンチ素子分離領域を有する半導体装置の製造方法
US6787422B2 (en) * 2001-01-08 2004-09-07 Chartered Semiconductor Manufacturing Ltd. Method of body contact for SOI mosfet
JP2003045874A (ja) 2001-07-27 2003-02-14 Semiconductor Energy Lab Co Ltd 金属配線およびその作製方法、並びに金属配線基板およびその作製方法
US7022561B2 (en) * 2002-12-02 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device
JP2004260073A (ja) * 2003-02-27 2004-09-16 Seiko Epson Corp 半導体装置およびその製造方法
JP2004281631A (ja) * 2003-03-14 2004-10-07 Renesas Technology Corp 半導体装置の設計方法
JP2004348044A (ja) * 2003-05-26 2004-12-09 Seiko Epson Corp 表示装置、表示方法及び表示装置の製造方法
US6905941B2 (en) * 2003-06-02 2005-06-14 International Business Machines Corporation Structure and method to fabricate ultra-thin Si channel devices
TWI244729B (en) * 2003-08-28 2005-12-01 Renesas Tech Corp Semiconductor memory device and method of manufacturing the same
US7135373B2 (en) * 2003-09-23 2006-11-14 Texas Instruments Incorporated Reduction of channel hot carrier effects in transistor devices
JP4610982B2 (ja) * 2003-11-11 2011-01-12 シャープ株式会社 半導体装置の製造方法
JP2005183686A (ja) * 2003-12-19 2005-07-07 Renesas Technology Corp 半導体装置およびその製造方法
JP4065855B2 (ja) * 2004-01-21 2008-03-26 株式会社日立製作所 生体および化学試料検査装置
US7442598B2 (en) * 2005-06-09 2008-10-28 Freescale Semiconductor, Inc. Method of forming an interlayer dielectric
US7651935B2 (en) * 2005-09-27 2010-01-26 Freescale Semiconductor, Inc. Process of forming an electronic device including active regions and gate electrodes of different compositions overlying the active regions
US7504289B2 (en) * 2005-10-26 2009-03-17 Freescale Semiconductor, Inc. Process for forming an electronic device including transistor structures with sidewall spacers
US7420202B2 (en) * 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
US7884030B1 (en) 2006-04-21 2011-02-08 Advanced Micro Devices, Inc. and Spansion LLC Gap-filling with uniform properties
DE102006040762B4 (de) * 2006-08-31 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale N-Kanalfeldeffekttransistor mit einer Kontaktätzstoppschicht in Verbindung mit einer Zwischenschichtdielektrikumsteilschicht mit der gleichen Art an innerer Verspannung
US8569858B2 (en) * 2006-12-20 2013-10-29 Freescale Semiconductor, Inc. Semiconductor device including an active region and two layers having different stress characteristics
US7843011B2 (en) * 2007-01-31 2010-11-30 Freescale Semiconductor, Inc. Electronic device including insulating layers having different strains
JP5117740B2 (ja) * 2007-03-01 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102007057682A1 (de) * 2007-11-30 2009-06-04 Advanced Micro Devices, Inc., Sunnyvale Hybridkontaktstruktur mit Kontakt mit kleinem Aspektverhältnis in einem Halbleiterbauelement
US7932152B2 (en) * 2008-02-05 2011-04-26 Chartered Semiconductor Manufacturing, Ltd. Method of forming a gate stack structure
US7668010B2 (en) * 2008-02-27 2010-02-23 Macronix International Co., Ltd. Flash memory having insulating liners between source/drain lines and channels
JP5465907B2 (ja) * 2009-03-27 2014-04-09 ラピスセミコンダクタ株式会社 半導体装置
US8680617B2 (en) * 2009-10-06 2014-03-25 International Business Machines Corporation Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS
CN102110644A (zh) * 2009-12-23 2011-06-29 中芯国际集成电路制造(上海)有限公司 Pmos器件自对准硅化物阻挡膜制程方法
KR101734936B1 (ko) * 2010-08-27 2017-05-15 삼성전자주식회사 소자분리 막 아래에 저 저항 영역을 갖는 반도체 소자
US8652929B2 (en) * 2011-12-23 2014-02-18 Peking University CMOS device for reducing charge sharing effect and fabrication method thereof
JP6144674B2 (ja) 2012-05-15 2017-06-07 三菱電機株式会社 半導体装置及びその製造方法
EP2743965B1 (de) * 2012-12-13 2015-07-08 Imec Herstellungsverfahren für Halbleitervorrichtungen
US9472507B2 (en) 2013-06-17 2016-10-18 Samsung Display Co., Ltd. Array substrate and organic light-emitting display including the same
KR20160034492A (ko) * 2014-09-19 2016-03-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법 및 이를 이용하여 형성된 반도체 소자
FR3048126B1 (fr) * 2016-02-18 2018-03-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Structure du type photodiode, composant et procede de fabrication d'une structure
US10707330B2 (en) * 2018-02-15 2020-07-07 Globalfoundries Inc. Semiconductor device with interconnect to source/drain
CN109545802B (zh) * 2018-12-14 2021-01-12 上海微阱电子科技有限公司 一种绝缘体上半导体器件结构和形成方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56150853A (en) 1980-04-25 1981-11-21 Hitachi Ltd Manufacture of semiconductor device
JPS5856450A (ja) 1981-09-30 1983-04-04 Nec Corp 相補型ｍｏｓ半導体装置
JPS58124243A (ja) 1982-01-21 1983-07-23 Toshiba Corp 半導体装置の製造方法
JP3061907B2 (ja) 1991-10-01 2000-07-10 日本電気株式会社 半導体装置及びその製造方法
JPH0621373A (ja) 1992-07-03 1994-01-28 Nec Corp 半導体装置の製造方法
JPH06347830A (ja) * 1993-06-07 1994-12-22 Canon Inc 光透過型半導体装置及びその製造方法
JPH06244180A (ja) 1993-02-19 1994-09-02 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0997833A (ja) * 1995-07-22 1997-04-08 Ricoh Co Ltd 半導体装置とその製造方法
US5899712A (en) 1995-08-21 1999-05-04 Hyundai Electronics Industries Co., Ltd. Method for fabricating silicon-on-insulator device
JPH0969610A (ja) 1995-08-31 1997-03-11 Hitachi Ltd 集積半導体装置およびその製造方法
US6127261A (en) 1995-11-16 2000-10-03 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit including a tri-layer pre-metal interlayer dielectric compatible with advanced CMOS technologies
JPH09172072A (ja) * 1995-12-18 1997-06-30 Nec Corp 半導体装置及びその製造方法
US5767549A (en) 1996-07-03 1998-06-16 International Business Machines Corporation SOI CMOS structure
JPH1032266A (ja) 1996-07-17 1998-02-03 Sony Corp 半導体装置の製造方法
JP3445495B2 (ja) * 1997-07-23 2003-09-08 株式会社東芝 半導体装置
JPH1154758A (ja) * 1997-08-01 1999-02-26 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6080655A (en) * 1997-08-21 2000-06-27 Micron Technology, Inc. Method for fabricating conductive components in microelectronic devices and substrate structures thereof
JPH1187723A (ja) 1997-09-10 1999-03-30 Hitachi Ltd 半導体集積回路装置の製造方法
JPH11109406A (ja) * 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 表示装置とその製造方法
JP4810712B2 (ja) * 1997-11-05 2011-11-09 ソニー株式会社 不揮発性半導体記憶装置及びその読み出し方法
KR100562539B1 (ko) * 1997-12-19 2006-03-22 어드밴스드 마이크로 디바이시즈, 인코포레이티드 벌크 씨모스 구조와 양립 가능한 에스오아이 구조
US6153043A (en) * 1998-02-06 2000-11-28 International Business Machines Corporation Elimination of photo-induced electrochemical dissolution in chemical mechanical polishing
JP3382844B2 (ja) * 1998-04-07 2003-03-04 日本電気株式会社 半導体装置の製造方法
US6025259A (en) * 1998-07-02 2000-02-15 Advanced Micro Devices, Inc. Dual damascene process using high selectivity boundary layers
JP2000133811A (ja) * 1998-10-28 2000-05-12 Sony Corp 薄膜トランジスタの製造方法
JP3506025B2 (ja) * 1998-11-30 2004-03-15 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
TW424314B (en) * 1999-07-09 2001-03-01 Taiwan Semiconductor Mfg Interconnection lines for improving thermal conductivity in integrated circuits and method for fabricating the same
US6083822A (en) * 1999-08-12 2000-07-04 Industrial Technology Research Institute Fabrication process for copper structures
US6127228A (en) * 1999-11-06 2000-10-03 United Silicon Incorporated Method of forming buried bit line
US6372569B1 (en) * 2000-01-18 2002-04-16 Chartered Semiconductor Manufacturing Ltd. Selective formation of hydrogen rich PECVD silicon nitride for improved NMOS transistor performance
US6362508B1 (en) * 2000-04-03 2002-03-26 Tower Semiconductor Ltd. Triple layer pre-metal dielectric structure for CMOS memory devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007063781B3 (de) * 2006-08-30 2017-11-02 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterwafers

Also Published As

Publication number Publication date
US20080274596A1 (en) 2008-11-06
US20010050397A1 (en) 2001-12-13
US7393731B2 (en) 2008-07-01
EP1168430B1 (de) 2005-05-04
KR20010111449A (ko) 2001-12-19
TW510055B (en) 2002-11-11
JP4776755B2 (ja) 2011-09-21
KR100385666B1 (ko) 2003-05-27
EP1168430A1 (de) 2002-01-02
US7838349B2 (en) 2010-11-23
CN1252830C (zh) 2006-04-19
DE60019913D1 (de) 2005-06-09
CN1832178A (zh) 2006-09-13
JP2001352042A (ja) 2001-12-21
CN1329367A (zh) 2002-01-02
US6933565B2 (en) 2005-08-23
US20050253219A1 (en) 2005-11-17

Similar Documents

Publication Publication Date Title
DE60019913T2 (de) Halbleiterbauelement und Herstellungsverfahren
DE112005003123B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements mit mehreren gestapelten Schichten mit Hybridorientierung
DE112007001725B4 (de) SOI-Bauelement und Verfahren zu dessen Herstellung
DE102011056157B4 (de) Verfahren zur Herstellung eines Halbleiterbauteils und Halbleiterbauteile mit isolierten Halbleitermesas
DE102006029281B4 (de) Halbleiterbauelement mit einer vergrabenen Gateelektrode und Verfahren zu seiner Herstellung
DE10219107B4 (de) SOI-Transistorelement mit einem verbesserten Rückseitenkontakt und ein Verfahren zur Herstellung desselben und Verfahren zur Herstellung eines Ohmschen Kontaktes auf einem Substrat
DE102012101875B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit hoher Gatedichte
US6773994B2 (en) CMOS vertical replacement gate (VRG) transistors
DE69532907T2 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE19912220B4 (de) Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung
DE60132748T2 (de) Herstellungsverfahren für ein Halbleiterbauelement unter Benutzung eines Dummy-Gates
US5414291A (en) Semiconductor device and process for fabricating the same
DE102013108147B4 (de) Verfahren und Struktur für vertikalen Tunnel-Feldeffekttransistor und planare Vorrichtungen
EP1770784A1 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
US6492220B2 (en) Method for manufacturing semiconductor device capable of suppressing narrow channel width effect
DE69930894T2 (de) Elektrisch isolierte Halbleiter-Anordnungen
DE19900992A1 (de) Halbleitereinrichtung und Verfahren zu ihrer Herstellung
DE102015206391B4 (de) Thyristor-Direktzugriffsspeicher und Verfahren zu dessen Herstellung
DE102005022306A1 (de) Feldeffekttransistoren (FET) und Verfahren zum Herstellen von Feldeffekttransistoren
DE4300986C2 (de) Halbleitervorrichtung zur Elementisolierung und Herstellungsverfahren derselben
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102008010110A1 (de) Feldeffekttransistor-Anordnung und Verfahren zum Herstellen einer Feldeffekttransistor-Anordnung
DE10330070A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102018118635A1 (de) Verfahren zur Herstellung von Halbleitervorrichtungen und eine Halbleitervorrichtung
DE10120053A1 (de) Stressreduziertes Schichtsystem

Legal Events

Date Code Title Description
8364 No opposition during term of opposition