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HINTERGRUND
DER ERFINDUNG
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Gebiet der Erfindung
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Die
vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement
mit einer SOI-(Silicium auf Isolator)Struktur und ein Verfahren
des Herstellens desselben, und genauer auf ein Halbleiterbauelement
mit einem Isolationsisolierfilm (hier im folgenden als PTI (Teilgrabenisolation)
bezeichnet), der nicht einen vergrabenen Oxidfilm erreicht, und
ein Verfahren des Herstellens desselben.
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Beschreibung
der Hintergrundstechnik
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Ein
Halbleiterbauelement mit einer SOI-(Silicium auf Isolator)Struktur,
das aus einem Halbleitersubstrat, einem vergrabenen Oxidfilm und
einer Halbleiterschicht besteht, weist keine Möglichkeit des Verursachens
eines Latch-Up auf, selbst wenn ein CMOS-Transistor gebildet ist,
da ein aktiver Bereich durch den vergrabenen Oxidfilm und eine Elementisolation
umgeben ist (hier im folgenden als FTI (volle Grabenisolation) bezeichnet,
die den vergrabenen Oxidfilm erreicht). Weiter weist das Halbleiterbauelement
der SOI-Struktur, bei dem ein Transistor auf der dünnen Halbleiterschicht
gebildet ist, eine kleinere Übergangskapazität auf und
ermöglicht
einen schnelleren Betrieb mit niedrigerem Leistungsverbrauch im
Vergleich mit einem Halbleiterbauelement, bei dem ein Transistor
direkt auf einer Oberfläche
des Halbleitersubstrates gebildet ist. Daher ist es kürzlich erwartet
worden, daß das
Halbleiterbauelement der SOI-Struktur auf einen LSI für eine tragbare
Vorrichtung angewendet wird.
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Ungleich
einem Transistor, der direkt auf dem Halbleitersubstrat gebildet
ist, weist jedoch das Halbleiterbauelement der SOI-Struktur in der
Hintergrundstechnik verschiedene Probleme auf, die durch den Effekt
des schwebenden Substrats verursacht werden, da die Halbleiterschicht
elektrisch von dem Halbleitersubstrat durch den vergrabenen Oxidfilm isoliert
ist. Zum Beispiel wird ein Haken bei den Betriebseigenschaften verursacht,
und die Draindurchbruchsspannung wird durch Träger (positive Löcher in
einem nMOS und Elektronen in einem pMOS) verschlechtert, die durch
ein Aufprallionisationsphänomen
in dem aktiven Bereich erzeugt werden und sich innerhalb der Halbleiterschicht
in einem niedrigeren Abschnitt eines Kanalbildungsbereiches ansammeln, und
eine Frequenzabhängigkeit
der Verzögerungszeit
wird durch Instabilität
eines Potentials in einem Kanalbereich verursacht. Zum Lösen dieser
Probleme ist es wirksam, das Potential in dem Kanalbildungsbereich
zu fixieren. Die japanische Patentanmeldungsoffenlegungsschrift
58-124243 offenbart ein
Halbleiterbauelement, bei dem das Potential in dem Kanalbildungsbereich
fixiert ist.
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Kürzlich ist
zum kollektiven Fixieren der Potentiale in den Kanalbildungsbereichen
einer Mehrzahl von Transistoren des gleichen Leitungstyps anstelle
des Fixierens des Potentials in dem Kanalbildungsbereich eines jeden
Transistors eine Isolation durchgeführt durch Benutzen der PTI
zum Verkleinern, und solch eine Struktur ist in der IEEE International
SOI Conference, Oktober 1999, Seiten 131 bis 132 und ähnlichen
offenbart.
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22 ist
ein Querschnitt, der ein Halbleiterbauelement der Hintergrundstechnik
zeigt. Das Halbleiterbauelement von 22 weist
ein Halbleitersubstrat 101, einen vergrabenen Oxidfilm 102,
eine p-Halbleiterschicht 103, einen Isolationsoxidfilm 104, einen
Gateisolierfilm 105, eine Gateelektrode 106, n-Source/Drainbereiche 107 und 108,
einen Seitenwandisolierfilm 109, einen Draht 1010,
einen Zwischenschichtisolierfilm 1011, einen p-Dotierungsbereich 1012 und
ein Kontaktloch 1013 auf. Weiter ist die p-Halbleiterschicht 103 unter
dem Isolationsoxidfilm 104 teilweise als 103a dargestellt.
Wie in 22 gezeigt ist, erreichen in
dem Fall einer PTI die Isolationsisolierfilme 104 zwischen
benachbarten zwei Transistoren und zwischen dem p-Dotierungsbereich 112 und
dem Transistor nicht den vergrabenen Oxidfilm 102, und
die Kanalbildungsbereiche der zwei Transistoren sind mit dem p-Dotierungsbereich 1012 durch
die p-Halbleiterschicht 103a verbunden, und der Draht 1010 zum
Fixieren der Potentiale der Kanalbildungsbereiche in einer Mehrzahl
von Transistoren des gleichen Leitungstyps ist mit dem p-Dotierungsbereich 1012 verbunden.
Der p-Dotierungsbereich 1012 weist einen niedrigen Widerstand
auf, wobei er einen Dotierstoff enthält, der eine Konzentration
höher als
die der p-Halbleiterschicht 101 aufweist.
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Weiter
ist zum Verkleinern der Draht 1010 so gebildet, daß er sich
auf über
eine Oberfläche
des Isolationsoxidfilms 104 erstreckt (hier im folgenden wird
solch eine Struktur als "grenzenlose
Kontaktstruktur" bezeichnet),
zum Verbessern der Elementdichte.
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23 ist
ein Querschnitt, der ein anderes Halbleiterbauelement in der Hintergrundstechnik zeigt.
Bezug nehmend auf 23 sind die Drähte 1010,
die mit den Source/Drainbereichen 107 und 108 verbunden
sind, so gebildet, daß sie
sich auch über
der Oberfläche
des Isolationsoxidfilms 104 erstrecken.
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Selbst
ein Halbleiterbauelement mit dem Isolationsisolierfilm einer PTI-Struktur
zum Fixieren des Potentials des Kanalbildungsbereichs weist jedoch ein
Problem des Verursachens des Effektes des schwebenden Substrats
auf, da die Halbleiterschicht unter der PTI dünn ist (bis zu 50 nm). Wenn
die Halbleiterschicht unter der PTI dünn ist, wird der Widerstand
zwischen dem Draht und dem Transistor höher, wenn man weiter weg von
dem Draht geht, der das Potential des Kanalbildungsbereichs fixiert,
wodurch die Eigenschaften des Transistors schlecht beeinflußt werden.
Daher tritt eine Variation im Widerstand der Kanalbildungsbereiche
in den Transistoren in Abhängigkeit
des Abstandes von dem Draht auf, der das Potential des Kanalbildungsbereiches
fixiert, was nachteilig eine Variation in den Elementeigenschaften
verursacht.
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Wenn
es beabsichtigt ist, daß die
Elementdichte verbessert wird, indem die grenzenlose Kontaktstruktur
benutzt wird, gibt es weiterhin die Möglichkeit, daß der Isolationsoxidfilm 104 ebenfalls
geätzt
werden sollte, wenn das Kontaktloch 1013 in dem Zwischenschichtisolierfilm 1011 gebildet
wird, da der Isolationsoxidfilm 104 und der Zwischenschichtisolierfilm 1011,
die aus einem TEOS-(Tetraethylorthosilicat)Oxidfilm und ähnlichem
bestehen, von der gleichen Qualität sind.
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24 ist
ein Querschnitt, der ein Halbleiterbauelement der Hintergrundstechnik
zeigt. Wie in 24 gezeigt ist, wenn der Isolationsoxidfilm 104 geätzt wird,
wird der Abstand von einem pn-Übergang
zwischen der p-Halbleiterschicht 103a unter dem Isolationsoxidfilm 104 und
dem Sourcebereich oder dem Drainbereich 107 oder 108 zu
dem Draht 1010 kürzer,
wodurch eine Erhöhung
in dem Übergangsleckstrom
verursacht wird.
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Aus
der
US 5 767 549 kann
ein Halbleiterbauelement mit einem SOI-Substrat mit einem Isolationsisolierfilm
zwischen aktiven Bereichen entnommen werden.
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Aus
Patent Abstracts of JP 06-244180 A kann ein Halbleiterherstellungsverfahren
entnommen werden, das einen Schritt des Abscheidens eines BPSG-Films
auf einem massiven Halbleitersubstrat, einen Schritt des Abflachen
des Films, einen Schritt des Abscheidens eines Siliciumnitridfilms
und eines BPSG-Films auf dem abgeflachten Film und einen Schritt
des Bildens von Kontaktlöchern
durch den Siliciumnitridfilm und den BPSG-Film enthält.
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Aus
der WO 97/18585 A1 kann ein Verfahren des Abscheidens einer dielektrischen
Prämetallschicht
auf einem Halbleitersubstrat entnommen werden, wobei eine dielektrische
Schicht die Prämetallschicht
von dem unterliegenden Polysilicium isoliert, so daß alle Elemente,
die der Metallverbindungsschicht unterliegen, elektrisch isoliert
sind.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Gemäß der vorliegenden
Erfindung ist ein Halbleiterbauelement vorgesehen, wie es in dem
unabhängigen
Anspruch 1 angegeben ist.
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Weiterhin
ist gemäß der vorliegenden
Erfindung ein Verfahren des Herstellens eines Halbleiterbauelementes
vorgesehen, wie es in dem unabhängigen
Anspruch 5 angegeben ist.
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Bevorzugte
Ausgestaltungen der Erfindung sind in den entsprechenden Unteransprüchen angegeben.
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Da
das Halbleiterbauelement nach Anspruch 1 den Siliciumnitridfilm
aufweist, der auf einer Oberfläche
eines Elementes gebildet ist, wobei der erste Zwischenschichtisolierfilm
dazwischen vorgesehen ist, gibt es auch den Vorteil, daß Mikrodefekte,
die sich in Lebenszeitkiller entwickeln, in dem ersten Halbleiterbereich
erzeugt werden, der die Halbleiterschicht unter dem Isolationsisolierfilm
ist, durch Spannung des Siliciumnitridfilms, und dieses verkürzt die
Lebenszeit der Träger
(positive Löcher
in einem nMOS und Elektronen in einem pMOS).
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Selbst
wenn daher die Filmdicke des ersten Halbleiterbereiches unter dem
Isolationsisolierfilm dünner
wird, kann ein Potential des ersten aktiven Bereiches stabil fixiert
werden, und ein Effekt des schwebenden Substrates wie die Frequenzabhängigkeit
der Verzögerungszeit
eines in dem ersten aktiven Bereich zu bildenden Elementes, z. B.
eines Transistors, kann unterdrückt
werden, wodurch die Zuverlässigkeit
des Halbleiterbauelementes verbessert werden kann.
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Da
das Halbleiterbauelement von Anspruch 1, bei dem ein Element auf
der Hauptoberfläche
des SOI-Substrates gebildet ist, das aus dem Halbleitersubstrate,
dem vergrabenen Isolierfilm, der gesamt über der Oberfläche des
Halbleitersubstrates vorgesehen ist, und der Halbleiterschicht,
die auf der Oberfläche
des vergrabenen Isolierfilms vorgesehen ist, den Siliciumnitridfilm
aufweist, der auf einer Oberfläche
des Elementes gebildet ist, wobei der erste Zwischenschichtisolierfilm
dazwischen vorgesehen ist, gibt es auch den Vorteil, daß Mikrodefekte,
die sich in Lebensdauerkiller entwickeln, in dem ersten Halbleiterbereich
erzeugt werden, der die Halbleiterschicht unter dem Isolationsisolierfilm
ist, durch eine Spannung des Siliciumnitridfilms, und dieses verkürzt die Lebenszeit
der Träger
(positive Löcher
in einem nMOS und Elektronen in einem pMOS).
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Selbst
wenn daher die Filmdicke des ersten Halbleiterbereiches unter dem
Isolationsisolierfilm dünner
wird, kann ein Potential des Kanalbildungsbereiches unter der Gateelektrode
stabil fixiert werden, und ein Effekt des schwebenden Substrates
wie die Frequenzabhängigkeit
der Verzögerungszeit
des MOS-Transistors
kann unterdrückt
werden, wodurch die Zuverlässigkeit
des Halbleiterbauelementes verbessert wird.
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Bei
dem Halbleiterbauelement von Anspruch 2 nimmt, wenn das Element
eine CMOS-Struktur aufweist, bei der Transistoren umgekehrten Leitungstyps
benachbart zueinander vorgesehen sind, wobei eine PTI (der Isolationsisolierfilm
und der dritte Halbleiterbereich darunter) dazwischen vorgesehen ist,
die Durchbruchsspannung zwischen einem pMOS-Transistor und einem
nMOS-Transistor
zu, die benachbart zueinander sind, durch Mikrodefekte, die in dem
dritten Halbleiterbereich unter dem Isolationsisolierfilm erzeugt
werden, und daher kann die Zuverlässigkeit des Halbleiterbauelementes
verbessert werden.
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Bei
dem Halbleiterbauelement nach Anspruch 3 nimmt, da eine FTI (der
Isolationsisolierfilm, der den vergrabenen Isolierfilm erreicht)
in einem Abschnitt gebildet ist, in dem die Transistoren umgekehrter
Leitungstypen benachbart zueinander in der CMOS-Struktur vorgesehen
sind, die Durchbruchsspannung zwischen dem benachbarten pMOS-Transistor
und nMOS-Transistor zu, und daher kann die Zuverlässigkeit
des Halbleiterbauelementes verbessert werden.
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Da
das Halbleiterbauelement nach Anspruch 1, das eine grenzenlose Kontaktstruktur
aufweist, bei der der erste und zweite Draht mit den ersten Source/Drainbereiche
verbunden ist, über
die benachbarten Isolationsisolierfilme gebildet sind, den Siliciumnitridfilm
zwischen den Zwischenschichtisolierfilmen aufweist, wird der Isolationsisolierfilm
daran gehindert, geätzt
zu werden, wenn die Kontaktlöcher,
die die ersten Source/Drainbereiche erreichen, gebildet werden,
und ausreichende Abstände
zwischen den pn-Übergängen zwischen
dem ersten Halbleiterbereich unter dem Isolationsisolierfilm und
den ersten Source/Drainbereichen zu den Drähten kann sichergestellt werden,
wodurch ein Halbleiterbauelement einer höheren Elementdichte und einer
höheren
Zuverlässigkeit
erzielt werden kann.
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Bei
dem Halbleiterbauelement nach Anspruch 4 wird, da der erste Halbleiterbereich
unter dem Isolationsisolierfilm den Teildotierungsstoffbereich des
zweiten Leitungstyps enthält,
der äquivalent
zu den ersten Source/Drainbereichen im Leitungstyp ist, benachbart
zu den ersten Source/Drainbereichen, der offenliegende Isolationsisolierfilm wahrscheinlich
geätzt,
wenn die Kontaktlöcher
der grenzenlosen Kontaktstruktur gebildet werden. In solch einem
Fall kann jedoch ein ausreichender Abstand zwischen dem Draht und
dem Bereich des ersten Leitungstyps in dem ersten Halbleiterbereich
unter dem Isolationsisolierfilm sichergestellt werden, und es wird
möglich,
die Möglichkeit
des Erzeugens eines Übergangsleckstromes
in diesem Abschnitt auszuschließen.
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Da
das Halbleiterbauelement, das durch das Verfahren nach Anspruch
5 hergestellt ist, den Siliciumnitridfilm aufweist, der auf einem
Element gebildet ist, wobei der erste Zwischenschichtisolierfilm
dazwischen vorgesehen ist, gibt es auch den Vorteil, daß Mikrodefekte,
die sich in Lebensdauerkiller entwickeln, in dem ersten Halbleiterbereich
erzeugt werden, der die Halbleiterschicht unter dem Isolationsisolierfilm
ist, durch Spannung des Siliciumnitridfilms, und dieses verkürzt die
Lebensdauer der Träger
(positive Löcher
in einem nMOS und Elektronen in einem pMOS).
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Selbst
wenn daher die Filmdicke des ersten Halbleiterbereiches unter dem
Isolationsisolierfilm dünner
wird, kann ein Potential des ersten aktiven Bereiches stabil fixiert
werden, und ein Effekt des schwebenden Substrates wie die Frequenzabhängigkeit
der Verzögerungszeit
eines Elementes, das in dem ersten aktiven Bereich zu bilden ist,
z. B. ein Transistor, kann unterdrückt werden, wodurch die Zuverlässigkeit
des Halbleiterbauelements verbessert werden kann.
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Bei
dem Verfahren nach Anspruch 5 wird der Siliciumnitridfilm auf einer
Oberfläche
eines Elements gebildet, wobei der erste Zwischenschichtisolierfilm
dazwischen eingefügt
wird, bei dem Halbleiterbauelement, bei dem das Element auf der
Hauptoberfläche
des SOI-Substrates gebildet wird, das aus dem Halbleitersubstrat,
dem vergrabenen Isolierfilm, der gesamt über der Oberfläche des
Halbleitersubstrates vorgesehen ist, und der Halbleiterschicht,
die auf der Oberfläche
des vergrabenen Isolierfilmes vorgesehen ist, besteht, gibt es auch
den Vorteil, daß Mikrodefekte,
die sich in Lebensdauerkiller entwickeln, in dem ersten Halbleiterbereich
erzeugt werden, der die Halbleiterschicht unter dem Isolationsisolierfilm ist,
durch Spannung des Siliciumnitridfilms, und dieses verkürzt die
Lebensdauer von Trägern
(positive Löcher
in einem nMOS und Elektronen in einem pMOS). Wenn daher die Filmdicke
des ersten Halbleiterbereichs unter dem Isolationsisolierfilm dünner wird,
kann ein Potential des Kanalbildungsbereiches unter der Gateelektrode stabil
fixiert werden, und ein Effekt des schwebenden Substrats wie die
Frequenzabhängigkeit
der Verzögerungszeit
kann unterdrückt werden,
wodurch ein Halbleiterbauelement einer höheren Zuverlässigkeit
hergestellt werden kann.
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Bei
dem Verfahren nach Anspruch 6 werden, da der Siliciumnitridfilm
zwischen dem ersten und dem zweiten Zwischenschichtisolierfilm gebildet wird,
wenn das Element eine CMOS-Struktur aufweist, bei der Transistoren
von umgekehrtem Leitungstyp benachbart zueinander vorgesehen sind, wobei
eine PTI dazwischen eingefügt
ist, Mikrodefekte in der Halbleiterschicht unter dem Isolationsisolierfilm
erzeugt, und die Durchbruchsspannung nimmt zwischen einem pMOS-Transistor
und einem nMOS-Transistor zu, die benachbart zueinander sind, und
daher kann die Zuverlässigkeit
des Halbleiterbauelementes verbessert werden.
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Bei
dem Verfahren nach Anspruch 5 kann, da der erste und der zweite
Zwischenschichtisolierfilm in den Schritten unabhängig voneinander
zum Bilden der Kontaktlöcher
geätzt
werden, das Überätzen der
Halbleiterschicht durch Steuern der Ätzbedingung des ersten Zwischenschichtisolierfilms
verhindert werden, und daher kann ein Halbleiterbauelement erzielt
werden, das keine Möglichkeit
des Erzeugens eines Übergangsleckstromes
aufweist.
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Eine
Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterbauelement
vorzusehen mit einem Isolationsisolierfilm einer PTI-Struktur zum
kollektiven Fixieren von Spannungen von Kanalbildungsbereichen in
einer Mehrzahl von Transistoren, was den Effekt des schwebenden
Substrates unterdrückt, zum
Verbessern der Isolationseigenschaften und Durchbruchsspannung in
einer grenzenlosen Kontaktstruktur, was den Übergangsleckstrom verringert zum
Sicherstellen einer Verkleinerung und niedrige ren Leistungsverbrauches,
und ein Verfahren des Herstellens desselben.
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Diese
und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden
Erfindung werden ersichtlicher aus der folgenden detaillierten Beschreibung
der vorliegenden Erfindung, wenn sie in Zusammenhang mit den begleitenden
Zeichnungen genommen wird.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
ein Querschnitt, der ein Halbleiterbauelement gemäß einem
ersten Beispiel zeigt, das nicht die vorliegende Erfindung darstellt,
aber notwendig für
ihr Verständnis
ist;
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2 ist
eine Draufsicht, die das Halbleiterbauelement gemäß dem ersten
Beispiel zeigt;
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3 bis 5 sind
Querschnitte, die das Halbleiterbauelement gemäß dem ersten Beispiel zeigen;
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6 ist
eine Draufsicht, die das Halbleiterbauelement gemäß dem ersten
Beispiel zeigt;
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7 ist
ein Querschnitt, der das Halbleiterbauelement gemäß dem ersten
Beispiel zeigt;
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8 ist
eine Draufsicht, die das Halbleiterbauelement gemäß dem ersten
Beispiel zeigt;
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9 bis 13 sind
Querschnitte, von denen jeder einen Prozeßschritt in einem Verfahren
des Herstellens eines Halbleiterbauelementes gemäß dem ersten Beispiel zeigen;
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14 und 15 sind
Querschnitte, von denen jeder ein Halbleiterbauelement gemäß einem zweiten
Beispiel zeigt, das nicht die Erfindung darstellt, aber nützlich für ihr Verständnis ist;
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16 ist
ein Querschnitt, der einen Prozeßschritt in einem Verfahren
des Herstellens eines Halbleiterbauelementes gemäß dem zweiten Beispiel zeigt;
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17 ist
ein Querschnitt, der ein Halbleiterbauelement gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt;
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18 ist
eine Draufsicht, die das Halbleiterbauelement gemäß der bevorzugten
Ausführungsform
der vorliegenden Erfindung zeigt;
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19 ist
ein Querschnitt, der das Halbleiterbauelement gemäß der bevorzugten
Ausführungsform
der vorliegenden Erfindung zeigt;
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20 ist
eine Draufsicht, die das Halbleiterbauelement gemäß der bevorzugten
Ausführungsform
der vorliegenden Erfindung zeigt;
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21 ist
ein Querschnitt, der einen Prozeßschritt in einem Verfahren
des Herstellens eines Halbleiterbauelementes gemäß der bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt; und
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22 bis 24 sind
Querschnitte, von denen jeder ein Halbleiterbauelement in der Hintergrundstechnik
zeigt.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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1 ist
ein Querschnitt, der ein Halbleiterbauelement gemäß einem
ersten Beispiel zeigt. Das Halbleiterbauelement von 1 weist
ein Halbleitersubstrat 1, einen vergrabenen Oxidfilm 2,
eine Halbleiterschicht 3, einen Isolationsisolierfilm 4,
einen Gateisolierfilm 5, eine Gateelektrode 6,
Source/Drainbereiche 7, 71, 8 und 81,
Taschenimplantationsbereiche 72 und 82, einen
Seitenwandisolierfilm 9, Drähte 10 und 110,
Zwischenschichtisolierfilme 11 und 111, einen
p-Dotierungsbereich 12, ein Kontaktloch 13 und
ein Siliciumnitridfilm 14 auf. Weiter wird die Halbleiterschicht 3 (der
erste Halbleiterbereich) unter dem Isolationsisolierfilm 4 teilweise
als 3a dargestellt.
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2 ist
eine Draufsicht, die das Halbleiterbauelement gemäß dem ersten
Beispiel zeigt. 1 ist ein Querschnitt, der entlang
des Schnittes A-A von 2 genommen ist. In 2 sind
der Siliciumnitridfilm 14, der Draht 10, der Seitenwandisolierfilm 9,
die Source/Drainbereiche 71 und 81 und die Taschenimplantationsbereiche 72 und 82 zur
Bequemlichkeit der Darstellung weggelassen.
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Bezug
nehmend auf 1, eine Struktur, bei der die
Halbleiterschicht 3 insgesamt über dem Halbleitersubstrat 1 gebildet
ist, wobei der vergrabene Oxidfilm 2 dazwischen eingefügt ist,
wird ein SOI-Substrat genannt, das durch jedes Verfahren eines Bondens-Verfahren,
des SIMOX-Verfahrens und ähnliches
hergestellt werden kann. Der vergrabene Oxidfilm 2 weist
eine Dicke von ungefähr
100 bis 500 nm auf, und die Halbleiterschicht 3 weist eine
Dicke von ungefähr
30 bis 400 nm auf, die einen p-Dotierungsstoff
wie Bor von ungefähr
1 × 1015 bis 1 × 1018/cm3 enthält.
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Aktive
Bereiche, in denen Transistoren gebildet sind, sind von einem Teilisolationsbereich
umgeben, der aus dem p-Dotierungsbereich 12 und dem Isolationsisolierfilm 4 (PTI)
besteht, der ein Siliciumoxidfilm oder ähnliches, die voneinander isoliert
sind. Eine minimale Isolationsbereite beträgt ungefähr 200 nm. Der Isolationsisolierfilm 4 weist
eine Dicke von ungefähr
der Hälfte
bis zu einem Drittel von der der Halbleiterschicht 3 auf,
und sie ist so eingestellt, daß die
Dicke der Halbleiterschicht 3a darunter ungefähr 15 bis
200 nm sein sollte.
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Obwohl
es für
Mikrofabrikationen wünschenswert
ist, daß das
Niveau einer oberen Oberfläche
des Isolationsisolierfilms 4 gleich zu der einer Oberfläche der
Halbleiterschicht 3 sein sollte, wenn die Halbleiterschicht 3 dünn ist,
verbessert das Erhöhen
des Niveaus der oberen Oberfläche
des Isolationsisolierfilms 4 höher als das der Oberfläche der Halbleiterschicht 3 die
Isolationsleistung, da es schwierig wird, die Dicke ausreichend
zur Isolation sicherzustellen, wenn eine ausreichende Dicke der Halbleiterschicht 3a unter
dem Isolationsisolierfilm 4 belassen wird. Obwohl ein Siliciumoxidfilm
als der Isolationsisolierfilm hierin benutzt wird, können andere
Isolierfilme wie ein Siliciumnitridfilm, ein Siliciumoxinitridfilm,
ein Siliciumoxidfilm, der Fluor enthält, und ein poröser Siliciumoxidfilm
benutzt werden. Weiterhin ist zwischen der Halbleiterschicht 3 und
dem Isolationsisolierfilm 4 ein Siliciumoxidfilm mit einer
Dicke von ungefähr
5 bis 30 nm, wie notwendig (nicht gezeigt) gebildet.
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Die
Source/Drainbereiche 7, 8, 71 und 81, die
Taschenimplantationsbereiche 72 und 82 und der p-Dotierungsbereich 12 werden
durch Implantieren eines Dotierungsstoffes in die p-Halbleiterschicht 3 gebildet,
und der p-Dotierungsbereich 12 enthält Bor oder ähnliches
von ungefähr
1 × 1017 bis 1 × 1018/cm3. Weiter enthält jeder der Taschenimplantationsbereiche 72 und 82 B,
BF2 oder In von ungefähr 1 × 1017 bis
1 × 1019/cm3. Die Taschenimplantationsbereiche 72 und 82 dienen
zum Unterdrücken
eines Kurzkanaleffektes und werden nicht benötigt, wenn die Tiefe des Überganges
des Gateisolierfilmes und der Source/Drainbereiche optimiert ist.
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Weiterhin
stellen die Source/Drainbereiche 7 und 8, die
jeweils einen n-Dotierungsstoff wie Arsen von ungefähr 1 × 1019 bis 1 × 1021/cm3 enthalten, und die Source/Drainbereiche 71 und 81,
die jeweils einen n-Dotierungsstoff wie Phosphor von ungefähr 1 × 1018 bis 1 × 1020/cm3 enthalten, eine LDD-(leicht dotiertes Drain)Struktur
dar. Die LDD-Struktur wird gebildet wie notwendig. Weiter, obwohl 1 zeigt,
daß die
Source/Drainbereiche 7 und 8 den vergrabenen Oxidfilm 2 erreichen,
brauchen diese den vergrabenen Oxidfilm 2 nicht zu erreichen.
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Als
der Gateisolierfilm 5 können
SiO2, SiOn, ein geschichteter Film, der
aus SiO2, Si3N4 und SiO2 (ONO)
besteht, Ta2O5,
Al2O3, ein BST-Film (BaxSr1–xTiO3:
Barium Strontium Titan) oder ähnliches benutzt
werden.
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Obwohl
die Gateelektrode 6 einen n-Dotierungsstoff wie Phosphor
von ungefähr
2 bis 15 × 1020/cm3 enthält und aus
Polysilicium mit einer Dicke von ungefähr 100 bis 400 nm hergestellt
ist, kann sie statt dessen aus Polysilicium, einer geschichteten Struktur,
die aus einem Polysilicium besteht, das einen Dotierstoff und eine
Metallsilicidschicht wie TiSi2, CoSi2, Ni Si2, WSi2, TaSi2, MoSi2, HfSi2, Pd2Si, PtSi2 oder ZrSi2 oder ein Metall wie W, Mo, Cu oder Al enthält, hergestellt
sein und kann weiter aus einem Metall wie W, Mo, Cu oder Al hergestellt
sein.
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Der
Seitenwandisolierfilm 9 ist aus einem Siliciumoxidfilm,
einem TEOS-Film, einem Si3N4-Film oder
einem geschichteten Film, der aus Si3N4 und SiO2 besteht,
hergestellt, und ein Film, der Stickstoff enthält, wie der Si3N4-Film oder der geschichtete Film, der aus
Si3N4 und SiO2 besteht, schließt die Möglichkeit aus, daß er geätzt wird
selbst bei einer Maskenversetzung beim Bilden des Kontaktlochs 13. Weiterhin
ist es durch den synergistischen Effekt mit dem Siliciumnitridfilm 14 möglich, die
Dichte der Mikrodefekte zu verbessern, die durch Spannung in der Halbleiterschicht 3 verursacht
werden, die ein Kanalbildungsbereich nahe den Source/Drainbereichen 7 und 71 wird,
die als ein Sourcebereich dienen, oder den Source/Drainbereichen 8 und 81,
und Träger (positive
Löcher
in einem nMOS und Elektronen in einem pMOS) werden nicht leicht
nahe dem Sourcebereich angesammelt, wodurch weiter der Effekt des schwebenden
Substrates unterdrückt
wird.
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Die
Zwischenschichtisolierfilme 11 und 111 sind jeweils
aus einem Siliciumoxidfilm hergestellt, der durch das Plasma-CVD-Verfahren, das LPCVD-(chemisches
Dampfabscheiden niedrigen Druckes)Verfahren, das Atmosphärendruck-CVD-Verfahren
oder ähnliches
gebildet ist. Der Zwischenschichtisolierfilm 11 weist eine
Dicke von ungefähr
10 bis 300 nm auf, und der Zwischenschichtisolierfilm 111 weist
eine Dicke von ungefähr
100 bis 2.000 nm auf. Die Zwischenschichtisolierfilme 11 und 111 können aus
einem TEOS-Film oder einem SOG-(Aufschleudern auf Glas)Film hergestellt
sein, sie können weiter
aus einem PSG (Phosphorsilikatglas), einem BSG (Borsilikatglas),
einem PPSG (Borphosphorsilikatglas) oder einem BPTEOS (Borphosphor-TEOS) hergestellt
sein, die alle einen Dotierungsstoff enthalten, anstelle des Siliciumoxidfilmes.
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Der
Siliciumnitridfilm 14 weist eine Dicke von ungefähr 50 bis
100 nm auf und ist insgesamt mit der Ausnahme eines Abschnittes,
an dem die Kontaktlöcher 13 jeweils
mit einem Durchmessser von 0,1 bis 0,5 μm gebildet sind, gebildet. Mit
dem Vorhandensein des Siliciumnitridfilmes 14 werden Mikrodefekte
in der Halbleiterschicht 3 unter dem Isolationsisolierfilm 4 gebildet.
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3 ist
ein Querschnitt, der das Halbleiterbauelement gemäß dem ersten
Beispiel und eine vergrößerte Ansicht
eines Abschnittes zeigt, der durch die gestrichelte Linie B in 1 eingeschlossen
ist. Wie in 3 gezeigt ist, wird der Mikrodefekt in
der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 gebildet.
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Es
ist allgemein bekannt, daß der
Siliciumnitridfilm auf Si3N4 mit
einer Spannung von ungefähr
1 × 1011 dyn/cm2 hergestellt
ist, und die Filmspannung kann in Abhängigkeit des Verhältnisses
von N zu Si des SixNy gesteuert
werden. Da weiter die Filmspannung gesteuert werden kann durch Hinzufügen von
O zum Ändern
des Zusammensetzungsverhältnisses von
O und N, kann ein Siliciumoxynitridfilm (SiON) anstelle des Siliciumnitridfilmes
gebildet werden.
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Als
nächstes
wird ein Betrieb erläutert.
Es wird Bezug genommen auf 1, in einem
Fall eines nMOS-Transistors zum Beispiel sind Spannungen, die an
die Elektroden anzulegen sind, wie folgt. Eine Gatespannung VG beträgt
ungefähr
1,8 V, eine Drainspannung VD beträgt ungefähr 1,8 V,
eine Sourcespannung VS beträgt ungefähr 0 V,
und eine Substratspannung (die an den Draht 110 anzulegende
Spannung) VB beträgt ungefähr 0 V. Ein Kanal wird in einer Oberfläche der
Halbleiterschicht 3 unter der Gateelektrode 6 gebildet,
und einer der Source/Drainbereiche 7 oder 71 und
des Source/Drainbereiches 8 oder 81 dient als
der Sourcebereich, und der andere dient als der Drainbereich, was
als eine Schaltung tätig
ist. Da die Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 einen
p-Dotierungsstoff
wie die Halbleiterschicht 3 unter der Gateelektrode 6 und
dem Dotierungsbereich 12 enthält, und elektrisch mit der
Halbleiterschicht 3 unter der Gateelektrode 6 verbunden ist
und benachbart zu diesen zweien vorgesehen ist, wird eine Spannung
an die Halbleiterschicht 3 unter der Gateelektrode 6 von
dem Draht 110 durch den Dotierungsbereich 12 angelegt.
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Diese
Spannungswerte sind Beispiele und können in Abhängigkeit der Dicke des Gateisolierfilmes
und der Gatelänge
variiert werden.
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Der
Fall des Bildens eines nMOS-Transistors wird in dem ersten Beispiel
erörtert.
In dem Fall des Bildens eine pMOS-Transistors enthält die Halbleiterschicht 3 einen
n-Dotierungsstoff wie Phosphor oder Arsen, die Source/Drainbereiche 7, 8, 71 und 81 enthalten
einen p-Typ wie Bor, die Taschenimplantationsbereiche 72 und 82 enthalten
einen n-Dotierungsstoff wie Arsen (As), Phosphor (P) oder Antimon
(Sb), und die Gateelektrode 6 enthält einen p-Dotierungsstoff
wie Bor. Weiter ist ein n-Dotierungsbereich anstelle des p-Dotierungsbereichs 12 gebildet.
In diesem Fall beträgt
die Gatespannung VG ungefähr 0 V, die
Drainspannung VD beträgt ungefähr 0 V, die Sourcespannung
VS beträgt
ungefähr
1,8 V, und die Substratspannung VB beträgt ungefähr 1,8 V.
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Obwohl
eine beispielhafte Anordnung der Drähte 10 und 110 in
dieser bevorzugten Ausführungsform
gezeigt ist, werden die Zahl der Schichten der Zwischenschichtisolierfilme,
die zwischen dem Draht und dem Transistor gebildet sind, und die
Anordnung in Abhängigkeit
der Schaltungskonfiguration geändert.
Obwohl weiter die Erörterung
als ein Beispiel des Halbleiterbauelementes gemacht worden ist,
bei dem ein Transistor in einem aktiven Bereich gebildet ist, ist
die Konfiguration nicht darauf begrenzt.
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Obwohl
die Erörterung
gegeben wird unter Bezugnahme auf die Figur, in der der Siliciumnitridfilm 14 ingesamt
in dem ersten Beispiel gebildet ist, kann die Isolationsleistung
verbessert werden, wenn nur der Siliciumnitridfilm 14 in
einem Bereich gebildet ist, in dem die PTI als die Elementisolation
in einem Halbleiterbauelement benutzt wird, bei dem die PTI und
die FTI zusammen benutzt werden (nicht gezeigt).
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4 ist
ein Querschnitt, der ein anderes Halbleiterbauelement gemäß dem ersten
Beispiel zeigt, wobei ein Siliciumnitridfilm 141 gezeigt
ist. Wenn der Seitenwandisolierfilm 9 aus einem Film gebildet
ist, der Stickstoff enthält,
wie der Si3N4-Film oder der geschichtete
Film, der aus Si3N4 und
SiO2 besteht und wie in 4 gezeigt
ist, ist der Siliciumnitridfilm 141 auf einer Oberfläche der
Gateelektrode 6 gebildet, es ist möglich, sicherer die Möglichkeit
der elektrischen Verbindung zwischen der Gateelektrode 6 und
dem Draht 10 zu beseitigen, selbst wenn der Draht 10 nahe
der Gateelektrode 6 gebildet ist.
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5 ist
eine Querschnittsansicht, die ein noch anderes Halbleiterbauelement
gemäß dem ersten
Beispiel zeigt. 6 ist eine Draufsicht, die dieses
Halbleiterbauelement gemäß dem ersten
Beispiel zeigt. Der Querschnitt von 5 ist entlang
des Schnittes C-C von 6 genommen. Bezug nehmend auf
diese Figuren, das Halbleiterbauelement weist den Draht 10 auf,
der sowohl mit der Gateelektrode als auch dem Source/Drainbereich 7 verbunden
ist, und der Durchmesser des Kontaktloches in diesem Abschnitt ist
zweimal so groß wie
in anderen Abschnitten. Diese Struktur des Halbleiterbauelementes
wird allgemein als eine geteilte Kontaktstruktur bezeichnet und
wird für
einen SRAM-Speicher benutzt, bei dem die Gatelektrode 6 und
der Source/Drainbereich 7 immer auf dem gleichen Potential tätig sind.
Das Halbleiterbauelement der 5 und 6 weist
die gleiche Struktur wie die von 1 auf mit
Ausnahme dieser Verbindungsstruktur.
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7 ist
ein Querschnitt, der ein noch anderes Halbleiterbauelement gemäß dem ersten
Beispiel zeigt, und das Halbleiterbauelement von 7 weist einen
Zwischenschichtisolierfilm 113, ein Kontaktloch 131,
und einen Draht 210 auf. Bezug nehmend auf diese Figur,
der Draht 210 ist mit der Gateelektrode 6 durch
das Kontaktloch 131 verbunden, das in dem Zwischenschichtisolierfilm 113 gebildet
ist und ein Bereich, an dem das Kontaktloch 131 gebildet
ist, weist die gleiche Struktur wie die des Halbleiterbauelementes
von 1 und 2 auf mit der Ausnahme, daß der Isolationsisolierfilm 4 die
FTI ist, die den vergrabenen Oxidfilm 2 erreicht.
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8 ist
eine Draufsicht, die das Halbleiterbauelement von 7 zeigt,
und 7 ist ein Querschnitt, der entlang des Schnittes
D-D von 8 genommen ist. Bezug nehmend
auf 8, ein Abschnitt, der durch die gestrichelte Linie
E eingeschlossen ist, ist die FTI. In 8 ist der
Zwischenschichtisolierfilm zur einfachen Darstellung nicht gezeigt.
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Somit
schließt
das Benutzen der FTI und der PTI zusammen die Möglichkeit aus, daß der Isolationsisolierfilm 4 geätzt würde zum
Erreichen der Halbleiterschicht 3, selbst wenn es eine
Maskenversetzung beim Bilden des Kontaktloches 131 gibt.
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Da
gemäß dem ersten
Beispiel das Halbleiterbauelement, bei dem das Element auf der Hauptoberfläche des
SOI-Substrates gebildet ist, das aus dem Halbleitersubstrat 1,
dem vergrabenen Oxidfilm 2, der insgesamt über der
Oberfläche
des Halbleitersubstrates 1 vorgesehen ist, und der Halbleiterschicht 3,
die auf der Oberfläche
des vergrabenen Oxidfilmes 2 vorgesehen ist, besteht, den
Siliciumnitridfilm 14 aufweist, der auf einer Oberfläche des
Elementes gebildet ist, wobei der Zwischenschichtisolierfilm 11 dazwischen
eingefügt
ist, werden Mikrodefekte, die sich in Lebensdauerkiller entwickeln,
in der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 durch
die Spannung des Siliciumnitridfilmes 14 erzeugt, und dieses
verkürzt
die Lebensdauer der Träger
(positive Löcher
in einem nMOS und Elektronen in einem pMOS). Daher kann, da dieses
den gleichen Effekt erzeugt als auch niedrigen Widerstand der Halbleiterschicht 3a unter
dem Isolationsisolierfilm 4 sicherstellt, selbst wenn die
Dicke der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 dünner wird,
ein Potential des Kanalbildungsbereiches unter der Gateelektrode 6 stabil
fixiert werden, und ein Effekt des Schwebens des Substrates wie
die Frequenzabhängigkeit
der Verzögerungszeit
kann unterdrückt
werden, wodurch die Zuverlässigkeit
des Halbleiterbauelementes verbessert werden kann.
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Obwohl
es bekannt ist, daß Heißträgertoleranz
verschlechtert wird, wenn Wasserstoff in den Gateisolierfilm 5 eintritt
und der Wasserstoffabschluß an
der Schnittstelle der Halbleiter schicht 3, des Gateisolierfilmes 5 und
des vergrabenen Oxidfilmes 2 auftritt, wenn unter einer
Wasserstoffatmosphäre Ausheizen
in dem letzten Schritt durchgeführt
wird, da der Siliciumnitridfilm 14 in dem Halbleiterbauelement
dieses Beispiels gebildet ist, ist es weiter möglich, den Eintritt von Wasserstoff
in den Gateisolierfilm 5 und den vergrabenen Oxidfilm 2 zu
verhindern, und dieses verbessert den Heißträgerwiderstand.
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Durch
Steuern des Verhältnisses
von N zu Si in dem Siliciumnitridfilm 14 oder Steuern des
Verhältnisses
von O und N in dem Siliciumoxynitridfilm anstelle des Siliciumnitridfilms
kann die Filmspannung des Siliciumnitridfilms oder des Siliciumoxynitridfilms vergrößert werden,
und die Dichte der Mikrodefekte, die in der Halbleiterschicht unter
dem Isolationsisolierfilm der PTI erzeugt werden, kann vergrößert werden,
wodurch die Funktion des Lebensdauerkillers verbessert werden kann.
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Als
nächstes
wird eine Erörterung
eines Verfahrens des Herstellens des Halbleiterbauelementes gemäß dem ersten
Beispiel gegeben. 9 bis 13 sind
Querschnitte, die jeweils einen Prozeßschritt in dem Verfahren des
Herstellens des Halbleiterbauelementes gemäß dem ersten Beispiel zeigen. 9 zeigt
einen Siliciumoxidfilm 31, einen Siliciumnitridfilm 32 und
einen Graben 41. Bezug nehmend auf 9, der Siliciumoxidfilm 31 mit
einer Dicke von ungefähr
5 bis 40 nm wird auf der Oberfläche
der Halbleiterschicht 3 in dem SOI-Substrat gebildet, das den
vergrabenen Oxidfilm 2 und die Halbleiterschicht 3 auf
der Oberfläche
des Halbleitersubstrates 1 aufweist. Zum Bilden des Siliciumoxidfilms 31 kann
ein thermisches Oxidationsverfahren, ein Verfahren des Bildens des
TEOS-Oxidfilms durch CVD und ähnliches
benutzt werden.
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Der
Siliciumnitridfilm 32 mit einer Dicke von ungefähr 50 bis
300 nm wird auf dem Siliciumoxidfilm 31 durch das LPCVD-Verfahren oder das
Plasmanitridfilm-CVD-Verfahren gebildet, und der Siliciumnitridfilm 32 und
der Siliciumoxidfilm 31 auf einem Isolationsbereich werden
selektiv entfernt durch anisotropes Ätzen durch eine RIE-(Reaktives
Ionenätzen) oder
eine ECR-(Elektronenzyklotronresonanz)Vorrichtung mit einer Photoresistmaske
(nicht gezeigt). Nach dem Entfernen der Photoresistmaske wird die Halbleiterschicht 3 anisotrop
geätzt,
wobei der Siliciumnitridfilm 32 als Maske benutzt wird,
indem die RIE- oder ECR-Vorrichtung benutzt wird, zum Bilden des
Grabens 41 mit einer Tiefe von ungefähr 20 bis 300 nm in der Oberfläche der
Halbleiterschicht 3. Der Graben weist eine Breite von ungefähr 100 bis
500 nm auf und ist so gebildet, daß die Halbleiterschicht 3 von
ungefähr
10 bis 100 nm darunter belassen wird. 9 ist der
Querschnitt, der die Elemente des Halbleiterbauelementes an dem
Ende dieses Schrittes zeigt.
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10 zeigt
einen Graben 42 und eine Photoresistmaske 301.
In dem Fall des Benutzens der PTI und der FTI zusammen wird nach
dem Schritt von 9 die Photoresistmaske 301 mit
einer Öffnung
an einem Abschnitt, an dem die FTI zu bilden ist, gebildet, und
eine Bodenoberfläche
des Grabens 41 wird damit geätzt zum Bilden des Grabens 42,
der den vergrabenen Oxidfilm 2 erreicht. Die Photoresistmaske 301 kann
innerhalb des Grabens 41 gebildet werden oder kann auf
der Oberfläche
des Siliciumnitridfilms 32 gebildet werden.
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Ein
Siliciumoxidfilm wird insgesamt mit einer Dicke von ungefähr 100 bis
500 nm (nicht gezeigt) durch ein Plasma-TEOS- oder ein HDP-(Hochdichtes Plasma)Gerät gebildet
und thermisch bei ungefähr 1.000° bis 1.100°C zum Erhöhen der
Filmqualität
behandelt. Dann wird der Siliciumoxidfilm auf der Oberfläche des
Siliciumnitridfilms 32 durch das CMP-(Chemischmechanisches
Polieren)Verfahren entfernt, wobei der Siliciumnitridfilm 32 als
Stopper benutzt wird, so daß der
Siliciumoxidfilm nur innerhalb einer Öffnung belassen wird, die durch
den Graben 41, den Siliciumoxidfilm 31 und dem
Siliciumnitridfilm 32 dargestellt wird. Danach wird der
Siliciumoxidfilm geätzt
zum Beseitigen der Niveaudifferenz zwischen einer Oberfläche des
Siliciumoxidfilms innerhalb der Öffnung
und der Oberfläche
der Halbleiterschicht 3, und dann wird der Siliciumnitridfilm 32 durch
Naßätzen mit
einer thermischen Phosphorsäure
entfernt, und der Siliciumoxidfilm 31 wird entfernt zum
Bilden des Isolationsisolierfilms 4. Die Halbleiterschicht 3 unter
dem Isolationsisolierfilm 4 entspricht der Halbleiterschicht 3a. 11 ist
ein Querschnitt, der den Zustand an dem Ende dieses Schrittes zeigt. 11 bis 13 zeigen
nur die PTI-Struktur.
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Durch
Durchführen
einer thermischen Hochtemperaturoxidation bei ungefähr 900° bis 1.000°C innerhalb
des Grabens 41, bevor der Siliciumoxidfilm abgeschieden
wird, werden eine Ecke an dem Silicium, die durch die Bodenoberfläche und
die Seitenoberfläche
des Grabens 41 gebildet ist, und eine Ecke an dem Silicium,
die durch die Seitenoberfläche
des Grabens 41 und die Oberfläche der Halbleiterschicht 3 gebildet
ist, abgerundet, und dieses baut die Spannung in diesem Abschnitt
ab.
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Ein
Siliciumoxidfilm wird insgesamt durch die thermische Oxidation gebildet
(nicht gezeigt), und dann wird eine Photoresistmaske (nicht gezeigt)
mit einer Öffnung
an einem Abschnitt, an der die Drähte zu bilden sind zum Fixieren
des Potentials des Kanalbildungsbereichs zu bilden sind, gebildet.
In dem Fall eines nMOS wird ein p-Dotierungsstoff wie B, BF2 oder In ionenimplantiert zum Bilden des
p-Dotierungsbereichs 12 mit einer Dotierungskonzentration von
ungefähr
1 × 1017 bis 1 × 1018/cm3. In dem Fall des pMOS wird ein n-Dotierungsstoff
wie P, As oder Sb ionenimplantiert zum Bilden eines n-Dotierungsbereiches.
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Weiterhin
wird wie notwendig ein Dotierungsstoff wie Bor oder Borfluorid in
dem Fall des nMOS oder ein Dotierungsstoff wie Phosphor oder Arsen
in dem pMOS vollständig
ionenimplantiert bei einer Energie von 10 bis 20 keV mit einer Dosis
von ungefähr 1 × 1012 bis 5 × 1012/cm2, so daß der
Dotierungsstoff in den Kanalbildungsbereich zum Steuern des Schwellenwertes
(nicht gezeigt) eingeführt
wird. Der Siliciumoxidfilm wird zum Schützen der Oberfläche des
Halbleitersubstrates gegen Beschädigung
bei der Ionenimplantation gebildet und nach dieser Ionenimplantation
entfernt.
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Als
nächstes
wird Bezug nehmend auf 12 ein Siliciumoxidfilm zum
Beispiel als der Gateisolierfilm 5 gesamt über der
Oberfläche
der Halbleiterschicht 3 durch thermische Oxidation so gebildet,
daß er
eine Dicke von ungefähr
7 bis 10 nm aufweist, und eine Polysiliciumschicht für die Gateelektrode 6 wird
insgesamt durch das LPCVD-Verfahren so abgeschieden, daß sie eine
Dicke von ungefähr
100 bis 400 nm aufweist, und sie werden mit einer Photoresistmaske
(nicht gezeigt) unter Benutzung einer anisotropen Ätzvorrichtung
wie RIE oder ECR zum Bilden der Gateelektrode 6 bemustert.
Zu dieser Zeit kann es einen Fall geben, in dem ein Siliciumoxidfilm
oder ein geschichteter Film, der aus einem Siliciumnitridfilm und
einem Siliciumoxidfilm besteht, auf einer Oberfläche der Polysiliciumschicht gebildet
ist, dieser Film wird einmal mit der Photoresistmaske bemustert,
und dann wird die Polysiliciumschicht mit dem bemusterten Film verarbeitet.
Weiterhin kann es einen anderen Fall geben, in dem die Metallsilicidschicht
wie WSi auf der Oberfläche
der Polysiliciumschicht abgeschieden ist, und dann wird dieser Film
bemustert.
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Danach
wird ein Dotierstoff wie Bor oder Borfluorid in dem Fall des nMOS
oder ein Dotierstoff wie Phosphor oder Arsen in dem pMOS ionenimplantiert mit
einer Dosis von ungefähr
1 × 1012 bis 1 × 1014/cm2 zum Bilden der Taschenimplantationsbereiche 72 und 82.
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Dann
wird ein Dotierstoff wie Phosphor oder Arsen in dem Fall des nMOS
oder ein Dotierstoff wie Bor oder Borfluorid in dem pMOS ionenimplantiert
bei einer Energie von 20 bis 40 keV mit einer Dosis von ungefähr 1014 bis 1015/cm2 zum Bilden der Source/Drainbereiche 71 und 81.
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Als
nächstes
wird ein Siliciumoxidfilm gesamt durch das Plasma-CVD-Verfahren
so abgeschieden, daß er
eine Dicke von ungefähr
30 bis 100 nm aufweist, und er wird zurückgeätzt zum Bilden des Seitenwandisolierfilms 9 und
danach wird ein Dotierungsstoff wie Arsen in dem Fall des nMOS oder ein
Dotierungsstoff wie Bor oder Borfluorid in dem pMOS ionenimplantiert
bei einer Energie von 10 keV mit einer Dosis von ungefähr 1 × 1014 bis 1 × 1016 cm2 zum Bilden der Source/Drainbereiche 7 und 8. 12 ist
der Querschnitt, der das Element des Halbleiterbauelementes an dem
Ende dieses Schrittes zeigt.
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Als
der Seitenwandisolierfilm 9 kann der TEOS-Film benutzt
werden, oder der Si3N4-
oder der geschichtete Film, der aus Si3N4 und SiO2 besteht, kann
durch das LPCVD-Verfahren oder das Plasma-CVD-Verfahren gebildet
werden. Zum Beispiel in dem Fall des geschichteten Films wird ein
Siliciumoxidfilm durch RTO (Rasche Thermische Oxidation) gebildet,
und ein Siliciumni tridfilm wird darauf durch das CVD-Verfahren abgeschieden
und zurückgeätzt.
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Da
es einen Fall geben kann, bei dem kein Taschenimplantationsbereich 72 oder 82 gebildet wird
und die Source/Drainbereiche eine LDD-Struktur aufweisen können, wie
notwendig, wird in manchen Fällen
kein Source/Drainbereich 7 oder 8 gebildet. Der
implantierte Dotierungsstoff wird bei ungefähr 800° bis 1.150°C während ungefähr 10 bis 30 Minuten wärmebehandelt,
um aktiviert zu werden.
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Wenn
die Metallsilicidschicht wie CoSi2 auf den
Oberflächen
der Gateelektrode 6 und der Source/Drainbereiche 7 und 8 gebildet
wird, sollte Kobalt insgesamt abgeschieden werden und die RTA (Rasche
Thermische Behandlung) in diesem Zustand durchgeführt werden.
Dieses bewirkt, daß Silicium auf
den offenliegenden Oberflächen
der Gateelektrode 6 und der Source/Drainbereiche 7 und 8 reagiert, wodurch
die Metallsilizidschicht in diesem Abschnitt gebildet wird. Danach
wird das Kobalt, das nicht reagiert hat, entfernt (nicht gezeigt).
Andere Metallsilizide als CoSi2 wie TiSi2, NiSi2, WSi2, TaSi2, MoSi2, HfSi2, PdSi, PtSi2 und ZrSi2 können benutzt
werden.
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13 zeigt
eine Photoresistmaske 302.
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Bezug
nehmend auf 13, ein Siliciumoxidfilm für den Zwischenschichtisolierfilm 11 wird durch
das Plasma-CVD-Verfahren, das LPCVD-Verfahren, das Atmosphärendruck-CVD-Verfahren oder ähnliches
so abgeschieden, daß er
eine Dicke von ungefähr
10 bis 300 nm aufweist. Der Zwischenschichtisolierfilm 11 kann
aus einem TEOS-Film, einem SOG-Film hergestellt werden, und er kann
weiter aus einem PSG, einem BSG, einem BPSG oder einem BPTEOS hergestellt
werden, die alle ei nen Dotierstoff enthalten, anstelle des Siliciumoxidfilms. Die
obigen Schritte des Abscheidens eines Oxidfilms können weggelassen
werden, wenn notwendig.
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Danach
wird der Siliciumnitridfilm 14 durch das LPCVD-Verfahren (bei 600° bis 800°C), das Plasma-CVD-Verfahren
(bei 300° bis
500°C),
das Atmosphärendruck-CVD-Verfahren
(bei 300° bis 500°C) oder ähnliches
so gebildet, daß er
eine Dicke von ungefähr
50 bis 100 nm aufweist. Anstelle des Siliciumnitridfilms Si3N4 kann SiOxNy benutzt werden, und
die Zusammensetzung von Si und N kann sich von der von Si3N4 unterscheiden.
Ein durch das LPCVD-Verfahren gebildeter Film weist die Vorteile
einer guten Gleichförmigkeit
in der Filmdicke und hoher Dichten und chemischer Stabilität auf. Ein
durch das Plasma-CVD-Verfahren
oder das Atmosphärendruck-CVD-Verfahren,
die bei niedriger Temperatur gebildet werden können, können vorteilhafterweise das
TED (verstärkte Übergangsdiffusion)
des Dotierstoffes unterdrücken
und daher die Stromtreiberfähigkeit
eines Transistors verbessern. Weiter ist es bei dem Plasma-CVD-Verfahren leicht,
das Zusammensetzungsverhältnis
von Si und N des Siliciumnitridfilms zu steuern, und daher wird
es leicht, die Spannung zu steuern.
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Der
Zwischenschichtisolierfilm 111 ist so gebildet, daß er eine
Dicke von ungefähr
100 bis 2.000 nm aufweist auf die gleiche Weise wie der Zwischenschichtisolierfilm 11,
und dann wird er durch das CMP-Verfahren eingeebnet. Nach dem Einebnen wird
zum Ausschließen
der Ungleichmäßigkeiten
in der Oberfläche
durch das CMP ein Siliciumoxidfilm wieder so abgeschieden, daß er eine
Dicke von ungefähr
50 bis 200 nm aufweist, auf die gleiche Weise wie der Zwischenschichtisolierfilm 11 gebildet
wird (nicht gezeigt).
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Nach
dem Bilden der Photoresistmaske 302 mit einer Öffnung an
einem Bereich, in dem die Kontaktlöcher 13, die mit den
Source/Drainbereichen 7 und 8 und dem p-Dotierungsbereich 12 zu
verbinden sind, auf der Oberfläche
des Zwischenschichtisolierfilms 111 zu bilden sind, wird
der Zwischenschichtisolierfilm 111 mit einem Ätzgas wie
CxFy (z. B. x =
4, y = 8), das ein großes
Selektionsverhältnis
zu dem Siliciumnitridfilm 14 aufweist, durch die RIE-,
die Magnetron-RIE-, die ECR-Vorrichtung oder ähnliches geätzt zum Bilden des Grabens 13.
Zu dieser Zeit kann H2 und CO als ein Additivgas
benutzt werden. 13 ist der Querschnitt, der
das Element des Halbleiterbauelements am Ende dieses Schrittes zeigt.
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Als
nächstes
werden der verbleibende Siliciumnitridfilm 14 und der Zwischenschichtisolierfilm 11 unter
der Bedingung eines niedrigeren Selektionsverhältnisses des Siliciumnitridfilms
und des Siliciumoxidfilms zum Graben des Grabens 13 tiefer
geätzt, wodurch
das Kontaktloch 13 gebildet wird.
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Dann
wird Wolfram (W) durch das Deck-CVD-Verfahren abgeschieden zum Auffüllen der
Innenseite des Kontaktloches 13 und zur Einebnung zurückgeätzt. Danach
wird Aluminium (Al) insgesamt abgeschieden und bemustert zum Bilden
der Drähte 10 und 110,
die aus W und Al hergestellt sind, wodurch das in 1 gezeigte
Halbleiterbauelement erhalten wird.
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Danach
wird ein Zwischenschichtisolierfilm und ein Draht weiter in dem
gleichen Prozeß gelegt, wie
der Zwischenschichtisolierfilm 111 und die Drähte 10 und 110 gebildet
werden (nicht gezeigt).
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Das
Verfahren des Abscheidens von W für die Drähte 10 und 110 kann
ein selektives CVD-Verfahren sein, statt dessen können W, Al
durch Hochtemperatursputtern oder Rückflußsputtern abgeschieden werden,
oder TiN oder dotiertes Silicium können durch das LPCVD-Verfahren
abgeschieden werden. Statt Al können
AlCu Si, Cu oder dotiertes Polysilicium benutzt werden.
-
Wenn
ein Metall als ein Material für
den Draht benutzt wird, wird ein Barrierenmetall, das aus TiN oder ähnlichem
hergestellt ist auf einer Innenwand eines jeden Kontaktloches gebildet
zum Verhindern, daß das
Metall auf die Halbleiterschicht 3 diffundiert.
-
Obwohl
die Kontaktlöcher
und die Drähte, die
mit den Source/Drainbereichen und dem p-Dotierungsbereich verbunden
sind, in dem gleichen Prozeßschritt
bei diesem Beispiel gebildet werden, können die Kontaktlöcher und
die Drähte
in verschiedenen Schritten gemäß einer
Schaltungskonfiguration gebildet werden, und die Reihenfolge der
Bildung kann geändert
werden, wenn notwendig.
-
Wenn
weiter die Metallsilicidschicht auf den Oberflächen der Source/Drainbereiche 7 und 8 durch ein
Salicid-Verfahren gebildet wird, dient die Metallsilicidschicht
als ein Ätzstopper
beim Ätzen
des Zwischenschichtisolierfilms 11, und daher nimmt der Ätzspielraum
zu.
-
Gemäß dem Verfahren
des Herstellens des Halbleiterbauelementes des ersten Beispiels
werden, da das Halbleiterbauelement, bei dem das Element auf der
Hauptoberfläche
des SOI-Substrates gebildet ist, das aus dem Halbleitersubstrat 1,
dem vergrabenen Oxidfilm 2, der insgesamt über der Oberfläche des
Halbleitersubstrates 1 vorgesehen ist, und der Halbleiterschicht 3,
die auf der Oberfläche
des vergrabenen Oxidfilms 2 vorgesehen ist, besteht, den
Siliciumnitridfilm 13 aufweist, der auf einer Oberfläche des
Elements gebildet ist, wobei der Zwischenschichtisolierfilm 11 dazwischen
vorgesehen ist, Mikrodefekte, die sich in Lebensdauerkiller entwickeln,
in der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 durch
eine Spannung des Siliciumnitridfilms 14 erzeugt, und dieses
verkürzt
die Lebensdauer von Trägern
(positives Loch in einem nMOS und Elektronen in einem pMOS). Daher
kann, selbst wenn die Dicke der Halbleiterschicht 3a unter
dem Isolationsisolierfilm 4 dünner wird, ein Potential des Kanalbildungsbereichs
unter der Gateelektrode 6 stabil fixiert werden, und ein
Effekt des Substratschwebens sowie die Frequenzabhängigkeit
der Verzögerungszeit
kann unterdrückt
werden, wodurch das Halbleiterbauelement mit einer höheren Zuverlässigkeit
hergestellt werden kann.
-
Obwohl
es bekannt ist, daß der
Heißträgerwiderstand
verschlechtert wird, wenn Wasserstoff in den Gateisolierfilm 5 eintritt
und Wasserstoffabschluß an
der Schnittstelle der Halbleiterschicht 3 und des Gateisolierfilms 5 auftritt,
da der Siliciumnitridfilm 14 in dem Halbleiterbauelement
dieses Beispiels gebildet ist, ist es möglich, den Eintritt von Wasserstoff
in den Gateisolierfilm 5 und den vergrabenen Oxidfilm 2 zu
verhindern, wodurch das Halbleiterbauelement eines verbesserten
Heißträgerwiderstandes
hergestellt werden kann. Insbesondere weist das obige Merkmal einen
hohen Grad der Wirksamkeit auf einem SOI-Substrat auf, das zwei
Oxidfilme (Gateisolierfilm und vergrabener Oxidfilm) aufweist, was
eine Wirkung auf die Elementeigenschaften im Vergleich zu einem
massiven Substrat aufweist.
-
Da
weiterhin der dicke Zwischenschichtisolierfilm 111 auf
dem Siliciumnitridfilm 14 und der dünne Zwischenschichtisolierfilm 11 unter
dem Siliciumnitridfilm 14 getrennt mit dem Silicium nitridfilm 14 zum
Bilden der Kontaktlöcher
geätzt
werden, ist es möglich, Überätzen der
Halbleiterschicht durch Steuern der Ätzbedingung des Zwischenschichtisolierfilms
unter dem Siliciumnitridfilm zu verhindern, wodurch das Halbleiterbauelement
erhalten werden kann, daß keine
Möglichkeit
des Erzeugens des Übergangsleckstromes
aufweist.
-
14 und 15 sind
Querschnitte, die jeweils ein Halbleiterbauelement gemäß dem zweiten Beispiel
zeigen. 14 zeigt eine p-Wanne 33,
eine n-Wanne 34, n-Source/Drainbereiche 73, 74, 83, 84, p-Taschenimplantationsbereiche 75 und 85,
p-Source/Drainbereiche 76, 77, 86 und 87,
n-Taschenimplantationsbereiche 78 und einen p-Dotierungsbereich 121 und
einen n-Dotierungsbereich 122. Weiter sind die p-Wanne 33 und
die n-Wanne 34 unter
dem Isolationsisolierfilm 4 insbesondere als 33a bzw. 34a dargestellt.
-
Bezug
nehmend auf 14, bei dem zweiten Beispiel
ist ein nMOS-Transistor in der p-Wanne 33 gebildet, die
durch Implantieren von Ionen in die Halbleiterschicht gebildet ist,
und ein pMOS-Transistor ist in der n-Wanne 34 gebildet,
wodurch eine CMOS-Struktur gebildet wird. Der nMOS-Transistor und
der pMOS-Transistor sind voneinander durch eine PTI isoliert, und
die Kanalbildungsbereiche des nMOS-Transistors und des pMOS-Transistors sind durch
den p-Dotierungsbereich 121 bzw. den n-Dotierungsbereich 122 durch
die Halbleiterschicht unter der PTI verbunden, und die Potentiale
davon sind fixiert. Die p-Wanne 33 enthält einen
Dotierungsstoff wie B, BF2 oder In von ungefähr 1 × 1015 bis 1 × 1019/cm3, und die n-Wanne 34 enthält einen
Dotierungsstoff wie P, As oder Sb von ungefähr 1 × 1015 bis 1 × 1019/cm3. Wenn die
Gateelektrode 6 in dem nMOS-Transistor eine Polysiliciumschicht
enthält, enthält die Polysiliciumschicht
einen n-Dotierungsstoff wie Phosphor von ungefähr 2 bis 15 × 1020/cm3 wie bei dem
ersten Beispiel, während
der in dem Polysilicium der Gateelektrode 6 in dem pMOS-Transistor
enthaltene Dotierungsstoff ein p-Dotierungsstoff wie Bor in manchen
Fällen
(duale Gatestruktur) und ein n-Dotierungsstoff in anderen Fällen (einzelne
Gatestruktur) sein kann.
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Die
Filmdicken und Dotierungskonzentrationen der darstellenden Elemente,
die nicht die obigen sind, sind die gleichen wie jene des Halbleiterbauelementes
des ersten Beispiels.
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Gemäß dem zweiten
Beispiel werden, da das Halbleiterbauelement, in dem das Element
auf der Hauptoberfläche
des SOI-Substrates
gebildet ist, das aus dem Halbleitersubstrat 1, dem vergrabenen Oxidfilm 2,
der gesamt über
der Oberfläche
des Halbleitersubstrates 1 vorgesehen ist, und der Halbleiterschicht 3,
die auf der Oberfläche
des vergrabenen Oxidfilms 2 vorgesehen ist, besteht, den
Siliciumnitridfilm 14 aufweist, der auf einer Oberfläche des
Elementes gebildet ist, wobei der Zwischenschichtisolierfilm 11 dazwischen
vorgesehen ist, Mikrodefekte, die sich in Lebensdauerkiller entwickeln,
in der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 durch
eine Spannung des Siliciumnitridfilm 14 erzeugt, und dieses
verkürzt
die Lebensdauer der Träger
(positives Loch in einem nMOS und Elektronen in einem pMOS). Selbst
wenn daher die Dicke der Halbleiterschicht 3 (p-Wannenbereich 33 (der
erste Halbleiterbereich), n-Wannenbereich 34 (der zweite
Halbleiterbereich)) unter dem Isolationsisolierfilm 4 dünner wird,
kann ein Potential des Kanalbildungsbereichs unter der Gateelektrode 6 stabil
fixiert werden, und ein Effekt des schwebenden Substrates wie die Frequenzabhängigkeit
der Verzögerungszeit
kann unterdrückt
werden, wodurch die Zuverlässigkeit
des Halbleiterbauelements verbessert werden kann.
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Weiter
nimmt bei der CMOS-Struktur, wenn Transistoren umgekehrter Leitungstypen
benachbart zueinander vorgesehen sind, wobei die PTI (Isolationsisolierfilm 4 und
(die p-Wanne 33 + die n-Wanne 34) (der dritte
Halbleiterbereich)) dazwischen eingefügt ist, die Durchbruchsspannung
zwischen der p-Wanne 33 und der n-Wanne 34, die
benachbart zueinander sind, zu aufgrund von Mikrodefekten, die in dem
dritten Halbleiterbereich unter dem Isolationsisolierfilm 4 erzeugt
werden und sich in einen Lebensdauerkiller entwickeln, wodurch die
Zuverlässigkeit des
Halbleiterbauelements vorteilhafterweise verbessert werden kann.
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Obwohl
es weiter bekannt ist, daß der
Heißträgerwiderstand
verschlechtert wird, wenn Wasserstoff in den Gateisolierfilm 5 (den
vergrabenen Oxidfilm 2) eintritt und der Wasserstoffabschluß auftritt
an der Schnittstelle der Halbleiterschicht 3 und des Gateisolierfilms 4,
da der Siliciumnitridfilm 14 in dem Halbleiterbauelement
dieser bevorzugten Ausführungsform
gebildet ist, ist es möglich,
den Eintritt von Wasserstoff in den Gateisolierfilm 5 und
den vergrabenen Oxidfilm 2 zu verhindern, und dieses verbessert
den Heizträgerwiderstand.
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Wenn
weiterhin, wie in 15 gezeigt ist, der nMOS-Bereich
und der pMOS-Bereich voneinander durch die FTI isoliert sind, die
der Isolationsisolierfilm 4 ist, der den vergrabenen Oxidfilm 2 erreicht, kann
der Latch-up-Widerstand verbessert werden, obwohl der Herstellungsprozeß kompliziert
wird.
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Als
nächstes
wird eine Erörterung
eines Verfahrens des Herstellens des Halbleiterbauelementes gemäß dem zweiten
Beispiel gegeben.
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16 ist
ein Querschnitt, der einen Prozeßschritt in einem Verfahren
des Herstellens eines Halbleiterbauelementes gemäß dem zweiten Beispiel zeigt. 16 zeigt
eine Photoresistmaske 303.
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Zuerst
wird auf die gleiche Weise wie bei dem ersten Beispiel der Isolationsisolierfilm 4 auf
der Oberfläche
des SOI-Substrates
gebildet, in dem die Halbleiterschicht 3 auf der Oberfläche des
Halbleitersubstrates 1 vorgesehen ist, wobei der vergrabene Oxidfilm 2 dazwischen
eingefügt
ist.
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Dann
wird die Photoresistmaske 303 mit einer Öffnung für den nMOS-Bereich
gebildet, und ein p-Dotierungsstoff wie B, BF2,
In wird ionenimplantiert zum Bilden der p-Wanne 33 mit
einer Dotierungskonzentration von ungefähr 1 × 1015 bis
1 × 1019/cm3. 16 ist
ein Querschnitt, der das Element des Halbleiterbauelementes an dem
Ende dieses Schrittes zeigt. Danach wird die Photoresistmaske 303 entfernt.
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Auf
die gleiche Weise wie die p-Wanne 33 gebildet wird, wird
eine Photoresistmaske mit einer Öffnung
für den
pMOS-Bereich gebildet, und ein n-Dotierungsstoff wie P, As oder
Sb wird insgesamt ionenimplantiert zum Bilden der n-Wanne 34 mit
einer Dotierungskonzentration von ungefähr 1 × 1015 bis
1 × 1019/cm3 (nicht gezeigt).
Danach wird die Photoresistmaske entfernt.
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Auf
die gleiche Weise wie bei dem ersten Beispiel werden der p-Dotierungsbereich 121 und der
n-Dotierungsbereich 122 gebildet. Anders als die obige
Ionenimplantation werden in Abschnitten, in denen der nMOS-Bereich
und der pMOS-Bereich unterschiedliche Leitungstypen aufweisen, getrennte Ionenimplantationen
mit einer Photoresistmaske durchgeführt, die Öffnun gen für die entsprechenden Bereiche
aufweist, auf die gleiche Weise wie bei dem ersten Beispiel.
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Gemäß dem Verfahren
des Herstellens des Halbleiterbauelementes des zweiten Beispiels
werden, da das Halbleiterbauelement, bei dem das Element auf der
Hauptoberfläche
des SOI-Substrates gebildet ist, das aus dem Halbleitersubstrat 1,
dem vergrabenen Oxidfilm 2, der insgesamt über der Oberfläche des
Halbleitersubstrates 1 vorgesehen ist, und der Halbleiterschicht 3,
die auf der Oberfläche
des vergrabenen Oxidfilmes 2 vorgesehen ist, besteht, den
Siliciumnitridfilm 14 aufweist, der auf der Oberfläche des
Elementes gebildet ist, wobei der Zwischenschichtisolierfilm 11 dazwischen
vorgesehen ist, Mikrodefekte, die sich in Lebensdauerkiller entwickeln,
in der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 durch
eine Spannung des Siliciumnitridfilms 14 erzeugt, und dieses
verkürzt
die Lebensdauer von Trägern
(positives Loch in einem nMOS und Elektronen in einem pMOS). Selbst
wenn daher die Dicke der Halbleiterschicht unter dem Isolationsisolierfilm
dünner
wird, kann ein Potential des Kanalbildungsbereiches unter der Gateelektrode
stabil fixiert werden, und ein Effekt des Substratschwebens wie
die Frequenzabhängigkeit
der Verzögerungszeit
kann unterdrückt
werden, wodurch das Halbleiterbauelement höherer Zuverlässigkeit
hergestellt werden kann.
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Wenn
weiter bei der CMOS-Struktur Transistoren umgekehrter Leitfähigkeitstypen
benachbart zueinander vorgesehen werden, wobei die PTI dazwischen
eingefügt
ist, da der Siliciumnitridfilm 14 in dem Halbleiterbauelement
dieses Beispiels gebildet ist, nimmt die Durchbruchsspannung zwischen
der p-Wanne 33 und der n-Wanne 34, die benachbart
zueinander sind, aufgrund von Mikrodefekten zu, die in der Halbleiterschicht
unter dem Isolationsisolierfilm erzeugt werden, zum Vergrößern des
Latch- up-Widerstandes,
wodurch die Zuverlässigkeit
des Halbleiterbauelementes bevorzugt verbessert werden kann.
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Obwohl
es weiter bekannt ist, daß der
Heißträgerwiderstand
verschlechtert wird, wenn Wasserstoff in den Gateisolierfilm 5 eintritt
und der Wasserstoffabschluß an
der Schnittstelle der Halbleiterschicht 3 und des Gateisolierfilms 5 auftritt,
ist es möglich,
da der Siliziumnitridfilm 14 in dem Halbleiterbauelement
dieser bevorzugten Ausführungsform gebildet
ist, den Eintritt von Wasserstoff in den Gateisolierfilm und den
vergrabenen Oxidfilm 2 zu verhindern, wodurch das Verfahren
des Herstellens des Halbleiterbauelementes eines vergrößerten Heißträgerwiderstandes
erzielt werden kann.
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Da
weiterhin der dicke Zwischenschichtisolierfilm 111 auf
dem Siliciumnitridfilm 14 und der dünne Zwischenschichtisolierfilm 11 unter
dem Siliciumnitridfilm 14 getrennt mit dem Siliciumnitridfilm 14 geätzt werden
zum Bilden der Kontaktlöcher,
ist es möglich, über Ätzen der
Halbleiterschicht zu verhindern, in dem die Ätzbedingung des Zwischenisolierfilms 11 unter
dem Siliciumnitridfilm gesteuert wird, wodurch das Halbleiterbauelement
erhalten werden kann, das keine Möglichkeit des Erzeugens eines Übergangsleckstroms
aufweist.
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Die bevorzugte
Ausführungsform
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17 ist
ein Querschnitt, der ein Halbleiterbauelement gemäß der bevorzugten
Ausführungsform
der vorliegenden Erfindung zeigt. 17 zeigt Kontaktlöcher 132 und
Drähte 310.
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Bei
der bevorzugten Ausführungsform
sind die Zwischenschichtisolierfilme 1 und 111 und
die in dem Siliciumnitridfilm 14 gebildeten Kontaktlöcher 132 über die
Oberflächen
der Sour ce/Drainbereiche 7 und 8 und des Isolationsisolierfilms 4 gebildet,
und die Drähte 310,
die mit den Source/Drainbereichen 7 und 8 durch
die Kontaktlöcher 132 verbunden
sind, sind ebenfalls auf der Oberfläche des Isolationsisolierfilms 4 gebildet.
Anders als dieser Punkt ist die vorliegende Struktur der bevorzugten
Ausführungsform
die gleiche wie die des ersten Beispiels.
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18 ist
eine Draufsicht, die das Halbleiterbauelement gemäß der bevorzugten
Ausführungsform
der vorliegenden Erfindung zeigt, und 17 ist der
Querschnitt, der entlang des Schnittes F-F von 18 genommen
ist. In 18 sind die Zwischenschichtisolierfilme 11 und 111,
der Siliciumnitridfilm 14, die Drähte 110 und 310,
der Seitenwandisolierfilm 9, die Source/Drainbereiche 71 und 81 und
die Taschenimplantationsbereiche 72 und 82 weggelassen zur
Bequemlichkeit der Darstellung.
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Da
das Halbleiterbauelement der bevorzugten Ausführungsform, das eine grenzenlose
Kontaktstruktur aufweist, bei der die Drähte 310, die mit den Source/Drainbereichen 7 und 8 verbunden
sind, über die
benachbarten Isolationsisolierfilme 4 gebildet sind, den
Siliciumnitridfilm 14 aufweist, wird der Isolationsisolierfilm 4 daran
gehindert, geätzt
zu werden, wenn die Kontaktlöcher 132,
die die Source/Drainbereiche 7 und 8 erreichen,
gebildet werden, und ausreichende Abstände von den pn-Übergängen zwischen
der Halbleiterschicht 3a und den Source/Drainbereichen 7 und 8 zu
den Drähten 310 können sichergestellt
werden, wodurch das Halbleiterbauelement höherer Elementdichte und höherer Zuverlässigkeit
erzielt werden kann.
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Gemäß der bevorzugten
Ausführungsform werden,
da das Halbleiterbauelement, bei dem das Element auf der Hauptoberfläche des SOI-Substrates
gebildet ist, das aus dem Halbleitersubstrat 1, dem vergrabenen
Oxidfilm 2, der insgesamt über der Oberfläche des
Halbleitersubstrates 1 vorgesehen ist, und der Halbleiterschicht 3,
die auf der Oberfläche
des vergrabenen Films 2 vorgesehen ist, besteht, den Siliciumfilm 14 aufweist,
der auf der Oberfläche
des Elementes gebildet ist, wobei der Zwischenschichtisolierfilm 11 dazwischen
eingefügt
ist, Mikrodefekte, die sich in Lebensdauerkiller entwickeln, in
der Halbleiterschicht 3a unter dem Isolationsisolierfilm 4 durch
eine Spannung des Siliciumnitridfilms 14 erzeugt, und dies
verkürzt
die Lebensdauer von Trägern
(positives Loch in einem nMOS und Elektronen in einem pMOS). Daher
kann, selbst wenn die Dicke der Halbleiterschicht 3a unter
dem Isolationsisolierfilm 4 dünner wird, ein Potential des Kanalbildungsbereiches
unter der Gateelektrode 6 stabil fixiert werden, und ein
Effekt des Substratschwebens wie die Frequenzabhängigkeit der Verzögerungszeit
kann unterdrückt
werden, wodurch die Zuverlässigkeit
des Halbleiterbauelementes verbessert werden kann.
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Da
es weiter bekannt ist, daß der
Heißträgerwiderstand
verschlechtert wird, wenn Wasserstoff in den Gateisolierfilm 5 eintritt
und Wasserstoffabschluß an
der Schnittstelle der Halbleiterschicht 3 und des Gateisolierfilms 5 auftritt,
da der Siliciumnitridfilm 14 in dem Halbleiterbauelement
dieser bevorzugten Ausführungsform
gebildet ist, ist es möglich, den
Eintritt von Wasserstoff in den Gateisolierfilm 5 und den
vergrabenen Oxidfilm 2 zu verhindern, und dieses verbessert
den Heißträgerwiderstand.
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19 ist
ein Querschnitt, der ein anderes Halbleiterbauelement gemäß der bevorzugten
Ausführungsform
der vorliegenden Erfindung zeigt, sie zeigt einen n-Teildotierungsbereich 123.
Bezug nehmend auf 19, der n-Dotierungsbereich 123 enthält einen
Dotierungsstoff wie P, As oder Sb von ungefähr 1 × 1015 bis
1 × 1019/cm3, und er ist
mit dem Source/Drainbereich 7 verbunden und erstreckt sich zu
dem Zentralabschnitt des Isolationsisolierfilms 4 relativ
zu einem Bereich, in dem das Kontaktloch 132 auf dem Isolationsisolierfilm 4 gebildet
ist. Der n-Dotierungsbereich 123 kann
durch diagonales Implantieren von Ionen nach dem Bilden des Kontaktlochs 132 gebildet
werden. Anders als dieser Punkt ist die vorliegende Struktur der
bevorzugten Ausführungsform
die gleiche wie die des Halbleiterbauelements von 17.
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Bei
dem Halbleiterbauelement der grenzenlosen Kontaktstruktur wird trotz
des Vorhandenseins der Siliciumnitridfilm 14 wahrscheinlich
der offenliegende Isolationsisolierfilm 4 bei dem Bilden
des Kontaktlochs 132 geätzt.
Bei dieser bevorzugten Ausführungsform
jedoch mit dem Vorhandensein des n-Dotierungsbereichs 123 ist
es möglich,
einen ausreichenden Abstand zwischen dem Draht 310 und
der p-Halbleiterschicht 3 sicherzustellen und die Möglichkeit
des Erzeugens eines Leckstroms an einem Übergang zwischen der Halbleiterschicht 3a und
den n-Dotierungsbereich 123 auszuschließen.
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20 ist
eine Draufsicht, die ein noch anderes Halbleiterbauelement gemäß der bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt. Die Struktur dieses Halbleiterbauelements
ist die gleiche wie die des in 17 gezeigten
Halbleiterbauelementes mit der Ausnahme, daß der Isolationsisolierfilm 4 eine
FTI ist, die den vergrabenen Oxidfilm 2 in einem Abschnitt
erreicht, der durch die gestrichelte Linie G eingeschlossen ist.
Gemäß dem in 20 gezeigten
Halbleiterbauelement gibt es keine Möglichkeit, obwohl die Funktion
des Lebensdauerkillers im Vergleich mit dem in 17 gezeigten Halbleiterbauelement
verschlechtert ist, daß der
Isolations isolierfilm 4 mit der Halbleiterschicht 3a verbunden
werden sollte, selbst wenn er beim Bilden des Kontaktlochs 132 geätzt wird,
wodurch die Zuverlässigkeit
des Halbleiterbauelementes verbessert wird.
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Obwohl
die Erörterung
unter Bezugnahme auf die Figur geführt wird, bei der der Siliciumnitridfilm 14 insgesamt
in der bevorzugten Ausführungsform
gebildet ist, kann die Isolationsleistung verbessert werden, wenn
nur der Siliciumnitridfilm 14 in einem Bereich gebildet
wird, in dem die PTI als Elementisolation in einem Halbleiterbauelement
benutzt wird, bei dem die PTI und die FTI zusammen benutzt werden.
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Weiter
kann die Form des Isolationsisolierfilms 4 gehalten werden,
wenn nur der Siliciumnitridfilm 14 auf einer Oberfläche eines
Abschnitts gebildet wird, in dem der Draht 310 über die
Oberflächen
der Source/Drainbereiche 7 und 8 und des Isolationsisolierfilms 4 gebildet
ist.
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Weiter
kann die grenzenlose Kontaktstruktur auf die Halbleiterbauelemente
des ersten und zweiten Beispiels angewendet werden und erzeugt den gleichen
Effekt.
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Als
nächstes
wird eine Erörterung über ein Verfahren
des Herstellens des Halbleiterbauelementes gemäß der bevorzugten Ausführungsform
der vorliegenden Erfindung gegeben.
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21 ist
ein Querschnitt, der einen Prozeßschritt in einem Verfahren
des Herstellens eines Halbleiterbauelementes gemäß der bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt. 21 zeigt
eine Photoresistmaske 304.
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Zuerst
werden auf die gleiche Weise wie bei dem ersten Beispiel der Isolationsisolierfilm 4,
der p-Dotierungsbereich (n-Dotierungsbereich
in dem Fall des pMOS), der Gateisolierfilm 5, die Gateelektrode 6,
die Taschenimplantationsbereiche 72 und 82, die
Source/Drainbereiche 71 und 81, der Seitenwandisolierfilm 9 und
die Source/Drainbereiche 7 und 8 auf der Oberfläche des
SOI-Substrates gebildet, in dem die Halbleiterschicht 3 auf
der Oberfläche des
Halbleitersubstrates 1 gebildet ist, wobei der vergrabene
Oxidfilm 2 dazwischen eingefügt wird.
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Dann
werden der Zwischenschichtisolierfilm 11, der Siliciumnitridfilm 14 und
der Zwischenschichtisolierfilm 111 auf die gleiche Weise
wie bei dem ersten Beispiel gebildet, und diese werden durch das CMP-Verfahren
eingeebnet. Nach der Einebnung wird zum Beseitigen der Unebenheit
in der Oberfläche
durch das CMP ein Siliciumoxidfilm wieder mit einer Dicke von ungefähr 50 bis
200 nm auf die gleiche Weise abgeschieden, wie der Zwischenschichtisolierfilm 11 gebildet
wird (nicht gezeigt).
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Nach
dem Bilden der Photoresistmaske 304 mit einer Öffnung an
einem Bereich, in dem die Kontaktlöcher 13 und 132 mit
den Source/Drainbereichen 7 und 8 und dem p-Dotierungsbereich 12 zu verbinden
sind, auf der Oberfläche
des Zwischenschichtisolierfilms 111 zu bilden sind, wird
der Zwischenschichtisolierfilm 111 auf die gleiche Weise
wie bei dem ersten Beispiel geätzt.
Zu dieser Zeit wird die Photoresistmaske 304 so bemustert,
daß das
Kontaktloch 132 nicht nur auf der Oberfläche der
Source/Drainbereiche 7 und 8 sondern auch auf
der Oberfläche
des Isolationsisolierfilms 4 gebildet werden kann. 21 ist
ein Querschnitt, der das Element des Halbleiterbauelementes an dem
Ende dieses Schrittes zeigt.
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Als
nächstes
werden der verbleibende Siliciumnitridfilm 14 und der Zwischenschichtisolierfilm 11 unter
der Bedingung geätzt
des niedrigeren Selektionsverhältnisses
des Siliciumnitridfilms und des Siliciumoxidfilms, so daß die Kontaktlöcher 132 und 13 gebildet
werden.
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Dann
werden die Drähte 110 und 310 auf
die gleiche Weise wie bei der ersten bevorzugten Ausführungsform
zum Bilden des in 17 gezeigten Halbleiterbauelementes
gebildet.
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Weiterhin
werden danach die gleichen Schritte wie bei dem ersten Beispiel
durchgeführt zum
Bilden einer Mehrschichtverbindungsstruktur (nicht gezeigt).
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Gemäß dem Verfahren
der Herstellung des Halbleiterbauelementes der bevorzugten Ausführungsform
kann, da der dicke Zwischenschichtisolierfilm 111 auf dem
Siliciumnitridfilm 114 und der dünne Zwischenschichtisolierfilm 11 unter
dem Siliciumnitridfilm 14 getrennt mit dem Siliciumnitridfilm 14 geätzt werden
zum Bilden der Kontaktlöcher
in dem Halbleiterbauelement mit einer grenzenlosen Kontaktstruktur,
bei der die Drähte,
die mit den Source/Drainbereichen verbunden sind, über die
benachbarten Isolationsisolierfilme gebildet werden, das Überätzen der Halbleiterschicht
durch Steuern der Ätzbedingung des
Zwischenschichtisolierfilms unter dem Siliciumnitridfilm 14 verhindert
werden, und daher kann ein Halbleiterbauelement erzielt werden,
das keine Möglichkeit
des Erzeugens eines Übergangsleckstromes aufweist.
Weiter wird der Isolationsisolierfilm 4 daran gehindert,
geätzt
zu werden, wenn die Kontaktlöcher 132,
die die Source/Drainbereiche 7 und 8 erreichen, gebildet
werden, und ausreichende Abstände
von den pn-Übergängen zwischen
der Halbleiterschicht 3a und den Source/Drainbereichen 7 und 8 zu
den Drähten
können
sichergestellt werden, wodurch das Halbleiterbauelement einer höheren Elementdichte und
höherer
Zuverlässigkeit
erzielt werden kann.
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Gemäß dem Verfahren
des Herstellens des Halbleiterbauelementes der bevorzugten Ausführungsform
werden, da das Halbleiterbauelement, in dem das Element auf der
Hauptoberfläche
des SOI-Substrates
gebildet ist, das aus dem Halbleitersubstrat 1, dem vergrabenen
Oxidfilm 2, der gesamt über
der Oberfläche
des Halbleitersubstrates 1 vorgesehen ist, und der Halbleiterschicht 3,
die auf der Oberfläche
des vergrabenen Oxidfilms 2 vorgesehen ist, besteht, den
Siliciumnitridfilm 14 aufweist, der auf einer Oberfläche des
Elementes gebildet ist, wobei der Zwischenschichtisolierfilm dazwischen
eingefügt ist,
Mikrodefekte, die sich in Lebensdauerkiller entwickeln, in der Halbleiterschicht 3a unter
dem Isolationsisolierfilm 4 durch eine Spannung des Siliciumnitridfilms 14 erzeugt,
und dies verkürzt
die Lebensdauer der Träger
(positives Loch in einem nMOS und Elektronen in einem pMOS). Selbst
wenn daher die Dicke der Halbleiterschicht 3a unter dem
Isolationsisolierfilm 4 dünner wird, kann ein Potential
des Kanalbildungsbereichs unter der Gateelektrode 6 stabil fixiert
werden, und ein Effekt des Substratschwebens wie die Frequenzabhängigkeit
der Verzögerungszeit kann
unterdrückt
werden, wodurch das Halbleiterbauelement höherer Zuverlässigkeit
hergestellt werden kann.
-
Obwohl
es weiter bekannt ist, daß der
Heißträgerwiderstand
verschlechtert wird, wenn Wasserstoff in den Gateisolierfilm 5 eintritt
und der wasserstoffabschluß an
der Schnittstelle zwischen der Halbleiterschicht 3 und
dem Gateisolierfilm 5 auftritt, ist es möglich, da
der Siliciumnitridfilm 14 in dem Halbleiterbauelement dieser
bevorzugten Ausführungsform gebildet
ist, den Eintritt von Wasserstoff in den Gateisolierfilm 5 und
den vergrabenen Oxidfilm 2 zu verhindern, wodurch das Ver fahren
des Herstellens des Halbleiterbauelementes mit dem verbesserten
Heißträgerwiderstand
erhalten werden kann.