DE102021100605A1 - Snapback-esd-schaltung, system und deren herstellungsverfahren - Google Patents

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Chia-Lin Hsu
Yu-Hung YEH
Yu-Ti Su
Wun-Jie Lin
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Snapback- ESD-Schutzschaltung umfasst ein erstes Well in einem Substrat, eine Drain-Region eines Transistors, eine Source-Region des Transistors, eine Gate-Region des Transistors und ein zweites Well, das in das erste Well eingebettet ist. Das erste Well weist einen ersten Dotiermitteltyp auf. Die Drain-Region befindet sich in dem ersten Well und weist einen zweiten Dotiermitteltyp auf, der sich vom ersten Dotiermitteltyp unterscheidet. Die Source-Region befindet sich in dem ersten Well, weist den zweiten Dotiermitteltyp auf und ist in einer ersten Richtung von der Drain-Region getrennt. Die Gate-Region liegt über dem ersten Well und dem Substrat. Das zweite Well ist in das erste Well eingebettet und ist zu einem Abschnitt der Drain-Region benachbart. Das zweite Well weist den zweiten Dotiermitteltyp auf.

Description

  • PRIORITÄTSANSPRUCH UND BEZUGNAHME
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 63/000,611 , eingereicht am 27. März 2020, die durch Bezugnahme vollumfänglich hierin aufgenommen wird.
  • HINTERGRUND
  • Der neueste Trend zur Miniaturisierung integrierter Schaltungen (ICs) hat zu kleineren Vorrichtungen geführt, die weniger Strom verbrauchen, aber dennoch mehr Funktionalität bei höheren Geschwindigkeiten als bisher bieten. Der Miniaturisierungsprozess hat außerdem die Empfindlichkeit der Vorrichtungen elektrostatischen Entladungsereignissen (ESD-Ereignissen) gegenüber aufgrund verschiedener Faktoren erhöht, wie etwa durch dünnere Dielektrikumsdicken und assoziierte verringerte dielektrische Durchschlagspannungen. ESD ist eine der Ursachen elektronischer Schaltungsschäden und außerdem eine der Überlegungen in der fortgeschrittenen Halbleitertechnologie.
  • Figurenliste
  • Aspekte dieser Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A ist ein schematisches Blockdiagramm einer integrierten Schaltung nach einigen Ausführungsformen.
    • 1B ist ein Schaltplan einer äquivalenten Schaltung eines Abschnitts einer integrierten Schaltung nach einigen Ausführungsformen.
    • 2A eine Querschnittsansicht einer integrierten Schaltung nach einigen Ausführungsformen.
    • 2B ist eine Querschnittsansicht einer äquivalenten Schaltung der integrierten Schaltung nach einigen Ausführungsformen.
    • 2C ist ein Wellenformdiagramm einiger Ausführungsformen im Vergleich zu anderen Ansätzen.
    • 3A ist ein Blockdiagramm eines Snapback-Vorrichtungsarrays mit mehreren Snapback-Vorrichtungszellen nach einigen Ausführungsformen.
    • 3B ist ein Diagramm eines Layoutdesigns nach einigen Ausführungsformen.
    • 4A ist ein schematisches Blockdiagramm einer integrierten Schaltung nach einigen Ausführungsformen.
    • 4B ist ein Diagramm eines Layoutdesigns nach einigen Ausführungsformen.
    • 5A eine Querschnittsansicht einer integrierten Schaltung nach einigen Ausführungsformen.
    • 5B ist eine Querschnittsansicht einer äquivalenten Schaltung der integrierten Schaltung nach einigen Ausführungsformen.
    • 5C ist ein Diagramm eines Layoutdesigns nach einigen Ausführungsformen.
    • 6A eine Querschnittsansicht einer integrierten Schaltung nach einigen Ausführungsformen.
    • 6B ist eine Querschnittsansicht einer äquivalenten Schaltung der integrierten Schaltung nach einigen Ausführungsformen.
    • 6C ist ein Diagramm eines Layoutdesigns nach einigen Ausführungsformen.
    • 7A bis 7C sind entsprechende Diagramme entsprechender Layoutdesigns nach einigen Ausführungsformen.
    • 8A bis 8C sind entsprechende Diagramme entsprechender Layoutdesigns nach einigen Ausführungsformen.
    • 9 ist ein Ablaufdiagramm eines Verfahrens zum Bilden oder Herstellen einer ESD-Schaltung nach einigen Ausführungsformen.
    • 10A ist ein funktionales Ablaufdiagramm von mindestens einem Abschnitt des Design- und Herstellungsablaufs einer integrierten Schaltung nach einigen Ausführungsformen.
    • 10B ist ein funktionales Ablaufdiagramm eines Verfahrens zum Herstellen eines IC-Bauteils nach verschiedenen Ausführungsformen.
    • 11 ist ein Ablaufdiagramm eines Verfahrens zum Betreiben einer Schaltung nach einigen Ausführungsformen.
    • 12 ist eine schematische Ansicht eines Systems für das Design eines IC-Layoutdesigns und zum Herstellen einer IC-Schaltung nach einigen Ausführungsformen.
    • 13 ist ein Blockdiagramm eines integrierten Schaltungsherstellungssystems (IC-Herstellungssystem) und eines IC-Herstellungsablaufs, der damit assoziiert ist, nach mindestens einer Ausführungsform dieser Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt verschiedene Ausführungsformen oder Beispiele zur Umsetzung von Funktionen des dargelegten Inhalts bereit. Spezifische Beispiele von Bauteilen, Materialien, Werten, Schritten, Anordnungen oder dergleichen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die einschränkend sind. Andere Bauteile, Materialien, Werte, Schritte, Anordnungen oder dergleichen werden betrachtet. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, kann aber auch Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, sodass das erste und das zweite Element gegebenenfalls nicht in direktem Kontakt stehen. Weiterhin können Bezugszeichen in den verschiedenen Beispielen dieser Offenbarung wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt nicht grundsätzlich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unten“, „abwärts“, „über“, „oben“, „aufwärts“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Zeichnungen dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Ein Parameter, der bei einer ESD-Schutzvorrichtung zu berücksichtigen ist, ist eine ESD-Schwellenspannung oder Triggerspannung, bei der die ESD-Schutzvorrichtung eingeschaltet wird, d.h. leitfähig wird, um hohe und schädliche Spannung und/oder Strom eines ESD-Ereignisses von den zu schützenden Schaltungen wegzuleiten. Eine hohe ESD-Triggerspannung ist potenziell schädlich für die zu schützenden Schaltungen und/oder führt möglicherweise zu einem ungleichmäßigen Einschalten und/oder einem frühzeitigen Ausfall der ESD-Schutzvorrichtung selbst. In einigen Ausführungsformen wird zur Verringerung der ESD-Schwellenspannung oder Triggerspannung ein zusätzliches N-Well zu einem P-Well der ESD-Schutzvorrichtung hinzugefügt, wodurch der Basiswiderstand eines parasitären Bipolartransistors (BJT) der ESD-Schutzvorrichtung erhöht wird.
  • In einigen Ausführungsformen wird während eines ESD-Ereignisses durch die Erhöhung des Basiswiderstandes des parasitären BJT die ESD-Schwellenspannung des parasitären BJT verringert, wodurch der parasitäre BJT bei einer niedrigeren ESD-Triggerspannung früher einschaltet und die ESD-Spannung schneller entladen werden kann als bei anderen Ansätzen. Anders ausgedrückt, die ESD-Triggerspannung wird verringert, was zu einer verbesserten ESD-Leistung führt. Im Vergleich mit anderen Ansätzen bietet mindestens eine oder mehrere Ausführungsformen vorteilhaft eine Layoutdesign- oder Platzierungslösung zum Verringern der ESD-Triggerspannung von Snapback-Vorrichtungen ohne zusätzliche Fertigungsprozesse und mit verbesserter ESD-Leistung.
  • 1A ist ein schematisches Blockdiagramm einer integrierten Schaltung 100A nach einigen Ausführungsformen.
  • Die integrierte Schaltung 100A umfasst eine interne Schaltung 102, einen Spannungsversorgungsanschluss 104, einen Referenzspannungsversorgungsanschluss 106, ein IO-Pad (Eingangs-/Ausgangspad, E/A-Pad) 108, eine ESD-Klemme 110 und eine Snapback-Vorrichtung 120. In einigen Ausführungsformen ist mindestens die integrierte Schaltung 100A, 100B (1B) oder 400A (4A) auf einer einzigen integrierten Schaltung (IC) oder auf einem einzigen Halbleitersubstrat integriert. In einigen Ausführungsformen umfasst mindestens die integrierte Schaltung 100A, 100B oder 400A eine oder mehrere ICs, die auf einem oder mehreren einzelnen Halbleitersubstraten integriert sind.
  • Die interne Schaltung 102 ist mit dem Spannungsversorgungsanschluss 104 (z.B. VDD), dem Referenzspannungsversorgungsanschluss 106 (z.B. VSS) und dem IO-Pad 108 gekoppelt. Die interne Schaltung 102 ist so konfiguriert, dass sie eine Versorgungsspannung VDD von dem Spannungsversorgungsanschluss 104 (z.B. VDD), eine Referenzspannung VSS von dem Referenzspannungsversorgungsanschluss 106 (z.B. VSS) und ein IO-Signal vom IO-Pad 108 erhält.
  • Die interne Schaltung 102 umfasst eine Schaltungsanordnung, die so konfiguriert ist, dass sie das IO-Signal, das vom IO-Pad 108 empfangen oder an dieses ausgegeben wird, erzeugt oder verarbeitet. In einigen Ausführungsformen umfasst die interne Schaltung 102 eine Kernschaltungsanordnung, die so konfiguriert ist, dass sie bei einer Spannung arbeitet, die niedriger ist als die Versorgungsspannung VDD des Spannungsversorgungsanschlusses 104. In einigen Ausführungsformen umfasst die interne Schaltung 102 mindestens eine n- oder p-Transistorvorrichtung. In einigen Ausführungsformen umfasst die interne Schaltung 102 mindestens eine Logikgatezelle. In einigen Ausführungsformen umfasst eine Logikgatezelle eine UND-, ODER-, NAND-, NOR-, XOR-, INV-, UND-OR-Invertierungs- (AOI), ODER-AND-Invertierungs- (OAI), MUX-, Flip-Flop-, BUFF-, Latch-, Verzögerungs- oder Taktzellen. In einigen Ausführungsformen umfasst die interne Schaltung 102 mindestens eine Speicherzelle. In einigen Ausführungsformen umfasst die Speicherzelle einen statischen Direktzugriffsspeicher (SRAM), einen dynamischen RAM (DRAM), einen resistiven RAM (RRAM), einen magnetoresistiven RAM (MRAM) oder einen Festwertspeicher (ROM). In einigen Ausführungsformen umfasst die interne Schaltung 102 ein oder mehrere aktive oder passive Elemente. Beispiele für aktive Elemente umfassen unter anderem Transistoren und Dioden. Beispiele für Transistoren umfassen unter anderem Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxid-Halbleitertransistoren (CMOS), Bipolartransistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFETs/NFETs) usw.), FinFETs und planare MOS-Transistoren mit erhöhtem Source/Drain. Beispiele für passive Elemente umfassen unter anderem Kondensatoren, Induktivitäten, Sicherungen und Widerstände.
  • Der Spannungsversorgungsanschluss 104 ist so konfiguriert, dass er die Versorgungsspannung VDD für den normalen Betrieb der internen Schaltung 102 erhält. Ähnlich ist der Referenzspannungsversorgungsanschluss 106 so konfiguriert, dass sie eine Referenzversorgungsspannung VSS für den normalen Betrieb der internen Schaltung 102 erhält. In einigen Ausführungsformen ist mindestens der Spannungsversorgungsanschluss 104 ein Spannungsversorgungspad. In einigen Ausführungsformen ist mindestens der Referenzspannungsversorgungsanschluss 106 ein Referenzspannungsversorgungspad. In einigen Ausführungsformen ist ein Pad mindestens eine leitfähige Fläche, ein Pin, ein Knoten oder ein Bus. Der Spannungsversorgungsanschluss 104 oder der Referenzspannungsversorgungsanschluss 106 wird auch als Stromversorgungsspannungsbus oder -schiene bezeichnet. In der Beispielkonfiguration in 1A bis 1B und 4A ist die Versorgungsspannung VDD eine positive Versorgungsspannung, der Spannungsversorgungsanschluss 104 ist eine positive Versorgungsspannung, die Referenzversorgungsspannung VSS ist eine Masseversorgungsspannung und der Referenzspannungsversorgungsanschluss 106 ist eine Massespannungsklemme. Andere Stromversorgungsanordnungen sind im Umfang dieser Offenbarung möglich.
  • Das IO-Pad 108 ist mit der internen Schaltung 102 gekoppelt. Das IO-Pad 108 ist so konfiguriert, dass es ein IO-Signal von der internen Schaltung 102 empfängt oder ein IO-Signal an die interne Schaltung 102 ausgibt. Das IO-Pad 108 ist mindestens ein Pin, der mit der internen Schaltung 102 gekoppelt ist. In einigen Ausführungsformen ist das IO-Pad 108 ein Knoten, ein Bus oder eine leitfähige Fläche, die mit der internen Schaltung 102 gekoppelt ist.
  • Die ESD-Klemme 110 ist zwischen dem Spannungsversorgungsanschluss 104 (z.B. Versorgungsspannung VDD) und dem Referenzspannungsversorgungsanschluss 106 (z.B. VSS) gekoppelt. Wenn ein ESD-Ereignis eintritt, ist die ESD-Klemme 110 so konfiguriert, dass sie einen Stromnebenschlusspfad zwischen dem Spannungsversorgungsanschluss 104 (z.B. Versorgungsspannung VDD) und dem Referenzspannungsversorgungsanschluss 106 (z.B. VSS) bereitstellt. Wenn kein ESD-Ereignis eintritt, sollte die ESD-Klemme 110 ausgeschaltet werden. Wenn zum Beispiel kein ESD-Ereignis eintritt, ist die ESD-Klemme 110 ausgeschaltet und daher während des normalen Betriebs der internen Schaltung 102 eine nicht leitfähige Vorrichtung oder Schaltung. Wenn ein ESD-Ereignis eintritt, sollte sich die ESD-Klemme 110 einschalten, um den ESD-Strom zu entladen. Wenn beispielsweise ein ESD-Ereignis eintritt, ist die Spannungsdifferenz über der ESD-Klemme 110 gleich oder größer als eine Schwellenspannung der ESD-Klemme 110, und die ESD-Klemme 110 wird eingeschaltet, wodurch Strom zwischen dem Spannungsversorgungsanschluss 104 (z.B. VDD) und dem Referenzspannungsversorgungsanschluss 106 (z.B. VSS) geleitet wird.
  • In einigen Ausführungsformen umfasst die ESD-Klemme 110 einen großen NMOS-Transistor, der so konfiguriert ist, dass er den ESD-Strom führt, ohne in die Avalanche-Durchbruchregion der ESD-Klemme 110 einzudringen. In einigen Ausführungsformen ist die ESD-Klemme 110 ohne Avalanche-Übergänge innerhalb der ESD-Klemme 110 umgesetzt und wird auch als „Non-Snapback-Schutzschema“ bezeichnet
  • Die Snapback-Vorrichtung 120 ist zwischen dem IO-Pad 108 und dem Referenzspannungsversorgungsanschluss 106 gekoppelt. Die Snapback-Vorrichtung 120 ist so konfiguriert, dass sie einen minimalen Einfluss auf das normale Verhalten (z.B. keine ESD-Zustände) der internen Schaltung 102 oder der integrierten Schaltung 100A bis 100B oder 400A hat. Anders ausgedrückt, die Snapback-Vorrichtung 120 ist ausgeschaltet oder nicht leitfähig, wenn kein ESD-Ereignis vorliegt. Ein ESD-Ereignis tritt auf, wenn an das IO-Pad 108 eine ESD-Spannung oder ein ESD-Strom angelegt wird, die bzw. der höher ist als die Spannung oder der Strom, die bzw. der während des normalen Betriebs der internen Schaltung 102 erwartet wird. Ohne Snapback-Vorrichtung 120 verursacht ein solches ESD-Ereignis übermäßige und potenziell schädliche Spannungen oder Ströme in der internen Schaltung 102 und/oder der Treiberschaltung 440 ( 4A). Unter ESD-Zuständen ist Die Snapback-Vorrichtung 120 so konfiguriert, dass sie sich einschaltet und ein Snapback zeigt. Anders ausgedrückt, unter ESD-Zuständen ist die Snapback-Vorrichtung 120 so konfiguriert, dass sie sich einschaltet und in der Avalanche-Durchbruchsregion der Snapback-Vorrichtung 120 arbeitet, wodurch ein hoher ESD-Strom fließt, der durch die Snapback-Vorrichtung 120 statt durch die interne Schaltung 102 entladen wird.
  • In einigen Ausführungsformen ist die Snapback-Vorrichtung 120 so konfiguriert, dass sie sich einschaltet oder arbeitet, wenn eine ESD-Belastung oder ein ESD-Ereignis im Positiv-zu-VSS-Modus (PS) auftritt. Beispielsweise wird im PS-Modus eine positive ESD-Belastung oder ESD-Spannung (mindestens größer als die Referenzversorgungsspannung VSS) an das IO-Pad 108 angelegt, während der Spannungsversorgungsanschluss 104 (z.B. VDD) erdfrei ist und der Referenzspannungsversorgungsanschluss 106 (z.B. VSS) geerdet ist. Mindestens in diesem Beispiel wird, wenn die ESD-Spannung größer als eine ESD-Triggerspannung Vth oder eine Schwellenspannung der Snapback-Vorrichtung 120 ist, die Snapback-Vorrichtung 120 eingeschaltet und entlädt die ESD-Spannung auf dem IO-Pad 108 durch die eingeschaltete Snapback-Vorrichtung 120 an den Referenzspannungsversorgungsanschluss 106 (z.B. VSS), wie durch den Pfeil „PS-Modus“ in 1A gezeigt.
  • In einigen Ausführungsformen ist die Snapback-Vorrichtung 120 deaktiviert oder so konfiguriert, dass sie sich ausschaltet oder nicht arbeitet, wenn eine ESD-Belastung oder ein ESD-Ereignis im Modus Negativ-zu-VSS (NS) auftritt. In einigen Ausführungsformen ist die Snapback-Vorrichtung 120 ausgeschaltet oder nicht betriebsbereit, wenn eine ESD-Belastung oder ein Ereignis im NS-Modus auftritt. Im NS-Modus wird eine negative ESD-Belastung vom IO-Pad 108 empfangen, während der Spannungsversorgungsanschluss 104 (z.B. VDD) erdfrei ist und der Referenzspannungsversorgungsanschluss 106 (z.B. VSS) geerdet ist.
  • In einigen Ausführungsformen umfasst die Snapback-Vorrichtung 120 eine Snapback-Vorrichtung mit einem parasitären NPN-BJT, eine Snapback-MOS-Vorrichtung, eine Feldoxid-Vorrichtung (FOD), einen siliziumgesteuerten Gleichrichter (SCR) oder dergleichen, ist aber nicht darauf beschränkt.
  • In einigen Ausführungsformen umfasst die integrierte Schaltung 100A außerdem eine zusätzliche Snapback-Vorrichtung (nicht gezeigt), die der Snapback-Vorrichtung 120 ähnlich ist, aber zwischen dem IO-Pad 108 und dem Spannungsversorgungsanschluss 104 gekoppelt ist. In einigen Ausführungsformen ähnelt eine Querschnittsansicht der zusätzlichen Snapback-Vorrichtung (nicht gezeigt) der integrierten Schaltung 200A bis 200B (2A bis 2B).
  • In einigen Ausführungsformen ist die weitere Snapback-Vorrichtung so konfiguriert, dass sie sich einschaltet oder arbeitet, wenn eine ESD-Belastung oder ein ESD-Ereignis im Positiv-zu-VDD-Modus (PD) auftritt. Beispielsweise wird im PD-Modus eine positive ESD-Belastung oder ESD-Spannung (mindestens größer als die Versorgungsspannung VSS) an das IO-Pad 108 angelegt, während der Spannungsversorgungsanschluss 104 (z.B. VDD) geerdet ist und der Referenzspannungsversorgungsanschluss 106 (z.B. VSS) erdfrei ist. Mindestens in diesem Beispiel wird, wenn die ESD-Spannung größer als eine ESD-Triggerspannung Vth oder eine Schwellenspannung der zusätzlichen Snapback-Vorrichtung ist, die zusätzliche Snapback-Vorrichtung eingeschaltet und entlädt die ESD-Spannung auf dem IO-Pad 108 über die eingeschaltete zusätzliche Snapback-Vorrichtung zum Spannungsversorgungsanschluss 104 (z.B. VDD).
  • In einigen Ausführungsformen ist die weitere Snapback-Vorrichtung deaktiviert oder so konfiguriert, dass sie sich ausschaltet oder nicht arbeitet, wenn eine ESD-Belastung oder ein ESD-Ereignis im Negativ-zu-VDD-Modus (ND-Modus) auftritt. In einigen Ausführungsformen ist die weitere Snapback-Vorrichtung ausgeschaltet oder nicht betriebsbereit, wenn eine ESD-Belastung oder ein Ereignis im ND-Modus auftritt. Im ND-Modus wird eine negative ESD-Belastung vom IO-Pad 108 empfangen, während der Spannungsversorgungsanschluss 104 (z.B. VDD) geerdet ist und der Referenzspannungsversorgungsanschluss 106 (z.B. VSS) erdfrei ist.
  • In einigen Ausführungsformen umfasst die weitere Snapback-Vorrichtung eine Snapback-Vorrichtung mit einem parasitären NPN-BJT, eine Snapback-MOS-Vorrichtung, eine Feldoxid-Vorrichtung (FOD), einen siliziumgesteuerten Gleichrichter (SCR) oder dergleichen, ist aber nicht darauf beschränkt.
  • 1B ist ein Schaltplan einer äquivalenten Schaltung 100B eines Abschnitts einer integrierten Schaltung 100A nach einigen Ausführungsformen.
  • Die äquivalente Schaltung 100B ist eine Variation der integrierten Schaltung 100A und zeigt einen parasitären Transistor 140 der Snapback-Vorrichtung 120, weshalb auf eine ähnlich detaillierte Beschreibung verzichtet wird. Die äquivalente Schaltung 100B entspricht z.B. der Snapback-Vorrichtung 120 aus 1A mit parasitären Elementen (z.B. einem parasitären Transistor 140), in Übereinstimmung mit einigen Ausführungsformen.
  • Komponenten, die gleich oder ähnlich denen in einer oder mehreren aus 1A bis 1B, 2B bis 2C, 3,4A bis 4B, 5A bis 5C, 6A bis 6C, 7A bis 7C, 8A bis 8C und 9 bis 13 (unten dargestellt) erhalten die gleichen Referenznummern, sodass eine detaillierte Beschreibung derselben entfällt.
  • Die äquivalente Schaltung 100B umfasst das IO-Pad 108, den Referenzspannungsversorgungsanschluss 106, die Snapback-Vorrichtung 120 und den parasitären Transistor 140.
  • Der parasitäre Transistor 140 ist ein Bipolartransistor (BJT). In einigen Ausführungsformen ist der parasitäre Transistor 140 ein parasitärer NPN-Transistor. Der parasitäre Transistor 140 umfasst einen Kollektor des BJT, der einer Drain-Region der Snapback-Vorrichtung 120 entspricht, einen Emitter des BJT, der die Source-Region der Snapback-Vorrichtung 120 entspricht, eine Basis des BJT, die dem P-Well und dem P-Substrat der Snapback-Vorrichtung 120 entspricht, und einen Basiswiderstand Rb, der einem Widerstand des P-Well und des P-Substrats der Snapback-Vorrichtung 120 entspricht.
  • Der Kollektor des parasitären Transistors 140 ist mit dem IO-Pad 108 gekoppelt. Der Basiswiderstand Rb ist zwischen der Basis des parasitären Transistors 140 und dem Emitter des parasitären Transistors 140 gekoppelt. Der Emitter des parasitären Transistors 140 ist außerdem mit dem Referenzspannungsversorgungsanschluss 106 gekoppelt.
  • In einigen Ausführungsformen wird der parasitäre Transistor 140 während einer positiven ESD-Belastung (z.B. PS-Modus), wenn die ESD-Spannung größer als eine ESD-Triggerspannung Vth oder Schwellenspannung des parasitären Transistors 140 ist, EIN geschaltet und entlädt dadurch die ESD-Spannung an den Referenzspannungsversorgungsanschluss 106 (z.B. VSS).
  • Die Triggerspannung Vth des parasitären Transistors 140 steht in umgekehrtem Verhältnis zum Basisstrom Ib und zum Basiswiderstand Rb. Beispielsweise führt eine Verringerung von mindestens dem Basisstrom Ib oder dem Basiswiderstand Rb zu einer Erhöhung der Triggerspannung Vth des parasitären Transistors 140. Beispielsweise führt eine Erhöhung von mindestens dem Basisstrom Ib oder dem Basiswiderstand Rb zu einer Verringerung der Triggerspannung Vth des parasitären Transistors 140. In einigen Ausführungsformen wird zum Verringern der ESD-Triggerspannung Vth ein N-Well (2A bis 2B) ist in der Snapback-Vorrichtung 120 umfasst, die die effektive Fläche des P-Wells verkleinert (2A bis 2B) im Inneren der Snapback-Vorrichtung 120. In einigen Ausführungsformen wird durch die Verringerung der effektiven Fläche das P-Well (2A bis 2B) innerhalb der Snapback-Vorrichtung 120 führt zu einer Erhöhung des Basiswiderstandes Rb und einer Verringerung der Triggerspannung Vth, als wenn das zusätzliche N-Well (2A bis 2B) ist nicht umfasst.
  • Im Vergleich mit anderen Ansätzen bietet mindestens eine Ausführungsform vorteilhaft eine designtechnische Co-Optimierungslösung zur Senkung der ESD-Triggerspannung Vth ohne zusätzliche Fertigungsprozesse, wie etwa Abstimmungsprozessen.
  • In mindestens einer Ausführungsform vermeidet die niedrigere ESD-Triggerspannung Vth vorteilhaft eines oder mehrere Probleme, die mit einer höheren ESD-Triggerspannung Vth in anderen Ansätzen assoziiert sind, unter anderem potenzielle Schäden an den zu schützenden Schaltungen, ungleichmäßiges Einschalten oder frühzeitigen Ausfall der ESD-Schutzvorrichtung selbst.
  • 2A eine Querschnittsansicht einer integrierten Schaltung 200A nach einigen Ausführungsformen. 2B ist eine Querschnittsansicht einer äquivalenten Schaltung 200B der integrierten Schaltung 200A nach einigen Ausführungsformen. Beispielsweise entspricht die äquivalente Schaltung 200B der integrierten Schaltung 200A mit parasitärem BJT 240. Beispielsweise zeigt die integrierte Schaltung 200A aus 2A zur leichteren Illustration im Vergleich zu 2B nicht den parasitären BJT 240 aus 2B. 2C ist ein Wellenformdiagramm 200C einiger Ausführungsformen im Vergleich zu anderen Ansätzen.
  • Die integrierte Schaltung 200A ist eine Ausführungsform der Snapback-Vorrichtung 120.
  • Die integrierte Schaltung 200A umfasst ein Substrat 202. Das Substrat 202 ist ein p-Substrat. In einigen Ausführungsformen ist das Substrat 202 ein n-Substrat. In einigen Ausführungsformen umfasst das Substrat 202 einen elementaren Halbleiter, umfassend Silizium oder Germanium in kristalliner, polykristalliner oder amorpher Struktur; einen Verbindungshalbleiter, umfassend Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und Indiumantimonid; einen Legierungshalbleiter, umfassend SiGe, GaAsP, AlInAs, Al-GaAs, GaInAs, GaInP und GaInAsP; jedes andere geeignete Material; oder Kombinationen davon. In einigen Ausführungsformen weist das Legierungshalbleitersubstrat ein abgestuftes SiGe-Element auf, in dem sich die Si- und Ge-Zusammensetzung von einem Verhältnis an einem Ort zu einem anderen Verhältnis an einem anderen Ort des abgestuften SiGe-Elements ändert. In einigen Ausführungsformen ist die Legierung SiGe über einem Siliziumsubstrat gebildet. In einigen Ausführungsformen ist das erste Substrat 202 ein gespanntes SiGe-Substrat. In einigen Ausführungsformen weist das Halbleitersubstrat eine Halbleiter-auf-Isolatorstruktur auf, wie etwa eine Silizium-auf-Isolator-Struktur (SOI-Struktur). In einigen Ausführungsformen umfasst das Halbleitersubstrat eine dotierte Epi-Schicht oder eine verdeckte Schicht. In einigen Ausführungsformen weist das Verbindungshalbleitersubstrat eine mehrschichtige Struktur auf, oder das Substrat umfasst eine mehrschichtige Verbindungshalbleiterstruktur.
  • Die integrierte Schaltung 200A umfasst außerdem einen P-Well 204 und einen N-Well 206 im Substrat 202. Das N-Well 206 ist zu dem P-Well 204 benachbart. P-Well 204 weist eine Breite W0 in einer ersten Richtung X auf, und N-Well 206 weist eine Breite W1' in der ersten Richtung X auf. In einigen Ausführungsformen ist die Breite W0 größer als die Breite W1'. P-Well 204 hat einen Dotiermittelverunreinigungstyp, der dem Dotiermittelverunreinigungstyp von N-Well 206 entgegengesetzt ist. N-Well 206 umfasst eine n-Dotiermittel-Verunreinigung, und P-Well umfasst eine p-Dotiermittel-Verunreinigung.
  • Das N-Well 206 befindet sich auf der Drainseite von Transistor 260. In einigen Ausführungsformen wird durch die Aufnahme von N-Well 206 in die integrierte Schaltung 200A die effektive Fläche des P-Wells 204 in der integrierten Schaltung 200A verringert, wodurch der Basiswiderstand Rb von P-Well 204 und Substrat 202 während eines ESD-Ereignisses erhöht wird. Die Erhöhung des Basiswiderstands Rb führt zu einer Verringerung der Triggerspannung Vth1 der integrierten Schaltung 200A während eines ESD-Ereignisses, im Vergleich damit, wenn das N-Well 206 nicht umfasst ist.
  • Die integrierte Schaltung 200A umfasst außerdem eine Gatestruktur 230, die sich über dem P-Well 204 befindet. Die Gatestruktur 230 umfasst ein Gatedielektrikum 222 und eine Gateelektrode 230a. Die integrierte Schaltung 200A umfasst außerdem Seitenwände auf gegenüberliegenden Seiten der Gatestruktur 230.
  • Die integrierte Schaltung 200A umfasst außerdem eine Drain-Region 212 und eine Source-Region 214. Die Source-Region 214 ist eine aktive N-Region mit N-Dotiermitteln, die in dem P-Well 204 implantiert sind. Die Drain-Region 212 ist eine aktive N-Region mit N-Dotiermitteln, die mindestens in dem P-Well 204 oder dem N-Well 206 implantiert sind. In einigen Ausführungsformen erstreckt sich mindestens die Source-Region 214 oder die Drain-Region 212 über das Substrat 202. In einigen Ausführungsformen ist das N-Well 206 in das P-Well 204 eingebettet. In einigen Ausführungsformen ist das N-Well 206 zu einem Abschnitt der Drain-Region 212 benachbart. In einigen Ausführungsformen entspricht ein erstes Element, das zu einem zweiten Element benachbart ist, dem ersten Element, das direkt zu dem zweiten Element benachbart ist. In einigen Ausführungsformen entspricht das erste Element, das zu dem zweiten Element benachbart ist, dem ersten Element, das nicht direkt zu dem zweiten Element benachbart ist. In einigen Ausführungsformen berührt das N-Well 206 direkt einen Abschnitt der Drain-Region 212.
  • In einigen Ausführungsformen sind die Drain-Region 212 und die Source-Region 214 von Transistor 260 aus 2A bis 2B als Oxid-Definitionsregion (OD-Region) bezeichnet, die die Source- oder Drain-Diffusionsregionen der integrierten Schaltungen 200A bis 200B oder den NMOS-Transistor N1 aus 4A (unten beschrieben) definiert.
  • In einigen Ausführungsformen umfasst die integrierte Schaltung 200A außerdem leicht dotierte Drain-Regionen (LDD-Regionen) 218, die zu der Source-Region 214 und der Drain-Region 212 benachbart sind und sich unter den Seitenwänden 220 befinden. In einigen Ausführungsformen hilft die LDD-Region 360 dem Transistor 260, einen niedrigen Leckstrom aufrechtzuerhalten.
  • Die integrierte Schaltung 200A umfasst außerdem einen P-Wellabgriff 216 über dem P-Well 204 und Shallow-Trench-Isolierungsregionen (STI-Regionen) 208 und 210. Die STI-Region 208 ist so konfiguriert, dass sie die Drain-Region 212 von anderen Abschnitten der integrierten Schaltung 200A (nicht gezeigt) isoliert. Die STI-Region 210 ist so konfiguriert, dass sie die Source-Region 214 von anderen Abschnitten der integrierten Schaltung 200A isoliert. In einigen Ausführungsformen ist die Region 210 so konfiguriert, dass sie Source-Region 214 von der Abgriffsregion 216 isoliert. Während 2A bis 2B und 5A bis 5B illustrieren, dass sich die STI-Region 208 innerhalb des N-Wells 206 befindet, befindet sich die STI-Region 208 in einigen Ausführungsformen nicht innerhalb des N-Wells 206. In einigen Ausführungsformen befindet sich die STI-Region 208 benachbart zu oder direkt neben dem N-Well 206. In einigen Ausführungsformen befindet sich das N-Well 206 zwischen der Drain-Region 212 und der STI-Region 208. In einigen Ausführungsformen wird die STI-Region 208 nicht in derselben Region oder demselben Raum wie das N-Well 206 gebildet. In einigen Ausführungsformen ist die STI-Region 208 nicht in dem N-Well 206 ausgebildet. In einigen Ausführungsformen umfasst die integrierte Schaltung 200A oder 200B keine STI-Region 208 oder 210.
  • In einigen Ausführungsformen bilden die Drain-Region 212, die Source-Region 214, die LDD-Regionen 218, die Seitenwände 220 und die Gatestruktur 230 zusammen einen Transistor 260. In einigen Ausführungsformen ist der Transistor 260 ein NMOS-Transistor. In einigen Ausführungsformen ist der Transistor 260 ein PMOS-Transistor. In einigen Ausführungsformen entspricht der Transistor 260 der Snapback-Vorrichtung 120 aus 1A bis 1B. In einigen Ausführungsformen entspricht der Transistor 260 der Treibervorrichtung 440 aus 4A.
  • In einigen Ausführungsformen ist die Drain-Region 212 mit dem IO-Pad 108 gekoppelt, und die Source-Region 214 und die Abgriffsregion 216 sind mit dem Referenzspannungsversorgungsanschluss 106 (z.B. der Spannung VSS) gekoppelt. In einigen Ausführungsformen ist die Gatestruktur 230 auch mit der Source-Region 214, der Abgriffsregion 216 und dem Referenzspannungsversorgungsanschluss 106 (z.B. Spannung VSS) gekoppelt und entspricht daher einer geerdeten Gate-NMOS-Vorrichtung (ggNMOS-Vorrichtung).
  • In einigen Ausführungsformen umfassen die Drain-Region 212 und die Source-Region 214 Finnen, die den komplementären Fin-Field-Effect-Transistor-Metalloxidhalbleitertechnologien (FinFET-CMOS-Technologien) entsprechen. In einigen Ausführungsformen umfassen die Drain-Region 212 und die Source-Region 214 Nanosheets von Nanosheet-Transistoren. In einigen Ausführungsformen umfassen die Drain-Region 212 und die Source-Region 214 aus Nanodraht- oder Nanodraht-Transistoren. In einigen Ausführungsformen sind die Drain-Region 212 und die Source-Region 214 in planaren CMOS-Technologien entsprechend frei von Finnen. Andere Arten von Transistoren sind im Umfang dieser Offenbarung möglich.
  • In einigen Ausführungsformen ist die Drain-Region 212 eine erweiterte Drain-Region und weist eine größere Größe als die Source-Region 214 auf. In mindestens einer Ausführungsform bedeckt eine Silizidschicht (nicht gezeigt) einen Abschnitt, aber nicht die gesamte Drain-Region 212. Eine solche teilweise silizidierte Konfiguration der Drain-Region 212 verbessert den Selbstschutz von Transistor 260 vor ESD-Ereignissen. In mindestens einer Ausführungsform ist die Drain-Region 212 vollständig silizidiert.
  • Die Gatestruktur 230 ist zwischen der Drain-Region 212 und der Source-Region 214 angeordnet. In einigen Ausführungsformen umfasst die Gateelektrode 230a ein leitfähiges Material wie Metall oder Polysilizium (hier auch als „POLY“ bezeichnet). In einigen Ausführungsformen ist die Gatestruktur 230 mit dem Versorgungsspannungsanschluss 104 (z.B. Spannung VDD) oder dem Referenzspannungsversorgungsanschluss 106 (z.B. Spannung VSS) gekoppelt. In einigen Ausführungsformen ist die Gatestruktur 230 mit einer externen Steuerschaltung gekoppelt, wie mit Verweis auf 4A beschrieben.
  • 2B ist eine Querschnittsansicht einer äquivalenten Schaltung 200B der integrierten Schaltung 200A nach einigen Ausführungsformen. Beispielsweise zeigt die integrierte Schaltung 200A aus 2A zur leichteren Illustration im Vergleich zu 2B nicht den parasitären BJT 240 aus 2B.
  • Die integrierte Schaltung 200B umfasst die integrierte Schaltung 200A, einen parasitären BJT 240 (nachfolgend „BJT 240“) und einen parasitären Basiswiderstand Rb.
  • Der BJT 240 umfasst eine Basis 242, einen Kollektor 244 und einen Emitter 246. Der BJT 240 ist eine Ausführungsform des parasitären Transistors 140, sodass auf eine ähnlich detaillierte Beschreibung verzichtet wird. Im Vergleich mit dem parasitären Transistor 140 der integrierten Schaltung 100B aus 1B ersetzt die Basis 242 die Basis des parasitären Transistors 140, der Kollektor 244 ersetzt den Kollektor des parasitären Transistors 140 und der Emitter 246 ersetzt den Emitter des parasitären Transistors 140, weshalb auf eine ähnlich detaillierte Beschreibung verzichtet wird. Basiswiderstand Rb aus 2B entspricht dem Basiswiderstand Rb aus 1B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Der BJT 240 ist ein parasitärer NPN-BJT, der durch mindestens die N-Drain-Region 212 und die N-Source-Region 214 in dem P-Well 204 und dem Substrat 202 gebildet wird. Das P-Well 204 und das Substrat 202 entsprechen der Basis 242 des BJT 240, die Drain-Region 212 von Transistor 260 entspricht dem Kollektor 244 des BJT 240, und die Source-Region 214 von Transistor 260 entspricht dem Emitter 246 des BJT 240.
  • Das IO-Pad 108 ist über die leitfähigen Region 270 mit der Drain-Region 212 gekoppelt, wodurch das IO-Pad 108 mit dem Kollektor 244 des BJT 240 gekoppelt ist. Die Referenzspannungsversorgung 106 (z.B. VSS) ist über die leitfähige Region 272 mit der Source-Region 214 und dem P-Wellabgriff 216 gekoppelt, wodurch der Emitter 246 des BJT 240 mit der Referenzspannungsversorgung 106 (z.B. VSS) gekoppelt wird. Anders ausgedrückt, der Kollektor 244 und der Emitter 246 sind zwischen dem IO-Pad 108 und der Referenzspannungsversorgung 106 (z.B. VSS) gekoppelt.
  • Der Basiswiderstand Rb entspricht mindestens dem Widerstand des P-Wells 204 oder dem Substratwiderstand des Substrats 202. Der Basiswiderstand Rb ist zwischen der Basis 242 und dem P-Wellabgriff 216 gekoppelt. Da die Referenzspannungsversorgung 106 (z.B. VSS) mit der Source-Region 214 und dem P-Wellabgriff 216 gekoppelt ist, entspricht ein Spannungsabfall über dem Basiswiderstand Rb einer Basis-Emitter-Spannung Vbe zwischen der Basis 242 und dem Emitter 246 des BJT 240.
  • Bei Fehlen eines ESD-Ereignisses ist die Vbe des BJT 240 geringer als eine Schwellenwert- oder Triggerspannung des BJT 240. Daher wird der BJT 240 ausgeschaltet. Beispielsweise ist in einigen Ausführungsformen Vbe gleich Null, und der BJT 240 ist ausgeschaltet. In einigen Ausführungsformen wird, wenn wie in Bezug auf 1A bis 1B die Gatestruktur 230 von Transistor 260 mit dem Referenzspannungsversorgungsanschluss 106 (z.B. VSS) gekoppelt ist, der Transistor 260 ebenfalls AUSgeschaltet, ohne den normalen Betrieb der internen Schaltung 140 zu beeinträchtigen. Wenn die Gatestruktur 230 von Transistor 260 so konfiguriert ist, dass sie ein Treibersteuersignal DRV (wie mit Verweis auf 4A beschrieben) von einer Treibersteuerschaltung (nicht gezeigt) empfängt, wird der Transistor 260 in Reaktion auf das Treibersteuersignal DRV ein- oder ausgeschaltet, um während des normalen Betriebs der internen Schaltung 140 eine Spannung des IO-Pads 108 steuerbar auf eine Referenzspannung VSS des Referenzspannungsversorgungsanschlusses 106 zu ziehen.
  • Bei einem ESD-Ereignis wird eine ESD-Spannung an das IO-Pad 108 angelegt. Die ESD-Spannung am IO-Pad 108 ist viel höher als die Spannung der Gatestruktur 230 und erzeugt ein starkes elektrisches Feld. Das starke elektrische Feld kann dazu führen, dass bewegliche Ladungsträger energetisch auf gebundene Ladungsträger treffen, die dann ausbrechen können. Dieser Vorgang führt zur Produktion neuer Ladungsträger und wiederholt sich bis zum Avalanche-Durchbruch, bei dem ein Avalanche-Strom erzeugt wird. Wenn die ESD-Spannung an das IO-Pad 108 angelegt wird, wird der PN-Übergang zwischen der N-Drain-Region 212 und dem P-Well 204 in Sperrrichtung vorbeaufschlagt, bis ein Avalanche-Durchbruch eintritt. An diesem Punkt steigt der Drainstrom an und die erzeugten Löcher driften in Richtung der Basis 242 des BJT 240. Der Fluss von positiv geladenen Löchern aus dem Avalanche-Durchbruch verursacht einen Spannungsabfall über dem Basiswiderstand Rb des BJT 240. Mit zunehmender Spannung der Basis 242 wird der Basis-Emitter-Übergang des BJT 240 stärker in Vorwärtsrichtung vorbeaufschlagt. Wenn der Basis-Emitter-Übergang des BJT 240 stärker in Vorwärtsrichtung vorbeaufschlagt wird, erreicht der Basis-Emitter-Übergang des BJT 240 die Schwellenspannung, wodurch der BJT 240 eingeschaltet wird und der ESD-Strom 11 vom Kollektor 244 zum Emitter 246 abgeleitet wird. So wird der hohe Strom aus dem ESD-Ereignis von der Gatestruktur 230 von Transistor 260 weggeleitet. In einigen Ausführungsformen steuert der Basiswiderstand Rb die Geschwindigkeit der Auslösung des Avalanche-Modus des BJT 240, indem er die Kollektor-Emitter-Triggerspannung für den BJT 240 verringert, die den Avalanche-Modus auslöst. Durch die Erhöhung des Basiswiderstandes Rb wird beispielsweise die Geschwindigkeit der Auslösung des Avalanche-Modus für den BJT 240 erhöht, wodurch der BJT 240 bei einer niedrigeren Schwellenspannung einschaltet und der ESD-Strom 11 schneller als bei anderen Ansätzen entladen wird.
  • In einigen Ausführungsformen entspricht der Spannungsabfall über dem Basiswiderstand Rb des BJT 240 der Spannung Vbe. Je höher die ESD-Spannung am IO-Pad 108 ist, desto höher ist die Vbe. Wenn Vbe die Schwellenspannung des BJT 240 erreicht, wird der BJT 240 eingeschaltet und bewirkt, dass ein ESD-Strom 11 von der Drain-Region 212 zur Source-Region 214 fließt. Dadurch wird die ESD-Spannung am IO-Pad 108 über den eingeschalteten BJT 240 zum Referenzspannungsversorgungsanschluss 106 (z.B. VSS) entladen. Die Spannung, bei der Vbe die Schwellenspannung des BJT 240 erreicht, ist eine ESD-Triggerspannung von Transistor 260 bzw. der Snapback-Vorrichtung 120 aus 1A bis 1B.
  • Infolgedessen ist Vbe bei gleicher ESD-Spannung in den anderen Ansätzen niedriger als in Ausführungsformen, in denen das N-Well 206 umfasst ist. Anders ausgedrückt: Ausführungsformen mit dem N-Well 206 ermöglichen, dass Vbe die Schwellenspannung des BJT 240 bei einer niedrigeren ESD-Spannung erreicht, und weisen daher eine niedrigere ESD-Triggerspannung auf als die anderen Ansätze. In mindestens einer Ausführungsform vermeidet die niedrigere ESD-Triggerspannung vorteilhaft eines oder mehrere Probleme, die mit einer höheren ESD-Triggerspannung anderen Ansätzen assoziiert sind, unter anderem potenzielle Schäden an den zu schützenden Schaltungen, ungleichmäßiges einschalten oder frühzeitigen Ausfall der ESD-Schutzvorrichtung selbst.
  • 2C ist ein Wellenformdiagramm 200C einiger Ausführungsformen im Vergleich zu anderen Ansätzen.
  • Das Wellenformdiagramm 200C umfasst eine Strom-Spannungs-Kennlinie (I-V-Kennlinie) der integrierten Schaltung 200A nach einigen Ausführungsformen. Das Wellenformdiagramm 200C umfasst außerdem eine I-U-Kennlinie 282 mit anderen Ansätzen.
  • Wie in 2C gezeigt ist, entspricht die x-Achse der Drainspannung, die y-Achse entspricht dem Drainstrom.
  • Wie in 2C gezeigt ist, schaltet der BJT 240 ein, wenn die Drainspannung einen Spannungswert Vt1 für Kurve 280 hat, und ein parasitärer BJT anderer Ansätze schaltet ein, wenn die Drainspannung eines Transistors anderer Ansätze einen Spannungswert Vt2 für Kurve 282 aufweist. Der Spannungswert Vt1 für Kurve 280 und der Spannungswert Vt2 für Kurve 282 sind jeweils kleiner als eine Zerstörungsspannung Vbi von Transistor 260.
  • Wie in 2C gezeigt ist, ist nach dem Einschalten des BJT 240 das hohe elektrische Feld, das den Avalanche-Prozess ausgelöst hat, nicht mehr vorhanden, um den Drainstrom aufrechtzuerhalten, was als Snapback bezeichnet wird. Beispielsweise wird der Drainstrom bei einer niedrigeren Drainspannung als der Spannung Vt1 erhöht. Daher wird die Drainspannung auf die Haltespannung Vh verringert, und das Snapback-Verhalten wird beobachtet. Nach dem Einschalten des BJT 240 erhöht eine Erhöhung der Drainspannung den Drainstrom weiter, bis bei der Spannung Vt2 eine thermische Schädigung von Transistor 260 auftritt. In einigen Ausführungsformen ist die Haltespannung Vh größer als die Versorgungsspannung VDD, wodurch verhindert wird, dass der Transistor 260 eingeschaltet wird und ein Latch-up verhindert wird.
  • In einigen Ausführungsformen wird durch die Aufnahme des N-Wells 206 in den Transistor 260 die effektive Fläche des P-Wells 204 im Transistor 260 verringert, wodurch der Basiswiderstand Rb des P-Wells 204 und des Substrats 202 erhöht wird. Durch die Erhöhung des Basiswiderstandes Rb wird die Triggerspannung Vth von Transistor 260 während eines ESD-Ereignisses im Vergleich zu anderen Ansätzen bei gleicher ESD-Triggerspannung verringert. Im Vergleich mit anderen Ansätzen bietet mindestens eine Ausführungsform vorteilhaft eine designtechnische Co-Optimierungslösung zur Senkung der ESD-Triggerspannung Vth ohne zusätzliche Fertigungsprozesse, wie etwa Abstimmungsprozessen. In mindestens einer Ausführungsform vermeidet die niedrigere ESD-Triggerspannung Vth vorteilhaft eines oder mehrere Probleme, die mit einer höheren ESD-Triggerspannung Vth in anderen Ansätzen assoziiert sind, unter anderem potenzielle Schäden an den zu schützenden Schaltungen, ungleichmäßiges Einschalten oder frühzeitigen Ausfall der ESD-Schutzvorrichtung selbst.
  • 3A ist ein Blockdiagramm eines Snapback-Vorrichtungsarrays 300' mit mehreren Snapback-Vorrichtungszellen (z.B. integrierte Schaltung 200A bis 200B) nach einigen Ausführungsformen. Beispielsweise können die Snapback-Vorrichtung 120 und der parasitäre Transistor 130 aus 1A bis 1B oder integrierte Schaltung 200A bis 200B aus 2A bis 2B ist als eine oder mehrere Snapback-Vorrichtungen in dem Snapback-Vorrichtungsarrays 301' verwendbar.
  • Das Snapback-Vorrichtungsarray 301' umfasst ein Array von Snapback-Vorrichtungen 301[1,1]', 301[1,2]', ..., 301[2,2]', ..., 301[M',N']' (kollektiv als „Array von Snapback-Vorrichtungen 301A'“ bezeichnet) mit M' Zeilen und N' Spalten, wobei N' eine positive ganze Zahl ist, die der Anzahl der Spalten in dem Array von Snapback-Vorrichtungen 301A' entspricht, und M' eine positive ganze Zahl ist, die der Anzahl der Zeilen in dem Array von Snapback-Vorrichtungen 301A' entspricht. Die Zeilen der Zellen im Array der Snapback-Vorrichtungen 301A' sind in einer ersten Richtung X angeordnet. Die Spalten der Zellen im Array der Snapback-Vorrichtungen 301A' sind in einer zweiten Richtung Y angeordnet. Die zweite Richtung Y unterscheidet sich von der ersten Richtung X. In einigen Ausführungsformen ist die zweite Richtung Y senkrecht zur ersten Richtung X.
  • In einigen Ausführungsformen umfasst jede Snapback-Vorrichtung 301[1,1]', 301[1,2]', ..., 301[2,2]', ..., 301[M',N']' im Array der Snapback-Vorrichtungen 301A' einen entsprechenden Transistor 260.
  • In einigen Ausführungsformen umfasst jede Snapback-Vorrichtung 301[1,1]', 301[1,2]', ..., 301[2,2]', ..., 301[M',N']' im Array der Snapback-Vorrichtungen 301A', die sich auf dem Umfang des Arrays befindet, eine Schaltung ähnlich der integrierten Schaltung 200A bis 200B, und jede Snapback-Vorrichtung 301[1,1]', 301[1,2]', ..., 301[2,2]', ..., 301[M,N]' im Array der Snapback-Vorrichtungen 301A', das sich nicht auf dem Umfang des Arrays befindet, umfasst eine Schaltung ähnlich der integrierten Schaltung 200A bis 200B ohne P-Wellabgriff 216, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Verschiedene Arten von Snapback-Vorrichtungszellen im Snapback-Vorrichtungsarray 301' sind im Umfang dieser Offenbarung möglich.
  • 3B ist ein Diagramm eines Layoutdesigns 300B nach einigen Ausführungsformen.
  • Layoutdesign 300B ist ein Layoutdiagramm des Snapback-Vorrichtungsarrays 300A aus 3A. Layoutdesign 300B kann zur Herstellung des Snapback-Vorrichtungsarrays 300A aus 3A verwendet werden. In einigen Ausführungsformen ist ein Abschnitt des Layoutdesigns 300B für die Herstellung der Snapback-Vorrichtung 120 und des parasitären Transistors 130 aus 1A bis 1B oder integrierte Schaltungen 200A bis 200B aus 2A bis 2B. In einigen Ausführungsformen umfasst 3B zusätzliche Elemente, die in 3B.
  • Strukturelle Beziehungen, umfassend Ausrichtung, Abstände, Längen, Breiten und Abstände, sowie Konfigurationen von mindestens der integrierten Schaltung 100A bis 100B ( 1A bis 1B), 200A bis 200B (2A bis 2B), 400A (4A) 500A bis 500B (5A bis 5B) oder 600A bis 600B (6A bis 6B) oder Snapback-Vorrichtungsarray 300A (3A) sind ähnlich wie die entsprechenden strukturellen Beziehungen und entsprechenden Konfigurationen von mindestens Layoutdesign 300B (3B), 400B (4B), 500C (5C), 600C (6C), 700A bis 700C (7A bis 7C) oder 800A bis 800C (8A-8C), und eine ähnlich detaillierte Beschreibung wird nicht in 1A bis 1B, 2A-2C, 3A bis 3B, 4A bis 4B, 5A bis C, 6A bis 6C, 7A bis 7C, 8A bis 8C und 9 bis 13 der Kürze halber.
  • Layoutdesign 300B umfasst ein Snapback-Vorrichtungslayoutarray 301. Das Snapback-Vorrichtungslayoutarray 301 umfasst ein Array von Snapback-Vorrichtungslayoutdesigns 301[1,1], 301[1,2], ..., 301[2,2], ..., 301[M,N] (kollektiv als „Array von Snapback-Vorrichtungslayoutdesigns 301A“ bezeichnet) mit M Zeilen und N Spalten, wobei N eine positive ganze Zahl ist, die der Anzahl der Spalten im Array der Snapback-Vorrichtungslayoutdesigns 301A entspricht, und M eine positive ganze Zahl ist, die der Anzahl der Zeilen im Array der Snapback-Vorrichtungslayoutdesigns 301A entspricht. Die Zeilen der Zellen im Array der Snapback-Vorrichtungslayoutdesigns 301A sind in der ersten Richtung X angeordnet. Die Spalten der Zellen im Array der Snapback-Vorrichtungslayoutdesigns 301A sind in der zweiten Richtung Y angeordnet. In einigen Ausführungsformen ist mindestens M oder N gleich M' oder N' aus 4A.
  • In einigen Ausführungsformen kann jedes Snapback-Vorrichtungslayoutdesign 301[1,1], 301[1,2], ..., 301[2,2], ..., 301[M,N] im Array von Snapback-Vorrichtungslayoutdesigns 301A verwendet werden, um eine entsprechende Snapback-Vorrichtung 301[1,1]', 301[1,2]', ..., 301[2,2]', ..., 301[M',N']' im Array von Snapback-Vorrichtungen 301A' herzustellen.
  • In einigen Ausführungsformen umfasst jedes Snapback-Vorrichtungslayoutdesign 301[1,1], 301[1,2], ..., 301[2,2], ..., 301[M,N] in der Anordnung der Snapback-Vorrichtungslayoutdesigns 301A ein Layoutdesign des entsprechenden Transistors 260.
  • In einigen Ausführungsformen umfasst jedes Snapback-Vorrichtungslayoutdesign 301[1,1], 301[1,2], ..., 301[2,2], ..., 301[M,N] in der Anordnung der Snapback-Vorrichtungslayoutdesigns 301A ein entsprechendes Layoutdesign der entsprechenden integrierten Schaltung 200A bis 200B.
  • Jedes Layoutdesign im Snapback-Vorrichtungslayoutarray 301 entspricht einem Layoutdesign der integrierten Schaltung 200A oder 200B. In einigen Ausführungsformen entspricht die Querschnittsansicht der integrierten Schaltung 200A oder der äquivalenten Schaltung 200B dem von der Ebene A-A' geschnittenen Layoutdesign 300B.
  • 3B zeigt die Details der Snapback-Vorrichtungslayoutdesigns 301[1,1], 301[1,2], 301[2,2] und 301[2,2] und lässt der Kürze halber die Details anderer Snapback-Vorrichtungslayoutdesigns im Snapback-Layoutvorrichtungsarray 301 weg. Die Details anderer Snapback-Vorrichtungslayoutdesigns im Snapback-Layoutvorrichtungsarray 301 sind jedoch ähnlich wie die Details der Snapback-Vorrichtungslayoutdesigns 301[1,1], 301[1,2], 301[2,2] und 301[2,2], und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • In einigen Ausführungsformen umfassen die Snapback-Vorrichtungslayoutdesigns 301[1,1] und 301[1,2] eine die Aktivregionslayoutstruktur. In einigen Ausführungsformen umfassen die Snapback-Vorrichtungslayoutdesigns 301[2,1] und 301[2,2] eine Aktivregionslayoutstruktur 312b.
  • In einigen Ausführungsformen umfassen die Snapback-Vorrichtungslayoutdesigns 301[1,1] und 301[2,1] eine Well-Layoutstruktur 316a. In einigen Ausführungsformen umfassen die Snapback-Vorrichtungslayoutdesigns 301[1,1] und 301[2,1] die Gatelayoutstrukturen 330a und 330b sowie mindestens einen Abschnitt der Gatelayoutstruktur 330c.
  • In einigen Ausführungsformen umfassen die Snapback-Vorrichtungslayoutdesigns 301[1,2] und 301[2,2] eine Well-Layoutstruktur 316b. In einigen Ausführungsformen umfassen die Snapback-Vorrichtungslayoutdesigns 301[1,2] und 301[2,2] die Gatelayoutstruktur 330d und mindestens einen Abschnitt der Gatelayoutstrukturen 330c und 330e.
  • Verschiedene Arten von Snapback-Vorrichtungslayoutdesigns in einer Zeile von Snapback-Vorrichtungslayoutdesigns 301 fallen in den betrachteten Umfang dieser Offenbarung.
  • Das Layoutdesign 300B umfasst mindestens eine Aktivregionslayoutstruktur 312a oder 312b (gemeinsam als „Satz von Aktivregionslayoutstrukturen 312“ bezeichnet), das sich in der zweiten Richtung Y erstreckt. Die Aktivregionslayoutstrukturen 312a, 312b des Satzes der Aktivregionslayoutstrukturen 312 sind in der zweiten Richtung Y voneinander getrennt.
  • In einigen Ausführungsformen ist ein Ende jeder der Aktivregionslayoutstrukturen des Satzes von Aktivregionslayoutstrukturen 312 von einem Ende einer benachbarten Aktivregionslayoutstruktur des Satzes von Aktivregionslayoutstrukturen 312 in der zweiten Richtung Y durch einen Abstand D1 getrennt.
  • In einigen Ausführungsformen kann die Aktivregionslayoutstruktur 312a verwendet werden, um eine aktive Region (z.B. die Drain-Region 212 und die Source-Region 214) von Transistor 260 aus 2A bis 2B herzustellen. In einigen Ausführungsformen kann die Aktivregionslayoutstruktur 312b verwendet werden, um eine aktive Region (z.B. die Drain-Region 212 und die Source-Region 214) von Transistor 260 aus 2A bis 2B oder die Drain-Region und Source-Region von NMOS-Transistor N1 aus 4A herzustellen.
  • In einigen Ausführungsformen entspricht mindestens die Aktivregionslayoutstruktur 312a oder 312b dem P-Well 204. Die Aktivregionslayoutstruktur 312a oder 312b ist ein Abschnitt der entsprechenden Zeile 1 oder 2 des Snapback Vorrichtungslayoutarrays 301.
  • In einigen Ausführungsformen ist mindestens die Aktivregionslayoutstruktur 312a oder 312b eine fortlaufende Layoutstruktur, die sich in der ersten Richtung X erstreckt. In einigen Ausführungsformen umfasst mindestens die Aktivregionslayoutstruktur 312a oder 312b mindestens N unterbrochene Layoutstrukturen, die sich in der ersten Richtung X erstrecken, wobei N der Anzahl der Spalten im Snapback Vorrichtungslayoutarray 301 entspricht.
  • In einigen Ausführungsformen liegt der Satz der Aktivregionslayoutstrukturen 312 auf einer ersten Ebene. In einigen Ausführungsformen entspricht die erste Ebene einer aktiven Ebene oder einer OD-Ebene von einem oder mehreren der Layoutdesigns 300B, 400B, 500C, 600C, 700A bis 700C oder 800A bis 800C (3B, 4B, 5C, 6C, 7A bis 7C oder 8A bis 8C) oder integrierte Schaltung 200A bis 200B, 500A bis 500B, 600A bis 600B (2A bis 2B, 5A bis 5B oder 6A bis 6B).
  • Andere Konfigurationen, Ebenen oder Mengen von Strukturen in mindestens einem Satz von Aktivregionslayoutstrukturen 312 liegen im Umfang dieser Offenbarung.
  • Das Layoutdesign 300B umfasst ferner mindestens Gatelayoutstrukturen 330a, 330b, 330C, 330d oder 330e (gemeinsam als „Satz von Gatelayoutstrukturen 330“ bezeichnet), die sich jeweils in der zweiten Richtung Y erstrecken. Jedes der Gatelayoutstrukturen des Satzes von Gatelayoutstrukturen 330 ist von einer benachbarten Gatelayoutstruktur des Satzes von Gatelayoutstrukturen 330 in der ersten Richtung X durch einen ersten Abstand getrennt. In einigen Ausführungsformen ist ein Ende jeder der Gatelayoutstrukturen des Satzes von Gatelayoutstrukturen 330 von einem Ende einer benachbarten Gatelayoutstruktur des Satzes von Gatelayoutstrukturen 330 in der ersten Richtung X durch einen Abstand P1 getrennt.
  • In einigen Ausführungsformen kann mindestens die Gatelayoutstruktur 330a, 330b, 330C, 330d oder 330e verwendet werden, um ein Gate ähnlich der Gatestruktur 230 herzustellen. In einigen Ausführungsformen kann mindestens die Gatelayoutstruktur 330a, 330b, 330c, 330d oder 330e verwendet werden, um ein Gate herzustellen, das dem Gate des NMOS-Transistors N1 in 4A ähnlich ist. In einigen Ausführungsformen können mindestens die Gatelayoutstrukturen 330a, 330c und 330e verwendet werden, um Dummygatestrukturen (nicht gezeigt) in 2A bis 2B herzustellen.
  • Die Gatelayoutstruktur 330b oder 330d ist Teil der entsprechenden Spalte 1 oder 2 des Snapback Vorrichtungslayoutarrays 301. In einigen Ausführungsformen ist mindestens ein Abschnitt der Gatelayoutstruktur 330a oder 330c Teil der Spalte 1 des Snapback Vorrichtungslayoutarrays 301. In einigen Ausführungsformen ist mindestens ein Abschnitt der Gatelayoutstruktur 330c oder 330e Teil der Spalte 2 des Snapback Vorrichtungslayoutarrays 301.
  • Der Satz von Gatelayoutstrukturen 330 wird auf einer zweiten Ebene (POLY) positioniert, die sich von der ersten Ebene unterscheidet. Der Satz von Gatelayoutstrukturen 330 überlappt den Satz von Aktivregionslayoutstrukturen 312. In einigen Ausführungsformen entspricht die zweite Ebene einer POLY-Ebene von einem oder mehreren der Layoutdesigns 300B, 400B, 500C, 600C, 700A bis 700C oder 800A bis 800C (3B, 4B, 5C, 6C, 7A bis 7C oder 8A bis 8C) oder integrierte Schaltung 200A bis 200B, 500A bis 500B, 600A bis 600B (2A bis 2B, 5A bis 5B oder 6A bis 6B).
  • Andere Konfigurationen, Ebenen oder Mengen von Strukturen in dem Satz von Gatelayoutstrukturen 330 liegen im Umfang dieser Offenbarung.
  • Das Layoutdesign 300B umfasst ferner mindestens Well-Layoutstruktur 316a oder 316b (gemeinsam als „Satz von Well-Layoutstrukturen 316“ bezeichnet), die sich jeweils in der zweiten Richtung Y erstrecken. Jede der Well-Layoutstrukturen des Satzes von Well-Layoutstrukturen 316 ist von einem benachbarten Well-Layoutstrukturen des Satzes von Well-Layoutstrukturen 316 in der ersten Richtung X getrennt. Jede der Well-Layoutstrukturen des Satzes von Well-Layoutstrukturen 316 weist eine Breite W1 auf, die sich in der ersten Richtung X erstreckt. Mindestens die Well-Layoutstruktur 316a oder 316b kann zur Herstellung des N-Wells 206 verwendet werden. Die Breite W1 ist kleiner als der Abstand P1. In einigen Ausführungsformen ist die Breite W1 gleich dem Abstand P1.
  • In einigen Ausführungsformen überschneidet sich der Satz der Well-Layoutstrukturen 316 mit dem Satz der Aktivregionslayoutstrukturen 312. Die Well-Layoutstruktur 316a liegt zwischen den Gatelayoutstrukturen 330b und 330c. Die Well-Layoutstruktur 316b liegt zwischen den Gatelayoutstrukturen 330d und 330e. Die Well-Layoutstruktur 316a oder 316b ist Teil der entsprechenden Spalte 1 oder 2 des Snapback-Vorrichtungslayoutarrays 301. In einigen Ausführungsformen wird mindestens die Well-Layoutstruktur 316a oder 316b auf der Drainseite der entsprechenden Aktivregionslayoutstruktur 312a oder 312b des Snapback-Vorrichtungslayoutarrays 301 positioniert. Mindestens die Well-Die Well-Layoutstruktur 316a oder 316b weist eine rechteckige Form auf. In einigen Ausführungsformen weist mindestens die Well-Layoutstruktur 316a oder 316b eine polygonale Form auf.
  • In einigen Ausführungsformen ist mindestens die Well-Layoutstruktur 316a oder 316b eine fortlaufende Well-Layoutstruktur, die sich in der zweiten Richtung Y erstreckt. In einigen Ausführungsformen umfasst mindestens die Well-Layoutstruktur 316a oder 316b mindestens M unterbrochene Well-Layoutstrukturen, die sich in der zweiten Richtung Y erstrecken, wobei M der Anzahl der Zeilen im Snapback Vorrichtungslayoutarray 301 entspricht.
  • In einigen Ausführungsformen trennt mindestens Well-Layoutstruktur 316a oder 316b den Satz von Aktivregionslayoutstrukturen 312 in unterbrochene Layoutstrukturen, die in Spalten angeordnet sind. In einigen Ausführungsformen trennt mindestens die Well-Layoutstruktur 316a oder 316b den Satz von Aktivregionlayoutstrukturen 312 in unterbrochene Layoutstrukturen, wodurch das P-Well 204 in unterbrochene Strukturen, die in Spalten angeordnet sind, unterteilt ist.
  • Der Satz von Well-Layoutstrukturen 316 befindet sich auf einer dritten Ebene. In einigen Ausführungsformen unterscheidet sich die dritte Ebene von der ersten Ebene und der zweiten Ebene. In einigen Ausführungsformen ist die dritte Ebene die gleiche wie die erste Ebene. In einigen Ausführungsformen entspricht die dritte Ebene einer aktiven Ebene oder der OD-Ebene von einem oder mehreren der Layoutdesigns 300B, 400B, 500C, 600C, 700A bis 700C oder 800A bis 800C (3B, 4B, 5C, 6C, 7A bis 7C oder 8A bis 8C) oder integrierte Schaltung 200A bis 200B, 500A bis 500B, 600A bis 600B (2A bis 2B, 5A bis 5B oder 6A bis 6B).
  • Andere Konfigurationen, Ebenen oder Mengen von Strukturen in dem Satz von Well-Layoutstrukturen 316 liegen im Umfang dieser Offenbarung.
  • Das Layoutdesign 300B umfasst außerdem mindestens eine Abgriffzellen-Layoutstruktur 326, das sich in der ersten Richtung und der zweiten Richtung Y erstreckt. Die Layoutstruktur 326 umgibt das Snapback Vorrichtungslayoutarray 301. Die Abgriffzellen-Layoutstruktur 326 ist in der ersten Richtung X und der zweiten Richtung Y vom Snapback Vorrichtungslayoutarray 301 getrennt. In einigen Ausführungsformen ist die Abgriffzellen-Layoutstruktur 326 eine fortlaufende Layoutstruktur, die sich in der ersten Richtung X und der zweiten Richtung Y erstreckt.
  • Die Struktur 326 für das Layout der Abgriffzelle kann zur Herstellung des P-Wellabgriffs 216 aus 2A bis 2B verwendet werden. In einigen Ausführungsformen kann die Abgriffzellen-Layoutstruktur 326 zur Herstellung des Körperanschlusses des NMOS-Transistors N1 aus 4A.
  • In einigen Ausführungsformen befindet sich die Abgriffzellen-Layoutstruktur 326 in der ersten Ebene. Andere Konfigurationen, Ebenen oder Mengen von Strukturen in der Abgriffzellen-Layoutstruktur 326 liegen im Umfang dieser Offenbarung.
  • 4A ist ein schematisches Blockdiagramm einer integrierten Schaltung 400A nach einigen Ausführungsformen.
  • Die integrierte Schaltung 400A ist eine Variante der integrierten Schaltung 100A bis 100B. Daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Die integrierte Schaltung 400A ist z.B. ein Abschnitt der integrierten Schaltung 100A aus 1A in Kombination mit der Treiberschaltung 440 nach einigen Ausführungsformen. Während die integrierte Schaltung 400A aus 4A einen Abschnitt der integrierten Schaltung 100A zeigt, versteht sich, dass die integrierte Schaltung 400A so modifiziert werden kann, dass sie jedes der Merkmale der integrierten Schaltung 100A in Kombination mit einer Treiberschaltung 440 ähnlich der in 4A gezeigten umfasst, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Die integrierte Schaltung 400A umfasst die interne Schaltung 102, das IO-Pad 108, den Referenzspannungsversorgungsanschluss 106, die Snapback-Vorrichtung 120 und die Treiberschaltung 440.
  • Die Treiberschaltung 440 ist ein N-Metalloxid-Halbleitertransistor (NMOS-Transistor) N1. In einigen Ausführungsformen ist die Treiberschaltung 440 ein P-Metalloxid-Halbleitertransistor (PMOS-Transistor).
  • Die Treiberschaltung 440 ist zwischen dem IO-Pad 108 und dem Referenzspannungsversorgungsanschluss 106 (z.B. VSS) gekoppelt. Ein Gate des NMOS-Transistors N1 ist für den Empfang eines Treibersignals DRV konfiguriert. Ein Drain des NMOS-Transistors N1 ist mit dem E/A-Pad 108 und der Snapback-Vorrichtung 120 gekoppelt, und eine Source des NMOS-Transistors N1 ist mit dem Referenzspannungsversorgungsanschluss 106 und der Snapback-Vorrichtung 120 gekoppelt. Die Source des NMOS-Transistors N1 ist außerdem mit einem Körper des NMOS-Transistors N1 gekoppelt.
  • In einigen Ausführungsformen ist die Treiberschaltung 440 mit der internen Schaltung 102 gekoppelt und so konfiguriert, dass sie die Signalübertragung zwischen der internen Schaltung 102, der Versorgungsspannung VDD des Referenzspannungsversorgungsanschlusses 104 und der Referenzspannung VSS des Referenzspannungsversorgungsanschlusses 106 übernimmt.
  • Die Treiberschaltung 440 ist parallel mit der Snapback-Vorrichtung 120 gekoppelt. In einigen Ausführungsformen ist die Treiberschaltung 440 als Teil der Snapback-Vorrichtung 120 umfasst. In einigen Ausführungsformen entspricht beispielsweise der NMOS-Transistor N1 der Treiberschaltung 440 der NMOS-Vorrichtung in der Snapback-Vorrichtung der integrierten Schaltungen 200A bis 200B. In Abwesenheit eines ESD-Ereignisses ist der NMOS-Transistor N1 so konfiguriert, dass er unter Steuerung des Treibersignals DRV während des normalen Betriebs der internen Schaltung 102 als Treiberschaltung wirkt. Wenn ein ESD-Ereignis eintritt, ist der NMOS-Transistor N1 so konfiguriert, dass er als ESD-Schutzvorrichtung (z.B. als Snapback-Vorrichtung) arbeitet, wie in 1A bis 1B und 2A bis 2C. In diesen Ausführungsformen ist der NMOS-Transistor N1 der Treiberschaltung 440 so konfiguriert, dass er sich das P-Well 204 mit der integrierten Schaltung 200A oder der Snapback-Vorrichtung 120 teilt.
  • Die Treiberschaltung 440 hat eine parasitäre Kapazität Cgd zwischen dem Gate des NMOS-Transistors N1 und dem Drain des NMOS-Transistors N1. In einigen Ausführungsformen ist das Gate des NMOS-Transistors N1 während einer positiven ESD-Belastung (z.B. im PS-Modus) über die parasitäre Kapazität Cgd kapazitiv mit dem Drain des NMOS-Transistors N1 und dem IO-Pad 108 gekoppelt, wodurch die positive ESD-Belastung aufgenommen wird. Durch den Empfang der positiven ESD-Belastung während des ESD-Ereignisses wird der NMOS-Transistor N1 veranlasst, mindestens leicht durchzuschalten, wodurch ein Kanalstrom 12 in dem p-Well des NMOS-Transistors N1 erzeugt wird. Da der NMOS-Transistor N1 der Treiberschaltung 440 das P-Well 204 mit den integrierten Schaltungen 200A bis 200B oder der Snapback-Vorrichtung 120 teilt, trägt der NMOS-Transistor N1 der Treiberschaltung 440 in einigen Ausführungsformen Kanalstrom zu den anderen Vorrichtungen bei, die sich ebenfalls das P-Well 204 teilen (z.B. die integrierten Schaltungen 200A bis 200B, die Snapback-Vorrichtung 120 oder andere Snapback-Vorrichtungen im Snapback-Array 301A'), wodurch ein höherer Basisstrom Ib für die integrierten Schaltungen 200A bis 200B oder die Snapback-Vorrichtung 120 als bei anderen Ansätzen erzeugt wird. In einigen Ausführungsformen löst das frühere Einschaltverhalten der Treiberschaltung 440 in Verbindung mit dem höheren Basisstrom Ib das gemeinsame Einschalten anderer paralleler Snapback-Vorrichtungen im Snapback-Array 301A' aus, wodurch die Triggerspannung Vth der integrierten Schaltungen 200A bis 200B und 400A oder der Snapback-Vorrichtung 120 weiter verringert wird.
  • In einigen Ausführungsformen ist eine zusätzliche Treiberschaltung (nicht gezeigt) zwischen IO-Pad 108 und Spannungsversorgungsanschluss 104 der integrierten Schaltung 100A aus 1A. In einigen Ausführungsformen ist die zusätzliche Treiberschaltung (nicht gezeigt) ein PMOS-Transistor. In einigen Ausführungsformen ist die zusätzliche Treiberschaltung (nicht gezeigt) ähnlich wie die Treiberschaltung 440, sodass auf eine ähnlich detaillierte Beschreibung verzichtet wird.
  • Andere Konfigurationen oder Mengen von Schaltungen in der integrierten Schaltung 400A liegen im Umfang dieser Offenbarung.
  • 4B ist ein Diagramm eines Layoutdesigns 400B nach einigen Ausführungsformen.
  • Das Layoutdesign 400B ist ein Layoutdiagramm der integrierten Schaltung 400A. Das Layoutdesign 400B ist für die Herstellung der integrierten Schaltung 400A verwendbar. In einigen Ausführungsformen umfasst 4B zusätzliche Elemente, die in 4B.
  • Das Layoutdesign 400B ist eine Variante des Layoutdesigns 300B (3B). Daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Layoutdesign 400B illustriert beispielsweise ein Beispiel, bei dem eine Treiberschaltungslayoutstruktur 450 in derselben P-Well-Spalte (z.B. Spalte 1) wie die Snapback-Vorrichtungslayoutstrukturen 301[1,1], ..., 301[M,1] des Snapback-Vorrichtungslayoutarrays 301 positioniert ist.
  • In einigen Ausführungsformen teilt sich die Treiberschaltungslayoutstruktur 450 durch die Positionierung der Treiberschaltungslayoutstruktur 450 in derselben P-Well-Spalte (z.B. Spalte 1) wie die Snapback-Vorrichtungslayoutstrukturen 301[1,1], ..., 301[M,1] des Snapback-Vorrichtungslayoutarrays 301 das P-Well 204 mit den Snapback-Vorrichtungslayoutstrukturen 301[1,1], ..., 301[M,1] und weist daher ähnliche Vorteile wie die oben für 4A beschrieben auf, die daher der Kürze halber nicht wiederholt werden.
  • Layoutdesign 400B ist ein Layoutdiagramm des Snapback-Vorrichtungsarrays 300A aus 3A. Layoutdesign 400B kann zur Herstellung des Snapback-Vorrichtungsarrays 300A aus 3A verwendet werden.
  • Das Layoutdesign 400B umfasst das Layoutdesign 300B und die Treiberschaltungslayoutstruktur 450.
  • Die Treiberschaltungslayoutstruktur 450 ist für die Herstellung der Treiberschaltung 440 aus 4A verwendbar. In einigen Ausführungsformen entspricht die Treiberschaltungslayoutstruktur 450 einer Position der Treiberschaltung 440 aus 4A. In einigen Ausführungsformen entspricht die Treiberschaltung 440 dem Transistor 260, und daher entspricht die Treiberschaltungslayoutstruktur 450 einem Layoutdesign von Transistor 260.
  • In einigen Ausführungsformen umfasst jede der Layoutstrukturen in Spalte 1 des Snapback-Vorrichtungslayoutarrays 301 die Treiberschaltungslayoutstruktur 450. In einigen Ausführungsformen umfasst mindestens eine der Layoutstrukturen im Snapback Vorrichtungslayoutarray 301 die Treiberschaltungslayoutstruktur 450.
  • In einigen Ausführungsformen umfasst mindestens eine weitere Spalte im Snapback-Vorrichtungslayoutarray 301 eine Layoutstruktur, die der Treiberschaltungslayoutstruktur 450 ähnlich ist, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Andere Konfigurationen oder Mengen von Strukturen in der Treiberschaltungslayoutstruktur 450 liegen im Umfang dieser Offenbarung.
  • 5A eine Querschnittsansicht einer integrierten Schaltung 500A nach einigen Ausführungsformen. 5B ist eine Querschnittsansicht einer äquivalenten Schaltung 500B der integrierten Schaltung 500A nach einigen Ausführungsformen. 5C ist ein Diagramm eines Layoutdesigns 500C nach einigen Ausführungsformen. In einigen Ausführungsformen entspricht die Querschnittsansicht der integrierten Schaltung 500A oder der äquivalenten Schaltung 500B dem von der Ebene B-B' geschnittenen Layoutdesign 500C.
  • Die integrierte Schaltung 500A ist eine Ausführungsform der Snapback-Vorrichtung 120.
  • Die integrierte Schaltung 500A ist eine Variation der integrierten Schaltung 200A und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Die integrierte Schaltung 500A illustriert beispielsweise ein Beispiel, bei dem ein zusätzliches N-Well (z.B. N-Well 506) zur Snapback-Vorrichtung 120 oder zur integrierten Schaltung 200A hinzugefügt wird. In einigen Ausführungsformen wird durch die Positionierung eines zusätzlichen N-Wells (z.B. N-Well 506) in das P-Well (z.B. P-Well 204) die effektive Fläche des P-Wells (z.B. P-Well 204) weiter verringert.
  • Im Vergleich mit der integrierten Schaltung 200A aus 2A umfasst die integrierte Schaltung 500A außerdem das N-Well 506. Das N-Well 506 ist ähnlich wie das N-Well 206. Daher wird auf eine detaillierte Beschreibung verzichtet.
  • P-Well 204 und N-Well 506 befinden sich im Substrat 202. Das N-Well 506 befindet sich innerhalb des P-Wells 204. Das N-Well 506 weist eine Breite W2' in der ersten Richtung X auf. In einigen Ausführungsformen ist die Breite W2' anders als die Breite Wi'. In einigen Ausführungsformen ist die Breite W2' gleich der Breite W1'.
  • Mindestens N-Well 506 oder 206 weist einen Dotiermittelverunreinigungstyp auf, der dem Dotiermittelverunreinigungstyp von P-Well 204 entgegengesetzt ist. N-Well 506 umfasst eine n-Dotiermittelverunreinigung, und P-Well 204 umfasst eine p-Dotiermittelverunreinigung. Während 5A bis 5B und 6A bis 6B illustrieren, dass sich die STI-Region 210 innerhalb des N-Wells 506 befindet, befindet sich die STI-Region 210 in einigen Ausführungsformen nicht innerhalb des N-Wells 506. In einigen Ausführungsformen befindet sich die STI-Region 210 benachbart zu oder direkt neben dem N-Well 506. In einigen Ausführungsformen befindet sich das N-Well 506 zwischen der Source-Region 214 und der STI-Region 210. In einigen Ausführungsformen wird die STI-Region 210 nicht in derselben Region oder demselben Raum wie das N-Well 506 gebildet. In einigen Ausführungsformen ist die STI-Region 210 nicht in dem N-Well 506 ausgebildet. In einigen Ausführungsformen umfasst die integrierte Schaltung 500A oder 500B keine STI-Region 208 oder 210. In einigen Ausführungsformen umfasst die integrierte Schaltung 600A oder 600B keine STI-Region 208 oder 210.
  • Das N-Well 506 befindet sich auf der Sourceseite von Transistor 260. In einigen Ausführungsformen wird durch die Aufnahme von N-Well 506 in die integrierte Schaltung 500A die effektive Fläche des P-Wells 204 in der integrierten Schaltung 500A verringert, wodurch der Basiswiderstand Rb von P-Well 204 und Substrat 202 während eines ESD-Ereignisses erhöht wird. Die Erhöhung des Basiswiderstands Rb führt zu einer Verringerung der Triggerspannung Vth der integrierten Schaltung 500A während eines ESD-Ereignisses, im Vergleich damit, wenn die N-Wells 206 und 506 nicht umfasst sind.
  • Andere Konfigurationen, Abmessungen oder Mengen von N-Wells 506 liegen im Umfang dieser Offenbarung.
  • 5B ist eine Querschnittsansicht einer äquivalenten Schaltung 500B der integrierten Schaltung 500A nach einigen Ausführungsformen. Beispielsweise entspricht die äquivalente Schaltung 500B der integrierten Schaltung 500A mit parasitärem BJT 540. Beispielsweise zeigt die integrierte Schaltung 500A aus 5A zur leichteren Illustration im Vergleich zu 5B nicht den parasitären BJT 540 aus 5B.
  • 5C ist ein Diagramm eines Layoutdesigns 500C nach einigen Ausführungsformen.
  • Das Layoutdesign 500C ist ein Layoutdiagramm der integrierten Schaltung 500A oder der äquivalenten Schaltung 500B. Das Layoutdesign 500C ist für die Herstellung der integrierten Schaltung 500A oder der äquivalenten Schaltung 500B verwendbar. In einigen Ausführungsformen umfasst 5C zusätzliche Elemente, die in 5C gezeigt sind.
  • In einigen Ausführungsformen entspricht die Querschnittsansicht der integrierten Schaltung 500A oder der äquivalenten Schaltung 500B dem von der Ebene B-B' geschnittenen Layoutdesign 500C.
  • Layoutdesign 500C ist ein Layoutdiagramm des Snapback-Vorrichtungsarrays 300A aus 3A. Layoutdesign 500C kann zur Herstellung des Snapback-Vorrichtungsarrays 300A aus 3A verwendet werden.
  • Das Layoutdesign 500C ist eine Variante des Layoutdesigns 300B (3B). Daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Das Layoutdesign 500C illustriert beispielsweise ein Beispiel, bei dem eine Well-Layoutstruktur 516a zu Spalte 1 des Snapback-Vorrichtungslayoutarrays 301 hinzugefügt wird, und bei dem eine Well-Layoutstruktur 516b zu Spalte 2 des Snapback-Vorrichtungslayoutarrays 301 hinzugefügt wird. In einigen Ausführungsformen kann durch Positionierung der Well-Layoutstruktur 516a in Spalte 1 des Snapback-Vorrichtungslayoutarrays 301 und durch Positionierung der Well-Layoutstruktur 516b in Spalte 2 des Snapback-Vorrichtungslayoutarrays 301 jede Snapback-Vorrichtungslayoutstruktur im Snapback-Vorrichtungslayoutarray 301 des Layoutdesigns 500C verwendet werden, um mindestens eine integrierte Schaltung herzustellen, ähnlich wie die integrierten Schaltungen 500A bis 500B mit zwei N-Wells (z.B., N-Well 206 und N-Well 506), wodurch die Fläche des P-Wells 204 weiter verringert wird, und hat somit ähnliche Vorteile wie die oben für 5A beschrieben sind, und daher der Kürze halber nicht wiederholt werden.
  • Im Vergleich mit dem Layoutdesign 300B aus 3B umfasst Layoutdesign 500C außerdem die Well-Layoutstruktur 516a und die Well-Layoutstruktur 516b. Die Well-Layoutstruktur 516a bzw. 516b ist der entsprechenden Well-Layoutstruktur 316a bzw. 316b sehr ähnlich, sodass auf eine detaillierte Beschreibung verzichtet wird.
  • Im Vergleich mit dem Layoutdesign 300B aus 3B ersetzt der Satz von Well-Layoutstrukturen 516 den Satz von Well-Layoutstrukturen 316 aus 3B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Der Satz von Well-Layoutstrukturen 516 umfasst mindestens die Well-Layoutstrukturen 316a, 316b, 516a oder 516b.
  • Die Well-Layoutstrukturen 516a oder 516b erstrecken sich jeweils in der zweiten Richtung Y. Jede der Well-Layoutstrukturen des Satzes von Well-Layoutstrukturen 516 ist von einer benachbarten Well-Layoutstruktur des Satzes von Well-Layoutstrukturen 516 in der ersten Richtung X getrennt. Mindestens die Well-Layoutstruktur 516a oder 516b weist eine Breite W2 auf, die sich in der ersten Richtung X erstreckt. In einigen Ausführungsformen ist die Breite W2 gleich der Breite W1. In einigen Ausführungsformen ist die Breite W2 anders als die Breite W1. Die Breite W2 ist kleiner als der Abstand P1. In einigen Ausführungsformen ist die Breite W2 gleich dem Abstand P1.
  • Zur Herstellung des N-Wells 506 ist mindestens die Well-Layoutstruktur 516a oder 516b verwendbar.
  • Die Well-Layoutstruktur 516a ist zwischen den Gatelayoutstrukturen 330a und 330b positioniert (z.B. auf der Sourceseite der entsprechenden Aktivregionslayoutstruktur 312a oder 312b des Snapback Vorrichtungslayoutarrays 301). Die Well-Layoutstruktur 516b wird zwischen den Gatelayoutstrukturen 330c und 330d positioniert (z.B. auf der Sourceseite der entsprechenden Aktivregionslayoutstruktur 312a oder 312b des Snapback-Vorrichtungslayoutarrays 301).
  • Die Well-Layoutstruktur 516a oder 516b ist Teil der entsprechenden Spalte 1 oder 2 des Snapback-Vorrichtungslayoutarrays 301. In einigen Ausführungsformen trennt ferner mindestens Well-Layoutstruktur 516a oder 516b den Satz von Aktivregionslayoutstrukturen 312 in weitere unterbrochene Layoutstrukturen, die in Spalten angeordnet sind. In einigen Ausführungsformen trennt mindestens die Well-Layoutstruktur 516a oder 516b den Satz von Aktivregionslayoutstrukturen 312 weiter in weitere unterbrochene Layoutstrukturen, wodurch der P-Well 204 weiter in unterbrochene, in Spalten angeordnete Strukturen unterteilt wird.
  • Der Satz von Well-Layoutstrukturen 516 wird auf der dritten Ebene positioniert. Andere Konfigurationen, Ebenen oder Mengen von Strukturen in dem Satz von Well-Layoutstrukturen 516 liegen im Umfang dieser Offenbarung.
  • 6A eine Querschnittsansicht einer integrierten Schaltung 600A nach einigen Ausführungsformen. 6B ist eine Querschnittsansicht einer äquivalenten Schaltung 600B der integrierten Schaltung 600A nach einigen Ausführungsformen. 6C ist ein Diagramm eines Layoutdesigns 600C nach einigen Ausführungsformen. In einigen Ausführungsformen entspricht die Querschnittsansicht der integrierten Schaltung 600A oder der äquivalenten Schaltung 600B dem von der Ebene C-C' geschnittenen Layoutdesign 600C.
  • Die integrierte Schaltung 600A ist eine Ausführungsform der Snapback-Vorrichtung 120.
  • Die integrierte Schaltung 600A ist eine Variation der integrierten Schaltung 500A und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Die integrierte Schaltung 600A illustriert beispielsweise ein Beispiel, das keinen N-Well auf der Drainseite (z.B. N-Well 206) in der Snapback-Vorrichtung 120 oder der integrierten Schaltung 200A umfasst.
  • Im Vergleich mit der integrierten Schaltung 500A aus 5A umfasst die integrierte Schaltung 600A nicht das N-Well 206. Somit umfasst die integrierte Schaltung 600A keinen N-Well auf der Drainseite (z.B. N-Well 206), aber einen N-Well auf der Sourceseite (z.B. N-Well 506) von Transistor 260. In einigen Ausführungsformen wird durch das Einfügen von N-Well 506 auf der Sourceseite der integrierten Schaltung 700A die effektive Fläche von P-Well 204 in der integrierten Schaltung 700A verringert, wodurch der Basiswiderstand Rb von P-Well 204 und Substrat 202 während eines ESD-Ereignisses erhöht wird. Die Erhöhung des Basiswiderstands Rb führt zu einer Verringerung der Triggerspannung Vth der integrierten Schaltung 600A während eines ESD-Ereignisses, als wenn das N-Well 506 nicht umfasst ist.
  • Andere Konfigurationen, Abmessungen oder Mengen von Elementen in der integrierten Schaltung 600A liegen im Umfang dieser Offenbarung.
  • 6B ist eine Querschnittsansicht einer äquivalenten Schaltung 600B der integrierten Schaltung 600A nach einigen Ausführungsformen. Beispielsweise entspricht die äquivalente Schaltung 600B der integrierten Schaltung 600A mit parasitärem BJT 640. Beispielsweise zeigt die integrierte Schaltung 600A aus 6A zur leichteren Illustration im Vergleich zu 6B nicht den parasitären BJT 640 aus 6B.
  • 6C ist ein Diagramm eines Layoutdesigns 600C nach einigen Ausführungsformen.
  • Das Layoutdesign 600C ist ein Layoutdiagramm der integrierten Schaltung 600A oder der äquivalenten Schaltung 600B. Das Layoutdesign 600C ist für die Herstellung der integrierten Schaltung 600A oder der äquivalenten Schaltung 600B verwendbar. In einigen Ausführungsformen umfasst 6C zusätzliche Elemente, die in 6C gezeigt sind.
  • In einigen Ausführungsformen entspricht die Querschnittsansicht der integrierten Schaltung 600A oder der äquivalenten Schaltung 600B dem von der Ebene C-C' geschnittenen Layoutdesign 600C.
  • Layoutdesign 600C ist ein Layoutdiagramm des Snapback-Vorrichtungsarrays 300A aus 3A. Layoutdesign 600C kann zur Herstellung des Snapback-Vorrichtungsarrays 300A aus 3A verwendet werden.
  • Das Layoutdesign 600C ist eine Variante des Layoutdesigns 500C (5C). Daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Im Vergleich mit der integrierten Schaltung 500B aus 5C umfasst Layoutdesign 600C nicht die Well-Layoutstrukturen 6a und 316b. Daher umfasst das Layoutdesign 600C keine Well-Layoutstrukturen 316b auf der Drainseite, sondern Well-Layoutstrukturen 516a und 516b auf der Sourceseite von Transistor 260.
  • In einigen Ausführungsformen kann durch Positionieren der Well-Layoutstruktur 516a oder 516b in der entsprechenden Spalte 1 oder 2 des Snapback-Vorrichtungslayoutarrays 301 auf der Drainseite jeder Snapback-Vorrichtungslayoutstruktur im Snapback-Vorrichtungslayoutarray 301 des Layoutdesigns 600C verwendet werden, um mindestens eine integrierte Schaltung herzustellen, die der integrierten Schaltung 600A oder der äquivalenten Schaltung 600B mit einem N-Well 506 auf der Drainseite ähnlich ist, wodurch die Fläche des P-Wells 204 weiter verringert wird und somit ähnliche Vorteile wie die oben für 6A beschriebene aufweist, und werden der Kürze halber nicht wiederholt.
  • Andere Konfigurationen, Ebenen oder Mengen von Strukturen im Layoutdesign 600C liegen im Umfang dieser Offenbarung.
  • 7B ist ein Diagramm eines Layoutdesigns 700B nach einigen Ausführungsformen.
  • Das Layoutdesign 700A ist ein Layoutdiagramm der integrierten Schaltung 200A oder der äquivalenten Schaltung 200B. Das Layoutdesign 700A ist für die Herstellung der integrierten Schaltung 200A oder der äquivalenten Schaltung 200B verwendbar. In einigen Ausführungsformen umfasst 7A bis 7C zusätzliche Elemente, die in 7A bis 7C gezeigt sind.
  • In einigen Ausführungsformen entspricht die Querschnittsansicht der integrierten Schaltung 200A oder der äquivalenten Schaltung 200B dem von der Ebene A-A' geschnittenen Layoutdesign 700A.
  • Layoutdesign 700A ist ein Layoutdiagramm des Snapback-Vorrichtungsarrays 300A aus 3A. Layoutdesign 700A kann zur Herstellung des Snapback-Vorrichtungsarrays 300A aus 3A verwendet werden.
  • Das Layoutdesign 700A ist eine Variante des Layoutdesigns 300B (3B). Daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Im Vergleich mit dem Layoutdesign 300B aus 3B umfasst Layoutdesign 700A außerdem die Well-Layoutstrukturen 730. Die eingestellte Well-Layoutstruktur 730 umfasst mindestens die Well-Layoutstruktur 730a oder die Well-Layoutstruktur 730b. Mindestens die Well-Layoutstruktur 730a bzw. 730b ähnelt der Well-Layoutstruktur 316a bzw. 316b, sodass auf eine ähnlich detaillierte Beschreibung verzichtet wird.
  • Die Well-Layoutstrukturen 730a oder 730b erstrecken sich jeweils in der ersten Richtung X. Jede der Well-Layoutstrukturen des Satzes von Well-Layoutstrukturen 730 ist von einer benachbarten Well-Layoutstruktur des Satzes von Well-Layoutstrukturen 730 in der zweiten Richtung Y getrennt. Die Well-Layoutstruktur 730a weist eine Breite W3 auf, die sich in der zweiten Richtung Y erstreckt, und die Well-Layoutstruktur 730b weist eine Breite W4 auf, die sich in der zweiten Richtung Y erstreckt. In einigen Ausführungsformen ist die Breite W3 gleich der Breite W4. In einigen Ausführungsformen ist die Breite W3 anders als die Breite W4.
  • Die Well-Layoutstruktur 730a ist in der zweiten Richtung Y durch einen Abstand D2 von der Aktivregionslayoutstruktur 312a getrennt. Die Well-Layoutstruktur 730b ist von einer Aktivregionslayoutstruktur (nicht gezeigt) in der Zeile M des Snapback Vorrichtungslayoutarrays 301 in der zweiten Richtung Y durch einen Abstand D2 (nicht gezeigt) getrennt. In einigen Ausführungsformen ist mindestens die Breite W3 oder die Breite W4 gleich dem Abstand D2. In einigen Ausführungsformen ist mindestens die Breite W3 oder die Breite W4 unterschiedlich zum Abstand D2.
  • Mindestens die Well-Layoutstruktur 730a oder 730b ist zur Herstellung eines entsprechenden N-Wells ähnlich dem N-Well 506 verwendbar. In einigen Ausführungsformen kann mindestens die Well-Layoutstruktur 730a oder 730b zur Herstellung eines entsprechenden N-Wells (nicht gezeigt) im Snapback-Vorrichtungsarraylayout 301 verwendet werden und ist in einer ähnlichen Position wie in der Layoutdesigns 700A bis 700C dargestellt.
  • Mindestens die Well-Layoutstruktur 730a oder 730b befindet sich außerhalb des Snapback Vorrichtungslayoutarray 301. Mindestens die Well-Layoutstruktur 730a oder 730b befindet sich zwischen dem Snapback Vorrichtungslayoutarray 301 und der Well-Layoutstruktur 326. In einigen Ausführungsformen ist eine Länge von mindestens der Well-Layoutstruktur 730a oder 730b in der ersten Richtung X die gleiche wie eine Länge des Snapback-Vorrichtungsarraylayouts 301 in der ersten Richtung X. In einigen Ausführungsformen ist eine Länge von mindestens der Well-Layoutstruktur 730a oder 730b in der ersten Richtung X unterschiedlich von der Länge des Snapback-Vorrichtungsarraylayouts 301 in der ersten Richtung X.
  • In einigen Ausführungsformen kann durch die Positionierung der Well-Layoutstruktur 730a zwischen der Well-Layoutstruktur 326 und der aktiven Region 312a und durch die Positionierung der Well-Layoutstruktur 730b zwischen der Well-Layoutstruktur 326 und der aktiven Region (nicht gezeigt) in der Zeile M des Snapback-Vorrichtungslayoutarrays 301, Layoutdesigns 700A bis 700C sind verwendbar, um entsprechende integrierte Schaltungen herzustellen, ähnlich wie die integrierte Schaltung 300A mit zusätzlichen N-Wells (nicht gezeigt), ähnlich wie N-Well 316a oder 316b, wodurch der Basiswiderstand Rb zwischen P-Wellabgriff 216 und jedem der Drains von Transistor 260 im Array der Snapback-Vorrichtung 301A' weiter erhöht wird. Durch die Erhöhung des Basiswiderstandes Rb wird die Triggerspannung Vth von integrierten Schaltungen, die mit der Layoutdesigns 700A bis 700C hergestellt wurden, während eines ESD-Ereignisses verringert, als wenn keine zusätzlichen N-Wells vorgesehen sind.
  • Der Satz von Well-Layoutstrukturen 730 wird auf der dritten Ebene positioniert. Andere Konfigurationen, Ebenen oder Mengen von Strukturen in dem Satz von Well-Layoutstrukturen 730 liegen im Umfang dieser Offenbarung. In einigen Ausführungsformen umfasst das Layoutdesign 700A beispielsweise kein Welle-Layoutstruktur 730a oder 730b.
  • 7B bis 7C sind Diagramme eines Layoutdesigns 700B bis 700C nach einigen Ausführungsformen.
  • Mindestens das Layoutdesign 700B oder 700C ist ein Layoutdiagramm der integrierten Schaltung 200A oder der äquivalenten Schaltung 200B. Mindestens das Layoutdesign 700B oder 700C ist für die Herstellung der integrierten Schaltung 200A oder der äquivalenten Schaltung 200B verwendbar.
  • Mindestens Layoutdesign 700B oder 700C ist ein Layoutdiagramm des Snapback-Vorrichtungsarrays 300A aus 3A. Mindestens das Layoutdesign 700B oder 700C ist für die Herstellung des Snapback-Vorrichtungsarrays 300A aus 3A.
  • 7B ist ein Diagramm eines entsprechender Layoutdesigns 700B nach einigen Ausführungsformen.
  • In einigen Ausführungsformen entspricht die Querschnittsansicht der integrierten Schaltung 500A oder der äquivalenten Schaltung 500B mindestens dem von der Ebene B-B' geschnittenen Layoutdesign 700B.
  • Das Layoutdesign 700B ist eine Variation des Layoutdesigns 500C (5C) und des Layoutdesigns 700A (7A). Daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Das Layoutdesign 700B illustriert beispielsweise mindestens eine Ausführungsform, bei der die Well-Layoutstrukturen 730a und 730b dem Layoutdesign 500C aus 5C hinzugefügt werden. Auf eine ähnlich detaillierte Beschreibung wird verzichtet. Anders ausgedrückt: Das Layoutdesign 700B umfasst die Well-Layoutstrukturen 730a und 730b aus 7A, die dem Layoutdesign 500C aus 5C hinzugefügt werden.
  • 7C ist ein Diagramm eines entsprechender Layoutdesigns 700C nach einigen Ausführungsformen.
  • In einigen Ausführungsformen entspricht die Querschnittsansicht der integrierten Schaltung 600A oder der äquivalenten Schaltung 600B mindestens dem von der Ebene C-C' geschnittenen Layoutdesign 700C.
  • Das Layoutdesign 700C ist eine Variation des Layoutdesigns 600C (6C) und des Layoutdesigns 700A (7A). Daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Das Layoutdesign 700C illustriert beispielsweise mindestens eine Ausführungsform, bei der die Well-Layoutstrukturen 730a und 730b dem Layoutdesign 600C aus 6C hinzugefügt werden. Auf eine ähnlich detaillierte Beschreibung wird verzichtet. Anders ausgedrückt: Das Layoutdesign 700C umfasst die Well-Layoutstrukturen 730a und 730b aus 7A, die dem Layoutdesign 600C aus 6C hinzugefügt werden.
  • Mindestens aus ähnlichen Gründen wie oben für 7A beschrieben sind in einigen Ausführungsformen durch Positionieren der Well-Layoutstruktur 730a zwischen der Well-Layoutstruktur 326 und der aktiven Region 312a und durch Positionieren der Well-Layoutstruktur 730b zwischen der Well-Layoutstruktur 326 und der aktiven Region (nicht gezeigt) in der Zeile M des Snapback-Vorrichtungslayoutarrays 301 die Layoutdesigns 700B und 700C verwendbar, um eine entsprechende integrierte Schaltung mit erhöhtem Basiswiderstand Rb zwischen dem P-Wellabgriff 216 und jedem der Drains von Transistor 260 im Array der Snapback-Vorrichtung 301A' herzustellen, und haben somit ähnliche Vorteile wie die oben für 7A beschriebenen und werden um der Kürze Willen nicht wiederholt.
  • Andere Konfigurationen, Ebenen oder Mengen von Strukturen in mindestens Layoutdesign 700B oder 700C liegen im Umfang dieser Offenbarung. Beispielsweise umfasst in einigen Ausführungsformen mindestens das Layoutdesign 700B oder 700C keine Well-Layoutstruktur 730a oder 730b.
  • 8B ist ein Diagramm eines Layoutdesigns 800B nach einigen Ausführungsformen.
  • Das Layoutdesign 800A ist ein Layoutdiagramm der integrierten Schaltung 200A oder der äquivalenten Schaltung 200B. Das Layoutdesign 800A ist für die Herstellung der integrierten Schaltung 200A oder der äquivalenten Schaltung 200B verwendbar. In einigen Ausführungsformen umfasst 8A-8C zusätzliche Elemente, die in 8A-8C gezeigt sind.
  • In einigen Ausführungsformen entspricht die Querschnittsansicht der integrierten Schaltung 200A oder der äquivalenten Schaltung 200B dem von der Ebene A-A' geschnittenen Layoutdesign 800A.
  • Layoutdesign 800A ist ein Layoutdiagramm des Snapback-Vorrichtungsarrays 300A aus 3A. Layoutdesign 800A kann zur Herstellung des Snapback-Vorrichtungsarrays 300A aus 3A verwendet werden.
  • Das Layoutdesign 800A ist eine Variante des Layoutdesigns 700A (7A). Daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Im Vergleich mit dem Layoutdesign 700A aus 7A umfasst das Layoutdesign 800A außerdem die Aktivregionslayoutstrukturen 812 und 814 und einen Satz von Gatelayoutstrukturen 830 und 840.
  • Mindestens die Aktivlayoutstruktur 812 bzw. 814 ist der entsprechenden Aktivlayoutstruktur 312a bzw. 312b sehr ähnlich, sodass auf eine detaillierte Beschreibung verzichtet wird. Mindestens die Aktivlayoutstruktur 812 oder 814 erstreckt sich in der zweiten Richtung Y. Die Aktivregionslayoutstrukturen 812 und 814 sind in der zweiten Richtung Y voneinander getrennt. In einigen Ausführungsformen befinden sich mindestens die Layoutstrukturen der aktiven Regionen 812 oder 814 auf der entsprechenden Well-Layoutstruktur 730a oder 730b.
  • Mindestens die Aktivregionslayoutstrukturen 812 oder 814 befinden sich außerhalb des Snapback Vorrichtungslayoutarrays 301. Mindestens die Aktivregionslayoutstrukturen 812 oder 814 befinden sich zwischen dem Snapback Vorrichtungslayoutarray 301 und der Well-Layoutstruktur 326.
  • In einigen Ausführungsformen kann die die Aktivregionslayoutstruktur verwendet werden, um eine aktive Region (z.B. Drain-Region 212 und Source-Region 214) eines Transistors herzustellen, der dem Transistor 260 aus FIG. a! bis 2B ähnelt, aber ein Dummytransistor ist.
  • In einigen Ausführungsformen ist mindestens die Aktivregionslayoutstruktur 812 oder 814 eine fortlaufende Layoutstruktur, die sich in der ersten Richtung X erstreckt. In einigen Ausführungsformen umfasst mindestens die Aktivregionslayoutstruktur 812 oder 814 unterbrochene Layoutstrukturen, die sich in der ersten Richtung X erstrecken.
  • In einigen Ausführungsformen befindet sich mindestens die Aktivregionslayoutstruktur 812 oder 814 auf der ersten Ebene. Andere Konfigurationen, Ebenen oder Mengen von Strukturen mindestens in den Aktivregionslayoutstrukturen 812 oder 814 liegen im Umfang dieser Offenbarung.
  • Mindestens der Satz von Gatelayoutstrukturen 830 bzw. 840 ist dem Satz von Gatelayoutstrukturen 330 ähnlich, sodass auf eine ähnlich detaillierte Beschreibung verzichtet wird.
  • Der Satz von Gatelayoutstrukturen 830 umfasst mindestens die Gatelayoutstrukturen 830a, 830b, ..., 830f oder 830g. Der Satz von Gatelayoutstrukturen 840 umfasst mindestens die Gatelayoutstrukturen 840a, 840b, ..., 840f oder 840g. Der Satz von Gatelayoutstrukturen 830 und 840 erstreckt sich jeweils in der zweiten Richtung Y. Jede der Gatelayoutstrukturen des Satzes von Gatelayoutstrukturen 830 oder 840 ist von einer entsprechenden benachbarten Gatelayoutstruktur im entsprechenden Satz von Gatelayoutstrukturen 830 oder 840 in der ersten Richtung X durch einen zweiten Abstand (nicht beschriftet) getrennt.
  • In einigen Ausführungsformen kann mindestens die Gatelayoutstruktur 830a, 830b, ..., 830f oder 830g oder mindestens die Gatelayoutstruktur 840a, 840b, ..., 840f oder 840g verwendet werden, um ein Gate herzustellen, das mindestens der Gatestruktur 230 oder dem Gate des NMOS-Transistors N1 ähnlich ist, aber eine Dummygatestruktur ist. In einigen Ausführungsformen ist eine Dummygatestruktur eine nicht funktionsfähige Gatestruktur.
  • In einigen Ausführungsformen ist eine Anzahl von Gatelayoutstrukturen in mindestens dem Satz von Gatelayoutstrukturen 830 oder 840 gleich einer Anzahl von Gatelayoutstrukturen 330. In einigen Ausführungsformen unterscheidet sich eine Anzahl von Gatelayoutstrukturen in mindestens dem Satz von Gatelayoutstrukturen 830 oder 840 von einer Anzahl von Gatelayoutstrukturen 330.
  • Der Satz von Gatelayoutstrukturen 830 oder 840 wird in der zweiten Ebene positioniert. Andere Konfigurationen, Ebenen oder Mengen von Strukturen in dem Satz von Gatelayoutstrukturen 830 oder 840 liegen im Umfang dieser Offenbarung.
  • In einigen Ausführungsformen können durch Positionierung der Well-Layoutstruktur 730a, der Aktivregionslayoutstruktur 812 und des Satzes von Gatelayoutstrukturen 830 zwischen der Well-Layoutstruktur 326 und der aktiven Region 312a sowie durch Positionierung der Well-Layoutstruktur 730b, der Aktivregionslayoutstruktur 814 und des Satzes von Gatelayoutstrukturen 840 zwischen der Well-Layoutstruktur 326 und der aktiven Region (nicht gezeigt) in der Zeile M des Snapback-Vorrichtungslayoutarrays 301, Layoutdesigns 800A bis 800C verwendet werden, um entsprechende integrierte Schaltungen herzustellen, ähnlich wie die integrierte Schaltung 300A mit zusätzlichen N-Wells (nicht gezeigt), ähnlich wie N-Well 316a oder 316b, wodurch der Basiswiderstand Rb zwischen P-Wellabgriff 216 und jedem der Drains von Transistor 260 im Array der Snapback-Vorrichtung 301A' weiter erhöht wird. Durch die Vergrößerung des Basiswiderstandes Rb wird die Triggerspannung Vth von integrierten Schaltungen, die mit den Layouts 800A bis 800C hergestellt wurden, während eines ESD-Ereignisses im Vergleich dazu verringert, wenn keine zusätzlichen N-Wells umfasst sind.
  • Andere Konfigurationen, Ebenen oder Mengen von Strukturen in mindestens Layoutdesign 800A liegen im Umfang dieser Offenbarung. In einigen Ausführungsformen umfasst das Layoutdesign 800A beispielsweise nicht mindestens die Well-Layoutstruktur 830a oder 830b, die Aktivregionslayoutstruktur 812 oder 814 oder den Satz von Gatelayoutstrukturen 830 oder 840.
  • 8B bis 8C sind Diagramme eines Layoutdesigns 800B bis 800C nach einigen Ausführungsformen.
  • Mindestens das Layoutdesign 800B oder 800C ist ein Layoutdiagramm der integrierten Schaltung 200A oder der äquivalenten Schaltung 200B. Mindestens das Layoutdesign 800B oder 800C ist für die Herstellung der integrierten Schaltung 200A oder der äquivalenten Schaltung 200B verwendbar.
  • Mindestens Layoutdesign 800B oder 800C ist ein Layoutdiagramm des Snapback-Vorrichtungsarrays 300A aus 3A. Mindestens das Layoutdesign 800B oder 800C ist für die Herstellung des Snapback-Vorrichtungsarrays 300A aus 3A.
  • 8B ist ein Diagramm eines entsprechender Layoutdesigns 800B nach einigen Ausführungsformen.
  • In einigen Ausführungsformen entspricht die Querschnittsansicht der integrierten Schaltung 500A oder der äquivalenten Schaltung 500B mindestens dem von der Ebene B-B' geschnittenen Layoutdesign 8ooB.
  • Das Layoutdesign 800B ist eine Variation des Layoutdesigns 700B (7B) und des Layoutdesigns 800A (8A). Daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Beispielsweise illustriert das Layoutdesign 800B mindestens eine Ausführungsform, bei der die Aktivregionslayoutstrukturen 812 und 814 und die Gatelayoutstrukturen 830 und 840 zum Layoutdesign 700B aus 7B hinzugefügt werden, und auf eine ähnlich detaillierte Beschreibung wird verzichtet. Anders ausgedrückt, das Layoutdesign 800B umfasst die Aktivregionslayoutstrukturen 812 und 814 und die Gruppe der Gatelayoutstrukturen 830 und 840 aus 8A, die dem Layoutdesign 700B aus 7B hinzugefügt werden.
  • 8C ist ein Diagramm eines entsprechender Layoutdesigns 800C nach einigen Ausführungsformen.
  • In einigen Ausführungsformen entspricht die Querschnittsansicht der integrierten Schaltung 600A oder der äquivalenten Schaltung 600B mindestens dem von der Ebene C-C' geschnittenen Layoutdesign 800C.
  • Das Layoutdesign 800C ist eine Variation des Layoutdesigns 700C (7C) und des Layoutdesigns 800A (8A). Daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Beispielsweise illustriert das Layoutdesign 800C mindestens eine Ausführungsform, bei der die Aktivregionslayoutstrukturen 812 und 814 und die Gatelayoutstrukturen 830 und 840 zum Layoutdesign 700C aus 7C hinzugefügt werden, und auf eine ähnlich detaillierte Beschreibung wird verzichtet. Anders ausgedrückt, das Layoutdesign 800C umfasst die Aktivregionslayoutstrukturen 812 und 814 und die Gruppe der Gatelayoutstrukturen 830 und 840 aus 8A, die dem Layoutdesign 700C aus 7C hinzugefügt werden.
  • Mindestens aus ähnlichen Gründen wie oben für 8A beschrieben sind in einigen Ausführungsformen durch Positionieren der Well-Layoutstruktur 730a, der Aktivregionslayoutstruktur 812 und des Satzes Gatelayoutstrukturen 830 zwischen der Well-Layoutstruktur 326 und der aktiven Region 312a und durch Positionieren der Well-Layoutstruktur 730b, der Aktivregionslayoutstruktur 814 und des Satzes Gatelayoutstrukturen 840 zwischen der Well-Layoutstruktur 326 und der aktiven Region (nicht gezeigt) in der Zeile M des Snapback-Vorrichtungslayoutarrays 301 die Layoutdesigns 800B und 800C verwendbar, um eine entsprechende integrierte Schaltung mit erhöhtem Basiswiderstand Rb zwischen dem P-Wellabgriff 216 und jedem der Drains von Transistor 260 im Array der Snapback-Vorrichtung 301A' hergestellt, und weisen somit ähnliche Vorteile wie die oben für 8A beschriebenen auf und werden um der Kürze Willen nicht wiederholt.
  • Andere Konfigurationen, Ebenen oder Mengen von Strukturen in mindestens Layoutdesign 800B oder 800C liegen im Umfang dieser Offenbarung. In einigen Ausführungsformen umfasst das Layoutdesign 800B oder 800C beispielsweise nicht mindestens die Well-Layoutstruktur 830a oder 830b, die Aktivregionslayoutstruktur 812 oder 814 oder den Satz von Gatelayoutstrukturen 830 oder 840.
  • 9 ist ein Ablaufdiagramm eines Verfahrens 900 zum Bilden oder Herstellen einer ESD-Schaltung nach einigen Ausführungsformen. Es versteht sich, dass weitere Operationen vor, während und/oder nach dem Verfahren 900 aus in 9 ausgeführt werden können, und dass einige andere Operationen hier nur kurz beschrieben werden können. In einigen Ausführungsformen kann das Verfahren 900 verwendet werden, um ESD-Schaltungen zu bilden, wie z.B. die integrierten Schaltungen 100A bis 100B, 200A, 400A, 500A, 600A (1A bis 1B, 2A, 4A, 5A oder 6A), Snapback-Vorrichtungsarray 300A (3A), oder die äquivalente Schaltung 200B (2B), 500B (5B) oder 600B (6B). In einigen Ausführungsformen kann das Verfahren 900 verwendet werden, um ESD-Schaltungen zu bilden, die ähnliche strukturelle Beziehungen aufweisen wie eines oder mehrere der Layoutdesigns 300B, 400B, 500C, 600C, 700A bis 700C oder 800A bis 800C (3B, 4B, 5C, 6C, 7A bis 7C oder 8A bis 8C). In einigen Ausführungsformen liegt eine andere Reihenfolge der Operationen des Verfahrens 900 im Umfang dieser Offenbarung. Das Verfahren 900 umfasst beispielhafte Operationen, die jedoch nicht unbedingt in der gezeigten Reihenfolge ausgeführt werden. Operationen können hinzugefügt, ersetzt, in der Reihenfolge geändert und/oder eliminiert werden, wie es dem Geist und dem Umfang der offenbarten Ausführungsformen entspricht.
  • In Operation 902 des Verfahrens 900 wird ein Layoutdesign einer ESD-Schaltung erzeugt. Die Operation 902 wird von einer Verarbeitungsvorrichtung (z.B. dem Prozessor 1202 (12)), die so konfiguriert ist, dass sie Befehle zur Erzeugung eines Layoutdesigns ausführt, ausgeführt. In einigen Ausführungsformen handelt es sich bei dem Layoutdesign um ein Dateiformat des grafischen Datenbanksystems (GDSII-Dateiformat).
  • In einigen Ausführungsformen umfasst die ESD-Schaltung des Verfahrens 900 mindestens die integrierte Schaltung 100A bis 100B, 200A, 400A, 500A, 600A (1A bis 1B, 2A, 4A, 5A oder 6A), Snapback-Vorrichtungsarray 300A (3A), oder die äquivalente Schaltung 200B (2B), 500B (5B) oder 600B (6B). In einigen Ausführungsformen umfasst das Layoutdesign des Verfahrens 900 mindestens das Layoutdesign 300B, 400B, 500C, 600C, 700A bis 700C oder 800A bis 800C (3B, 4B, 5C, 6C, 7A bis 7C oder 8A bis 8C).
  • In Operation 904 des Verfahrens 900 wird der ESD-Schaltkreis basierend auf dem Layoutdesign hergestellt. In einigen Ausführungsformen umfasst die Operation 904 des Verfahrens 900 die Herstellung mindestens einer Maske auf Grundlage des Layoutdesigns und die Herstellung der ESD-Schaltung auf Grundlage der mindestens einen Maske.
  • 10A ist ein funktionales Ablaufdiagramm von mindestens einem Abschnitt des Design- und Herstellungsablaufs 1000A einer integrierten Schaltung nach einigen Ausführungsformen. Es versteht sich, dass weitere Operationen vor, während und/oder nach dem Verfahren 1000A aus in 10A ausgeführt werden können, und dass einige andere Prozesse hier nur kurz beschrieben werden können. In einigen Ausführungsformen liegt eine andere Reihenfolge der Operationen von Verfahren 1000A im Umfang dieser Offenbarung. Das Verfahren 1000A umfasst beispielhafte Operationen, die jedoch nicht unbedingt in der gezeigten Reihenfolge ausgeführt werden. Operationen können hinzugefügt, ersetzt, in der Reihenfolge geändert und/oder eliminiert werden, wie es dem Geist und dem Umfang der offenbarten Ausführungsformen entspricht.
  • In einigen Ausführungsformen ist das Verfahren 1000A eine Ausführungsform der Operation 902 des Verfahrens 900. In einigen Ausführungsformen ist das Verfahren 1000A verwendbar, um mindestens eine oder mehrere Layoutstrukturen des Layoutdesigns 300B, 400B, 500C, 600C, 700A bis 700C oder 800A bis 800C einer integrierten Schaltung zu erzeugen oder zu platzieren (3B, 4B, 5C, 6C, 7A bis 7C oder 8A bis 8C), wie die integrierte Schaltung 100A bis 100B, 200A, 400A, 500A, 600A (1A bis 1B, 2A, 4A, 5A oder 6A), Snapback-Vorrichtungsarray 300A (3A), oder äquivalenten Schaltung 200B (2B), 500B (5B) oder 600B (6B).
  • In Operation 1002 von Verfahren 1000A wird ein Array von Snapback-Vorrichtungslayoutdesigns erzeugt oder platziert. In einigen Ausführungsformen umfasst das Array von Snapback-Vorrichtungslayoutdesigns von Verfahren 1000A mindestens Layoutdesign 300B, 400B, 500C, 600C, 700A bis 700C oder 800A bis 800C. In einigen Ausführungsformen umfasst das Layoutdesign des Arrays von Snapback-Vorrichtungen von Verfahren 1000A mindestens ein Layoutdesign der Layoutdesigns 301[1,1], 301[1,2], ..., 301[2,2], ..., 301[M,N]. In einigen Ausführungsformen umfasst die Operation 1002 mindestens die Operationen 1004, 1006 oder 1008.
  • In Operation 1004 von Verfahren 1000A wird ein erster Satz von Aktivregionslayoutstrukturen erzeugt oder auf einer ersten Ebene eines Layoutdesigns platziert. In einigen Ausführungsformen umfasst das Layoutdesign von Verfahren 1000A mindestens das Layoutdesign. In einigen Ausführungsformen entspricht die erste Ebene von Verfahren 1000A der OD-Ebene. In einigen Ausführungsformen entspricht die erste Ebene von Verfahren 1000A der in der Vorgabe beschriebenen ersten Ebene. In einigen Ausführungsformen umfasst der erste Satz von Aktivregionslayoutstrukturen von Verfahren 1000A mindestens eine oder mehrere Aktivregionslayoutstrukturen aus dem Satz von Aktivregionslayoutstrukturen 312.
  • In Operation 1006 von Verfahren 1000A wird ein erster Satz von Gatelayoutstrukturen erzeugt oder auf einer zweiten Ebene des Layoutdesigns platziert. In einigen Ausführungsformen entspricht die zweite Ebene von Verfahren 1000A der POLY-Ebene. In einigen Ausführungsformen entspricht die zweite Ebene von Verfahren 1000A mindestens einer der in der Vorgabe beschriebenen Ebenen. In einigen Ausführungsformen umfasst der erste Satz von Gatelayoutstrukturen von Verfahren 1000A mindestens eine oder mehrere Gatelayoutstrukturen des Satzes von Gatelayoutstrukturen 330.
  • In Operation 1008 von Verfahren 1000A wird ein erster Satz von Well-Layoutstrukturen erzeugt oder auf einer dritten Ebene des Layoutdesigns platziert. In einigen Ausführungsformen entspricht die dritte Ebene von Verfahren 1000A der N-Well-Ebene. In einigen Ausführungsformen entspricht die dritte Ebene von Verfahren 1000A mindestens einer der in der Vorgabe beschriebenen Ebenen. In einigen Ausführungsformen umfasst der erste Satz von Well-Layoutstrukturen von Verfahren 1000A mindestens eine oder mehrere Well-Layoutstrukturen des Satzes von Well-Layoutstrukturen 316 oder 516.
  • In Operation 1010 von Verfahren 1000A wird ein zweiter Satz von Well-Layoutstrukturen erzeugt oder auf der dritten Ebene des Layoutdesigns platziert. In einigen Ausführungsformen umfasst der zweite Satz von Well-Layoutstrukturen von Verfahren 1000A mindestens eine oder mehrere Well-Layoutstrukturen des Satzes von Well-Layoutstrukturen 730.
  • In Operation 1012 von Verfahren 1000A wird ein zweiter Satz von Aktivregionslayoutstrukturen erzeugt oder auf der ersten Ebene eines Layoutdesigns platziert. In einigen Ausführungsformen umfasst der zweite Satz von Aktivregionslayoutstrukturen des Verfahrens 1000A mindestens eine oder mehrere Aktivregionslayoutstrukturen aus dem Satz von Aktivregionslayoutstrukturen 812 oder 814.
  • In Operation 1014 des Verfahrens 1000A wird ein zweiter Satz von Gatelayoutstrukturen erzeugt oder auf der zweiten Ebene des Layoutdesigns platziert. In einigen Ausführungsformen umfasst der zweite Satz von Gatelayoutstrukturen des Verfahrens 1000A mindestens eine oder mehrere Gatelayoutstrukturen des Satzes von Gatelayoutstrukturen 830 840.
  • In Operation 1016 von Verfahren 1000A wird ein Satz von Treiberschaltungslayoutstrukturen erzeugt oder auf dem Layoutdesign platziert. In einigen Ausführungsformen umfasst der Satz von Treiberschaltungslayoutstrukturen von Verfahren 1000A mindestens einen oder mehrere Abschnitte der Well-Layoutstruktur 450. In einigen Ausführungsformen umfasst der Satz von Treiberschaltungslayoutstrukturen von Verfahren 1000A mindestens ein oder mehrere Layoutdesigns der Layoutdesigns 301[1,1], 301[1,2], ..., 301[2,2], ..., 301[M,N], die mit mindestens einem Abschnitt der Well-Layoutstruktur 450 kombiniert sind.
  • In einigen Ausführungsformen umfasst die Operation 1016 eine oder mehrere Operationen zum Erzeugen oder Platzieren eines einzelnen Spalten- und Zeileneintrags in dem Array von Snapback-Vorrichtungslayoutstrukturen 301. In einigen Ausführungsformen umfasst die Operation 1016 das Platzieren einer Treiberschaltungslayoutstruktur in einer ersten Zeile des Layoutdesigns des Arrays von Snapback-ESD-Schutzschaltungen, wobei die Treiberschaltungslayoutstruktur der Herstellung der Treiberschaltung 440 entspricht. In einigen Ausführungsformen umfasst das Platzieren der Treiberschaltungslayoutstruktur das Platzieren einer dritten Aktivregionslayoutstruktur des ersten Satzes von Aktivregionslayoutstrukturen in der ersten Layoutebene, wobei sich die dritte Aktivregionslayoutstruktur in der ersten Richtung erstreckt und dem Herstellen einer Drain-Region der Treiberschaltung entspricht; und Platzieren einer vierten Aktivregionslayoutstruktur des ersten Satzes von Aktivregionslayoutstrukturen in der ersten Layoutebene, wobei sich die vierte Aktivregionslayoutstruktur in der ersten Richtung erstreckt und dem Herstellen einer Source-Region der Treiberschaltung entspricht, wobei die Treiberschaltung das p-Well der Snapback-ESD-Schutzschaltung mit der ersten Snapback-ESD-Schutzschaltung des Arrays von Snapback-ESD-Schaltungen teilt. In einigen Ausführungsformen befinden sich die erste Aktivregionslayoutstruktur und die zweite Aktivregionslayoutstruktur in einer zweiten Zeile des Layoutdesigns des Arrays von Snapback-ESD-Schutzschaltungen, wobei die zweite Zeile zu der ersten Zeile benachbart ist.
  • In Operation 1018 von Verfahren 1000A wird eine erste Well-Layoutstruktur erzeugt oder auf der dritten Ebene des Layoutdesigns platziert. In einigen Ausführungsformen umfasst die erste Well-Layoutstruktur von Verfahren 1000A mindestens einen Abschnitt der Well-Layoutstruktur 326.
  • In einigen Ausführungsformen wird eine oder mehrere der Operationen von Verfahren 1000A ausgeführt, um eine erste Layoutstruktur auf dem Layoutdesign von Verfahren 1000A zu erzeugen oder zu platzieren, und dann werden eine oder mehrere der Operationen von Verfahren 1000A wiederholt, um weitere Layoutstrukturen auf dem Design von Verfahren 1000A zu erzeugen oder zu platzieren. In einigen Ausführungsformen wird eine oder mehrere der Operationen von Verfahren 1000A ausgeführt, um ein erstes Layoutdesign auf dem Layoutdesign von Verfahren 1000A zu erzeugen oder zu platzieren, und dann werden eine oder mehrere der Operationen von Verfahren 1000A wiederholt, um weitere Layoutdesigns auf dem Design von Verfahren 1000A zu erzeugen oder zu platzieren.
  • In einigen Ausführungsformen wird mindestens eine oder mehrere Operationen von Verfahren 1000A von einem EDA-Tool ausgeführt, wie z.B. dem System 1200 aus 12. In einigen Ausführungsformen wird mindestens ein Verfahren, wie das oben beschriebene Verfahren 1000A, ganz oder teilweise von mindestens einem EDA-System, darunter System 1200, ausgeführt. In einigen Ausführungsformen ist ein EDA-System als Teil eines Designhauses eines IC-Herstellungssystems 1300 aus 13 verwendbar.
  • Eine oder mehrere der Operationen von Verfahren 1000A werden von einer Verarbeitungsvorrichtung ausgeführt, die so konfiguriert ist, dass sie Anweisungen zur Herstellung der integrierten Schaltung von Verfahren 1000A ausführt. In einigen Ausführungsformen werden eine oder mehrere Operationen von Verfahren 1000A mit derselben Verarbeitungsvorrichtung ausgeführt, die auch in einer anderen oder mehreren Operationen von Verfahren 1000A verwendet wird. In einigen Ausführungsformen wird eine andere Verarbeitungsvorrichtung verwendet, um einen oder mehrere Operationen von Verfahren 1000A auszuführen, als die, das zur Ausführung eines anderen einen oder mehrerer Operationen von Verfahren 1000A verwendet wird.
  • 10B ist ein funktionales Ablaufdiagramm eines Verfahrens zum Herstellen eines integrierten Schaltungsbauteils (IC-Bauteils) nach verschiedenen Ausführungsformen. Es versteht sich, dass weitere Operationen vor, während und/oder nach dem Verfahren 1000B aus in 10B ausgeführt werden können, und dass einige andere Prozesse hier nur kurz beschrieben werden können. In einigen Ausführungsformen liegt eine andere Reihenfolge der Operationen von Verfahren 1000B im Umfang dieser Offenbarung. Das Verfahren 1000B umfasst beispielhafte Operationen, die jedoch nicht unbedingt in der gezeigten Reihenfolge ausgeführt werden. Operationen können hinzugefügt, ersetzt, in der Reihenfolge geändert und/oder eliminiert werden, wie es dem Geist und dem Umfang der offenbarten Ausführungsformen entspricht.
  • In einigen Ausführungsformen ist das Verfahren 1000B eine Ausführungsform der Operation 904 des Verfahrens 900. In einigen Ausführungsformen kann das Verfahren 1000B verwendet werden, um mindestens eine integrierte Schaltung 100A bis 100B, 200A, 400A, 500A, 600A (1A bis 1B, 2A, 4A, 5A oder 6A), ein Snapback-Vorrichtungsarray 300A (3A), oder eine äquivalente Schaltung 200B (2B), 500B (5B) oder 600B (6B) oder eine integrierte Schaltung mit ähnlichen Merkmalen wie mindestens Layoutdesign 300B, 400B, 500C, 600C, 700A bis 700C oder 800A bis 800C (3B, 4B, 5C, 6C, 7A bis 7C oder 8A bis 8C) herzustellen.
  • In Operation 1030 von Verfahren 1000B wird ein erstes Well in einem Substrat hergestellt. In einigen Ausführungsformen erstreckt sich das erste Well in der zweiten Richtung Y und weist den ersten Dotiermitteltyp auf. In einigen Ausführungsformen umfasst das erste Well von Verfahren 1000B mindestens die P-Well 204. In einigen Ausführungsformen umfasst das Substrat von Verfahren 1000B mindestens das Substrat 202.
  • In einigen Ausführungsformen umfasst das erste Well p-Dotiermittel. In einigen Ausführungsformen umfassen die p-Dotiermittel Bor, Aluminium oder andere geeignete p-Dotiermittel. In einigen Ausführungsformen umfasst das erste Well eine über dem Substrat 202 aufgebaute Epi-Schicht. In einigen Ausführungsformen wird die Epi-Schicht durch Zugabe von Dotiermitteln während des Epitaxieprozesses dotiert. In einigen Ausführungsformen wird die Epi-Schicht durch Ionenimplantation dotiert, nachdem die Epi-Schicht gebildet wurde. In einigen Ausführungsformen wird das erste Well durch Dotierung des Substrats 202 gebildet. In einigen Ausführungsformen wird die Dotierung durch Ionenimplantation ausgeführt. In einigen Ausführungsformen weist das erste Well eine Dotiermittelkonzentration im Bereich von 1 × 1012 Atome/cm3 bis 1×1014 Atome/cm3 auf.
  • In Operation 1032 von Verfahren 1000B wird eine Drain-Region eines Transistors in dem ersten Well hergestellt. In einigen Ausführungsformen erstreckt sich die Drain-Region in der zweiten Richtung Y und weist den zweiten Dotiermitteltyp auf. In einigen Ausführungsformen umfasst die Drain-Region von Verfahren 1000B mindestens die Drain-Region 212, den Drain von Transistor 260 oder den Drain des NMOS-Transistors Ni. In einigen Ausführungsformen umfasst der Transistor von Verfahren 1000B mindestens den Transistor 260 oder den NMOS-Transistor N1.
  • In Operation 1034 von Verfahren 1000B wird eine Source-Region von Transistor in dem ersten Well hergestellt. In einigen Ausführungsformen erstreckt sich die Source-Region in der zweiten Richtung Y, weist den zweiten Dotiermitteltyp auf und ist von der Drain-Region in der ersten Richtung X getrennt. In einigen Ausführungsformen umfasst die Source-Region von Verfahren 1000B mindestens die Source-Region 214, die Source von Transistor 260 oder die Source des NMOS-Transistors N1.
  • In einigen Ausführungsformen umfasst mindestens die Operation 1032 oder 1034 die Bildung von Source/Drainmerkmalen im Substrat. In einigen Ausführungsformen umfasst die Bildung der Source/Drainmerkmale, dass ein Abschnitt des Substrats entfernt wird, um Ausschnitte an einer Kante jedes Abstandhalters 220a, 220b zu bilden, und dass dann ein Füllprozess ausgeführt wird, indem die Ausschnitte im Substrat gefüllt werden. In einigen Ausführungsformen werden die Ausschnitte nach dem Entfernen einer Padoxidschicht oder einer Opferoxidschicht geätzt, beispielsweise durch Nassätzen oder Trockenätzen. In einigen Ausführungsformen wird der Ätzprozess ausgeführt, um einen oberen Flächenabschnitt der aktiven Region zu entfernen, der zu einer Isolierungsregion benachbart ist, wie etwa der STI-Region 208 oder 210. In einigen Ausführungsformen wird der Füllprozess durch einen Epitaxie- oder epitaktischen Prozess (Epi-Prozess) ausgeführt. In einigen Ausführungsformen werden die Ausschnitte mit Hilfe eines Wachstumsprozesses gefüllt, der gleichzeitig mit einem Ätzprozess abläuft, wobei eine Wachstumsrate des Wachstumsprozesses größer ist als eine Ätzrate des Ätzprozesses. In einigen Ausführungsformen werden die Ausschnitte mit einer Kombination aus Wachstumsprozess und Ätzprozess gefüllt. Beispielsweise wird eine Materialschicht in dem Ausschnitt aufgebaut und dann das aufgebaute Material einem Ätzprozess unterzogen, um einen Abschnitt des Materials zu entfernen. Dann wird ein anschließender Wachstumsprozess auf das geätzte Material ausgeführt, bis eine gewünschte Dicke des Materials in dem Ausschnitt erreicht ist. In einigen Ausführungsformen wird der Wachstumsprozess fortgesetzt, bis eine obere Fläche des Materials über der oberen Fläche des Substrats liegt. In einigen Ausführungsformen wird der Wachstumsprozess fortgesetzt, bis die obere Fläche des Materials komplanar mit der oberen Fläche des Substrats ist. In einigen Ausführungsformen wird ein Abschnitt des Wells 204 durch einen isotropen oder einen anisotropen Ätzprozess entfernt. Der Ätzprozess ätzt selektiv das Well 204, ohne die Gatestruktur 230 und die Abstandhalter 220 zu ätzen. In einigen Ausführungsformen wird der Ätzprozess mit Hilfe eines reaktiven Ionenätzens (RIE), Nassätzens oder anderen geeigneten Techniken ausgeführt. In einigen Ausführungsformen wird ein Halbleitermaterial in den Ausschnitten abgeschieden, um die Source/Drainmerkmale zu bilden. In einigen Ausführungsformen wird ein Epi-Prozess ausgeführt, um das Halbleitermaterial in den Ausschnitten abzuscheiden. In einigen Ausführungsformen umfasst der Epi-Prozess einen selektiven Epitaxie-Wachstumsprozess (SEG-Prozess), CVD-Prozess, Molekularstrahl-Epitaxie (MBE), andere geeignete Prozesse und/oder Kombinationen davon. Der Epi-Prozess verwendet gasförmige und/oder flüssige Vorläufer, die mit einer Zusammensetzung des Substrats 202 interagieren. In einigen Ausführungsformen umfassen die Source/Drainmerkmale epitaktisch gewachsenes Silizium (epi Si), Siliziumkarbid oder Siliziumgermanium. Source/Drainmerkmale des IC-Bauelements, die mit der Gatestruktur 230 assoziiert sind, werden in einigen Fällen während des Epi-Prozesses in-situ dotiert oder undotiert. Wenn Source-/Drainmerkmale während des Epi-Prozesses undotiert sind, werden Source-/Drainmerkmale in einigen Fällen während eines nachfolgenden Prozesses dotiert. Der anschließende Dotierungsprozess wird durch eine Ionenimplantation, Plasma-Immersions-Ionenimplantation, Gas- und/oder Feststoffquellendiffusion, andere geeignete Verfahren und/oder Kombinationen davon erreicht. In einigen Ausführungsformen werden die Source-/Drainmerkmale nach der Bildung der Source-/Drainmerkmale und/oder nach dem anschließenden Dotierungsprozess weiteren Temperprozessen ausgesetzt.
  • In Arbeitsgang 1036 von Verfahren 1000B wird ein zweites Well in dem ersten Well hergestellt. In einigen Ausführungsformen erstreckt sich das zweite Well in der zweiten Richtung Y und weist den zweiten Dotiermitteltyp auf. In einigen Ausführungsformen ist das zweite Well entweder zu einem Abschnitt der Drain-Region oder an einen Abschnitt der Source-Region benachbart. In einigen Ausführungsformen umfasst das zweite Well von Verfahren 1000B mindestens das N-Well 206 oder 506. In einigen Ausführungsformen werden vor der Bildung der Source-Region und der Drain-Region mehrere Wells gebildet. In einigen Ausführungsformen wird das zweite Well von Verfahren 1000B vor der Bildung der Source-Region und der Drain-Region von Verfahren 1000B gebildet. In einigen Ausführungsformen wird beispielsweise die Operation 1036 vor den Operationen 1032 und 1034 ausgeführt. In einigen Ausführungsformen wird die Operation 1036 nach der Operation 1030 ausgeführt, und dann werden die Operationen 1032 und 1034 nach der Operation 1036 ausgeführt.
  • In einigen Ausführungsformen umfassen mindestens das zweite Well, das vierte Well (unten beschrieben) oder das fünfte Well (unten beschrieben) n-Dotiermittel. In einigen Ausführungsformen umfassen die n-Dotiermittel Phosphor, Arsen oder andere geeignete n-Dotiermittel. In einigen Ausführungsformen reicht die n-Dotiermittelkonzentration von etwa 1 × 1012 Atome/cm2 bis etwa 1 × 1014 Atome/cm2. In einigen Ausführungsformen wird mindestens das zweite Well, das vierte Well oder das fünfte Well durch Ionenimplantation gebildet. Die Leistung der Ionenimplantation reicht von etwa 1500k Elektronenvolt (eV) bis etwa 8000k eV. In einigen Ausführungsformen liegt die Tiefe der Doppeltiefbohrung 120 im Bereich von ca. 5 Mikrometer (µm) bis ca. 10 µm. In einigen Ausführungsformen ist mindestens das zweite Well, das vierte Well oder das fünfte Well epitaktisch aufgebaut. In einigen Ausführungsformen umfasst mindestens das zweite Well, das vierte Well oder das fünfte Well eine über die Fläche aufgebaute Epi-Schicht. In einigen Ausführungsformen wird die Epi-Schicht durch Zugabe von Dotiermitteln während des Epitaxieprozesses dotiert. In einigen Ausführungsformen wird die Epi-Schicht durch Ionenimplantation dotiert, nachdem die Epi-Schicht gebildet wurde, und weist die oben beschriebene Dotiermittelkonzentration auf.
  • In Operation 1038 von Verfahren 1000B wird eine Gate-Region von Transistor hergestellt. In einigen Ausführungsformen befindet sich die Gate-Region zwischen der Drain-Region und der Source-Region. In einigen Ausführungsformen befindet sich die Gate-Region über dem ersten Well und dem Substrat. In einigen Ausführungsformen umfasst die Gate-Region von Verfahren 1000B mindestens die Gatestruktur 230, das Gate von Transistor 260 oder den NMOS-Transistor Ni.
  • In einigen Ausführungsformen umfasst mindestens die Herstellung der Gate-Regionen der Operation 1038 oder die Herstellung der Dummy-Gate-Regionen der Operation 1050 die Ausführung eines oder mehrerer Abscheidungsprozesse zur Bildung einer oder mehrerer Dielektrikumschichten. In einigen Ausführungsformen umfasst ein Abscheidungsprozess eine chemische Gasphasenabscheidung (CVD), eine plasmaunterstützte CVD (PECVD), eine Atomlagenabscheidung (ALD) oder einen anderen Prozess, der für die Abscheidung einer oder mehrerer Materialschichten geeignet ist. In einigen Ausführungsformen umfasst die Herstellung der Gate-Regionen die Ausführung eines oder mehrerer Abscheidungsprozesse zur Bildung einer oder mehrerer Schichten aus leitfähigem Material. In einigen Ausführungsformen umfasst die Herstellung der Gate-Regionen die Bildung von Gateelektroden oder Dummygateelektroden. In einigen Ausführungsformen umfasst die Herstellung der Gate-Regionen das Abscheiden oder Aufbauen mindestens einer Dielektrikumschicht, z.B. des Gatedielektrikums 222. In einigen Ausführungsformen werden die Gate-Regionen unter Verwendung eines dotierten oder nicht dotierten polykristallinen Siliziums (oder Polysiliziums) gebildet. In einigen Ausführungsformen umfassen die Gate-Regionen ein Metall, wie z.B. Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, andere geeignete leitfähige Materialien oder Kombinationen davon.
  • In Operation 1040 von Verfahren 1000B wird ein drittes Well in dem ersten Well hergestellt. In einigen Ausführungsformen weist das dritte Well den ersten Dotiermitteltyp auf und erstreckt sich in der zweiten Richtung Y. In einigen Ausführungsformen umgibt das dritte Well das zweite Well, die Drain-Region, die Source-Region und die Gate-Region. In einigen Ausführungsformen umfasst das dritte Well von Verfahren 1000B mindestens das P-Wellabgriff 216. In einigen Ausführungsformen ähnelt die Herstellung des dritten Wells mindestens einem Abschnitt der Operation 1030, sodass eine entsprechende Beschreibung weggelassen wird.
  • In Operation 1042 von Verfahren 1000B wird ein Satz leitfähiger Regionen über dem IC abgeschieden. In einigen Ausführungsformen umfasst die Operation 1042 mindestens das Abscheiden einer ersten leitfähigen Region über der Drain-Region, wodurch ein Drain-Kontakt von Transistor 260 oder des NMOS-Transistors N1 gebildet wird, das Abscheiden einer zweiten leitfähigen Region über der Source-Region, wodurch ein Source-Kontakt von Transistor 260 oder des NMOS-Transistors N1 gebildet wird, das Abscheiden einer dritten leitfähigen Region über dem dritten Well, wodurch ein Abgriffskontakt von Transistor 260 oder des NMOS-Transistors N1 gebildet wird, das Abscheiden einer vierten leitfähigen Region über dem Drain-Kontakt, wodurch der Drain-Kontakt mit der IO-Pad-Region 108 gekoppelt wird, oder das Abscheiden einer fünften leitfähigen Region über dem Source-Kontakt und dem Abgriffskontakt, wodurch der Source-Kontakt, der Abgriffskontakt und ein Referenzspannungsversorgungsanschluss 106 miteinander gekoppelt werden. In einigen Ausführungsformen ist die vierte leitfähige Region von Verfahren 1000B die leitfähige Region 270._In einigen Ausführungsformen ist die fünfte leitfähige Region von Verfahren 1000B die leitfähige Region 272.
  • In einigen Ausführungsformen umfasst die Operation 1042 außerdem die Abscheidung einer sechsten leitfähigen Region über der Gate-Region, wodurch ein Gatekontakt von Transistor 260 oder des NMOS-Transistors N1 gebildet wird.
  • In einigen Ausführungsformen wird der Satz leitfähiger Regionen von Verfahren 1000B mit einer Kombination aus Fotolithografie und Materialabtragsprozessen gebildet, um Öffnungen in einer Isolierschicht (nicht gezeigt) über dem Substrat zu bilden. In einigen Ausführungsformen umfasst der Fotolithografieprozess das Strukturieren eines Fotolacks, wie etwa eines Positiv-Fotolacks oder eines Negativ-Fotolacks. In einigen Ausführungsformen umfasst der Fotolithografieprozess die Bildung einer Hartmaske, einer Antireflexionsstruktur oder einer anderen geeigneten Fotolithografiestruktur. In einigen Ausführungsformen umfasst der Materialabtragsprozess einen Nassätzprozess, einen Trockenätzprozess, einen RIE-Prozess, Laserbohren oder einen anderen geeigneten Ätzprozess. Die Öffnungen werden dann mit leitfähigem Material gefüllt, z.B. Kupfer, Aluminium, Titan, Nickel, Wolfram oder einem anderen geeigneten leitfähigen Material. In einigen Ausführungsformen werden die Öffnungen durch CVD, PVD, Sputtern, ALD oder einem anderen geeigneten Bildungsprozess gefüllt.
  • In Operation 1044 von Verfahren 1000B wird ein viertes Well in dem ersten Well hergestellt. In einigen Ausführungsformen weist das vierte Well den zweiten Dotiermitteltyp auf, erstreckt sich in der zweiten Richtung Y und ist von dem zweiten Well in der ersten Richtung X getrennt. In einigen Ausführungsformen ist das vierte Well zu dem anderen des Abschnitts der Source-Region oder des Abschnitts der Drain-Region benachbart. In einigen Ausführungsformen umfasst das vierte Well von Verfahren 1000B mindestens das N-Well 206 oder 506.
  • In Operation 1046 von Verfahren 1000B wird ein fünftes Well in dem ersten Well hergestellt. In einigen Ausführungsformen weist das fünfte Well den zweiten Dotiermitteltyp auf, erstreckt sich in der ersten Richtung X und ist von dem zweiten Well in der zweiten Richtung Y getrennt. In einigen Ausführungsformen befindet sich das fünfte Well zwischen einer Seite des dritten Wells und des zweiten Wells. In einigen Ausführungsformen ist das fünfte Well ein entsprechendes Well, das durch mindestens das Well-Layoutstruktur 730a oder 730b hergestellt wurde. In einigen Ausführungsformen ist das fünfte Well ähnlich wie mindestens das N-Well 206 oder 506, und auf eine ähnlich detaillierte Beschreibung wird verzichtet.
  • In Operation 1048 von Verfahren 1000B wird ein Satz von Source-Regionen und ein Satz von Drain-Regionen in dem vierten Well hergestellt. In einigen Ausführungsformen weisen der Satz von Source-Regionen und der Satz von Drain-Regionen den zweiten Dotiermitteltyp auf und erstrecken sich in der zweiten Richtung Y. In einigen Ausführungsformen ist der Satz von Source-Regionen von Verfahren 1000B eine entsprechende Source-Region, die durch mindestens die Aktivregionslayoutstruktur 812 oder 814 hergestellt wurde. In einigen Ausführungsformen ist der Satz von Drain-Regionen von Verfahren 1000B eine entsprechende Source-Region, die durch mindestens die Aktivregionslayoutstruktur 812 oder 814 hergestellt wird. In einigen Ausführungsformen ist die Drain-Region ähnlich wie der Drain von Transistor 260, und auf eine ähnlich detaillierte Beschreibung wird verzichtet. In einigen Ausführungsformen ist die Source-Region ähnlich wie die Source von Transistor 260, und auf eine ähnlich detaillierte Beschreibung wird verzichtet.
  • In Operation 1050 von Verfahren 1000B wird ein Satz von Dummy-Gate-Regionen zwischen dem Satz von Source-Regionen und dem Satz von Drain-Regionen hergestellt. In einigen Ausführungsformen erstreckt sich der Satz von Dummy-Gate-Regionen in der zweiten Richtung Y und ist in der ersten Richtung X voneinander getrennt. In einigen Ausführungsformen entsprechen der Satz von Source-Regionen, der Satz von Drain-Regionen und der Satz von Dummy-Gate-Regionen einem Satz von Dummytransistoren. In einigen Ausführungsformen ist der Satz von Dummy-Gate-Regionen von Verfahren 1000B eine entsprechende Dummy-Gate-Region, die durch mindestens einen Satz von Gatelayoutstrukturen 830 oder 840 hergestellt wird. In einigen Ausführungsformen ist die Dummy-Gate-Region ähnlich wie das Gate von Transistor 260, und eine entsprechende detaillierte Beschreibung entfällt.
  • In einigen Ausführungsformen wird mindestens eine oder mehrere Operationen von Verfahren 1000B ausgeführt, um den NMOS-Transistor N1 herzustellen, und die Operationen sind ähnlich wie die oben beschriebenen, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. In einigen Ausführungsform werden eine oder mehrere der Operationen von Verfahren 1000B ausgeführt, um eine integrierte Schaltung herzustellen, die der integrierten Schaltung 100A bis 100B, 200A, 400A, 500A, 600A (1A bis 1B, 2A, 4A, 5A oder 6A), Snapback-Vorrichtungsarray 300A (3A), oder äquivalenten Schaltung 200B (2B), 500B (5B) oder 600B (6B) ähnlich ist, oder eine integrierte Schaltung mit ähnlichen Merkmalen wie mindestens Layoutdesign 300B, 400B, 500C, 600C, 700A bis 700C oder 800A bis 800C ( 3B, 4B, 5C, 6C, 7A bis 7C oder 8A bis 8C), und dann werden eine oder mehrere der Operationen von Verfahren 1000B wiederholt, um weitere integrierte Schaltungen ähnlich der integrierten Schaltung 100A bis 100B, 200A, 400A, 500A, 600A (1A bis 1B, 2A, 4A, 5A oder 6A), Snapback-Vorrichtungsarray 300A (3A), oder die äquivalente Schaltung 200B (2B), 500B (5B) oder 600B (6B) oder eine integrierte Schaltung mit ähnlichen Merkmalen wie mindestens Layoutdesign 300B, 400B, 500C, 600C, 700A bis 700C oder 800A bis 800C (3B, 4B, 5C, 6C, 7A bis 7C oder 8A bis 8C) herzustellen.
  • In einigen Ausführungsformen werden mindestens eine oder mehrere Operationen von Verfahren 1000B vom System 1300 aus 13 ausgeführt. In einigen Ausführungsformen wird mindestens ein Verfahren, wie das oben beschriebene Verfahren 1000B, ganz oder teilweise von mindestens einem Herstellungssystem, darunter System 1300, ausgeführt.
  • Eine oder mehrere der Operationen von Verfahren 1000B werden von der IC-Herstellung 1340 (13) ausgeführt, um die IC-Vorrichtung 1360 herzustellen. In einigen Ausführungsformen wird einer oder mehrere der Operationen von Verfahren 1000B von Herstellungswerkzeugen 1352 ausgeführt, um den Wafer 1342 herzustellen.
  • 11 ist ein Ablaufdiagramm eines Verfahrens 1100 zum Betreiben einer Schaltung nach einigen Ausführungsformen. In einigen Ausführungsformen umfasst die Schaltung des Verfahrens 1100 mindestens die integrierte Schaltung 100A bis 100B, 200A, 400A, 500A, 600A ( 1A bis 1B, 2A, 4A, 5A oder 6A), Snapback-Vorrichtungsarray 300A (3A), oder die äquivalente Schaltung 200B (2B), 500B (5B) oder 600B (6B). Es versteht sich, dass weitere Operationen vor, während und/oder nach dem Verfahren 1100 aus in 11 ausgeführt werden können, und dass einige andere Prozesse hier nur kurz beschrieben werden können. In einigen Ausführungsformen kann das Verfahren 1100 verwendet werden, um ESD-Schaltungen zu bilden, wie z.B. die integrierten Schaltungen 100A bis 100B, 200A, 400A, 500A, 600A (1A bis 1B, 2A, 4A, 5A oder 6A), Snapback-Vorrichtungsarray 300A (3A), oder die äquivalente Schaltung 200B (2B), 500B (5B) oder 600B (6B) verwendet.
  • In Operation 1102 des Verfahrens 1100 wird eine ESD-Spannung an ein IO-Pad 108 angelegt. In einigen Ausführungsformen ist die ESD-Spannung größer als eine Versorgungsspannung VDD des Spannungsversorgungsanschlusses 104.
  • Bei Vorgang 1104 wird in Reaktion auf die ESD-Spannung, die an das IO-Pad 108 angelegt wird, ein PN-Übergang zwischen einer Drain-Region 212 und einem P-Well 204 von Transistor 260 in Sperrrichtung vorbeaufschlagt, bis ein Avalanche-Durchbruch auftritt.
  • Bei Operation 1106 kommt es im Transistor 260 zu einem Avalanche-Durchbruch, wodurch ein Drainstrom der Drain-Region 212 ansteigt und Löcher erzeugt werden, die zur Basis 242 eines parasitären BJT (z.B. BJT 240) driften. In einigen Ausführungsformen umfasst Operation 1106 außerdem das Erzeugen eines Spannungsabfalls über dem Basiswiderstand Rb des BJT 240 in Reaktion auf den Fluss von Löchern aus dem Avalanche-Durchbruch.
  • Bei der Operation 1108 wird bewirkt, dass der Basis-Emitter-Übergang des BJT 240 in Reaktion auf die Erhöhung der Spannung der Basis 242 des BJT 240 in Durchlassrichtung vorbeaufschlagt wird. In einigen Ausführungsformen umfasst die Operation 1108 ferner das Veranlassen eines Substratstroms von Löchern, zum P-Wellabgriff 216 des P-Wells 204 im Substrat 202 zu fließen, wodurch die Basis-Emitter-Spannung des parasitären NPN-BJTs (z.B. BJT 240) weiter erhöht wird. Beispielsweise fließt, wie mit Verweis auf 2B beschrieben ist, aufgrund des niedrigen Spannungspegels (z.B. Spannung VSS) des Referenzspannungsanschlusses 106, der mit dem P-Wellabgriff 216 gekoppelt ist, der Substratstrom der Löcher zum P-Wellabgriff 216 des P-Wells 204 im Substrat 202. Der in der P-Well 204 und/oder im Substrat 202 fließende Strom von Löchern erhöht den Spannungsabfall über dem Basiswiderstand Rb, wodurch die Basis-Emitter-Spannung Vbe des parasitären NPN-BJT (z.B. BJT 240) erhöht wird. Beispielsweise bewirkt, wie oben in 2A bis 2B erklärt ist, das Hinzufügen des N-Wells 206 in mindestens P-Well 204 oder auf dem Substrat 202, dass der Basiswiderstand Rb von BJT 240 oder Transistor 260 im Vergleich zu anderen Ansätzen erhöht wird. So bewirkt der erhöhte Basiswiderstand Rb des BJT 240, dass die Basis-Emitter-Spannung Vbe des parasitären NPN-BJTs (z.B. BJT 240) schneller erhöht wird als bei anderen Ansätzen.
  • Bei Operation 1110, wird veranlasst, dass der parasitäre NPN-BJT (z.B. BJT 240) in Reaktion darauf, dass die Basis-Emitter-Spannung bei oder über einer Schwellenspannung liegt, eingeschaltet wird, wodurch der ESD-Strom I1 und/oder die ESD-Spannung auf dem IO-Pad 108 durch den eingeschalteten parasitären NPN-BJT zum Referenzspannungsanschluss 106 entladen wird. So wird der hohe ESD Strom Ii aus dem ESD-Ereignis von der Gatestruktur 230 von Transistor 260 weggeleitet. In einigen Ausführungsformen bewirkt die Erhöhung des Basiswiderstands Rb des BJT 240 durch das Hinzufügen von N-Well 206 in mindestens P-Well 204 oder auf dem Substrat 202, dass die Basis-Emitter-Spannung Vbe schneller in Richtung der Schwellenspannung Vth des BJT 240 ansteigt, wodurch der BJT 240 bei einer niedrigeren ESD-Triggerspannung Vth früher einschaltet und die ESD-Spannung auf dem IO-Pad 108 schneller entladen wird als bei anderen Ansätzen.
  • In einigen Ausführungsformen wird eine oder mehrere der Operationen von mindestens Verfahren 900, 1000A oder 1100 nicht ausgeführt. Während das Verfahren 1100 oben mit Verweis auf 2A bis 2B beschrieben wurde, versteht es sich, dass das Verfahren 1100 in einigen Ausführungsformen die Merkmale von einer oder mehreren der 1A bis 1B & 3A bis 8C verwendet. In diesen Ausführungsformen würden andere Operationen des Verfahrens 1100 in Übereinstimmung mit der Beschreibung und der Operation der integrierten Schaltung 200A oder der äquivalenten Schaltung 200B ausgeführt.
  • Andere Transistortypen oder andere Anzahlen von Transistoren in mindestens der integrierten Schaltung 100A bis 100B, 200A, 400A, 500A, 600A (1A bis 1B, 2A, 4A, 5A oder 6A), Snapback-Vorrichtungsarray 300A (3A), oder der äquivalenten Schaltung 200B ( 2B), 500B (5B) oder 600B (6B) liegen im Umfang dieser Offenbarung.
  • 12 ist eine schematische Ansicht eines Systems 1200 für das Design eines IC-Layoutdesigns und zum Herstellen einer IC-Schaltung nach einigen Ausführungsformen. In einigen Ausführungsformen erzeugt oder platziert das System 1200 einen oder mehrere der hier beschriebenen IC-Layoutdesigns. Das System 1200 umfasst einen Hardwareprozessor 1202 und ein nichttransitorisches, computerlesbares Speichermedium 1204 (z.B. Speicher 1204), das mit dem Computerprogrammcode 1206, d.h. einem Satz ausführbarer Anweisungen 1206, kodiert ist, d.h. diesen speichert. Das computerlesbare Speichermedium 1204 ist so konfiguriert, dass es mit Herstellungsmaschinen zur Herstellung der integrierten Schaltung zusammenarbeitet. Der Prozessor 1202 ist über einen Bus 1208 elektrisch mit dem computerlesbaren Speichermedium 1204 gekoppelt. Der Prozessor 1202 ist außerdem über den Bus 1208 elektrisch mit einer E/A-Schnittstelle 1210 gekoppelt. Eine Netzwerkschnittstelle 1212 ist außerdem elektrisch über Bus 1208 mit dem Prozessor 1202 gekoppelt. Die Netzwerkschnittstelle 1212 ist mit einem Netzwerk 1214 verbunden, sodass Prozessor 1202 und das computerlesbare Speichermedium 1204 in der Lage sind, sich mit externen Elementen über das Netzwerk 1214 zu verbinden. Der Prozessor 1202 ist so konfiguriert, dass er den Computerprogrammcode 1206 ausführt, der in dem computerlesbaren Speichermedium 1204 kodiert ist, um zu bewirken, dass das System 1200 für die Ausführung eines Teils oder aller Operationen, wie sie in mindestens dem Verfahren 900 oder 1000A beschrieben sind, verwendbar ist.
  • In einigen Ausführungsformen ist der Prozessor 1202 eine zentrale Prozessoreinheit (CPU), ein Mehrfachprozessor, ein verteiltes Prozessorsystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einigen Ausführungsformen ist das computerlesbare Speichermedium 1204 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder ein Halbleitersystem (oder ein Gerät oder eine Vorrichtung). Beispielsweise umfasst das computerlesbare Speichermedium 1204 einen Halbleiter- oder Solid-State-Speicher, ein Magnetband, eine entfernbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Festwertspeicher (ROM), eine steife Magnetscheibe und/oder eine optische Scheibe. In einigen Ausführungsformen, die optische Scheiben verwendet, umfasst das computerlesbare Speichermedium 1204 eine „Compact Disk-Read Only Speicher“ (CD-ROM), eine „Compact Disk-Read/Write“ (CD-R/W) und/oder eine „Digital Video Disc“ (DVD).
  • In einigen Ausführungsformen speichert das Speichermedium 1204 den Computerprogrammcode 1206, der so konfiguriert ist, dass er das System 1200 veranlasst, mindestens das Verfahren 900 oder 1000A durchzuführen. In einigen Ausführungsformen speichert das Speichermedium 1204 auch Informationen, die für die Ausführung mindestens des Verfahrens 900 oder 1000A benötigt werden, sowie Informationen, die während der Ausführung mindestens des Verfahrens 900 oder 1000A erzeugt werden, wie z.B. Layoutdesign 1216, Benutzerschnittstelle 1218 und Herstellungseinheit 1220, und/oder einen Satz ausführbarer Anweisungen zur Ausführung der Operation mindestens des Verfahrens 900 oder 1000A. In einigen Ausführungsformen umfasst das Layoutdesign 1216 eine oder mehrere der Layoutstrukturen von mindestens Layoutdesign 300B, 400B, 500C, 600C, 700A bis 700C oder 800A bis 800C (3B, 4B, 5C, 6C, 7A bis 7C oder 8A bis 8C).
  • In einigen Ausführungsformen speichert das Speichermedium 1204 Anweisungen (z.B. Computerprogrammcode 1206) für die Kopplung mit Herstellungsmaschinen. Die Anweisungen (z.B. der Computerprogrammcode 120.6) ermöglichen es dem Prozessor 1202, Herstellungsanweisungen zu generieren, die von den Herstellungsmaschinen gelesen werden können, um mindestens das Verfahren 900 oder 1000A während eines Fertigungsprozesses effektiv zu umzusetzen.
  • Das System 1200 umfasst die E/A-Schnittstelle 1210. Die E/A-Schnittstelle 1210 ist mit einer externen Schaltungsanordnung gekoppelt. In einigen Ausführungsformen umfasst die E/A-Schnittstelle 1210 eine Tastatur, einen Ziffernblock, eine Maus, einen Trackball, ein Trackpad und/oder Cursorrichtungstasten für die Übermittlung von Informationen und Befehlen an den Prozessor 1202.
  • Das System 1200 umfasst auch eine Netzwerkschnittstelle 1212, die mit dem Prozessor 1202 verbunden ist. Die Netzwerkschnittstelle 1212 erlaubt dem-System 1200, mit dem Netzwerk 1214 zu kommunizieren, mit der ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerkschnittstelle 1212 umfasst Drahtlosnetzwerkschnittstellen wie BLUETOOTH, WIFI, WI-MAX, GPRS oder WCDMA; oder verkabelte Netzwerkschnittstellen wie ETHERNET, USB oder IEEE-1394. In einigen Ausführungsformen ist mindestens das Verfahren 900 oder 1000A in zwei oder mehr Systemen 1200 umgesetzt, und Informationen wie Layoutdesign und Benutzeroberfläche werden zwischen verschiedenen Systemen 1200 über das Netzwerk 1214 ausgetauscht.
  • Das System 1200 ist so konfiguriert, dass es über die E/A-Schnittstelle 1210 oder die Netzwerkschnittstelle 1212 Informationen zu einem Layoutdesign empfängt. Die Informationen werden über den Bus 1208 an den Prozessor 1202 übertragen, um einen Layoutdesign zur Herstellung einer integrierten Schaltung, wie z.B. der integrierten Schaltung 100A bis 100B, 200A, 400A, 500A, 600A, (1A bis 1B, 2A, 4A, 5A oder 6A), Snapback-Vorrichtungsarray 300A ( 3A), oder der äquivalenten Schaltung 200B (2B), 500B (5B) oder 600B (6B) zu bestimmen. Die Layoutdesign wird in dem computerlesbaren Medium 1204 als Layoutdesign 1216 gespeichert. Das System 1200 ist so konfiguriert, dass es über die E/A-Schnittstelle 1210 oder die Netzwerkschnittstelle 1212 Informationen zu einer Benutzeroberfläche empfängt. Die Informationen sind im computerlesbaren Medium 1204 als Benutzeroberfläche 1218 gespeichert. Das System 1200 ist so konfiguriert, dass es über die E/A-Schnittstelle 1210 oder die Netzwerkschnittstelle 1212 Informationen zu einer Herstellungseinheit empfängt. Die Information wird in dem Computerlesbaren Medium 1204 als Herstellungseinheit 1220 gespeichert. In einigen Ausführungsformen umfasst die Herstellungseinheit 1220 Herstellungsinformationen, die vom System 1200 verwendet werden. In einigen Ausführungsformen umfasst die Herstellungseinheit 1220 mindestens die Maskenherstellung 1334 oder die IC-Herstellung 1340 aus 13.
  • In einigen Ausführungsformen ist mindestens das Verfahren 900 oder 1000A als eigenständige Softwareanwendung zur Ausführung durch einen Prozessor umgesetzt. In einigen Ausführungsformen ist mindestens das Verfahren 900 oder 1000A als Softwareanwendung umgesetzt, die Teil einer zusätzlichen Softwareanwendung ist. In einigen Ausführungsformen ist mindestens das Verfahren 900 oder 1000A als Plug-In für eine Softwareanwendung umgesetzt. In einigen Ausführungsformen ist mindestens das Verfahren 900 oder 1000A als Softwareanwendung umgesetzt, die Teil eines EDA-Tools ist. In einigen Ausführungsformen ist mindestens das Verfahren 900 oder 1000A als Softwareanwendung umgesetzt, die von einem EDA-Tool verwendet wird. In einigen Ausführungsformen wird das EDA-Tool verwendet, um ein Layout der integrierten Schaltungsvorrichtung zu erzeugen. In einigen Ausführungsformen ist das Layout auf einem nicht-transitorischen, computerlesbaren Medium gespeichert. In einigen Ausführungsformen wird das Layout mit einem Werkzeug wie VIRTUOSO® von CADENCE DESIGN SYSTEMS, Inc. oder einem anderen geeigneten Layout-Erzeugungswerkzeug erzeugt. In einigen Ausführungsformen wird das Layout auf Grundlage einer Netzliste erzeugt, die auf Grundlage des Schaltplandesigns erstellt wurde. In einigen Ausführungsformen wird mindestens ein Abschnitt des Verfahrens 900 oder 1000A von einer Herstellungseinrichtung umgesetzt, um eine integrierte Schaltung unter Verwendung eines Satzes von Masken herzustellen, die auf Grundlage eines oder mehrerer von System 1200 erzeugter Layoutdesigns hergestellt werden. In einigen Ausführungsformen ist das System 1200 eine Herstellungseinrichtung zur Herstellung einer integrierten Schaltung unter Verwendung eines Satzes von Masken, die auf Grundlage eines oder mehrerer Layoutdesigns dieser Offenbarung hergestellt wurden. In einigen Ausführungsformen kann das System 1200 aus 12 Layoutdesigns einer integrierten Schaltung erzeugen, die kleiner sind als andere Ansätze. In einigen Ausführungsformen kann das System 1200 aus 12 Layoutdesigns einer integrierten Schaltung erzeugen, die kleiner als andere Ansätze sind.
  • 13 ist ein Blockdiagramm eines integrierten Schaltungsherstellungssystems (IC-Herstellungssystem) 1300 und eines IC-Herstellungsablaufs, der damit assoziiert ist, nach mindestens einer Ausführungsform dieser Offenbarung. In einigen Ausführungsformen ist basierend auf einem Layoutdiagramm, mindestens eines aus (A) einer oder mehreren Halbleitermasken oder (B) mindestens eine Komponente in einer Schicht einer halbleiterintegrierten Schaltung unter Verwendung des Herstellungssystems 1300 hergestellt.
  • In 13 umfasst das IC-Herstellungssystem 1300 (nachfolgend: „System 1300“) Entitäten, wie etwa ein Designhaus 1320, ein Maskenhaus 1330 und einen IC-Hersteller/Fabrikator („Fab“) 1340, die miteinander in den Design-, Entwicklungs- und Herstellungszyklen und/oder Diensten bezüglich der Herstellung einer IC-Vorrichtung 1360 interagieren. Die Entitäten in dem System 1300 sind durch ein Kommunikationsnetzwerk verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl verschiedener Netzwerke, wie etwa ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst verkabelte und/oder kabellose Kommunikationskanäle. Jede Entität interagiert mit einer oder mehreren anderen Entitäten und stelle Dienste eine oder mehrere der anderen Entitäten bereit und/oder empfängt Dienste von ihr. In einigen Ausführungsformen befinden sich eines oder mehr aus dem Designhaus 1320, dem Maskenhaus 1330 und der IC-Herstellung 1340 im Besitz eines einzelnen größeren Unternehmens. In einigen Ausführungsformen koexistieren eines oder mehr aus dem Designhaus 1320, dem Maskenhaus 1330 und der IC-Herstellung 1340 in einer gemeinsamen Einrichtung und verwenden gemeinsame Ressourcen.
  • Das Designhaus (oder Designteam) 1320 erzeugt ein IC-Designlayout 1322. Das IC-Designlayout 1322 umfasst verschiedene geometrische Strukturen, die für eine IC-Vorrichtung 1360 entworfen wurden. Die geometrischen Strukturen entsprechen Strukturen aus Metall, Oxid oder Halbleiterschichten, die die verschiedenen Bestandteile der IC-Vorrichtung 1360 darstellen, die hergestellt werden soll. Die verschiedenen Schichten kombinieren sich zum Bilden verschiedener IC-Merkmale. Beispielsweise umfasst ein Abschnitt des IC-Designlayouts 1322 verschiedene IC-Merkmale, wie etwa eine aktive Region, eine Gateelektrode, Sourceelektrode und Drainelektrode, Metallleitungen oder Durchkontaktierungen einer Zwischenschichtverbindung und Öffnungen für Bondingpads, die in einem Halbleitersubstrat gebildet werden sollen (wie etwa einem Siliziumwafer) und verschiedene Materialschichten, die an dem Halbleitersubstrat abgeschieden sind. Das Designhaus 1320 setzt ein ordnungsgemäßes Designverfahren um, um das IC-Designlayout 1322 zu bilden. Das Designverfahren umfasst eines oder mehrere aus Logikdesign, physischem Design oder Ort und Route. Das IC-Designlayout 1322 wird in einer oder mehr Datendateien dargestellt, die Informationen zu den geometrischen Strukturen aufweisen. Beispielsweise kann das IC-Designlayout 1322 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt werden.
  • Das Maskenhaus 1330 umfasst die Datenvorbereitung 1332 und Maskenherstellung 1334. Das Maskenhaus 1330 verwendet das IC-Designlayout 1322 zur Herstellung einer oder mehrerer Masken 1345, die zur Herstellung der verschiedenen Schichten der IC-Vorrichtung 1360 nach dem IC-Designlayout 1322 verwendet werden sollen. Das Maskenhaus 1330 führt die Maskendatenvorbereitung 1332 aus, wobei das IC-Designlayout 1322 in eine repräsentative Datendatei („RDF“) übersetzt wird. Die Maskendatenvorbereitung 1332 stellt die RDF für die Maskenherstellung 1334 bereit. Die Maskenherstellung 1334 umfasst einen Maskenschreiber. Ein Maskenschreiber konvertiert die RDF in ein Bild auf einem Substrat, wie etwa einer Maske (Strichplatte) 1345 oder einem Halbleiterwafer 1342. Das Designlayout 1322 wird durch Maskendatenvorbereitung 1332 manipuliert, bestimmte Eigenschaften des Maskenschreibers und/oder Anforderungen der IC-Herstellung 1340 zu erfüllen. In 13 sind die Maskendatenvorbereitung 1332 und Maskenherstellung 1334 als separate Elemente illustriert. In einigen Ausführungsformen können die Maskendatenvorbereitung 1332 und Maskenherstellung 1334 kollektiv als Maskendatenvorbereitung bezeichnet werden.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1332 optische Nähenkorrektur (OPC), die Lithographieverbesserungstechniken verwendet, um Bildfehler auszugleichen, wie etwa solche, die aus Diffraktion, Störung, anderen Prozesseffekten und dergleichen entstehen können. OPC passt das IC-Designlayout 1322 an. In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1332 weitere Auflösungsverbesserungstechniken (RET), wie etwa achsenverschobene Beleuchtung, Unterauflösungs-Assist-Merkmale, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen daraus. In einigen Ausführungsformen wird auch die invertierte Lithographietechnologie (ILT) verwendet, die OPC als ein invertiertes Bildgebungsproblem behandelt.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1332 einen Maskenregelprüfer (MRC), der das IC-Designlayout, das Prozessen im OPC unterzogen wurde, mit einem Satz Maskenerstellungsregeln prüft, die bestimmte geometrische und/oder Konnektivitätseinschränkungen umfassen, um ausreichende Margen sicherzustellen, um eine Variabilität der Halbleiterfertigungsprozesse und dergleichen in Betracht zu ziehen. In einigen Ausführungsformen modifiziert der MRC das IC-Designlayout zum Kompensieren von Einschränkungen während der Maskenherstellung 1334, die einen Teil der Änderungen rückgängig machen können, die durch den OPC durchgeführt wurden, um die Maskenerstellungsregeln zu erfüllen.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1332 die Lithografieprozessprüfung (LPC), die eine Verarbeitung simuliert, die durch IC-Herstellung 1340 umgesetzt wird, um die IC-Vorrichtung 1360 herzustellen. LPC simuliert die Verarbeitung basierend auf dem IC-Designlayout 1322 zum Erzeugen einer simulierten hergestellten Vorrichtung, wie etwa der IC-Vorrichtung 1360. Die Verarbeitungsparameter in der LPC-Simulation können Parameter umfassen, die mit verschiedenen Prozessen des IC-Herstellungszyklus assoziiert sind, Parameter, die mit Tools für die Herstellung des IC, und/oder anderen Aspekten des Fertigungsprozesses assoziiert sind. LPC zieht verschiedene Faktoren in Betracht, wie etwa Luftbildkontrast, Fokustiefe („DOF“), Maskenfehlerverbesserungsfaktor („MEEF“), andere geeignete Faktoren und dergleichen oder Kombinationen daraus. In einigen Ausführungsformen werden, nachdem die simulierte Vorrichtung durch LPC erzeugt wurde, wenn die simulierte Vorrichtung in der Form nicht genau genug entspricht, um die Designregeln zu erfüllen, die OPC und/oder MRC wiederholt, um das IC-Designlayout 1322 weiter zu verfeinern.
  • Es sollte verstanden werden, dass die obige Beschreibung der Maskendatenvorbereitung 1332 zum Zweck der Klarheit vereinfacht wurde. In einigen Ausführungsformen umfasst die Datenvorbereitung 1332 weitere Eigenschaften wie eine Logikoperation (LOP) zur Änderung des IC-Designlayouts nach Herstellungsregeln. Weiterhin können die Prozesse, die während Datenvorbereitung 1332 auf das IC-Designlayout 1322 angewendet werden, in einer Vielzahl verschiedener Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenvorbereitung 1332 und während der Maskenherstellung 1334 wird eine Maske 1345 oder eine Gruppe Masken 1345 auf dem geänderten IC-Designlayout 1322 basierend hergestellt. In einigen Ausführungsformen umfasst die Maskenherstellung 1334 das Durchführen einer oder mehrerer lithografischer Belichtungen basierend auf dem IC-Design 1322. In einigen Ausführungsformen wird ein Elektronenstrahl (e-Strahl) oder ein Mechanismus mehrerer e-Strahlen verwendet, um eine Struktur auf einer Maske (Fotomaske oder Strichplatte) 1345 basierend auf dem geänderten IC-Designlayout 1322 zu bilden. Die Maske 1345 kann in verschiedenen Technologien gebildet werden. In einigen Ausführungsformen wird die Maske 1345 unter Verwendung von binärer Technologie gebildet. In einigen Ausführungsformen umfasst eine Maskenstruktur opake Regionen und transparente Regionen. Ein Strahlungsstrahl, wie etwa ein ultravioletter (UV) Strahl, der verwendet wird, um die bildsensible Materialschicht zu belichten (wie etwa Fotolack), mit der der Wafer beschichtet wurde, wird durch die opake Region blockiert und überträgt sich durch die transparenten Regionen. In einem Beispiel umfasst eine Binärversion 1345 ein transparentes Substrat (beispielsweise verschmolzenes Quarz) und ein opakes Material (beispielsweise Chrom), das in den opaken Regionen der Binärmaske beschichtet wird. In einem anderen Beispiel wird die Maske 1345 unter Verwendung von Phasenverschiebungstechnologie gebildet. In der Phasenverschiebungsmaskenversion (PSM-Version) der Maske 1345 sind verschiedene Merkmale in der Struktur, die auf der Maske gebildet sind, konfiguriert, eine korrekte Phasendifferenz aufzuweisen, um die Auflösung und Bildqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine angeglichene PSM oder eine abwechselnde PSM sein. Die Maske(n), die durch die Maskenherstellung 1334 erzeugt wird, wird in einer Vielzahl von Prozessen verwendet. Beispielsweise wird eine solche Maske(n) in einem Ionenimplantierungsprozess, um verschiedene dotierte Regionen in dem Halbleiterwafer in einem Ätzprozess zu formen, um verschieden Ätzregionen in dem Halbleiterwafer zu formen, und/oder in anderen geeigneten Prozessen verwendet.
  • IC-Herstellung 1340 ist eine IC-Herstellungsentität, die eine oder mehr Herstellungseinrichtungen für die Herstellung einer Vielzahl verschiedener IC-Produkte umfasst. In einigen Ausführungsformen ist die IC-Herstellung 1340 eine Halbleitergießerei. Beispielsweise kann es eine Herstellungseinrichtung für die Frontend-Herstellung mehrerer IC-Produkte („Front-Endof-Line“-Herstellung (FEOL-Herstellung)), geben, während eine zweite Herstellungseinrichtung die Backend-Herstellung für die Zwischenverbindung und Packen der IC-Produkte bereitstellt („Back-End-of-Line“-Herstellung (BEOL-Herstellung)), und eine dritte Herstellungseinrichtung kann andere Dienste für die Gießereientität bereitstellen.
  • Die IC-Herstellung 1340 umfasst Waferherstellungstools 1352 (nachfolgend „Herstellungstools 1352“), die konfiguriert sind, verschiedene Herstellungsoperationen an Halbleiterwafer 1342 auszuführen, sodass IC-Vorrichtung 1360 nach der Maske (den Masken) entsprechend ausgeführt wird, z.B. Maske 1345. In verschiedenen Ausführungsformen umfassen Herstellungstools 1352 einen oder mehrere aus einem Waferstepper, einem Ionenimplantierer, einem Fotolackbeschichter, einer Prozesskammer, z.B. einer CVD-Kammer oder einem LPCVD-Ofen, einem CMP-System, einem Plasmaätzsystem, einem Waferreinigungssystem oder anderer Herstellungsausrüstung, die in der Lage ist, einen oder mehrere geeignete Fertigungsprozesse durchzuführen, wie hierin besprochen.
  • Die IC-Herstellung 1340 verwendet eine oder mehrere Masken 1345, die durch das Maskenhaus 1330 hergestellt wurden, zum Herstellen der IC-Vorrichtung 1360. So verwendet die IC-Herstellung 1340 mindestens indirekt das IC-Designlayout 1322 zur Herstellung der IC-Vorrichtung 1360. In einigen Ausführungsformen wird ein Halbleiterwafer 1342 durch die IC-Herstellung 1340 unter Verwendung einer oder mehrerer Masken 1345 hergestellt, um die IC-Vorrichtung 1360 zu bilden. In einigen Ausführungsformen umfasst die IC-Herstellung die Ausführung einer oder mehrerer lithografischer Belichtungen, die mindestens indirekt auf dem IC-Design 1322 basieren. Der Halbleiterwafer 1342 umfasst a ein Siliziumsubstrat oder ein anderes ordentliches Substrat, das Materialschichten aufweist, die darauf gebildet sind. Der Halbleiterwafer 1342 umfasst ferner eine oder mehrere verschiedene dotierter Regionen, dielektrische Merkmale, mehrschichtige Interconnects und dergleichen (gebildet in aufeinanderfolgenden Herstellungsschritten).
  • Das System 1300 ist so gezeigt, dass das Designhaus 1320, das Maskenhaus 1330 oder die IC-Herstellung 1340 als separate Komponenten oder Einheiten vorhanden sind. Es versteht sich jedoch, dass eines oder mehrere von Designhaus 1320, Maskenhaus 1330 oder IC-Herstellung 1340 Teil der gleichen Komponente oder Einheit sind.
  • Details zu einem Herstellungssystem für eine integrierten Schaltung (IC) (z.B. System 1300 aus 13) und einem IC-Herstellungsablauf, der damit assoziiert ist, finden sich z.B. in U.S. Patent Nr. 9,256,709 , erteilt am 9. Februar 2016, U.S.-Vorerteilungsveröffentlichung Nr. 20150278429 , veröffentlicht am 1. Oktober 2015, U.S.-Vorerteilungsveröffentlichung Nr. 20140040838 , veröffentlicht am 6. Februar 2014 und U.S.-Patent Nr. 7,260,442 , erteilt am 21. August 2007, die jeweils in ihrer Gesamtheit durch Verweis hierein eingeschlossen sind.
  • Außerdem sind verschiedene PMOS-Transistoren in den 1A bis 13 mit einem bestimmten Dotiermitteltyp (z.B. N oder P) gezeigt und dienen der Illustration. Ausführungsformen der Offenbarung sind nicht auf einen bestimmten Transistortyp beschränkt, und einer oder mehrere der in den 1A bis 13 gezeigten PMOS- oder NMOS-Transistoren können durch einen entsprechenden Transistor eines anderen Transistor-/Dotiermitteltyps ersetzt werden. Ähnlich wird auch der niedrige oder hohe logische Wert verschiedener Signale, der in der obigen Beschreibung verwendet wird, zu Illustrationszwecken verwendet. Ausführungsformen der Offenbarung sind nicht auf einen bestimmten logischen Wert beschränkt, wenn ein Signal aktiviert und/oder deaktiviert wird. Das Auswählen verschiedener logischer Werte befindet sich innerhalb des Umfangs verschiedener Ausführungsformen. Die Auswahl einer unterschiedlichen Anzahl von PMOS-Transistoren in 1A bis 13 liegt im Umfang verschiedener Ausführungsformen.
  • Ein Aspekt dieser Beschreibung bezieht sich auf eine ESD-Schutzschaltung. Die Snapback-ESD-Schutzschaltung umfasst ein erstes Well in einem Substrat, eine Drain-Region eines Transistors, eine Source-Region von Transistor, eine Gate-Region von Transistor und ein zweites Well, das in das erste Well eingebettet ist. Das erste Well weist einen ersten Dotiermitteltyp auf. Die Drain-Region befindet sich in dem ersten Well und weist einen zweiten Dotiermitteltyp auf, der sich vom ersten Dotiermitteltyp unterscheidet. Die Source-Region befindet sich in dem ersten Well, weist den zweiten Dotiermitteltyp auf und ist in einer ersten Richtung von der Drain-Region getrennt. Die Gate-Region liegt über dem ersten Well und dem Substrat. Das zweite Well ist in das erste Well eingebettet und ist zu einem Abschnitt der Drain-Region benachbart. Das zweite Well weist den zweiten Dotiermitteltyp auf.
  • Ein weiterer Aspekt dieser Beschreibung bezieht sich auf eine ESD-Schutzschaltung. In einigen Ausführungsformen umfasst die ESD-Schutzschaltung ein erstes Well in einem Substrat, wobei das erste Well einen ersten Dotiermitteltyp aufweist; eine Drain-Region eines ersten Transistors, wobei sich die Drain-Region in dem ersten Well befindet und einen zweiten Dotiermitteltyp aufweist, der sich von dem ersten Dotiermitteltyp unterscheidet; eine Source-Region des ersten Transistors, wobei sich die Source-Region in dem ersten Well befindet, den zweiten Dotiermitteltyp aufweist und von der Drain-Region in einer ersten Richtung getrennt ist; eine Gate-Region des ersten Transistors, wobei die Gate-Region über dem ersten Well und dem Substrat liegt; ein zweites Well, das in das erste Well eingebettet ist und zu einem Abschnitt der Source-Region benachbart ist, wobei das zweite Well den zweiten Dotiermitteltyp aufweist; und ein Abgriffswell in dem ersten Well, das den ersten Dotiermitteltyp aufweist und mit der Source-Region gekoppelt ist. In einigen Ausführungsformen umfasst die ESD-Schutzschaltung ferner ein Eingangs-/Ausgangs-Pad (IO-Pad), das mit der Drain-Region gekoppelt ist, und einen Referenzspannungsversorgungsanschluss, der mit der Source-Region und dem Abgriffswell gekoppelt ist. In einigen Ausführungsformen ist die Gate-Region mit der Source-Region, dem Abgriffswell und dem Referenzspannungsversorgungsanschluss gekoppelt. In einigen Ausführungsformen umfasst die ESD-Schutzschaltung ferner einen parasitären BJT in dem ersten Well, wobei der parasitäre BJT eine Basis, einen Kollektor und einen Emitter aufweist, wobei der Kollektor über die Drain-Region mit dem IO-Pad gekoppelt ist, wobei der Emitter mit der Source-Region gekoppelt ist; und einen parasitären Basiswiderstand des ersten Wells und des Substrats, wobei der parasitäre Basiswiderstand ein erstes Ende aufweist, das durch das Abgriffswell mit dem Referenzspannungsversorgungsanschluss gekoppelt ist, und ein zweites Ende aufweist, das mit der Basis des parasitären BJT gekoppelt ist, wobei der parasitäre BJT so konfiguriert ist, dass er in Reaktion auf eine Basis-Emitter-Spannung des parasitären BJT, die bei oder über einer Schwellenspannung von einer an das IO-Pad angelegten ESD-Spannung liegt, einschaltet, wodurch die ESD-Spannung durch den parasitären BJT zu dem Referenzspannungsversorgungsanschluss entladen wird. In einigen Ausführungsformen umfasst die ESD-Schutzschaltung ferner einen zweiten Transistor, der parallel zum ersten Transistor geschaltet ist, wobei der zweite Transistor einer Treiberschaltung entspricht und der zweite Transistor umfasst: ein Gate des zweiten Transistors, das so konfiguriert ist, dass es ein Treibersignal empfängt; einen Drain des zweiten Transistors, der mit dem IO-Pad und der Drain-Region des ersten Transistors verbunden ist; einen Körper des zweiten Transistors; und eine Source des zweiten Transistors, die mit dem Körper des zweiten Transistors, dem Referenzspannungsversorgungsanschluss und der Source-Region des ersten Transistors verbunden ist. In einigen Ausführungsformen umfasst die ESD-Schutzschaltung ferner eine parasitäre Kapazität zwischen dem Gate des zweiten Transistors und dem Drain des zweiten Transistors, wobei das Gate des zweiten Transistors über die parasitäre Kapazität kapazitiv mit dem Drain des zweiten Transistors und dem IO-Pad gekoppelt ist, wobei das Gate während eines positiven ESD-Ereignisses über die parasitäre Kapazität eine an das IO-Pad angelegte ESD-Spannung empfängt, wodurch der zweite Transistor eingeschaltet wird und einen Kanalstrom in dem ersten Well erzeugt. In einigen Ausführungsformen weist das erste Well eine erste Breite in der ersten Richtung auf, und das zweite Well weist eine zweite Breite in der ersten Richtung auf, wobei die zweite Breite kleiner als die erste Breite ist.
  • Ein weiterer Aspekt dieser Beschreibung bezieht sich auf ein Verfahren zur Herstellung einer Snapback-Schaltung zum Schutz vor elektrostatischer Entladung (ESD). In einigen Ausführungsformen umfasst das Verfahren die Herstellung eines ersten Wells in einem Substrat, wobei sich das erste Well in einer ersten Richtung erstreckt und einen ersten Dotiermitteltyp aufweist; die Herstellung einer Drain-Region eines Transistors in dem ersten Well, wobei sich die Drain-Region in der ersten Richtung erstreckt und einen zweiten Dotiermitteltyp aufweist, der sich von dem ersten Dotiermitteltyp unterscheidet; die Herstellung einer Source-Region von Transistor in dem ersten Well, wobei sich die Source-Region in der ersten Richtung erstreckt, den zweiten Dotiermitteltyp aufweist und von der Drain-Region in einer zweiten Richtung getrennt ist, die sich von der ersten Richtung unterscheidet; das Herstellen eines zweiten Wells in dem ersten Well, wobei sich das zweite Well in der ersten Richtung erstreckt, den zweiten Dotiermitteltyp aufweist und zu einem Abschnitt der Drain-Region benachbart ist, und das Herstellen einer Gate-Region von Transistor, wobei die Gate-Region zwischen der Drain-Region und der Source-Region liegt und sich über dem ersten Well und dem Substrat befindet. In einigen Ausführungsformen umfasst das Verfahren ferner das Herstellen eines dritten Wells in dem ersten Well, wobei das dritte Well den ersten Dotiermitteltyp aufweist, sich in der ersten Richtung erstreckt und das zweite Well, die Drain-Region, die Source-Region und die Gate-Region umgibt; das Abscheiden einer ersten leitfähigen Region über der Drain-Region, wodurch ein Drain-Kontakt gebildet wird; das Abscheiden einer zweiten leitfähigen Region über der Source-Region, wodurch ein Source-Kontakt gebildet wird; das Abscheiden einer dritten leitfähigen Region über dem dritten Well, wodurch ein Abgriffskontakt gebildet wird; das Abscheiden einer vierten leitfähigen Region über dem Drain-Kontakt, wodurch der Drain-Kontakt mit einer Eingangs/Ausgangs-Padregion (IO-Padregion) gekoppelt wird; und das Abscheiden einer fünften leitfähigen Region über dem Source-Kontakt und dem Abgriffskontakt, wodurch der Source-Kontakt, der Abgriffskontakt und ein Referenzspannungsversorgungsanschluss miteinander gekoppelt werden. In einigen Ausführungsformen umfasst das Verfahren ferner die Herstellung eines vierten Wells in dem ersten Well, wobei das vierte Well den zweiten Dotiermitteltyp aufweist, sich in der ersten Richtung erstreckt und in der zweiten Richtung von dem zweiten Well getrennt ist, wobei das vierte Well zu einem Abschnitt der Source-Region benachbart ist. In einigen Ausführungsformen umfasst das Verfahren ferner das Herstellen eines vierten Wells in dem ersten Well, wobei das vierte Well den zweiten Dotiermitteltyp aufweist, sich in der zweiten Richtung erstreckt und von dem zweiten Well in der ersten Richtung getrennt ist, wobei das vierte Well zwischen einer Seite des dritten Wells und des zweiten Wells liegt; das Herstellen eines Satzes von Source-Regionen und eines Satzes von Drain-Regionen in dem vierten Well, wobei der Satz von Source-Regionen und der Satz von Drain-Regionen den zweiten Dotiermitteltyp aufweist und sich in der ersten Richtung erstreckt; und das Herstellen eines Satzes von Dummy-Gate-Regionen zwischen dem Satz von Source-Regionen und dem Satz von Drain-Regionen, wobei sich der Satz von Dummy-Gate-Regionen in der ersten Richtung erstreckt und in der zweiten Richtung voneinander getrennt ist, wobei der Satz von Source-Regionen, der Satz von Drain-Regionen und der Satz von Dummy-Gate-Regionen einem Satz von Dummytransistoren entspricht.
  • Ein weiterer Aspekt dieser Beschreibung bezieht sich auf ein Verfahren zur Herstellung einer Snapback-ESD-Schutzschaltung. Das Verfahren umfasst das Erzeugen eines Layoutdesigns der Snapback-ESD-Schutzschaltung durch einen Prozessor und das Herstellen der Snapback-ESD-Schutzschaltung basierend auf dem Layoutdesign der Snapback-ESD-Schutzschaltung. In einigen Ausführungsformen umfasst das Erzeugen des Layoutdesigns der Snapback-ESD-Schutzschaltung das Erzeugen einer ersten Aktivregionslayoutstruktur, die sich in einer ersten Richtung erstreckt und sich in einer ersten Layoutebene befindet, wobei die erste Aktivregionslayoutstruktur dem Herstellen einer Drain-Region der Snapback-ESD-Schaltung in einem p-Well entspricht. In einigen Ausführungsformen umfasst das Erzeugen des Layoutdesigns der Snapback-ESD-Schutzschaltung ferner das Erzeugen einer zweiten Aktivregionslayoutstruktur, die sich in der ersten Richtung erstreckt und sich in der ersten Layoutebene befindet, wobei die zweite Aktivregionslayoutstruktur der Herstellung einer Source-Region der Snapback-ESD-Schutzschaltung in dem p-Well entspricht. In einigen Ausführungsformen umfasst das Erzeugen des Layoutdesigns der Snapback-ESD-Schutzschaltung ferner das Erzeugen einer ersten Well-Layoutstruktur, die sich in einer zweiten Richtung erstreckt, die sich von der ersten Richtung unterscheidet, sich in einer zweiten Layoutebene befindet und über der ersten Aktivregionslayoutstruktur liegt, wobei die erste Well-Layoutstruktur der Herstellung eines ersten n-Wells der Snapback-ESD-Schutzschaltung entspricht, wobei das erste n-Well in dem p-Well eingebettet ist und zu einem Abschnitt der Drain-Region benachbart ist.
  • Ein weiterer Aspekt dieser Beschreibung bezieht sich auf ein Verfahren zur Herstellung einer Snapback-ESD-Schutzschaltung. Das Verfahren umfasst die Platzierung eines Layoutdesigns des Arrays von Snapback-ESD-Schutzschaltungen durch einen Prozessor und die Herstellung des Arrays von Snapback-ESD-Schutzschaltungen basierend auf dem Layoutdesign des Arrays von Snapback-ESD-Schutzschaltungen. In einigen Ausführungsformen umfasst das Platzieren des Layoutdesigns des Arrays von Snapback-ESD-Schutzschaltungen das Platzieren einer ersten Aktivregionslayoutstruktur in einer ersten Layoutebene, wobei sich die erste Aktivregionslayoutstruktur in einer ersten Richtung erstreckt und der Herstellung einer Drain-Region einer ersten Snapback-ESD-Schutzschaltung des Arrays von Snapback-ESD-Schutzschaltungen in einer p-Well entspricht. In einigen Ausführungsformen umfasst das Platzieren des Layoutdesigns des Arrays von Snapback-ESD-Schutzschaltungen ferner das Platzieren einer zweiten Aktivregionslayoutstruktur in der ersten Layoutebene, wobei sich die zweite Aktivregionslayoutstruktur in der ersten Richtung erstreckt und dem Herstellen einer Source-Region der ersten Snapback-ESD-Schutzschaltung des Arrays von Snapback-ESD-Schutzschaltungen in der p-Well entspricht. In einigen Ausführungsformen umfasst das Platzieren des Layoutdesigns des Arrays von Snapback-ESD-Schutzschaltungen ferner das Platzieren einer ersten Well-Layoutstruktur über der ersten Aktivregionslayoutstruktur oder der zweiten Aktivregionslayoutstruktur und in einer zweiten Layoutebene, wobei sich die erste Well-Layoutstruktur in einer zweiten Richtung erstreckt, die sich von der ersten Richtung unterscheidet und der Herstellung eines ersten n-Wells der ersten Snapback-ESD-Schutzschaltung des Arrays von Snapback-ESD-Schutzschaltungen entspricht, wobei das erste n-Well in dem p-Well eingebettet ist und zu einem Abschnitt der Drain-Region oder der Source-Region benachbart ist.
  • Eine Anzahl von Ausführungsformen wurde beschrieben. Es versteht sich dennoch, dass verschiedene Modifikationen ohne Abweichen vom Geist und Umfang der Offenbarung möglich sind. Beispielsweise dienen verschiedene Transistoren, die als ein bestimmter Dotiermitteltyp (z.B. N- oder P-Metalloxidhalbleiter (NMOS oder PMOS)) dargestellt sind, Illustrationszwecken. Ausführungsformen der Offenbarung sind nicht auf einen bestimmten Typ beschränkt. Die Auswahl verschiedener Dotiermitteltypen für einen bestimmten Transistor fällt in den Umfang verschiedener Ausführungsformen. Der niedrige oder hohe logische Wert verschiedener Signale, der in der obigen Beschreibung verwendet wird, dient ebenfalls Illustrationszwecken. Verschiedene Ausführungsformen sind nicht auf einen bestimmten logischen Wert beschränkt, wenn ein Signal aktiviert und/oder deaktiviert wird. Das Auswählen verschiedener logischer Werte befindet sich innerhalb des Umfangs verschiedener Ausführungsformen. In verschiedenen Ausführungsformen funktioniert ein Transistor als Schalter. Eine schaltende Schaltung, die anstelle eines Transistors verwendet wird, fällt in den Umfang verschiedener Ausführungsformen. In verschiedenen Ausführungsformen kann eine Source eines Transistors als ein Drain konfiguriert sein und ein Drain kann als eine Source konfiguriert sein. So werden die Begriffe Source und Drain austauschbar verwendet. Verschiedene Signale werden durch entsprechende Schaltungen erzeugt, sind aber um der Einfachheit Willen nicht gezeigt.
  • Verschiedene Figuren zeigen kapazitive Schaltungen, die diskrete Kondensatoren verwenden, zu Illustrationszwecken. Äquivalente Schaltungsanordnungen können verwendet werden. Beispielsweise kann eine kapazitive Vorrichtung, Schaltungsanordnung oder ein Netzwerk (z.B. eine Kombination aus Kondensatoren, kapazitiven Elementen, Vorrichtungen, Schaltungsanordnungen oder dergleichen) anstelle des diskreten Kondensators verwendet werden. Die obigen Illustrationen umfassen beispielhafte Schritte, aber die Schritte werden nicht notwendigerweise in der dargestellten Reihenfolge ausgeführt. Schritte können dem Geist und Umfang der offenbarten Ausführungsformen entsprechend hinzugefügt, ersetzt, umsortiert und/oder eliminiert werden, wie erforderlich.
  • Obiges beschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute auf dem Gebiet die Aspekte dieser Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang dieser Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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Claims (20)

  1. Snapback-ESD-Schutzschaltung aufweisend: ein erstes Well in einem Substrat, wobei das erste Well einen ersten Dotiermitteltyp aufweist; eine Drain-Region eines Transistors, wobei die Drain-Region in dem ersten Well liegt und einen zweiten Dotiermitteltyp aufweist, der verschieden von dem ersten Dotiermitteltyp ist; eine Source-Region des Transistors, wobei die Source-Region in dem ersten Well liegt, den zweiten Dotiermitteltyp aufweist und in einer ersten Richtung von der Drain-Region getrennt ist; eine Gate-Region des Transistors, wobei die Gate-Region über dem ersten Well und dem Substrat liegt; und ein zweites Well, das in das erste Well eingebettet ist und zu einem Abschnitt der Drain-Region benachbart ist, wobei das zweite Well den zweiten Dotiermitteltyp aufweist.
  2. Snapback-ESD-Schutzschaltung aus Anspruch 1, ferner aufweisend: ein Abgriffswell in dem ersten Well, aufweisend den ersten Dotiermitteltyp.
  3. Snapback-ESD-Schutzschaltung aus Anspruch 2, ferner aufweisend: ein IO-Pad, Eingangs/Ausgangs-Pad, das mit der Drain-Region gekoppelt ist; und einen Referenzspannungsversorgungsanschluss, der mit der Source-Region und dem Abgriffswell gekoppelt ist.
  4. Snapback-ESD-Schutzschaltung aus Anspruch 3, ferner aufweisend: einen parasitären BJT, Bipolartransistor, in dem ersten Well, wobei der parasitäre BJT eine Basis, einen Kollektor und einen Emitter aufweist, wobei der Kollektor über die Drain-Region mit dem IO-Pad gekoppelt ist, wobei der Emitter mit der Source-Region gekoppelt ist; und einen parasitären Basiswiderstand des ersten Wells und des Substrats, wobei der parasitäre Basiswiderstand ein erstes Ende, das über das Abgriffswell mit dem Referenzspannungsversorgungsanschluss gekoppelt ist, und ein zweites Ende aufweist, das mit der Basis des parasitären BJT gekoppelt ist; wobei der parasitäre BJT eingerichtet ist, als Reaktion darauf, dass eine Basis-Emitter-Spannung des parasitären BJT bei oder über einer Schwellenspannung einer ESD-Spannung liegt, die an dem IO-Pad angelegt ist, einzuschalten, wodurch die ESD-Spannung durch den parasitären BJT zu dem Referenzspannungsversorgungsanschluss entladen wird.
  5. Snapback-ESD-Schutzschaltung aus Anspruch 3 der 4, wobei die Gate-Region mit der Source-Region, dem Abgriffswell und dem Referenzspannungsversorgungsanschluss gekoppelt ist.
  6. Snapback-ESD-Schutzschaltung aus einem der Ansprüche 1 bis 5, wobei das erste Well eine erste Breite in der ersten Richtung aufweist, und wobei das zweite Well eine zweite Breite in der ersten Richtung aufweist, wobei die zweite Breite kleiner als die erste Breite ist.
  7. Snapback-ESD-Schutzschaltung aus Anspruch 6, ferner aufweisend: ein drittes Well, das in das erste Well eingebettet ist, wobei das dritte Well den zweiten Dotiermitteltyp aufweist und zu einem Abschnitt der Source-Region benachbart ist.
  8. Snapback-ESD-Schutzschaltung aus Anspruch 7, wobei das dritte Well eine dritte Breite in der ersten Richtung aufweist, wobei die dritte Breite mindestens von der ersten Breite oder der zweiten Breite verschieden ist.
  9. Snapback-ESD-Schutzschaltung aus einem der Ansprüche 1 bis 8, wobei der Transistor einer Treiberschaltung entspricht, wobei die Gate-Region einem Gate der Treiberschaltung entspricht, wobei die Drain-Region einem Drain der Treiberschaltung entspricht, und wobei die Source-Region einer Source der Treiberschaltung entspricht.
  10. ESD-Schutzschaltung aufweisend: ein erstes Well in einem Substrat, wobei das erste Well einen ersten Dotiermitteltyp aufweist; eine Drain-Region eines ersten Transistors, wobei die Drain-Region in dem ersten Well liegt und einen zweiten Dotiermitteltyp aufweist, der von dem ersten Dotiermitteltyp verschieden ist; eine Source-Region des ersten Transistors, wobei die Source-Region in dem ersten Well liegt, den zweiten Dotiermitteltyp aufweist und in einer ersten Richtung von der Drain-Region getrennt ist; eine Gate-Region des ersten Transistors, wobei die Gate-Region über dem ersten Well und dem Substrat liegt; ein zweites Well, das in das erste Well eingebettet ist und zu einem Abschnitt der Source-Region benachbart ist, wobei das zweite Well den zweiten Dotiermitteltyp aufweist; und ein Abgriffswell in dem ersten Well, das den ersten Dotiermitteltyp aufweist und mit der Source-Region gekoppelt ist.
  11. ESD-Schutzschaltung aus Anspruch 10, ferner aufweisend: ein IO-Pad, das mit der Drain-Region gekoppelt ist; und einen Referenzspannungsversorgungsanschluss, der mit der Source-Region und dem Abgriffswell gekoppelt ist.
  12. ESD-Schutzschaltung aus Anspruch 11, wobei die Gate-Region mit der Source-Region, dem Abgriffswell und dem Referenzspannungsversorgungsanschluss gekoppelt ist.
  13. ESD-Schutzschaltung aus Anspruch 11 oder 12, ferner aufweisend: einen parasitären BJT in dem ersten Well, wobei der parasitäre BJT eine Basis, einen Kollektor und einen Emitter aufweist, wobei der Kollektor über die Drain-Region mit dem IO-Pad gekoppelt ist und der Emitter mit der Source-Region gekoppelt ist; und einen parasitären Basiswiderstand des ersten Wells und des Substrats, wobei der parasitäre Basiswiderstand ein erstes Ende, das über das Abgriffswell mit dem Referenzspannungsversorgungsanschluss gekoppelt ist, und ein zweites Ende aufweist, das mit der Basis des parasitären BJT gekoppelt ist, wobei der parasitäre BJT eingerichtet ist, als Reaktion darauf, dass eine Basis-Emitter-Spannung des parasitären BJT bei oder über einer Schwellenspannung von einer an das IO-Pad angelegten ESD-Spannung liegt, einzuschalten, wodurch die ESD-Spannung durch den parasitären BJT zu dem Referenzspannungsversorgungsanschluss entladen wird.
  14. ESD-Schutzschaltung aus einem der Ansprüche 11 bis 13, ferner aufweisend: einen zweiten Transistor, der parallel mit dem ersten Transistor gekoppelt ist, wobei der zweite Transistor einer Treiberschaltung entspricht, wobei der zweite Transistor umfasst: - ein Gate des zweiten Transistors, das zum Empfangen eines Treibersignals eingerichtet ist; - einen Drain des zweiten Transistors, der mit dem IO-Pad und der Drain-Region des ersten Transistors gekoppelt ist; - einen Körper des zweiten Transistors; und - eine Source des zweiten Transistors, die mit dem Körper des zweiten Transistors, dem Referenzspannungsversorgungsanschluss und der Source-Region des ersten Transistors gekoppelt ist.
  15. ESD-Schutzschaltung aus Anspruch 14, ferner aufweisend: eine parasitäre Kapazität zwischen dem Gate des zweiten Transistors und dem Drain des zweiten Transistors, wobei das Gate des zweiten Transistors kapazitiv durch die parasitäre Kapazität mit dem Drain des zweiten Transistors und dem IO-Pad gekoppelt ist, wobei das Gate während eines positiven ESD-Ereignisses über die parasitäre Kapazität eine ESD-Spannung empfängt, die an das IO-Pad angelegt wird, wodurch der zweite Transistor eingeschaltet wird und einen Kanalstrom in dem ersten Well erzeugt.
  16. ESD-Schutzschaltung aus einem der Ansprüche 10 bis 15, wobei das erste Well eine erste Breite in der ersten Richtung aufweist, wobei das zweite Well eine zweite Breite in der ersten Richtung aufweist, wobei die zweite Breite kleiner als die erste Breite ist.
  17. Verfahren zum Herstellen einer Snapback-ESD-Schutzschaltung, das Verfahren umfassend: Herstellen eines ersten Wells in einem Substrat, wobei sich das erste Well in einer ersten Richtung erstreckt und einen ersten Dotiermitteltyp aufweist; Herstellen einer Drain-Region eines Transistors in dem ersten Well, wobei sich die Drain-Region in der ersten Richtung erstreckt und einen zweiten Dotiermitteltyp aufweist, der von dem ersten Dotiermitteltyp verschieden ist; Herstellen einer Source-Region des Transistors in dem ersten Well, wobei sich die Source-Region in der ersten Richtung erstreckt, den zweiten Dotiermitteltyp aufweist und von der Drain-Region in einer zweiten, von der ersten Richtung verschiedenen Richtung getrennt ist; Herstellen eines zweiten Wells in dem ersten Well, wobei sich das zweite Well in der ersten Richtung erstreckt, den zweiten Dotiermitteltyp aufweist und zu einem Abschnitt der Drain-Region benachbart ist, und Herstellen einer Gate-Region des Transistors, wobei die Gate-Region zwischen der Drain-Region und der Source-Region liegt und über dem ersten Well und dem Substrat liegt.
  18. Verfahren aus Anspruch 17, ferner umfassend: Herstellen eines dritten Wells in dem ersten Well, wobei das dritte Well den ersten Dotiermitteltyp aufweist, sich in der ersten Richtung erstreckt und das zweite Well, die Drain-Region, die Source-Region und die Gate-Region umgibt; Abscheiden einer ersten leitfähigen Region über der Drain-Region, wodurch ein Drain-Kontakt gebildet wird; Abscheiden einer zweiten leitfähigen Region über der Source-Region, wodurch ein Source-Kontakt gebildet wird; Abscheiden einer dritten leitfähigen Region über dem dritten Well, wodurch ein Abgriffskontakt gebildet wird; Abscheiden einer vierten leitfähigen Region über dem Drain-Kontakt, wodurch der Drain-Kontakt mit einer IO-Padregion gekoppelt wird; und Abscheiden einer fünften leitfähigen Region über dem Source-Kontakt und dem Abgriffskontakt, wodurch der Source-Kontakt, der Abgriffskontakt und ein Referenzspannungsversorgungsanschluss miteinander gekoppelt werden.
  19. Verfahren aus Anspruch 18, ferner umfassend: Herstellen eines vierten Wells in dem ersten Well, wobei das vierte Well den zweiten Dotiermitteltyp aufweist, sich in der ersten Richtung erstreckt und von dem zweiten Well in der zweiten Richtung getrennt ist, wobei das vierte Well zu einem Abschnitt der Source-Region benachbart ist.
  20. Verfahren aus Anspruch 18 oder 19, ferner umfassend: Herstellen eines vierten Wells in dem ersten Well, wobei das vierte Well den zweiten Dotiermitteltyp aufweist, sich in der zweiten Richtung erstreckt und von dem zweiten Well in der ersten Richtung getrennt ist, wobei das vierte Well zwischen einer Seite des dritten Wells und des zweiten Wells liegt; Herstellen eines Satzes von Source-Regionen und eines Satzes von Drain-Regionen in dem vierten Well, wobei der Satz von Source-Regionen und der Satz von Drain-Regionen den zweiten Dotiermitteltyp aufweisen und sich in der ersten Richtung erstrecken; und Herstellen eines Satzes von Dummy-Gate-Regionen zwischen dem Satz von Source-Regionen und dem Satz von Drain-Regionen, wobei sich der Satz von Dummy-Gate-Regionen in der ersten Richtung erstreckt und in der zweiten Richtung voneinander getrennt ist, wobei der Satz von Source-Regionen, der Satz von Drain-Regionen und der Satz von Dummy-Gate-Regionen einem Satz von Dummy-Transistoren entspricht.
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