DE102020110781B4 - Hybrid-sram-design mit nano-strukturen - Google Patents

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Abstract

Halbleitervorrichtung, die umfasst:eine erste Vorrichtung, die in einer NMOS-Region (220) der Halbleitervorrichtung angeordnet ist, wobei die erste Vorrichtung eine erste Gate-All-Around-Vorrichtung, GAA-Vorrichtung, aufweist, die einen vertikalen Stapel von Nanostrukturkanälen (300, 301, 302) aufweist; undeine zweite Vorrichtung in einer PMOS-Region (210) der Halbleitervorrichtung, wobei die zweite Vorrichtung aufweist:einen FinFET, der eine Finnenstruktur (230) aufweist, die eine Finnenbreite (280) aufweist, wobei die Finnenstruktur von einer benachbarten Finnenstruktur um einen Finnenabstand getrennt ist, und wobei eine maximale Kanalbreite (380) der Nanostrukturkanäle (300, 301, 302) nicht größer ist als eine Summe aus Finnenbreite (280) und Finnenabstand;wobei die Halbleitervorrichtung eine Static Random Access Memory-Vorrichtung, SRAM-Vorrichtung, aufweist;wobei die SRAM-Vorrichtung einen Pull-up-Transistor, PU-Transistor, einen Pull-down-Transistor, PD-Transistor, und einen Pass-Gate-Transistor, PG-Transistor, aufweist;wobei die erste GAA-Vorrichtung ein Teil des PD-Transistors oder ein Teil des PG-Transistors, aber kein Teil des PU-Transistors ist; undwobei der FinFET ein Teil des PU-Transistors, aber nicht Teil des PD-Transistors oder des PG-Transistors ist.

Description

  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (ICs) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (das heißt die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (das heißt die kleinste Komponente (oder Leitung), die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt. Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung nötig.
  • Zum Beispiel kann es bei Speichervorrichtungen, wie zum Beispiel Static Random Access Memory-Vorrichtungen (SRAM-Vorrichtungen), wünschenswert sein, die Anzahl der NMOS-Kanäle zu erhöhen, was zur Verbesserung der Leistung von SRAM-Vorrichtungen beitragen kann. Die Erhöhung der Anzahl der NMOS-Kanäle kann jedoch auch die Gesamtfläche der SRAM-Vorrichtung vergrößern, was unerwünscht ist.
  • Daher sind konventionelle Speichervorrichtungen zwar bisher im Allgemeinen für ihre vorgesehen Zwecke ausreichend gewesen, doch sie sind nicht in jeder Hinsicht vollständig zufriedenstellend.
  • Die US 10 347 657 B1 beschreibt eine CMOS-Vorrichtung, wobei auf einem ersten Teil des Wafers ein Finnen-Halbleiterbauelement ausgebildet ist, und auf einem zweiten Teil des Wafers ein Nanoschicht-Halbleiterbauelement ausgebildet ist.
  • Die US 2017 / 0 255 735 A1 beschreibt ein Layout-Entwurfssystem, wobei ein erstes Layout einen ersten aktiven Bereich und einen ersten Dummy-Bereich umfasst und der erste aktive Bereich eine Finnenstruktur umfasst. Es wird dann ein zweites Layout erzeugt, wobei die Finnenstruktur durch eine Nanodrahtstruktur ersetzt wird. Das zweite Layout weist einen zweiten aktiven Bereich in der gleichen Größe wie der erste aktive Bereich und einen zweiten Dummy-Bereich in der gleichen Größe wie der erste Dummy-Bereich auf.
  • Die US 2019 / 0 088 553 A1 betrifft die Herstellung einer SRAM-Zelle, wobei die Pull-up- und Pull-down-Transistoren als Gate-all-around-Transistoren gebildet werden und die Pass-Gate-Transistoren als FinFETs gebildet werden.
  • Die US 2015 / 0 243 733 A1 beschreibt ein Halbleiterbauelement mit einer Nanodrahtstruktur über einem Substrat, wobei die Nanodrähte mit zunehmender Entfernung vom Substrat immer schmaler werden.
  • Die US 2017 / 0 271 477 A1 beschreibt ein Verfahren zur Herstellung eines horizontalen Nanoschicht- oder Nanodraht-Bauelements ausgehend von einer abwechselnden Anordnung von Opferschichten und Kanalschichten.
  • Die US 2015/0370947 A1 beschreibt eine SRAM-Zelle, bei der Nanodrähte als Kanalstruktur für Transistoren verwendet werden. Dabei können mehrere Sätze von Nanodrähten mit verschiedenen Anzahlen von Nanodrähten verwendet werden. Zur Feinabstimmung des Leserauschabstandes kann eine erste Anzahl von Nanodrähten in einem Pull-down-Transistor verwendet werden, und eine zweite Anzahl von Nanodrähten kann in einem Pull-up-Transistor verwendet werden, wobei die zweite Anzahl von der ersten Anzahl verschieden ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Strukturelemente können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 ist ein Schaltbild eines SRAM gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2 ist eine perspektivische Ansicht einer FinFET-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenlegung.
    • 3A-3B und 4-18 sind Querschnitts-Seitenansichten von Abschnitten einer Halbleitervorrichtung auf verschiedenen Stufen der Herstellung gemäß verschiedenen Aspekten der vorliegenden Offenlegung.
    • 19-20 sind Flussdiagramme, die jeweils ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Des Weiteren soll, wenn eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff auch Zahlen umfassen, die innerhalb eines sinnvollen Bereichs liegen, der die genannte Zahl enthält, wie zum Beispiel innerhalb ±10 % der genannten Zahl oder anderer Werte, so wie es dem Verständnis des Fachmannes entspricht. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Die vorliegende Offenbarung betrifft eine Static Random Access Memory-Vorrichtung (SRAM-Vorrichtung). Eine SRAM-Vorrichtung ist ein Typ eines Halbleiterspeichers, der eine bistabile Verriegelungsschaltung (zum Beispiel Flip-Flop) verwendet, um binäre Informationsbits zu speichern. 1 veranschaulicht ein beispielhaftes Schaltbild für eine Einzelport-SRAM-Zelle (zum Beispiel 1-Bit-SRAM-Zelle) 5. Die Einzelport-SRAM-Zelle 5 enthält Pull-up-Transistoren PU1, PU2; Pull-down-Transistoren PD1, PD2; und Pass-Gate-Transistoren PG1, PG2. Wie in dem Schaltbild gezeigt, sind die Transistoren PU1 und PU2 p-Transistoren, wie zum Beispiel die oben besprochenen p-FinFETs, und die Transistoren PG1, PG2, PD1 und PD2 sind n-FinFETs, wie oben besprochen.
  • Die Drains des Pull-up-Transistors PU1 und des Pull-down-Transistors PD1 sind miteinander gekoppelt, und die Drains des Pull-up-Transistors PU2 und des Pull-down-Transistors PD2 sind miteinander gekoppelt. Die Transistoren PU1 und PD1 sind mit den Transistoren PU2 und PD2 kreuzgekoppelt, um einen erstes Datenpufferspeicher zu bilden. Die Gates der Transistoren PU2 und PD2 sind miteinander und mit den Drains der Transistoren PU1 und PD1 gekoppelt, um einen ersten Speicherknoten SN1 zu bilden, und die Gates der Transistoren PU1 und PD1 sind miteinander und mit den Drains der Transistoren PU2 und PD2 gekoppelt, um einen komplementären ersten Speicherknoten SNB1 zu bilden. Die Sources der Pull-up-Transistoren PU1 und PU2 sind mit der Versorgungsspannung Vcc (auch als Vdd bezeichnet) gekoppelt, und die Sources der Pull-down-Transistoren PD1 und PD2 sind mit einer Spannung Vss gekoppelt, die in einigen Ausführungsformen eine elektrische Erde sein kann.
  • Der erste Speicherknoten SN1 des ersten Datenzwischenspeichers ist über den Pass-Gate-Transistor PG1 mit der Bitleitung BLB gekoppelt, und der komplementäre erste Speicherknoten SNB1 ist über den Pass-Gate-Transistor PG2 mit der komplementären Bitleitung BLB gekoppelt. Der erste Speicherknoten N1 und der komplementäre erste Speicherknoten SNB1 sind komplementäre Knoten, die sich häufig auf entgegengesetzten Logikpegeln befinden (logisch hoch (high) oder logisch niedrig (low)). Die Gates der Pass-Gate-Transistoren PG1 und PG2 sind mit einer Wortleitung WL gekoppelt.
  • Gemäß den verschiedenen Aspekten der vorliegenden Offenbarung können SRAM-Vorrichtungen wie zum Beispiel die SRAM-Zelle 5 mit „planaren“ Transistorvorrichtungen und/oder mit FinFET-Vorrichtungen implementiert werden. In dieser Hinsicht ist eine FinFET-Vorrichtung eine Finnen-artige Feldeffekttransistor-Vorrichtung, die in letzter Zeit in der Halbleiterindustrie immer beliebter geworden ist. FinFET-Vorrichtungen bieten eine Reihe von Vorteilen gegenüber traditionellen Metall-Oxid-Halbleiter-Feldeffekttransistor-Vorrichtungen (MOSFET-Vorrichtungen) (zum Beispiel „planaren“ Transistorvorrichtungen). Zu diesen Vorteilen können eine bessere Ausnutzung der Chipfläche, eine verbesserte Trägermobilität und eine Fertigungsverarbeitung gehören, die mit der Fertigungsverarbeitung planarer Vorrichtungen kompatibel ist. Daher kann es wünschenswert sein, einen integrierten Schaltkreis-Chip (IC-Chip) unter Verwendung von FinFET-Vorrichtungen für einen Abschnitt des IC-Chips oder den gesamten IC-Chip zu entwerfen.
  • Die FinFET-Vorrichtung kann eine komplementäre Metall-Oxid-HalbleiterVorrichtung (CMOS-Vorrichtung) sein, die eine P-Metall-Oxid-Halbleiter-FinFET-Vorrichtung (PMOS-FinFET-Vorrichtung) und eine N-Metall-Oxid-Halbleiter-FinFET-Vorrichtung (NMOS-FinFET-Vorrichtung) umfasst. Es versteht sich, dass einige Aspekte der folgenden Offenbarung am Beispiel von FinFET-Vorrichtungen besprochen werden können, aber es versteht sich, dass die Anmeldung nicht auf FinFET-Vorrichtungen beschränkt ist, es sei denn, dies wird ausdrücklich beansprucht.
  • In 2 ist eine perspektivische Ansicht einer beispielhaften FinFET-Vorrichtung 10 veranschaulicht. Die FinFET-Vorrichtungsstruktur 10 umfasst eine N-FinFET-Vorrichtungsstruktur (NMOS) 15 und eine P-FinFET-Vorrichtungsstruktur (PMOS) 25. Die FinFET-Vorrichtungsstruktur 10 umfasst ein Substrat 102. Das Substrat 102 kann aus Silizium oder anderen Halbleitermaterialien bestehen. Alternativ oder zusätzlich kann das Substrat 102 auch andere elementare Halbleitermaterialien wie zum Beispiel Germanium enthalten. In einigen Ausführungsformen besteht das Substrat 102 aus einem Verbundhalbleiter wie zum Beispiel Siliziumcarbid, Gallium-Arsen, Indium-Arsenid oder Indium-Phosphid. In einigen Ausführungen besteht das Substrat 102 aus einem Legierungshalbleiter wie zum Beispiel Silizium-Germanium, Silizium-Germanium-Carbid, Gallium-Arsen-Phosphid oder Gallium-Indium-Phosphid. In einigen Ausführungsformen enthält das Substrat 102 eine Epitaxialschicht. Das Substrat 102 kann beispielsweise eine Epitaxialschicht enthalten, die über einem Volumenhalbleiter liegt.
  • Die FinFET-Vorrichtungsstruktur 10 enthält außerdem eine oder mehrere Finnenstrukturen 104 (zum Beispiel Si-Finnen), die sich von dem Substrat 102 in der Z-Richtung erstrecken und von Abstandshaltern 105 in der Y-Richtung umgeben sind. Die Finnenstruktur 104 verläuft in der X-Richtung länglich und kann optional Germanium (Ge) enthalten. Die Finnenstruktur 104 kann unter Verwendung geeigneter Prozesse, wie zum Beispiel Photolithografie- und Ätzprozesse, gebildet werden. In einigen Ausführungen wird die Finnenstruktur 104 aus dem Substrat 102 unter Verwendung von Trockenätz- oder Plasmaprozessen herausgeätzt. In einigen anderen Ausführungsformen kann die Finnenstruktur 104 durch einen Mehrfachstrukturierungs-Lithografieprozess, wie zum Beispiel einen Doppelstrukturierungs-Lithografieprozess (DPL), gebildet werden. DPL ist ein Verfahren zum Erstellen einer Struktur auf einem Substrat durch Teilen der Struktur in zwei verschachtelte Strukturen. DPL ermöglicht eine erhöhte Strukturelementdichte (zum Beispiel Finnen). Die Finnenstruktur 104 enthält außerdem ein epitaxial (epi) gezüchtetes Material 12, das (zusammen mit Abschnitten der Finnenstruktur 104) als Source/Drain der FinFET-Vorrichtungsstruktur 10 dienen kann.
  • Eine Isolationsstruktur 108, wie zum Beispiel eine Flachgrabenisolationsstruktur (Shallow Trench Isolation, STI), wird so gebildet, dass sie die Finnenstruktur 104 umgibt. In einigen Ausführungen ist ein unterer Abschnitt der Finnenstruktur 104 von der Isolationsstruktur 108 umgeben, und ein oberer Abschnitt der Finnenstruktur 104 ragt aus der Isolationsstruktur 108 heraus, wie in 2 gezeigt. Oder anders ausgedrückt: Ein Abschnitt der Finnenstruktur 104 ist in die Isolationsstruktur 108 eingebettet. Die Isolationsstruktur 108 verhindert elektrische Interferenzen oder Übersprechen.
  • Die FinFET-Vorrichtungsstruktur 10 enthält außerdem eine Gate-Stapelstruktur, die eine Gate-Elektrode 110 und eine Gate-Dielektrikumschicht (nicht gezeigt) unterhalb der Gate-Elektrode 110 enthält. Die Gate-Elektrode 110 kann aus Polysilizium oder Metall bestehen. Zu den Metallen gehören Tantalnitrid (TaN), Nickel-Silizium (NiSi), Cobalt-Silizium (CoSi), Molybdän (Mo), Kupfer (Cu), Wolfram (W), Aluminium (Al), Cobalt (Co), Zirkonium (Zr), Platin (Pt), oder andere verwendbare Materialien. Die Gate-Elektrode 110 kann in einem Gate-Last-Prozess (oder Gate-Ersetzungsprozess) gebildet werden. Zum Definieren der Gate-Elektrode 110 können Hartmaskenschichten 112 und 114 verwendet werden. Eine dielektrische Schicht 115 kann ebenfalls an den Seitenwänden der Gate-Elektrode 110 und über den Hartmaskenschichten 112 und 114 gebildet werden. In mindestens einer Ausführungsform kann die dielektrische Schicht 115 direkt mit der Gate-Elektrode 110 in Kontakt stehen.
  • Die Gate-Dielektrikumschicht (nicht gezeigt) kann dielektrische Materialien wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein oder mehrere dielektrische Materialien mit hoher Dielektrizitätskonstante (hohem k-Wert) oder Kombinationen davon enthalten. Zu Beispielen für dielektrische Materialien mit hohem k-Wert gehören Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung, Hafnium-Siliziumoxid, Hafnium-Siliziumoxynitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirkoniumoxid, dergleichen, oder Kombinationen davon.
  • In einigen Ausführungsformen enthält die Gate-Stapel-Struktur zusätzliche Schichten, wie zum Beispiel Grenzflächenschichten, Kappschichten, Diffusions-/Sperrschichten oder andere verwendbare Schichten. In einigen Ausführungsformen wird die Gate-Stapel-Struktur über einem mittigen Abschnitt der Finnenstruktur 104 gebildet. In einigen anderen Ausführungsformen werden mehrere Gate-Stapel-Strukturen über der Finnenstruktur 104 gebildet. In einigen anderen Ausführungsformen enthält die Gate-Stapel-Struktur einen Dummy-Gate-Stapel und wird später durch ein Metall-Gate (MG) ersetzt, nachdem Prozesse mit hohem Wärmehaushalt ausgeführt wurden.
  • Die Gate-Stapel-Struktur wird durch einen Abscheidungsprozess, einen Photolithografieprozess und einen Ätzprozess gebildet. Der Abscheidungsprozess umfasst chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Atomschichtabscheidung (ALD), CVD mit hochdichtem Plasma (HDPCVD), metallorganische CVD (MOCVD), CVD mit räumlich abgesetztem Plasma (RPCVD), plasmaunterstützte CVD (PECVD), Plattierung, andere geeignete Verfahren und/oder Kombinationen davon. Die Photolithografieprozesse enthalten Photoresistbeschichtung (zum Beispiel Aufschleuderbeschichtung), weiches Brennen, Maskenausrichtung, Belichten, Brennen nach dem Belichten, Entwickeln des Photoresists, Spülen und Trocknen (zum Beispiel hartes Brennen). Der Ätzprozess enthält einen Trockenätzprozess oder einen Nassätzprozess. Alternativ wird der Photolithografieprozess durch andere zweckdienliche Verfahren implementiert oder ersetzt, wie zum Beispiel maskenlose Photolithografie, Elektronenstrahlschreiben oder Ionenstrahlschreiben.
  • Die Verwendung von FinFETs zum Implementieren von SRAM-Vorrichtungen kann, wie oben besprochen, gewisse Vorteile bieten, kann aber auch gewisse Probleme verursachen. Um die Leistung von SRAM-Vorrichtungen zu optimieren (zum Beispiel eine höhere Strombelastbarkeit), kann es zum Beispiel hilfreich sein, den SRAM so zu implementieren, dass er mehr NMOS-Kanäle (zum Beispiel in Pass-Gate-Transistoren und/oder Pull-down-Transistoren) als PMOS-Kanäle (zum Beispiel in Pull-up-Transistoren) hat. Im Fall von FinFETs besteht eine Möglichkeit, eine größere Anzahl von NMOS-Kanälen zu implementieren, darin, mehrere NMOS-Finnenstrukturen für jede PMOS-Finnenstruktur zu bilden (zum Beispiel zwei NMOS-Finnenstrukturen für jede PMOS-Finnenstruktur). Dies würde jedoch eine Vergrößerung der Chipfläche nach sich ziehen, da die zusätzlichen NMOS-Finnenstrukturen zusätzlichen Platz beanspruchen würden. Da die Verkleinerung der Chipgröße bzw. Chipfläche auch eines der Ziele für die moderne Halbleiterbauelementfertigung ist, kann es bei konventionellen SRAM-Vorrichtungen schwierig sein, wenn versucht wird, die Leistung zu verbessern und gleichzeitig den Platzbedarf der Vorrichtung zu verringern (oder wenigstens beizubehalten).
  • Gemäß den verschiedenen Aspekten der vorliegenden Offenbarung können SRAM-Vorrichtungen mit einer Hybridstruktur implementiert werden, um gleichzeitig eine optimierte Vorrichtungsleistung sowie eine reduzierte Vorrichtungsgröße zu erreichen. Eine solche Hybridstruktur kann mit FinFETs für PMOS-Transistoren des SRAM und Mehrkanalvorrichtungen (zum Beispiel Gate-All-Around-Vorrichtungen) für die NMOS-Transistoren des SRAM realisiert werden. Alternativ kann die Hybridstruktur auch mit den Mehrkanalvorrichtungen sowohl für PMOS- als auch für NMOS-Transistoren des SRAM realisiert werden, jedoch mit einer unterschiedlichen Anzahl von Kanälen zwischen den PMOS- und NMOS-Transistoren. Die verschiedenen Aspekte der vorliegenden Offenbarung werden nachstehend mit Bezug auf die 1-20 besprochen.
  • 3A-3B sind schematische, fragmentarische Querschnitts-Seitenansichten eines Abschnitts einer Halbleitervorrichtung 200, die eine Hybridstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung enthält. Genauer gesagt, ist 3A eine Querschnitts-Seitenansicht entlang einer Y-Z-Ebene von 2, und 3B ist eine Querschnitts-Seitenansicht entlang einer X-Z-Ebene von 2. Daher kann 3A auch als ein „Y-Schnitt“ bezeichnet werden, und 3B kann auch als ein „X-Schnitt“ bezeichnet werden.
  • Unter Bezug auf 3A enthält die Halbleitervorrichtung 200 eine PMOS-Region 210 und eine NMOS-Region 220. In einigen Ausführungsformen enthält die PMOS-Region 210 PMOS-Transistoren, die die Pull-up-Transistoren wie zum Beispiel PU1 und PU2 der SRAM-Vorrichtung 5 sein können, die oben mit Bezug auf 1 besprochen wurden. Andererseits enthält die NMOS-Region 220 NMOS-Transistoren, die die Pull-down-Transistoren wie zum Beispiel PD1 und PD2 oder die Pass-Gate-Transistoren wie zum Beispiel PG1 und PG2 der SRAM-Vorrichtung 5 sein können, die oben mit Bezug auf 1 besprochen wurden.
  • Wie in den 3A-3B gezeigt, ist die Halbleitervorrichtung 200 eine Hybridstruktur, weil die PMOS-Region 210 mittels FinFETs implementiert wird, während die NMOS-Region 220 mittels Mehrkanalvorrichtungen wie zum Beispiel Gate-All-Around-Vorrichtungen (GAA-Vorrichtungen), Nanoschicht-Vorrichtungen, Nanodraht-Vorrichtungen oder andere geeignete Formen realisiert wird. In Abhängigkeit von der jeweiligen Anwendung können verschiedene Arten von Nanostrukturvorrichtungen verwendet werden. Die FinFETs der PMOS-Region 210 können als eine Ausführungsform des FinFET 10 implementiert werden, der oben mit Bezug auf 2 besprochen wurde. Zum Beispiel kann eine Finnenstruktur 230 (als eine Ausführungsform der oben besprochenen Finnenstruktur 104) vertikal in der Z-Richtung aus einer Isolationsstruktur 240 (als eine Ausführungsform der oben besprochenen Isolationsstruktur 108) hervorstehen. Eine Gate-Dielektrikumschicht 250 (zum Beispiel ein Gate-Dielektrikum mit hohem k-Wert) wird über einem Abschnitt der Oberseiten und Seitenflächen der Finnenstruktur 230 gebildet. Eine Gate-Elektrodenschicht 260 wird (zum Beispiel als eine Ausführungsform der oben besprochenen Gate-Elektrode 110) über der Gate-Dielektrikumschicht 250 gebildet. Die Gate-Elektrodenschicht 260 kann eine Metall-Gate-Elektrode sein, und sie kann eine oder mehrere Austrittsarbeit-Metallschichten und eine oder mehrere Füllmetallschichten aufweisen. Die Austrittsarbeit-Metallschichten können so konfiguriert werden, dass sie eine Austrittsarbeit (Vt) des Transistors abstimmen, während die Füllmetallschicht als ein Hauptleitungsabschnitt der Gate-Elektrodenschicht 260 dienen kann. Die Gate-Elektrode 260 legt sich teilweise um die Finnenstruktur 230 herum. Die Finnenstruktur 230 kann eine Finnenbreite 280 haben, die die maximale laterale Abmessung der Finnenstruktur 230, in der Y-Richtung gemessen, darstellt.
  • Im Vergleich zu dem FinFET der PMOS-Region 210 kann die Mehrkanalvorrichtung der NMOS-Region 220 jede Vorrichtung enthalten, deren Gate-Struktur, oder Abschnitte davon, auf mehreren Seiten einer Kanalregion gebildet sind, die mehrere Kanalstrukturen aufweist (die zum Beispiel einen Abschnitt jeder Kanalstruktur umfänglich umgeben). Die Kanalregion einer Mehrkanalvorrichtung kann Kanäle mit Nanostruktur aufweisen, die als Schichten, Stäbe, Drähte und/oder andere geeignete Kanalkonfigurationen von GAA-Vorrichtungen geformt sein können. In einigen Ausführungsformen kann die Kanalregion einer Mehrkanalvorrichtung mehrere horizontale Nanoschichten oder horizontale Stäbe aufweisen, die vertikal voneinander beabstandet sind, wodurch die Mehrkanalvorrichtung zu einer vertikal gestapelten Vorrichtung wird. Die hier vorgestellten Mehrkanalvorrichtungen können n-Metall-Oxid-Halbleiter-Vorrichtungen aufweisen.
  • Als ein nicht-einschränkendes Beispiel hat die Mehrkanalvorrichtung der NMOS-Region 220 drei Nanostrukturkanäle 300-302, die über einer halbleitenden Schicht 310 (zum Beispiel einer Siliziumschicht) gebildet werden. In einigen Ausführungsformen können die Nanostrukturkanäle 300-302 ein halbleitendes Material wie zum Beispiel Silizium oder ein Material der Gruppe IV (zum Beispiel ein Material, das ein oder mehrere Elemente enthält, die aus der Familie der Gruppe IV des Periodensystems ausgewählt sind) oder ein Material der Gruppe III-V (zum Beispiel eine Verbindung, die Elemente enthält, die aus der Familie der Gruppe III und der Familie der Gruppe V des Periodensystems ausgewählt sind) aufweisen. Als nicht-einschränkende Beispiele kann das Material der Gruppe IV Si, Ge, SiGe, GeSn oder SiGeSn usw. enthalten, und das Material der Gruppe III-V kann GaAs, AlGaAs, InAs usw. enthalten. In einigen Ausführungsformen haben die Nanostrukturkanäle 300-302 jeweils eine Dicke oder vertikale Abmessung (in der Z-Richtung), die in einem Bereich zwischen etwa 2 Nanometern (nm) und etwa 10 nm liegt.
  • Wie in der Querschnittsansicht (auf der Y-Z-Ebene) in 3A gezeigt, sind die Nanostrukturkanäle 300, 301 und 302 umfänglich von Gate-Dielektrikumschichten 330, 331 bzw. 332 umgeben. In einigen Ausführungsformen können die Gate-Dielektrikumschichten 330-332 jeweils ein dielektrisches Material mit hohem k-Wert aufweisen. Eine Gate-Elektrode 320 umgibt umfänglich die Gate-Dielektrikumschichten 330-332 (und umgibt damit auch umfänglich die Nanostrukturkanäle 300-302). Die Gate-Elektrode 320 kann eine ähnliche Materialzusammensetzung wie die Gate-Elektrode 260 haben und kann zum Beispiel eine Metall-Gate-Elektrode sein. An den Seitenwänden der Gate-Dielektrikumschichten 332 sind Gate-Abstandshalter 335 angeordnet. Die Gate-Abstandshalter 335 können ein dielektrisches Material enthalten, zum Beispiel SiOx, SiN, SiON, SiOC, SiCN oder SiOCN. Es ist anzumerken, dass die Gate-Abstandshalter 335 in 3A nicht direkt sichtbar sind, da sie die Y-Schnittansicht an einer Querschnittsposition veranschaulicht, wo die Gate-Abstandshalter 335 fehlen.
  • Wie in 3B gezeigt, kann die Mehrkanalvorrichtung der NMOS-Region 220 auch Source/Drain-Komponenten aufweisen, wie zum Beispiel Source/Drain-Komponenten 340-341. Die Source/Drain-Komponenten 340-341 sind auf gegenüberliegenden Seiten der Gate-Elektrode 260 in der X-Richtung angeordnet. Die mehreren Nanostrukturkanäle 330-302 sind zwischen den Source/Drain-Komponenten 340-341 angeordnet. Zur Verringerung der parasitären Kapazität können auch innere Abstandshalter 350 zwischen den Source/Drain-Komponenten 340-341 und den Gate-Dielektrikumschichten 330-331 gebildet werden. Die inneren Abstandshalter 350 können ein dielektrisches Material enthalten, zum Beispiel SiOx, SiN, SiON, SiOC, SiCN oder SiOCN. Ätzstoppschichten 360-361 können jeweils auch über den Source/Drain-Komponenten 340-341 gebildet werden. Wie in 3B gezeigt, können die Gate-Abstandshalter 335 zwischen den Ätzstoppschichten 360-361 und den Gate-Dielektrikumschichten 332 angeordnet werden. Zwischenschichtdielektrikum-Komponenten (Inter-Layer Dielectric, ILD) 370-371 können jeweils über den Ätzstoppschichten 360-361 gebildet werden. In einigen Ausführungsformen können die Ätzstoppschichten 360-361 ein dielektrisches Material enthalten, zum Beispiel SiOx, SiN, SiON, SiOC, SiCN oder SiOCN. In einigen Ausführungsformen können die ILD-Komponenten 370-371 ein dielektrisches Material enthalten, zum Beispiel SiOx, SiON, SiOC oder SiOCN.
  • Es ist anzumerken, dass die Nanostrukturkanäle 300-302 untereinander nicht die gleichen Abmessungen oder Größen haben müssen. Zum Beispiel können die Nanostrukturkanäle 300-302 jeweils die seitlichen Abmessungen 380-382 (auch als ein Kanalbreiten bezeichnet), in der Y-Richtung gemessen, haben. In einigen Ausführungsformen ist die laterale Abmessung 380 > die laterale Abmessung 381 > die laterale Abmessung 382. In einigen anderen Ausführungsformen ist die laterale Abmessung 380 < die laterale Abmessung 381 < die laterale Abmessung 382. In einigen Ausführungsformen liegt ein Verhältnis der lateralen Abmessungen 380 und 381 in einem Bereich zwischen etwa 0,75:1 und 1,25:1, und ein Verhältnis der lateralen Abmessungen 381 und 382 liegt in einem Bereich zwischen etwa 0,75:1 und 1,25:1. In einigen Ausführungsformen variiert die kleinste der seitlichen Abmessungen 380-382 innerhalb von 40 % - 100 % der größten der seitlichen Abmessungen 380-382. Die lateralen Abmessungen 380-382 können auch mindestens so groß wie die Finnenbreite 280 sein. In einigen Ausführungsformen liegt ein Verhältnis zwischen einer der lateralen Abmessungen 380-382 und der Finnenbreite 280 in einem Bereich zwischen etwa 1:1 und etwa 15:1.
  • Unabhängig davon, wie die lateralen Abmessungen 380-382 zueinander variieren, versteht sich, dass die größte der lateralen Abmessungen 380-382 immer noch kleiner ist als eine Summe der Finnenbreite 280 und einem Finnenabstand. Genauer gesagt, kann sich ein Finnenabstand auf eine Distanz zwischen der Finnenstruktur 230 und der nächstgelegenen (oder unmittelbar benachbarten) Finnenstruktur in der Y-Richtung beziehen. Der Finnenabstand wird von denselben Seitenflächen beider Finnenstrukturen aus gemessen, zum Beispiel von der „linken“ Seitenfläche der Finnenstruktur 230 und der „linken“ Seitenfläche der Finnenstruktur unmittelbar links von der „linken“ Seitenfläche der Finnenstruktur 230.
  • Die vorliegende Offenbarung realisiert gleichzeitig eine Chipflächenreduzierung und eine verbesserte Vorrichtungsleistung aufgrund der Tatsache, dass die seitlichen Abmessungen 380-382 kleiner sind als eine Summe aus Finnenbreite 280 und Finnenabstand. Genauer gesagt, kann die Geschwindigkeit eines Transistors mit einer Strommenge korreliert werden, die der Transistor verarbeiten kann, und die Strommenge kann mit der effektiven Breite eines Kanals korreliert werden. Um eine höhere Geschwindigkeit zu erreichen, kann es daher zweckmäßig sein, die effektive Breite eines Kanals zu vergrößern. Bei SRAM-Vorrichtungen ist es wünschenswert, eine höhere Geschwindigkeit (und einen höheren Strom) bei NMOS-Vorrichtungen wie zum Beispiel Pull-down- und Pass-Gate-Vorrichtungen zu erreichen. Um dies zu erreichen, muss eine konventionelle FinFET-SRAM-Vorrichtung möglicherweise mehrere (zum Beispiel mindestens zwei) Finnenstrukturen in der NMOS-Region für jede Finnenstruktur in der PMOS-Region implementieren. Die zusätzlichen Finnenstrukturen in der NMOS-Region entsprechen einer Vergrößerung der effektiven Breite des Kanals, wodurch die Geschwindigkeit erhöht werden kann.
  • Die mehrfachen Finnenstrukturen in der NMOS-Region verbrauchen jedoch mehr wertvolle Chipfläche, insbesondere in dem Maße, wie sich der Verkleinerungsprozess der Vorrichtungen fortsetzt. Um Chipfläche zu sparen, ersetzt die vorliegende Offenbarung praktisch das, was in der NMOS-Region 220 mehrere Finnenstrukturen gewesen wären, durch einen vertikalen Stapel von Nanostrukturkanälen 300-302. Da die Oberflächen der mehrfachen Nanostrukturkanäle 300-302 jeweils in Umfangsrichtung von der Gate-Elektrode 260 umgeben sind und es mehrere Nanostrukturkanäle 300-302 gibt (in der veranschaulichten Ausführungsform zum Beispiel drei), kann die NMOS-Region 220 der vorliegenden Offenbarung immer noch einen Strom verarbeiten, der mindestens so hoch ist wie mehrere Finnenstrukturen. Oder anders ausgedrückt: Indem der FinFET in der NMOS-Region 220 durch eine GAA-Vorrichtung ersetzt wird, opfert die vorliegende Offenbarung keine Leistung, wie zum Beispiel der Strombelastbarkeit. Des Weiteren bedeutet die Tatsache, dass die Nanostrukturen 300-302 kleinere laterale Abmessungen als die Summe aus Finnenbreite und Finnenabstand haben, dass die im vorliegenden Text beschriebene Hybridstruktur eine Verringerung der Chipfläche im Vergleich zu herkömmlichen SRAM-Vorrichtungen erreichen kann, bei denen sowohl die NMOS- als auch die PMOS-Vorrichtungen mittels FinFETs implementiert sind. Daher kann die Halbleitervorrichtung 200 der vorliegenden Offenbarung gleichzeitig eine gute Vorrichtungsleistung und geringen Platzbedarf realisieren.
  • Obgleich die 3A-3B eine Ausführungsform veranschaulichen, bei der die PMOS-Region 210 mittels FinFETs implementiert ist und die NMOS-Region 220 mittels GAA-Vorrichtungen implementiert ist, versteht sich, dass dies keine Einschränkung darstellen soll. In anderen Ausführungsformen können sowohl die PMOS-Region 210 als auch die NMOS-Region 220 unter Verwendung von Mehrkanalvorrichtungen wie zum Beispiel GAA-Vorrichtungen implementiert werden, jedoch mit einer ungeraden (oder ungleichen) Anzahl von Kanälen zwischen der PMOS-Region 210 und der NMOS-Region 220. Einige dieser Ausführungsformen sind in den 4-5 veranschaulicht, die schematische, fragmentarische Querschnitts-Seitenansichten der Halbleitervorrichtung 200 entlang der Y-Z-Ebene sind (ähnlich 3A). Aus Gründen der Konsistenz und Klarheit sind ähnliche Komponenten, die sowohl in der in den 3A-3B veranschaulichten Ausführungsformen als auch in der in den 4-5 veranschaulichten Ausführungsformen vorkommen, mit den gleichen Bezugszahlen bezeichnet.
  • Unter Bezug auf 4 ähnelt die NMOS-Region 220 im Wesentlichen der NMOS-Region 220 der in 3A veranschaulichten Ausführungsform. Zum Beispiel weist die NMOS-Region 220 die Halbleiterschicht 310 auf, die von der Isolationsstruktur 240 umgeben ist, und über der Halbleiterschicht ein vertikaler Stapel von Nanostrukturkanälen 300-302 gebildet. Die Nanostrukturkanäle 300-302 sind umfänglich ebenfalls von den Gate-Dielektrikumschichten 330-332 und einer Gate-Elektrode 320 umgeben, und sie können ähnliche laterale Abmessungen wie die in 3A gezeigten Nanostrukturkanäle haben.
  • Im Gegensatz zu der in 3A gezeigten Ausführungsform wird die PMOS-Region 210 - im Gegensatz zu FinFETs - jedoch auch mittels Nanostrukturkanalvorrichtungen wie zum Beispiel GAA-Vorrichtungen realisiert. Die Anzahl der Nanostrukturkanäle in der PMOS-Region 210 ist geringer als die Anzahl der Nanostrukturkanäle in der NMOS-Region 220. Während die NMOS-Region 220 drei Nanostrukturkanäle 300-302 hat, hat zum Beispiel die PMOS-Region 210 nur einen einzigen Nanostrukturkanal 420, der über einer Halbleiterschicht 410 ausgebildet ist und umfänglich von einer Gate-Dielektrikumschicht 430 und einer Gate-Elektrode 460 umgeben ist. Es versteht sich, dass die Nanostrukturkanäle 300 und 420 unterschiedliche Größen oder Abmessungen haben können. Bei einigen Ausführungsformen liegt ein Verhältnis der Größen (in der Y-Richtung gemessen) zwischen dem Nanostrukturkanal 300 und dem Nanostrukturkanal 420 in einem Bereich zwischen etwa 0,75:1 und etwa 1,25:1. In einigen Ausführungsformen kann die Gate-Dielektrikumschicht 430 eine Gate-Dielektrikumschicht mit hohem k-Wert sein, und die Gate-Elektrode 460 kann eine Metall-Gate-Elektrode sein.
  • Ähnlich der in 3A gezeigten Ausführungsform erreicht die in 4 gezeigte Ausführungsform eine Flächenreduzierung, da die NMOS-Region 220 durch einen vertikalen Stapel von Nanostrukturkanälen 300-302 realisiert wird, der einen kleineren lateralen Raum einnimmt als mehrere Finnenstrukturen. In der PMOS-Region 210 kann der einzelne Nanostrukturkanal 420 immer noch eine ausreichende effektive Kanalbreite für den Betrieb seines Transistors bereitstellen. Für Anwendungen, bei denen der NMOS-Strom größer als der PMOS-Strom sein soll, erleichtert die Tatsache, dass es in der PMOS-Region 210 weniger Nanostrukturkanäle als in der NMOS-Region 220 gibt, dieses Ziel, da eine geringere Anzahl von Kanälen zu einem geringeren Strom führen kann.
  • Es versteht sich, dass das Verhältnis zwischen der Anzahl der Nanostrukturkanäle in der PMOS-Region 210 und der Anzahl der Nanostrukturkanäle in der NMOS-Region 220 nicht auf 1:3 begrenzt ist. In verschiedenen anderen Ausführungsformen kann ein solches Verhältnis in einem Bereich zwischen etwa 1:4 und etwa 1,5:1 liegen. Oder anders ausgedrückt: Die PMOS-Region 210 kann in einigen Ausführungsformen in der Tat eine größere Anzahl von Nanostrukturkanälen aufweisen als die NMOS-Region 220. Zum Beispiel weist die PMOS-Region 210 - unter Bezug auf 5 - einen vertikalen Stapel von drei Nanostrukturkanälen 420, 421 und 422 auf, die umfänglich von den dielektrischen Gate-Schichten 430, 431 und 432 umgeben sind. Im Vergleich dazu weist die NMOS-Region 220 einen vertikalen Stack aus zwei Nanostrukturkanälen 300-301 auf, die jeweils umfänglich von dielektrischen Gate-Schichten 330-331 umgeben sind. Oder anders ausgedrückt: In der in 5 veranschaulichten Ausführungsform gibt es mehr PMOS-Nanostrukturkanäle als NMOS-Nanostrukturkanäle. Infolgedessen kann der Strom für die PMOS-Transistoren größer sein als der Strom für die NMOS-Transistoren, was für bestimmte Arten von IC-Anwendungen von Vorteil sein kann.
  • Obgleich die 3A und 4-5 die Nanostrukturkanäle 300-302 und 420-422 mit ellipsenartigen Querschnittsprofilen veranschaulicht haben, versteht es sich des Weiteren, dass die Nanostrukturkanäle 300-302 und 420-422 auch so implementiert werden können, dass sie eine Vielzahl verschiedener anderer geeigneter Formen oder Profile haben. 6 veranschaulicht zum Beispiel alternative geeignete Querschnittsprofile für die Nanostrukturkanäle, wie zum Beispiel die Nanostrukturkanäle 300-302 oder 420-422 in der Y-Z-Ebene. In einer Ausführungsform können die Nanostrukturkanäle 300-302 oder 420-422 ein im Wesentlichen rechteckiges Querschnittsprofil 500 aufweisen. In einer anderen Ausführungsform können die Nanostrukturkanäle 300-302 oder 420-422 ein im Wesentlichen abgerundetes rechteckiges Querschnittsprofil 520 aufweisen. In einer weiteren Ausführungsform können die Nanostrukturkanäle 300-302 oder 420-422 ein im Wesentlichen abgerundetes Querschnittsprofil 520 aufweisen. In einer weiteren Ausführungsform können die Nanostrukturkanäle 300-302 oder 420-422 ein im Wesentlichen kreisförmiges Querschnittsprofil 530 aufweisen. Zu weiteren geeigneten Profilen können Quadrate (einschließlich abgerundeter Quadrate) oder Dreiecke (einschließlich abgerundeter Dreiecke) gehören. In Ausführungsformen, bei denen das Profil abgerundet ist (zum Beispiel abgerundetes Rechteck oder Quadrat usw.), versteht es sich, dass ein Rundungsverhältnis als Lr/Ls definiert werden kann, wobei Lr die Länge des abgerundeten oder gekrümmten Segments darstellt und Ls das gerade Segment darstellt. In einigen Ausführungsformen kann das Rundungsverhältnis in einem Bereich zwischen etwa 15:100 und etwa 1:1 liegen.
  • 7-18 sind schematische Querschnitts-Seitenansichten (entlang der X-Z-Ebene) eines Abschnitts der Halbleitervorrichtung 200 auf verschiedenen Fertigungsstufen, um die Fertigungsprozessabläufe der PMOS-Region 210 und der NMOS-Region 220 zu veranschaulichen. Mit Bezug auf 7 wird eine halbleitende Schicht 600 in der PMOS-Region 210 zum Beispiel über einem Substrat gebildet. Die halbleitende Schicht 600 kann Si, SiGe, ein Material der Gruppe IV oder ein Material der Gruppe III-V enthalten. Die halbleitende Schicht 600 weist Finnenstrukturen wie zum Beispiel die Finnenstruktur 230 von 3A auf. Es versteht sich, dass Kanalregionen von PMOS-Transistoren über die Finnenstrukturen gebildet werden.
  • Über der halbleitenden Schicht 600 wird eine Dummy-Gate-Schicht 620 gebildet. In einigen Ausführungsformen kann die Dummy-Gate-Schicht 620 eine Polysilizium-Gate-Elektrodenschicht und eine geeignete Gate-Dielektrikumschicht aufweisen, die eine Dummy-Gate-Dielektrikumschicht wie zum Beispiel Siliziumoxid oder eine Gate-Dielektrikumschicht mit hohem k-Wert sein kann. Ein oder mehrere Lithografieprozesse können ausgeführt werden, um die Dummy-Gate-Schicht 620 zu strukturieren, um zum Beispiel Öffnungen 630-631 zu bilden. An den Seitenwänden der strukturierten Dummy-Gate-Schicht 620 werden Gate-Abstandshalter 625 gebildet. Die Gate-Abstandshalter 625 können ein dielektrisches Material enthalten, zum Beispiel SiOx, SiN, SiON, SiOC, SiCN oder SiOCN. Abschnitte der halbleitenden Schicht 600 werden durch die Öffnungen 630-631 freigelegt.
  • Mit Bezug auf 8 werden nun Source/Drain-Komponenten 640-641 gebildet. In einigen Ausführungsformen werden die Source/Drain-Komponenten 640-641 mindestens teilweise durch epitaxiales Wachstum gebildet. In einigen Ausführungen können Abschnitte der halbleitenden Schicht 600, die durch die Öffnungen 630-631 freigelegt werden, geätzt werden, und die Source/Drain-Komponenten 640-641 können anstelle der entfernten Abschnitte der halbleitenden Schicht 600 epitaxial gezüchtet werden. Ätzstoppschichten 650-651 können auch in den Öffnungen 630-631 gebildet werden, zum Beispiel über den Source/Drain-Komponenten 640-641 und an Seitenwänden der Gate-Abstandshalter 625. ILD-Komponenten 660-661 werden dann auf den Ätzstoppschichten 650-651 und zum Füllen der Öffnungen 630-631 gebildet.
  • Wir wenden und nun 9 zu, wo ein oder mehrere Ätzprozesse ausgeführt werden können, um die Dummy-Gate-Schicht 620 zu entfernen und dadurch Öffnungen 670 anstelle der entfernten Dummy-Gate-Schicht 620 zu bilden. Es ist anzumerken, dass die Gate-Abstandshalter 625 nach dem Entfernen der Dummy-Gate-Schicht 620 immer noch vorhanden sind.
  • Wir wenden uns nun 10 zu, wo in den Öffnungen 670 funktionale Gate-Strukturen gebildet werden, um die entfernte Dummy-Gate-Schicht 620 zu ersetzen. Die funktionalen Gate-Strukturen umfassen eine Gate-Dielektrikumschicht 680 mit hohem k-Wert und eine Metall-Gate-Elektrodenschicht 690. Die Dielektrikumschicht 680 mit hohem k-Wert wird an den Seitenwänden der Gate-Abstandshalter 625 ausgebildet.
  • Während die 7-10 den Fertigungsprozessablauf zum Bilden von FinFETs in der PMOS-Region 210 veranschaulichen, veranschaulichen die 11-16 den Fertigungsprozessablauf zum Bilden von Nanostrukturkanälen in der NMOS-Region 220. Wie in 11 zu sehen, werden mehrere halbleitende Schichten über einem Substrat gebildet. In der veranschaulichten Ausführungsform können die mehreren halbleitenden Schichten halbleitende Schichten 700, 701 und 702 aufweisen. Als nicht-einschränkende Beispiele kann die halbleitende Schicht 600 Si, SiGe, ein Material der Gruppe IV oder ein Material der Gruppe III-V aufweisen. Diese halbleitenden Schichten 700-702 können als die Kanalregionen von GAA-Transistoren dienen, die in der NMOS-Region gebildet werden. Die halbleitenden Schichten 700-702 können jeweils eine Dicke 705, in der Z-Richtung gemessen, aufweisen. In einigen Ausführungsformen liegt die Dicke 705 in einem Bereich zwischen etwa 2 nm und etwa 10 nm.
  • Die halbleitenden Schichten 700-702 sind durch Opferschichten 710-711 voneinander getrennt. In einigen Ausführungsformen können die Opferschichten 710-711 ein dielektrisches Material enthalten , zum Beispiel SiOx, SiN oder SiON. In einigen anderen Ausführungsformen können die Opferschichten 710-711 ein Halbleitermaterial aufweisen, zum Beispiel Si, Ge, SiGe, GeSn oder SiGeSn. Die Opferschichten 710-711 können jeweils eine Dicke 715, in der Z-Richtung gemessen, aufweisen. In einigen Ausführungsformen ist die Dicke 715 größer als etwa 5 nm.
  • Es versteht sich, dass die Anzahl der halbleitenden Schichten und Opferschichten anders sein kann (das heißt, nicht auf drei halbleitende Schichten und zwei Opferschichten beschränkt). Obgleich die halbleitenden Schichten 700-702 und die Opferschichten 710-711 unterschiedlich dick sein können, können ihre jeweiligen Dicken 705 und 715 auch innerhalb eines vordefinierten Verhältnisbereichs variieren. Bei einigen Ausführungsformen liegt das Verhältnis zwischen den Dicken 705 und 715 in einem Bereich zwischen etwa 4:10 und etwa 2:1.
  • Wir wenden uns nun 12 zu, wo über der obersten halbleitenden Schicht 702 eine Dummy-Gate-Schicht 720 gebildet wird. In einigen Ausführungsformen kann die Dummy-Gate-Schicht 720 eine Polysilizium-Gate-Elektrodenschicht und eine geeignete Gate-Dielektrikumschicht aufweisen, die eine Dummy-Gate-Dielektrikumschicht wie zum Beispiel Siliziumoxid oder eine Gate-Dielektrikumschicht mit hohem k-Wert sein kann. Ein oder mehrere Lithografieprozesse können ausgeführt werden, um die Dummy-Gate-Schicht 720 zu strukturieren, um zum Beispiel Öffnungen 730-731 zu bilden. An den Seitenwänden der strukturierten Dummy-Gate-Schicht 720 werden Gate-Abstandshalter 725 gebildet. Die Gate-Abstandshalter 725 können ein dielektrisches Material enthalten, zum Beispiel SiOx, SiN, SiON, SiOC, SiCN oder SiOCN. Abschnitte der halbleitenden Schicht 700 werden durch die Öffnungen 730-731 freigelegt.
  • Unter Bezug auf 13 werden nun innere Abstandshalter 730 gebildet. Die inneren Abstandhalter 730 können ein dielektrisches Material aufweisen. Es werden auch Source/Drain-Komponenten 740-741 gebildet. In einigen Ausführungsformen werden die Source/Drain-Komponenten 740-741 mindestens teilweise durch epitaxiales Wachstum gebildet. Die inneren Abstandshalter 730 befinden sich zwischen den Seitenwänden der Source/Drain-Komponenten 740-741 und den Opferschichten 710-711. Ätzstoppschichten 750-751 können auch in den Öffnungen 730-731 gebildet werden, zum Beispiel über den Source/Drain-Komponenten 740-741 und an Seitenwänden der Gate-Abstandshalter 725. ILD-Komponenten 760-761 werden dann auf den Ätzstoppschichten 750-751 und zum Füllen der Öffnungen 730-731 gebildet.
  • Wir wenden uns nun 14 zu, wo ein oder mehrere Ätzprozesse ausgeführt werden können, um die Dummy-Gate-Schicht 720 zu entfernen und dadurch Öffnungen 770 anstelle der entfernten Dummy-Gate-Schicht 720 zu bilden. Es ist anzumerken, dass die Gate-Abstandshalter 725 nach dem Entfernen der Dummy-Gate-Schicht 720 immer noch vorhanden sind.
  • Mit Bezug auf 15 wird nun ein Nanostrukturbildungsprozess ausgeführt, um die Nanostrukturkanäle zu bilden. Zum Beispiel werden die Opferschichten 710-711 durch einen oder mehrere Ätzprozesse entfernt, wobei eine Ätzselektivität zwischen den halbleitenden Schichten 700-702 und den Opferschichten 710-711 konfiguriert wird. Folglich hat das Entfernen der Opferschichten 710-711 nur geringe Auswirkungen auf die halbleitenden Schichten 700-702, und sie bleiben auch nach dem Entfernen der Opferschichten 710-711 erhalten. Das Entfernen der Opferschichten 710-711 hinterlässt auch Öffnungen 775 anstelle der entfernten Opferschichten 710-711.
  • Wir wenden uns nun 16 zu, wo in den Öffnungen 770 funktionale Gate-Strukturen gebildet werden, um die entfernte Dummy-Gate-Schicht 620 zu ersetzen. In den Öffnungen 775 werden außerdem funktionale Gate-Strukturen gebildet, um die entfernten Opferschichten 710-711 zu ersetzen. Die funktionalen Gate-Strukturen umfassen jeweils eine Gate-Dielektrikumschicht 780 mit hohem k-Wert und eine Metall-Gate-Elektrodenschicht 790. Die Dielektrikumschicht 780 mit hohem k-Wert wird an den Seitenwänden der Gate-Abstandshalter 725 ausgebildet.
  • Es versteht sich, dass zwar einige der Fertigungsprozesse zum Bilden der FinFETs in der PMOS-Region 210 und den Nanostrukturvorrichtungen in der NMOS-Region 220 ähnlich sind, dass sie aber nicht unbedingt gleichzeitig ausgeführt werden müssen. Zum Beispiel können die Dummy-Gate-Schichten 620 und 720 zu unterschiedlichen Zeiten geätzt oder entfernt werden, und die funktionalen Gate-Strukturen können ebenfalls zu unterschiedlichen Zeiten gebildet werden. Gleichermaßen müssen auch die Kanalbildungs- und/oder Source/Drain-Bildungsprozesse für die PMOS- und NMOS-Vorrichtungen nicht unbedingt zur selben Zeit ausgeführt werden.
  • Es versteht sich des Weiteren, dass der oben mit Bezug auf die 11-16 besprochene Fertigungsprozessablauf verwendet werden kann, um eine Nanostruktur in der PMOS-Region 210 mit einer reduzierten Anzahl von Nanostrukturkanälen zu bilden. Zum Beispiel wird - mit Bezug auf 17 - ein vertikaler Stapel, der mehrere verschachtelte Halbleiterschichten 800-802 und Opferschichten 810-811 aufweist, bereitgestellt. Dieser Stapel ist in der PMOS-Region 210 angeordnet, aber die strukturelle Anordnung ähnelt dem Stapel aus verschachtelten halbleitenden Schichten 700-702 und Opferschichten 710-711 in der NMOS-Region 820.
  • Unter Bezug auf 18 wird nun ein Rückätzprozess 850 an der PMOS-Region 210 ausgeführt, um eine Teilmenge der Halbleiterschichten 800-802 und Opferschichten 810-811 zu entfernen. Zum Beispiel können die Halbleiterschicht 802 und die Opferschicht 811 weggeätzt werden, während die Halbleiterschichten 800-801 und die Opferschicht 810 verbleiben. Anschließend können für die PMOS-Region 210 Fertigungsprozesse ähnlich denen, die oben mit Bezug auf die 12-16 besprochen wurden, ausgeführt werden. Als nicht-einschränkende Beispiele können diese Fertigungsprozesse die Source/Drain-Bildung, den Gate-Ersatz, die Bildung von Nanostrukturen usw. umfassen. Infolgedessen kann die PMOS-Region 210 eine Nanostrukturkanalvorrichtung (zum Beispiel eine GAA-Vorrichtung) aufweisen, die eine geringere Anzahl von Nanostrukturkanälen aufweist als eine NMOS-Region 220. Umgekehrt kann der Rückätzprozess 850 (oder ein ähnlicher Prozess) an der NMOS-Region 220 (anstelle der PMOS-Region 210) ausgeführt werden, so dass die NMOS-Region 220 eine Nanostrukturkanalvorrichtung haben kann, die weniger Nanostrukturkanäle aufweist als eine PMOS-Region 210. Die unterschiedlichen Anzahlen von Nanostrukturkanälen zwischen der PMOS-Region 210 und der NMOS-Region 220 bietet einen höheres Grad an Designflexibilität, da sie eine unterschiedliche Anzahl von Strömen für verschiedene Regionen zulässt, was für verschiedene Arten von IC-Anwendungen geeignet sein kann.
  • 19 ist ein Flussdiagramm, das ein Verfahren 1000 zum Bilden einer Halbleiterstruktur, zum Beispiel einer GAA-Vorrichtung, veranschaulicht. Das Verfahren 1000 umfasst einen Schritt 1010 zum Bilden eines Stapels, der mehrere halbleitende Schichten und mehrere Opferschichten in einer NMOS-Region einer Halbleitervorrichtung aufweist. Die halbleitenden Schichten werden mit den Opferschichten verschachtelt.
  • Das Verfahren 1000 umfasst einen Schritt 1020 des Entfernens der Opferschichten in der NMOS-Region, ohne die halbleitenden Schichten nennenswert zu entfernen, wodurch Nanostrukturkanäle gebildet werden.
  • Das Verfahren 1000 umfasst einen Schritt 1030 zum Bilden einer ersten Gate-Struktur über jeder, und umfänglich um jede, der halbleitenden Schichten in der NMOS-Region. Der Schritt 1030 wird nach dem Schritt 1020 ausgeführt.
  • Das Verfahren 1000 umfasst einen Schritt 1040 zum Bilden einer Finnenstruktur in einer PMOS-Region der Halbleitervorrichtung. Die Finnenstruktur hat eine Finnenbreite und ist von einer benachbarten Finnenstruktur um einen Finnenabstand getrennt. Die maximale Kanalbreite der Nanostrukturkanäle ist nicht größer als eine Summe aus Finnenbreite und Finnenabstand. In einigen Ausführungsformen wird die maximale Kanalbreite so gebildet, dass sie in einem Bereich zwischen etwa dem 1-15-fachen der Finnenbreite liegt. In einigen Ausführungen liegt die maximale Kanalbreite in einem Bereich zwischen etwa 20 % - 100 % der Summe aus Finnenbreite und Finnenabstand.
  • Das Verfahren 1000 umfasst einen Schritt 1050 zum Bilden einer zweiten Gate-Struktur, die sich teilweise um die Finnenstruktur herum legt.
  • In einigen Ausführungsformen weist die Halbleitervorrichtung eine Static Random Access Memory-Vorrichtung (SRAM-Vorrichtung) auf, die einen Pull-up-Transistor (PU-Transistor), einen Pull-down-Transistor (PD-Transistor) und einen Pass-Gate-Transistor (PG-Transistor) aufweist. In einigen Ausführungsformen werden die Schritte 1010-1030 ausgeführt, um den PD-Transistor oder den PG-Transistor herzustellen, und die Schritte 1040-1050 werden ausgeführt, um den PU-Transistor herzustellen.
  • Es versteht sich, dass die Schritte 1010-1030 in einigen Ausführungsformen vor den Schritten 1040-1050 ausgeführt werden können oder in anderen Ausführungsformen nach den Schritten 1040-1050 ausgeführt werden können. Es versteht sich des Weiteren, dass das Verfahren 1000 weitere Schritte umfassen kann, die vor, während oder nach den Schritten 1010-1050 ausgeführt werden. Zum Beispiel kann das Verfahren 1000 einen Schritt des Formens der halbleitenden Schichten umfassen, dergestalt, dass die halbleitenden Schichten untereinander ungleiche Breiten aufweisen. Andere Schritte können die Bildung von Durchkontaktierungen, Kontakten oder Metallschichten usw. umfassen.
  • 20 ist ein Flussdiagramm, das ein Verfahren 1100 zum Bilden einer Halbleitervorrichtung veranschaulicht. Das Verfahren 1100 umfasst einen Schritt 1110 zum Bilden eines ersten Stapels in einer ersten Region und eines zweiten Stapels in einer zweiten Region einer Halbleitervorrichtung. Der erste Stapel und der zweite Stapel weisen jeweils mehrere halbleitende Schichten und mehrere Opferschichten, die mit den halbleitenden Schichten verschachtelt sind, auf.
  • Das Verfahren 1100 umfasst einen Schritt 1120 des Rückätzens des zweiten Stapels, um mindestens eine Teilmenge der halbleitenden Schichten und Opferschichten in dem zweiten Stapel zu entfernen.
  • Das Verfahren 1100 umfasst einen Schritt 1130 des Entfernens der Opferschichten in dem ersten Stapel und des Entfernens der Opferschichten in dem zweiten Stapel, ohne die halbleitenden Schichten in dem ersten Stapel und in dem zweiten Stapel wesentlich zu beeinflussen.
  • Das Verfahren 1100 umfasst einen Schritt 1140 des Bildens von Gate-Strukturen über den, und umfänglich um die, halbleitenden Schichten in dem ersten Stapel und in dem zweiten Stapel.
  • In einigen Ausführungsformen sind die Schritte 1110-1140 Fertigungsprozesse für die Fertigung einer Static Random Access Memory-Vorrichtung (SRAM-Vorrichtung), die einen Pull-up-Transistor (PU-Transistor) in der zweiten Region, einen Pull-down-Transistor (PD-Transistor) in der ersten Region und einen Pass-Gate-Transistor (PG) in der ersten Region aufweist. Der erste Stapel wird in der ersten Region, aber nicht in der zweiten Region gebildet, und der zweite Stapel wird in der zweiten Region, aber nicht in der ersten Region gebildet.
  • Es versteht sich, dass das Verfahren 1100 weitere Schritte umfassen kann, die vor, während oder nach den Schritten 1110-1140 ausgeführt werden. Zum Beispiel kann das Verfahren 1100 einen Schritt des Formens der halbleitenden Schichten in mindestens dem ersten Stapel umfassen, dergestalt, dass die halbleitenden Schichten in dem ersten Stapel so gebildet werden, dass sie voneinander verschiedene laterale Abmessungen haben. Andere Schritte können die Bildung von Durchkontaktierungen, Kontakten oder Metallschichten usw. umfassen.
  • Zusammenfassend ausgedrückt, bildet die vorliegende Offenbarung eine Halbleitervorrichtung mit einer Hybridstruktur. Erfindungsgemäß werden Mehrkanal-Nanostrukturvorrichtungen (zum Beispiel eine GAA-Vorrichtung) in einer NMOS-Region gebildet, während FinFETs in der PMOS-Region gebildet werden. In anderen Ausführungsformen können sowohl die NMOS-Region als auch die PMOS-Region unter Verwendung von Mehrkanal-Nanostrukturvorrichtungen wie zum Beispiel GAA-Vorrichtungen implementiert werden, aber die Anzahl der Kanäle kann zwischen der NMOS-Region und der PMOS-Region unterschiedlich sein. In einigen Ausführungsformen weist die Halbleitervorrichtung eine SRAM-Vorrichtung auf, wobei die PG- und PD-Transistoren in der NMOS-Region, aber nicht in der PMOS-Region implementiert werden, während die PU-Transistoren in der PMOS-Region, aber nicht in der NMOS-Region implementiert werden.
  • Anhand der obigen Besprechung ist zu erkennen, dass die Ausführungsformen der vorliegenden Offenbarung Vorteile gegenüber konventionellen Vorrichtungen bieten.
  • Ein Vorteil ist eine verbesserte Vorrichtungsleistung. Es kann zum Beispiel wünschenswert sein, dass SRAM-Vorrichtungen eine größere Anzahl von Kanälen in der NMOS-Region haben (zum Beispiel PG- und/oder PD-Transistoren), so dass sie eine größere Strommenge bewältigen können als die PMOS-Region (zum Beispiel PU-Transistoren), was zur Verbesserung der Leistung (zum Beispiel Geschwindigkeit) der SRAM-Vorrichtung beitragen kann. Mit der Hybridstruktur der vorliegenden Offenbarung wird dieses Aufgabe erfüllt, da die GAA-Vorrichtungen in der NMOS-Region so implementiert werden können, dass sie eine größere Anzahl von Kanälen haben als die FinFETs in der PMOS-Region. Ein weiterer Vorteil ist, dass die Hybridstruktur der vorliegenden Offenbarung keine Chipfläche vergeudet. Da die maximale Kanalbreite der Nanostrukturkanäle in der GAA-Vorrichtung kleiner ist als die Summe von Finnenbreite und Finnenabstand, kann zum Beispiel die NMOS-Region mit mehreren Kanälen implementiert werden (weil die Kanäle vertikal gestapelt sind), ohne den durch die Transistoren in der NMOS-Region belegten horizontalen Raum zu vergrößern. Daher kann die hier vorgestellte Hybridstruktur gleichzeitig die Leistung der Vorrichtung verbessern und die Chipfläche verringern. Weitere Vorteile können die einfache Fertigung und die Kompatibilität mit bestehenden Fertigungsprozessen sein.
  • Die Erfindung wird durch den Hauptanspruch und die nebengeordneten Patentansprüche definiert. Weitere Ausführungsformen der Erfindung werden durch die abhängigen Patentansprüche wiedergegeben.

Claims (17)

  1. Halbleitervorrichtung, die umfasst: eine erste Vorrichtung, die in einer NMOS-Region (220) der Halbleitervorrichtung angeordnet ist, wobei die erste Vorrichtung eine erste Gate-All-Around-Vorrichtung, GAA-Vorrichtung, aufweist, die einen vertikalen Stapel von Nanostrukturkanälen (300, 301, 302) aufweist; und eine zweite Vorrichtung in einer PMOS-Region (210) der Halbleitervorrichtung, wobei die zweite Vorrichtung aufweist: einen FinFET, der eine Finnenstruktur (230) aufweist, die eine Finnenbreite (280) aufweist, wobei die Finnenstruktur von einer benachbarten Finnenstruktur um einen Finnenabstand getrennt ist, und wobei eine maximale Kanalbreite (380) der Nanostrukturkanäle (300, 301, 302) nicht größer ist als eine Summe aus Finnenbreite (280) und Finnenabstand; wobei die Halbleitervorrichtung eine Static Random Access Memory-Vorrichtung, SRAM-Vorrichtung, aufweist; wobei die SRAM-Vorrichtung einen Pull-up-Transistor, PU-Transistor, einen Pull-down-Transistor, PD-Transistor, und einen Pass-Gate-Transistor, PG-Transistor, aufweist; wobei die erste GAA-Vorrichtung ein Teil des PD-Transistors oder ein Teil des PG-Transistors, aber kein Teil des PU-Transistors ist; und wobei der FinFET ein Teil des PU-Transistors, aber nicht Teil des PD-Transistors oder des PG-Transistors ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Nanostrukturkanäle (300, 301, 302) jeweils eine Dicke (705) in einem Bereich zwischen 2 nm und 10 nm aufweisen.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Nanostrukturkanäle (300, 301, 302) zwei benachbarte Nanostrukturkanäle aufweisen, und wobei ein Verhältnis einer Dicke (705) eines der zwei benachbarten Nanostrukturkanäle zu einem Abstand (715) zwischen den zwei benachbarten Nanostrukturkanälen in einem Bereich zwischen 4:10 und 2:1 liegt.
  4. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die maximale Kanalbreite (380) in einem Bereich zwischen dem 1-15-fachen der Finnenbreite (280) liegt.
  5. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 1 bis 4, wobei die maximale Kanalbreite (380) innerhalb von etwa 20 % - 100 % der Summe aus Finnenbreite (280) und Finnenabstand liegt.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei die maximale Kanalbreite (380) der Nanostrukturkanäle (300, 301, 302) kleiner ist als eine Summe aus Finnenbreite (280) und Finnenabstand.
  7. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die erste GAA-Vorrichtung ein Gate (320) aufweist, das jeden der Nanostrukturkanäle (300, 301, 302) in einer geschnittenen Seitenansicht umfänglich umgibt.
  8. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die Nanostrukturkanäle (300, 301, 302) ungleiche Kanalbreiten (380, 381, 382) aufweisen.
  9. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei: ein oberster Nanostrukturkanal die maximale Kanalbreite aufweist; ein unterster Nanostrukturkanal eine minimale Kanalbreite aufweist; und ein Zwischen-Nanostrukturkanal, der sich zwischen dem obersten Nanostrukturkanal und dem untersten Nanostrukturkanal befindet, eine Zwischenkanalbreite aufweist, die kleiner als die maximale Kanalbreite, aber größer als die minimale Kanalbreite ist.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei: ein oberster Nanostrukturkanal (302) eine minimale Kanalbreite (382) aufweist; ein unterster Nanostrukturkanal (300) die maximale Kanalbreite (380) aufweist; und ein Zwischen-Nanostrukturkanal (301), der sich zwischen dem obersten Nanostrukturkanal (302) und dem untersten Nanostrukturkanal (300) befindet, eine Zwischenkanalbreite (381) aufweist, die kleiner als die maximale Kanalbreite (380), aber größer als die minimale Kanalbreite (382) ist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei ein Verhältnis der Zwischenkanalbreite (381) zu der maximalen Kanalbreite (380) größer als 0,75:1 ist.
  12. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei jeder der Nanostrukturkanäle (300, 301, 302) die Form einer Schicht, eines Stabes oder eines Drahtes aufweist.
  13. Verfahren, das umfasst: Bilden eines Stapels (700, 701, 702, 710, 711), der mehrere halbleitende Schichten (700, 701, 702) und mehrere Opferschichten (710, 711) in einer NMOS-Region (220) einer Halbleitervorrichtung aufweist, wobei die halbleitenden Schichten mit den Opferschichten verschachtelt sind; Entfernen der Opferschichten (710, 711) in der NMOS-Region (220), ohne die halbleitenden Schichten (700, 701, 702) signifikant zu entfernen, wodurch Nanostrukturkanäle (300, 301, 302) gebildet werden; nach dem Entfernen der Opferschichten (710, 711), Bilden einer ersten Gate-Struktur (790) über jeder, und umfänglich um jede, der halbleitenden Schichten (700, 701, 702) in der NMOS-Region (220); Bilden einer Finnenstruktur (600) in einer PMOS-Region (210) der Halbleitervorrichtung; und Bilden einer zweiten Gate-Struktur (690), die sich teilweise um die Finnenstruktur (600) herum legt; wobei: die Finnenstruktur (600) eine Finnenbreite (280) aufweist und von einer benachbarten Finnenstruktur um einen Finnenabstand getrennt ist; die maximale Kanalbreite (380) der Nanostrukturkanäle (300, 301, 302) nicht größer als eine Summe aus Finnenbreite (280) und Finnenabstand ist; die Halbleitervorrichtung eine Static Random Access Memory-Vorrichtung, SRAM-Vorrichtung, aufweist, die einen Pull-up-Transistor, PU-Transistor, einen Pull-down-Transistor, PD-Transistor, und einen Pass-Gate-Transistor, PG-Transistor, aufweist; das Bilden des Stapels, das Entfernen der Opferschichten und das Bilden der ersten Gate-Struktur (790) ausgeführt werden, um den PD-Transistor oder den PG-Transistor herzustellen; und das Bilden der Finnenstruktur (600) und das Bilden der zweiten Gatestruktur ausgeführt werden, um den PU-Transistor zu bilden.
  14. Verfahren nach Anspruch 13, wobei die Nanostrukturkanäle (300, 301, 302) jeweils eine Dicke (705) in einem Bereich zwischen 2 nm und 10 nm aufweisen.
  15. Verfahren nach Anspruch 13 oder 14, das des Weiteren das Ausbilden der halbleitenden Schichten (700, 701, 702) mit zueinander ungleichen Breiten umfasst.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei die maximale Kanalbreite (380) so gebildet wird, dass sie in einem Bereich zwischen etwa dem 1-15-fachen der Finnenbreite (280) liegt.
  17. Verfahren nach einem der Ansprüche 13 bis 16, wobei die maximale Kanalbreite (380) so gebildet wird, dass sie in einem Bereich innerhalb von etwa 20 % - 100 % der Summe aus Finnenbreite (280) und Finnenabstand liegt.
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