DE102020125813A1 - Verfahren zum herstellen eines chipgehäuses und chipgehäuse - Google Patents

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Alexander Heinrich
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Infineon Technologies AG
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Abstract

Ein Verfahren zum Herstellen eines Chipgehäuses ist bereitgestellt. Das Verfahren kann ein Bereitstellen eines verformbaren Trägers mit einer darauf ausgebildeten Schicht aus einem elektrisch leitfähigen Material und ein formschlüssiges Anbringen des verformbaren Trägers an einem Chip aufweisen, um den Chip zumindest teilweise mit dem verformbaren Träger zu umschließen, wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert, und wobei die Schicht eine Umverteilungsschicht bildet.

Description

  • Technisches Gebiet
  • Verschiedene Ausführungsformen beziehen sich allgemein auf ein Verfahren zum Herstellen eines Chipgehäuses und auf ein Chipgehäuse.
  • Hintergrund
  • Das Packaging eines Halbleiterchips kann teuer sein, da es eine Reihe von seriellen Prozessen erfordert, die recht lange dauern können. Ein solcher Prozess kann das Drahtbonden sein, das auch dazu dient, größere Substrate zu vermeiden und somit die Kosten je nach Substratfläche zu senken, wie dies bei Panel-Prozessen (MPPL) der Fall ist.
  • Eine weitere Herausforderung kann die Hetero-Integration von Leistungsprodukten mit Logik und Treibern sein: Viele Montageverfahren sind möglicherweise nicht in der Lage, die für die Logik erforderlichen feinen Strukturen und gleichzeitig die für den Leistungschip erforderlichen dicken Leitungen, z.B. Kupferleitungen, bereitzustellen.
  • In der Regel werden Halbleiterchips auf einen Leadframe gebondet und anschließend mit Draht gebondet und vergossen. Dies - insbesondere der Leadframe und ein Serienprozess für das Drahtbonden - kann hohe Materialkosten verursachen. Außerdem kann jede Gehäuseplattform spezielle Geräte und Materialien erfordern. Für Panel-Lösungen wie die MPPL kann das thermosonische Drahtbonden unmöglich sein, da die erforderlichen Temperaturen auf den dort bereitgestellten großen Flächen nicht ohne ernsthafte Oxidationsprobleme angewendet werden können. Andere Verfahren wie das Einbetten von Chips erfordern unter Umständen serielle Verfahren wie das Laserbohren.
  • Kurzbeschreibung
  • Ein Verfahren zum Herstellen eines Chipgehäuses wird bereitgestellt. Das Verfahren kann ein Bereitstellen eines verformbaren Trägers mit einer darauf ausgebildeten Schicht aus einem elektrisch leitfähigen Material und ein formschlüssiges Anbringen des verformbaren Trägers an einem Chip aufweisen, um den Chip zumindest teilweise mit dem verformbaren Träger zu umschließen, wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert, und wobei die Schicht eine Umverteilungsschicht bildet.
  • Figurenliste
  • In den Zeichnungen beziehen sich gleiche Bezugszeichen im Allgemeinen auf dieselben Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, wobei der Schwerpunkt im Allgemeinen auf der Veranschaulichung der Prinzipien der Erfindung liegt. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung unter Bezugnahme auf die folgenden Zeichnungen beschrieben, in denen:
    • 1 schematisch ein Verfahren zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht;
    • 2 schematisch ein Verfahren zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht;
    • 3 schematisch ein Verfahren zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht;
    • 4 und 5 jeweils ein Chipgehäuse gemäß verschiedenen Ausführungsformen schematisch veranschaulichen;
    • 6 schematisch ein Verfahren zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht;
    • 7 schematisch zwei Verfahren zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht;
    • 8 schematisch einen detaillierten Aspekt eines Verfahrens zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht;
    • 9A und 9B schematisch ein Verfahren zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulichen;
    • 10A und 10B schematisch eine Chipgehäuse gemäß verschiedenen Ausführungsformen veranschaulichen;
    • 11 ein Verfahren zum Herstellen einer Kontaktstruktur für einen Chip veranschaulicht; und
    • 12 ein Flussdiagramm eines Verfahrens zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht.
  • Beschreibung
  • Die folgende detaillierte Beschreibung bezieht sich auf die beigefügten Zeichnungen, die zur Veranschaulichung spezifische Details und Ausführungsformen der Erfindung zeigen.
  • Das Wort „beispielhaft“ wird hier im Sinne von „als Beispiel, Einzelfall oder Veranschaulichung dienend“ verwendet. Jede hier als „beispielhaft“ beschriebene Ausführungsform oder Gestaltung ist nicht unbedingt als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Gestaltungen zu verstehen.
  • Das Wort „über“ in Bezug auf ein abgeschiedenes Material, das „über“ einer Seite oder Oberfläche gebildet wird, kann hier so verwendet werden, dass es bedeutet, dass das abgeschiedene Material „direkt auf‟, z. B. in direktem Kontakt mit der gemeinten Seite oder Oberfläche, gebildet werden kann. Das Wort „über“ in Bezug auf ein abgeschiedenes Material, das „über“ einer Seite oder Oberfläche gebildet ist, kann hier so verwendet werden, dass es bedeutet, dass das abgeschiedene Material „indirekt auf‟ der gemeinten Seite oder Oberfläche gebildet sein kann, wobei eine oder mehrere zusätzliche Schichten zwischen der angedeuteten Seite oder Oberfläche und dem abgeschiedenen Material angeordnet sind.
  • Verschiedene Aspekte der Offenbarung gelten für Geräte, und verschiedene Aspekte der Offenlegung gelten für Verfahren. Es versteht sich, dass grundlegende Eigenschaften der Vorrichtungen auch für die Verfahren gelten und umgekehrt. Aus Gründen der Kürze kann daher auf eine doppelte Beschreibung solcher Eigenschaften verzichtet worden sein.
  • In verschiedenen Ausführungsformen kann ein Tiefziehen einer metallisierten dielektrischen (z. B. Kunststoff-) Folie (die dielektrische Folie kann auch als „Träger“ bezeichnet werden) oder einer Kupferfolie verwendet werden, um 3D-Verbindungen herzustellen.
  • Die Metallisierung kann in verschiedenen Ausführungsformen vorstrukturiert sein. Dies kann es ermöglichen, ein für eine Gruppe (Batch) ausführbares Vorderseiten- (FS-)-Verbindungsverfahren einschließlich einer Hetero-Integration von Logik- und Leistungschips mittels eines Bereitstellens von Verbindungen mit unterschiedlichen Metalldicken bereitzustellen.
  • In verschiedenen Ausführungsformen wird ein Verfahren zum Herstellen eines Halbleiterchipgehäuses bereitgestellt, bei dem anstelle des Drahtbondverfahrens ein paralleles/halbparalleles Verfahren verwendet wird. Der Prozess kann flexibel genug sein, um eine Vielzahl von Produkten und Anpassungen für Prozessvariationen zu ermöglichen. Zusätzlich kann die Präzision durch eine optimierte Prozessreihenfolge verbessert werden.
  • In verschiedenen Ausführungsformen kann die Verdrahtung des Gehäuses durch eine Kombination aus Metallfolien und einem verformbaren (formbaren) dielektrischen Material (dem Träger), vorzugsweise einem Polymermaterial, erfolgen. Die Metallfolie und/oder der Träger können strukturiert werden, um eine gewünschte Funktionalität zu erreichen, und können anschließend über den Chip gepresst werden. Dabei kann die Metallfolie (und der Träger, falls vorhanden) zu einer 3D-Struktur geformt werden, welche die elektrischen Verbindungen sowie alle erforderlichen Kontakte herstellt. Mit anderen Worten, es kann eine Umverteilungsschicht gebildet werden. Für mechanische Stabilität und Robustheit kann in verschiedenen Ausführungsformen eine zusätzliche gegossene Verkapselung bereitgestellt sein.
  • In verschiedenen Ausführungsformen können allgemeine Prinzipien der Metallumformung (Tiefziehen) und der Verbindung (Ultraschallschweißen, Löten, leitfähiger Kleber) kombiniert werden, um elektrische Kontakte und eine Verbindungsschicht für den Chip zu bilden.
  • Jede der 1 bis 3, 6, 7, 9A und 9B zeigt schematisch als Abfolge von zwei oder mehr schematischen Querschnittsansichten ein Verfahren zum Herstellen eines Chipgehäuses 100 gemäß verschiedenen Ausführungsformen. In 3 und 6 ist zusätzlich eine Draufsicht dargestellt, in der alle vertikal gestapelten Strukturen eingezeichnet sind, um das Verständnis dafür zu verbessern, wo sich der Querschnitt befindet.
  • Wie in 1 bis 3, 6, 7, 9A und 9B gezeigt, kann ein verformbarer Träger 112 mit einer darauf ausgebildeten Schicht aus einem elektrisch leitfähigen Material (kurz „Schicht“) 110 bereitgestellt werden.
  • In verschiedenen Ausführungsformen kann der verformbare Träger 112 (zusammen mit der Schicht 110) formschlüssig auf einem Chip 102 angebracht werden, um den Chip 102 zumindest teilweise mit dem verformbaren Träger 112 (und der Schicht 110) zu umschließen. Der Chip 102 kann ein Halbleitersubstrat 108 und Chipkontakte 104 aufweisen. Um die Chipkontakte 104 kann ein dielektrisches Material 106 angeordnet werden. Mindestens einer der Chipkontakte 104 kann auf einer Vorderseite 102F des Chips 102 angeordnet sein. In verschiedenen Ausführungsformen kann ein weiterer der Chipkontakte 104 auf einer Rückseite 102B des Chips 102 angeordnet sein.
  • Durch das Formschlussverfahren kann erreicht werden, dass die Schicht 110 den Chip 102 zumindest teilweise physisch kontaktiert, so dass die Schicht 110 mindestens einen der Chipkontakte 104 des Chips 102 elektrisch kontaktiert. Die Schicht kann eine Umverteilungsschicht bilden.
  • Mindestens einer der Chipkontakte 104 kann in verschiedenen Ausführungsformen frei von der (Umvcrtcilungs-)Schicht 110 sein und kann als weiterer Chipkontakt 104 bezeichnet werden. Der weitere Chipkontakt 104 und ein Teil der Schicht 110 (die den umverteilten Kontakt bilden kann) können auf derselben Seite freiliegen.
  • Die Seite des Gehäuses 100, auf der elektrische Kontakte freiliegen (umverteilte Chipkontakte, die durch die Teile der Schicht 110 gebildet werden und, optional, ursprüngliche Chipkontakte 104), kann als Vorderseite 100F des Chipgehäuses 100 bezeichnet werden.
  • In der beispielhaften Ausführungsform von 1 und 2 sind die Chipkontakte 104 der Vorderseite 102F nicht mit der Schicht 110 verbunden und liegen zusammen mit den umverteilten Chipkontakten 104 der Rückseite an der Vorderseite 100F der Chipgehäuse 100 frei.
  • In den beispielhaften Ausführungsformen von 1 und 2 wird nur ein umverteilter Chipkontakt gebildet, nämlich der umverteilte Chiprückseitenkontakt.
  • Mit dieser Ausführungsform kann ein DirectFET-ähnliches Gehäuse gebildet werden. Da die Chipseiten ohnehin auf Drain-Potenzial liegen können, ist eine Isolierung zwischen der Schicht 110 und den Chipseitenflächen möglicherweise nicht erforderlich. Dennoch kann in verschiedenen Ausführungsformen ein Haftvermittler 770 oder eine klebende Chip-Isolierschicht 552 an den Seiten des Chips 102 bereitgestellt werden (siehe z. B. 5 oder 7).
  • In verschiedenen Ausführungsformen kann die Schicht 110 entlang der Seiten des Chips 102 ein anderes Potenzial aufweisen als das Halbleitersubstrat 108, das eine signifikante Leitfähigkeit haben kann. Eine fehlende Isolierung zwischen der Schicht 110 und dem Halbleitersubstrat 108 kann in diesem Fall zu einem Kurzschluss in den entsprechenden Kontakten 104 führen.
  • Eine zusätzliche chipseitige Isolationsschicht 440, 552, die optional zusätzlich als Haftschicht 552 fungieren kann, kann daher in verschiedenen Ausführungsformen bereitgestellt werden (siehe z.B. 4, 5 oder 7).
  • Die Isolierschicht 440, 552 oder der Haftvermittler 770 können in verschiedenen Ausführungsformen vor dem Tiefziehverfahren auf Seiten des Chips 102 angebracht werden.
  • Mit anderen Worten: Anstatt einen nackten Halbleiterchip 102 zu verarbeiten, kann ein Recon-Die wie beim Fan-out Wafer-Level-Packaging (FoWLP) verwendet werden. Der Chip 102 kann somit mit den Isolierschichten 440, 552 auf seinen Seitenflächen versehen werden, bevor er von der Träger/Schicht-Kombination 112/110 umschlossen wird.
  • Dies bedeutet, dass der Chip 102 mit robusten, unempfindlichen Seitenwänden bereitgestellt sein kann, die sich gut zum Pressen eignen. Außerdem kann eine isolierende Rückseite bereitgestellt werden (die Isolierschicht 440 kann den Chip 102 von allen Seiten und von der Rückseite 102B her umschließen). Dies ist in der beispielhaften Ausführungsform von 4 dargestellt.
  • In verschiedenen Ausführungsformen kann die Isolierschicht 552 durch das Aufbringen einer dielektrischen Schicht 552 auf die Chip-Seitenflächen realisiert werden, z. B. ein Oxid, ein Nitrid, ein Imid oder ein Epoxid.
  • In verschiedenen Ausführungsformen kann die Isolierschicht 552, z. B. eine Polymerschicht, auf die Träger/Schicht-Kombination 112/110 aufgebracht werden. Eine beispielhafte Ausführungsform ist in 6 dargestellt. Es ist zu beachten, dass in der Draufsicht die Umrisse aller vertikal gestapelten Elemente dargestellt sind. Mit anderen Worten, die Draufsicht soll nicht bedeuten, dass die Schicht 110 über der Isolierschicht 552 gebildet wird. Dass sie zwischen dem Träger 112 und der Isolierschicht 552 (in Bereichen, in denen die Isolierschicht 552 ausgebildet ist) ausgebildet ist, ist in der Querschnittsansicht im zweiten Feld von 6 zu sehen.
  • Mit anderen Worten, die Isolierschicht 552 kann auf der Schicht 110 als strukturierte Schicht 552 vorappliziert werden, z. B. gedruckt oder vorstrukturiert und angebracht. Die Isolierschicht 552 kann so eingerichtet sein, dass sie einen Teil der Schicht 110 gegenüber dem Chip 102 isoliert, zum Beispiel den größten Teil der Schicht 110. Die Isolierschicht 552 kann aus demselben Material (z. B. Polymer) bestehen oder dasselbe enthalten wie der Träger 112, oder sie kann z. B. eine isolierende Klebstoffschicht sein, wie z. B. Tesa HAFⓇ.
  • Die Isolierschicht 552 kann in verschiedenen Ausführungsformen nicht nur zwischen der Schicht 110 und dem Chip 102, sondern auch zwischen dem Träger 112 und dem Chip 102 angebracht sein.
  • In verschiedenen Ausführungsformen kann die Isolierschicht 552 einen zusätzlichen Vorteil bieten, indem sie einen Spalt zwischen der Chip-Seite und dem Träger 112 (bzw. der Schicht 110) ausfüllt und sicher abdichtet. Auch ein Bereich des Trägers 112, der den Nicht-Pad-Bereich auf der Chipvorderseite 102F berühren kann, kann auf diese Weise aufgeklebt werden.
  • In verschiedenen Ausführungsformen, in denen eine erhöhte Haftung erwünscht, aber eine Isolierung nicht notwendig ist, oder in denen die Schicht 110 mit der Isolierschicht 552 (z.B. einer Polymerschicht) verbunden werden soll, kann eine Haftvermittlung 770 (siehe 7) bereitgestellt werden, z. B. eine Oberflächenaufrauhung. Die Haftvermittlungsschicht 770 kann vor dem Tiefziehen auf die Schicht 110 aufgebracht werden.
  • In verschiedenen Ausführungsformen ist der rückseitige Chipkontakt 104 möglicherweise nicht mit der Schicht 110 verbunden, oder der Chip 102 weist möglicherweise keinen rückseitigen Chipkontakt auf (wie in der beispielhaften Ausführungsform von 4).
  • Umverteilte Chipkontakte 104 von der Vorderseite 102F des Chips 102 können an der Vorderseite 100F des Chipgehäuses 100 freiliegen, wobei die Rückseite 102B des Chips 102 freiliegen kann (wie beispielhaft in 3, 6, 9A, 9B, 10A und 10B gezeigt) oder durch eine Isolierung abgedeckt sein kann (wie beispielhaft in 4, 5 und 7 gezeigt).
  • In verschiedenen Ausführungsformen kann die Metallschicht 110 eine strukturierte Schicht sein, um eine Vielzahl unterschiedlicher Potenziale zu berücksichtigen (die beispielsweise erforderlich sein können, um die Chipvorderseite 102F zu kontaktieren). Dies ist insbesondere in den 3, 6 und 8 angedeutet, wo die schematischen Draufsichten dargestellt sind, kann aber auch für andere Ausführungsformen relevant sein.
  • In verschiedenen Ausführungsformen kann eine Träger/Schicht-Kombination 112/110, z. B. eine einlagige Flex, so strukturiert sein, dass sie eine Vielzahl von Kontakten bildet, die einerseits (an einem Ende) auf die Chipkontakte 104 passen und andererseits (am anderen Ende) Pads bilden, die nach der Verarbeitung die Außenkontakte des Gehäuses 100 bilden.
  • Der Träger 112 mit der darauf gebildeten strukturierten Schicht 110 kann auf die Vorderseite 102F des Chips 102 gepresst werden (das Tiefziehen ist in den Figuren durch weiße Pfeile visualisiert), wodurch gleichzeitig alle elektrischen Verbindungen zu den Chipkontakten 104 und (umverteilten) Pads hergestellt werden. Dies ist insbesondere in 3 und 6 dargestellt.
  • In verschiedenen Ausführungsformen kann zum Erzielen einer robusten Standardkontur ein zusätzliches Formgebungsverfahren angewandt werden, wie es im Zusammenhang mit 2 beschrieben und z. B. in 3 bzw. 6 dargestellt ist.
  • Um eine hohe Robustheit der Chips 102 zu erreichen, kann eine dicke Passivierung wünschenswert sein. Dies kann ein zusätzliches Merkmal ermöglichen: Durch ein Ausbilden der Chipkontakte 104 mit einer Form, die ein Verriegeln der Chipkontakte 104 und der strukturierten Schicht 110 (die in diesem Fall mit einer passenden, d. h. komplementären Struktur strukturiert sein kann) ermöglicht (oder erfordert), kann eine selbstausrichtende Eigenschaft erreicht werden. Beispielsweise können der Chipkontakt 104 (z.B. als Vorsprung) und die Schicht 110 (z.B. als Öffnung) eine puzzlcartigc Komplementärstruktur aufweisen. Dies ist in 8 beispielhaft dargestellt. Dadurch kann eine höhere Robustheit erzielt werden.
  • Zum Bilden der strukturierten Metallschicht 110 auf dem Träger 112 kann es vorzuziehen sein, kein B-Stufen-Material wie z.B. harzbeschichtetes Kupfer (RCC) zu verwenden, sondern eine Kombination aus einem verformbaren Polymer, z.B. Polyimid, und Metall, z.B. Kupfer, z.B. sogenannte Flex-Platten.
  • Insbesondere kann die strukturierte Schicht 110 auf dem Träger 112 nur in den Bereichen vorhanden sein, in denen ein entsprechender elektrischer Kontakt zu den Chipkontakten 104 gebildet werden soll (ein Kontaktabschnitt), in denen die tiefgezogene Schicht 110 den umverteilten Chipkontakt bilden soll (ein umverteilter Kontaktabschnitt), sowie in einem Bereich, der den Kontaktabschnitt und den umverteilten Kontaktabschnitt verbindet. Die Schicht 110 kann so strukturiert sein, dass sie einen oder mehrere umverteilte Chipkontakte bildet.
  • In jeder der beispielhaften Ausführungsformen von 3 und 6 werden sechs umverteilte Chipkontakte gebildet, und die Schicht 110 auf dem Träger 112 von 8 ist ebenfalls so konfiguriert, dass sie sechs umverteilte Chipkontakte bildet. In jeder der beispielhaften Ausführungsformen von 4, 5 und 7 werden mindestens zwei umverteilte Chipkontakte gebildet.
  • In jeder der beispielhaften Ausführungsformen von 9A, 9B, 10A und 10B, deren weitere Merkmale weiter unten erörtert werden, werden mindestens vier umverteilte Chipkontakte gebildet.
  • Die Schicht 110 kann im Wesentlichen wie in der Technik bekannt strukturiert werden. Je nach Komplexität der auszubildenden Strukturen und/oder der Materialien des Trägers 112 und der Schicht 110 erfolgt dies in der Regel durch lithographische Bearbeitung. Unterschiedliche Oberflächen können gemäß den beschriebenen Ausführungsformen gebildet werden, z.B. durch galvanische oder stromlose Metallisierung. Zusätzlich können Schichten von Verbindungsmaterialien wie Klebstoff (z. B. Leim) und Kontaktverstärkungsmaterial, z. B. Lot, z. B. mittels Schablonendruck, Siebdruck oder Tintenstrahldruck aufgebracht werden.
  • Das weitere Verfahren, d.h. eine Vorbereitung für den Tiefziehprozess, kann z.B. das Aufbringen, z.B. Montieren, des Chips 102 auf die Träger-Schicht-Kombination 112/110 aufweisen, z.B. durch ein temporäres Bonding oder durch eine permanente Verbindung, oder durch Anbringen des Chips 102 auf einem temporären Träger (nicht dargestellt).
  • In verschiedenen Ausführungsformen kann das elektrisch leitende Material der Schicht 110 mindestens eines aus einer Gruppe von elektrisch leitenden Materialien enthalten oder daraus bestehen. Die Gruppe kann Kupfer, Silber, Aluminium und eine Legierung aus einem oder mehreren der oben genannten Materialien aufweisen. Ein weiches Kupfer (galvanisch oder sauerstofffrei) kann bevorzugt sein.
  • Der dielektrische Träger 112 kann in verschiedenen Ausführungsformen ein Polymer aufweisen, z. B. ein Imid, z. B. Polyimid, ein Harz, z. B. ein b-Stufen-Harz, oder ein hochtemperaturfähiges thermoplastisches Polymer wie Polyphenylensulfid (PPS). Diese Materialien können in verschiedenen Ausführungsformen gefüllt sein, um den WAK zu senken und die Robustheit des Gehäuses zu verbessern. Zur Verbesserung der thermischen Leistung können thermisch hoch leitfähige Füllstoffe verwendet werden.
  • In verschiedenen Ausführungsformen kann es ausreichen, dass der dielektrische Träger 112 während des Tiefziehvorgangs, der bei einer erhöhten Verarbeitungstemperatur stattfinden kann, verformbar ist. Der dielektrische Träger 112 kann in verschiedenen Ausführungsformen nach dem Tiefziehen zumindest bis zu einem gewissen Grad aushärten.
  • In einer beispielhaften Ausführungsform kann eine kupfermetallisierte Kunststofffolie, z. B. eine Polyimidfolie, verwendet werden.
  • Das Tiefziehen kann in verschiedenen Ausführungsformen Heißpressen aufweisen.
  • Zum Pressen kann der Chip 102 auf eine eher harte Unterlage gelegt werden. Die Abdeckseite kann entweder in einer bestimmten Form bereitgestellt werden, die der Topologie des Ergebnisses entsprechen kann, oder es kann ein weicher Stapel bereitgestellt werden, um einen quasi-hydrostatischen Druck zu erzielen und eine nahezu konforme Ausbildung der Träger/Schicht-Kombination 112/110 (die Deckschicht) über dem Chip 102 zu erreichen. Das Verfahren mit dem weichen Stapel kann den Vorteil haben, dass auf den Chip wirkende Kräfte (z. B. Scher- und Zugkräfte), die für den Chip 102 gefährlich sein können, minimiert werden können.
  • In verschiedenen Ausführungsformen kann der Träger 112, der z. B. harzbeschichtetes Kupfer oder ein ähnliches Material aufweisend kann, dicker als der Chip 102 sein. Zum Beispiel kann, wie in 1 gezeigt, eine einfache Verbindung der Chiprückseite 102B mit der Vorderseite 102F (bzw. der Gehäusevorderseite 100F) gebildet werden.
  • Der Chip 102 kann auf der Metallseite der Träger-Schicht-Kombination 112/110, d. h. auf der Schicht 110, platziert werden.
  • Anschließend kann der Träger 112 um den Chip 102 herum tiefgezogen, z. B. heißgepresst, werden. Dabei kann die (Metall-)Schicht 110 so verformt werden, dass sie die Chiprückseite 102B und die Chipseitenflächen vollständig abdeckt und mit der Chipvorderseite 102F bündig ist. Die Abschnitte der Metallschicht 110, die mit der Chipvorderseite 102F bündig sind, können den umverteilten Chipkontakt bilden. Mit anderen Worten: Die Metallbereiche, die über die Chipfläche hinausgehen, können einen lötbaren Kontakt auf der gleichen Ebene wie die Chipvorderseite 102F ergeben. Ist dieser bereits so vorbereitet, dass er für das Löten auf der Platine geeignet ist, ist das Chipgehäuse 100 fertig. In verschiedenen Ausführungsformen können weitere Verfahren wie Trennung, Oberflächenveredelung usw. angewandt werden.
  • In verschiedenen Ausführungsformen kann der Chip 102 dicker sein als der Träger 112 oder dicker als die Träger-Schicht-Kombination (z. B. eine metallisierte Kunststofffolie). In diesem Fall kann das Tiefziehen zu einer Topologie führen, die zumindest teilweise die Konturen des Chips 102 wiedergibt. Beispielhafte Ausführungsformen sind in den 2 bis 7 und 9A bis 10B dargestellt.
  • Ein Gehäuse 100 mit einem Standardaussehen kann durch ein anschließendes Verkapselungsverfahren erreicht werden, bei dem der Träger 112 teilweise mit einer Formmasse 220 verkapselt wird. Da die Formmasse 220 nicht in direktem Kontakt mit dem Chip 102 steht, kann eine relativ billige Qualität verwendet werden, wodurch eine weitere Kostensenkung erreicht werden kann.
  • In den oben beschriebenen Ausführungsformen wurden Gehäuse 100 mit einer Kontur wie ein Quad Flat No Leads Package (VQFN) oder Dual Small Outline Package (DSO), entweder mit freiliegenden Pads oder ohne, realisiert, denen gemeinsam ist, dass sie nur eine Reihe von Outline-Pads auf einer Seite und keine Möglichkeit für gehäuseinternes Routing haben.
  • In verschiedenen Ausführungsformen, von denen beispielhafte Ausführungsformen in 9A bis 10B beschrieben sind, kann neben der leitfähigen Schicht 110 mindestens eine zusätzliche leitfähige Schicht 990 bereitgestellt sein.
  • Die beispielhaften Ausführungsformen werden mit zwei Schichten 110, 990 beschrieben. Die Anzahl der leitenden Schichten kann jedoch prinzipiell unbegrenzt sein, z. B. drei, vier oder mehr Schichten, die durch den Träger 112 und weitere Schichten aus dielektrischem Material getrennt sein können, das das gleiche Material wie die Trägerschicht 112 oder ein anderes Material sein kann.
  • In verschiedenen Ausführungsformen kann die zusätzliche Schicht 990 auf einer Seite des Trägers 112 angebracht sein, die der Schicht 110 gegenüberliegt. So kann beispielsweise eine Flexplatte mit strukturierten elektrisch leitenden Schichten auf beiden Seiten bereitgestellt werden.
  • In verschiedenen Ausführungsformen kann die Schicht 110 so konfiguriert sein, dass sie alle gewünschten Kontakte zum Chip 102, d. h. zu den Chipkontakten 104, und zur Außenseite des Gehäuses 100 (z. B. die Teile der Schicht 110, die nach dem Tiefziehen auf der Vorderseite 100F des Gehäuses 100 freiliegen) herstellt. Die zusätzliche Schicht 990 kann als Routing-Schicht konfiguriert sein, die Kontakte über die Schicht 110 führen kann. Auf diese Weise kann eine zweite Reihe von freiliegenden Kontakten um den Chip 102 herum gebildet werden.
  • Ein Kontakt zwischen der zusätzlichen Schicht 990 und entweder der Schicht 110 oder einer Vorderseite 100F des Gehäuses 100 kann durch Durchkontaktierungen 992 (siehe 9A) und/oder durch Bereitstellung des Trägers 112 als strukturierter Träger 112 mit Öffnungen 994, durch die die zusätzliche Schicht 990 freigelegt werden kann, hergestellt werden (siehe 9B). Im Falle der Bereitstellung der Isolierschicht 552 können zu den Öffnungen 994 passende Öffnungen 996 bereitgestellt werden, um die zusätzliche Schicht 990 auf der Vorderseite 100F des Gehäuses 100 freizulegen.
  • In verschiedenen Ausführungsformen können mit diesem Ansatz Land-Grid-Array- oder Ball-Grid-Array-Gehäuse gebaut werden, wobei mehr als eine Reihe von Pads um den Gehäuseumriss herum realisiert wird. Darüber hinaus kann/können die zusätzliche(n) Schicht(en) 990 optional für ein komplexes Routing unterschiedlicher Potenziale verwendet werden.
  • In verschiedenen Ausführungsformen können die zwei Schichten 110, 990 für die Verbindung auch verwendet werden, um eine Hetero-Integration mit feinem Leitungsabstand für Logik und dicken Metallleitungen (z. B. Kupferleitungen) für Leistungsanwendungen zu erreichen. Eine entsprechende beispielhafte Ausführungsform ist in 9B dargestellt, bei der die zusätzliche Schicht 990 dicker ist als die Schicht 110.
  • Ein zweiter Chip (nicht dargestellt) kann in verschiedenen Ausführungsformen integriert und mit dem Chip 102 verbunden werden. Dadurch kann eine Heterointegration von z. B. Logik- und Leistungschips 102 mit unterschiedlichen technologischen Anforderungen in derselben Gehäusetechnologie ermöglicht werden.
  • In verschiedenen Ausführungsformen können die Schichten 110, 990 vor dem Tiefziehen die gleiche Dicke haben, und die äußere(n) Schicht(en) 990 kann (können) danach aufgedickt werden, z.B. durch galvanische Verfahren.
  • In verschiedenen Ausführungsformen, zum Beispiel wenn nur die Schicht 110 vorhanden ist, kann die Schicht 110 eine Dicke in einem Bereich von etwa 5 µm bis etwa 250 µm haben.
  • In verschiedenen Ausführungsformen kann die Schicht 110 eine Dicke in einem Bereich von etwa 5 µm bis etwa 50 µm haben, und die weitere(n) Schicht(en) 990 kann (können) eine Dicke in einem Bereich von etwa 50 µm bis etwa 250 µm haben.
  • In verschiedenen Ausführungsformen kann das Verfahren zum Herstellen des Chipgehäuses eine Verbesserung der Verbindung des Chips 102 (z. B. der Chipkontakte 104) mit der leitenden Schicht 110 ermöglichen. Es muss möglicherweise eine zuverlässige, robuste und leitfähige Verbindung hergestellt werden.
  • Dazu können in verschiedenen Ausführungsformen zwei saubere, ausreichend edle Oberflächen vorzugsweise mit einer hohen Verformung zusammengepresst werden. Um dies zu erreichen, kann in verschiedenen Ausführungsformen eine künstlich zugeschnittene Rauheit und/oder eine Anwendung von aktivierendem Plasma angewendet werden.
  • Alternativ oder zusätzlich kann ein zusätzliches Verbindungsmaterial verwendet werden, z. B. ein Lötmaterial 1010, 1012.
  • In verschiedenen Ausführungsformen kann der Chip 102 vor dem Tiefziehverfahren (dem Pressen und gegebenenfalls dem Erhitzen) mit der Metallschicht 110 verlötet werden. Das Löten kann mit gedrucktem Lot oder mit Lötkugeln 1010 (oder mit Kupfer-/Nickelkernkugeln) erfolgen. Eine entsprechende beispielhafte Ausführungsform ist in 10 dargestellt.
  • In verschiedenen Ausführungsformen kann vor dem Tiefziehverfahren (dem Pressen und gegebenenfalls dem Erhitzen) ein Lotreservoir aufgebracht werden, und das Lötverfahren kann mit dem Pressverfahren kombiniert werden. Eine entsprechende beispielhafte Ausführungsform ist in 11 dargestellt. Eine dünne Lotschicht 1012 kann zu einer vollständig ausreagierten Phase führen, d. h. zu einem Diffusionslot.
  • Als Alternative zum Löten kann z. B. Kleben (hochleitend oder anisotrop leitend) oder Sintern verwendet werden.
  • In verschiedenen Ausführungsformen, von denen eine beispielhafte Ausführungsform in dem in 11 gezeigten Verfahren dargestellt ist, wird die Metallschicht 110 während des Tiefziehverfahrens möglicherweise nicht auf dem Träger 112 befestigt.
  • Stattdessen kann die Metallschicht 110 während eines Formprozesses an eine vorgeformte Form 1140 angepasst werden, in der das verformbare (optional flüssige) Trägermaterial 112 gegen die Metallschicht 110 gepresst werden kann, um die Metallschicht 110 gegen die vorgeformte Form 1140 zu drücken.
  • Das Trägermaterial 112 kann so eingerichtet sein, dass es nach dem Tiefziehvorgang aushärtet, um als stabilisierender Träger 112 für die Metallschicht 110 zu dienen.
  • Weiteres Bearbeiten kann ein Schleifen auf einer Seite oder auf beiden Seiten der Kombination aus Träger und Schicht 112/110 aufweisen. Die vorgeformte Form 1140 kann nach dem Schleifen der Oberseite bzw. vor dem Schleifen der Unterseite entfernt werden.
  • In verschiedenen Ausführungsformen kann die resultierende Träger-Schicht-Kombination 112/110, die als Kontaktstruktur dienen kann, Bahnen und Muldenkontakte aufweisen.
  • 12 zeigt ein Flussdiagramm 1200 eines Verfahrens zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen.
  • Das Verfahren kann ein Bereitstellen eines verformbaren Trägers mit einer darauf ausgebildeten Schicht aus einem elektrisch leitfähigen Material (1210) und ein formschlüssiges Anbringen des verformbaren Trägers an einem Chip aufweisen, um den Chip zumindest teilweise mit dem verformbaren Träger zu umschließen, wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert, und wobei die Schicht eine Umverteilungsschicht (1220) bildet.
  • Im Folgenden werden verschiedene Beispiele erläutert:
  • Beispiel 1 ist ein Verfahren zum Herstellen eines Chipgehäuses. Das Verfahren kann ein Bereitstellen eines verformbaren Trägers mit einer darauf gebildeten Schicht aus einem elektrisch leitfähigen Material und ein formschlüssiges Anbringen des verformbaren Trägers an einem Chip aufweisen, um den Chip zumindest teilweise mit dem verformbaren Träger zu umschließen, wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert, und wobei die Schicht eine Umverteilungsschicht bildet.
  • In Beispiel 2 kann der Gegenstand von Beispiel 1 optional aufweisen, dass der Chip einen weiteren Chipkontakt enthält und dass der weitere Chipkontakt und ein Teil der Schicht auf der gleichen Seite des Chipgehäuses freigelegt sind.
  • In Beispiel 3 kann der Gegenstand von Beispiel 1 oder 2 optional aufweisen, dass die Schicht eine strukturierte Schicht ist.
  • In Beispiel 4 kann der Gegenstand eines der Beispiele 1 bis 3 optional aufweisen, dass das elektrisch leitende Material mindestens eines aus einer Gruppe von elektrisch leitenden Materialien enthält, wobei die Gruppe Kupfer, Silber, Aluminium und eine Legierung eines oder mehrerer der oben genannten Materialien aufweist.
  • In Beispiel 5 kann der Gegenstand eines der Beispiele 1 bis 4 optional aufweisen, dass das elektrisch leitende Material mit einem weiteren elektrisch leitenden Material beschichtet ist, das mindestens eines aus einer Gruppe von elektrisch leitenden Materialien enthält, wobei die Gruppe Zinn, Zink, Nickel, Silber, Palladium und Gold aufweist.
  • In Beispiel 6 kann der Gegenstand eines der Beispiele 1 bis 5 optional ferner ein Anordnen von Isoliermaterial entlang der Seitenwände des Chips aufweisen, wobei das Isoliermaterial optional die Seitenwände des Chips vollständig bedeckt.
  • In Beispiel 7 kann der Gegenstand von Beispiel 6 optional aufweisen, dass das Isoliermaterial entlang der Seitenwände des Chips vor dem formschlüssigen Anbringen des formbaren Trägers am Chip angeordnet wird.
  • In Beispiel 8 kann der Gegenstand von Beispiel 6 optional aufweisen, dass das Anordnen des Isoliermaterials entlang der Seitenwände des Chips ein Anordnen des Isoliermaterials in einem vordefinierten Bereich auf dem Träger über der Schicht aus elektrisch leitfähigem Material vor dem formschlüssigen Anbringen des verformbaren Trägers auf dem Chip aufweist.
  • In Beispiel 9 kann der Gegenstand eines der Beispiele 1 bis 8 optional ferner ein Anbringen eines Verkapselungsmaterials auf dem verformbaren Träger nach dem formschlüssigen Anbringen des verformbaren Trägers auf dem Chip aufweisen.
  • In Beispiel 10 kann der Gegenstand eines der Beispiele 1 bis 9 optional ferner aufweisen, dass der Chipkontakt des Chips einen Vorsprung mit einer vordefinierten Form bildet, und dass die Schicht eine Öffnung mit einer vordefinierten Form aufweist, die zu dem Vorsprung passt.
  • In Beispiel 6 kann der Gegenstand eines der Beispiele 1 bis 5 optional zusätzlich ein Klebematerial auf dem Träger vor dem formschlüssigen Anbringen des verformbaren Trägers auf dem Chip aufweisen.
  • In Beispiel 12 kann der Gegenstand von Beispiel 11 optional aufweisen, dass das Klebematerial über und/oder unter der Schicht aus elektrisch leitendem Material angeordnet ist.
  • In Beispiel 13 kann der Gegenstand von Beispiel 11 oder 12 optional aufweisen, dass das Anordnen des Klebematerials ein Bedrucken beinhaltet, zum Beispiel Schablonendruck, Siebdruck, Tintenstrahldruck und/oder Sprühen.
  • In Beispiel 14 kann der Gegenstand eines der Beispiele 1 bis 13 optional aufweisen, dass die Schicht eine Dicke in einem Bereich von 5 µm bis 250 µm aufweist.
  • In Beispiel 15 kann der Gegenstand eines der Beispiele 1 bis 14 optional ferner ein Bilden einer zusätzlichen Schicht aus einem elektrisch leitfähigen Material auf dem Träger auf einer Seite des Trägers, die der Schicht gegenüberliegt, aufweisen.
  • In Beispiel 16 kann der Gegenstand von Beispiel 15 optional ein Bilden mindestens eines sich durch den Träger erstreckenden Kontakts aufweisen, der die Schicht und die zusätzliche Schicht elektrisch leitend verbindet.
  • In Beispiel 17 kann der Gegenstand von Beispiel 15 oder 16 optional aufweisen, dass die Schicht dicker ist als die zusätzliche Schicht, oder umgekehrt.
  • In Beispiel 18 kann der Gegenstand von Beispiel 17 optional aufweisen, dass das Bilden der dickeren Schicht ein Bilden einer Basisschicht aufweist, die optional die gleiche Dicke wie die dünnere Schicht hat, und ein Galvanisieren der Basisschicht mit weiterem elektrisch leitfähigem Material, wodurch die Dicke der Basisschicht erhöht wird, um die dickere Schicht zu bilden.
  • In Beispiel 19 kann der Gegenstand eines der Beispiele 15 bis 18 optional aufweisen, dass die Schicht eine Dicke zwischen 5 µm und 50 µm und die zusätzliche Schicht eine Dicke zwischen mehr als 50 µm und 250 µm hat, oder umgekehrt.
  • In Beispiel 20 kann der Gegenstand eines der Beispiele 1 bis 19 optional ferner ein Anordnen von Verbindungsmaterial in mindestens einem vordefinierten Bereich auf der Schicht aufweisen.
  • In Beispiel 21 kann der Gegenstand von Beispiel 20 optional aufweisen, dass das Verbindungsmaterial mindestens eines aus einer Gruppe von Verbindungsmaterialien einschließlich Lot, elektrisch leitfähigem Klebstoff und elektrisch leitfähigem Sintermaterial enthält.
  • Beispiel 22 ist ein Chipgehäuse. Das Chipgehäuse kann einen Chip mit mindestens einem Chipkontakt und einen verformbaren Träger mit einer darauf ausgebildeten Schicht aus einem elektrisch leitfähigen Material, die an den Chip angepasst ist und den Chip teilweise umschließt, aufweisen, wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert, und wobei die Schicht eine Umverteilungsschicht bildet.
  • In Beispiel 23 kann der Gegenstand von Beispiel 22 optional aufweisen, dass der Chip einen weiteren Chipkontakt enthält und dass der weitere Chipkontakt und ein Teil der Schicht auf derselben Seite des Chipgehäuses freigelegt sind.
  • In Beispiel 24 kann der Gegenstand von Beispiel 22 oder 23 optional aufweisen, dass die Schicht eine strukturierte Schicht ist.
  • In Beispiel 25 kann der Gegenstand eines der Beispiele 22 bis 24 optional aufweisen, dass das elektrisch leitende Material mindestens eines aus einer Gruppe von elektrisch leitenden Materialien enthält, wobei die Gruppe Kupfer, Silber, Aluminium und eine Legierung eines oder mehrerer der oben genannten Materialien aufweist.
  • In Beispiel 26 kann der Gegenstand eines der Beispiele 22 bis 25 optional aufweisen, dass das elektrisch leitende Material mit einem weiteren elektrisch leitenden Material beschichtet ist, das mindestens eines aus einer Gruppe von elektrisch leitenden Materialien enthält, wobei die Gruppe Zinn, Zink, Nickel, Silber, Palladium und Gold aufweist.
  • In Beispiel 27 kann der Gegenstand aus einem der Beispiele 22 bis 26 optional zusätzlich Isoliermaterial enthalten, das entlang der Seitenwände des Chips angeordnet ist, wobei das Isoliermaterial optional die Seitenwände des Chips vollständig bedeckt.
  • In Beispiel 28 kann der Gegenstand eines der Beispiele 22 bis 27 optional ferner ein Verkapselungsmaterial aufweisen, das über dem verformbaren Träger angeordnet ist.
  • In Beispiel 29 kann der Gegenstand eines der Beispiele 22 bis 28 optional ferner aufweisen, dass der Chipkontakt des Chips einen Vorsprung mit einer vordefinierten Form bildet, und dass die Schicht eine Öffnung mit einer vordefinierten Form aufweist, die zu dem Vorsprung passt.
  • In Beispiel 30 kann der Gegenstand eines der Beispiele 22 bis 29 optional zusätzlich ein Klebematerial enthalten, das zwischen dem Träger und dem Chip angeordnet ist.
  • In Beispiel 31 kann der Gegenstand von Beispiel 30 optional aufweisen, dass das Klebematerial über und/oder unter der Schicht aus elektrisch leitendem Material angeordnet ist.
  • In Beispiel 32 kann der Gegenstand eines der Beispiele 22 bis 31 optional ferner aufweisen, dass die Schicht eine Dicke in einem Bereich von 5 µm bis 250 µm aufweist.
  • In Beispiel 33 kann der Gegenstand eines der Beispiele 22 bis 32 optional eine zusätzliche Schicht aus einem elektrisch leitfähigen Material auf dem Träger auf einer Seite des Trägers, die der Schicht gegenüberliegt, aufweisen.
  • In Beispiel 34 kann der Gegenstand von Beispiel 33 optional ferner mindestens einen sich durch den Träger erstreckenden Kontakt aufweisen, der die Schicht und die zusätzliche Schicht elektrisch leitend verbindet.
  • In Beispiel 35 kann der Gegenstand von Beispiel 33 oder 34 optional aufweisen, dass die Schicht dicker ist als die zusätzliche Schicht, oder umgekehrt.
  • In Beispiel 36 kann der Gegenstand eines der Beispiele 33 bis 35 optional aufweisen, dass die Schicht eine Dicke zwischen 5 µm und 50 µm und die zusätzliche Schicht eine Dicke zwischen mehr als 50 µm und 250 µm hat, oder umgekehrt.
  • In Beispiel 37 kann der Gegenstand aus einem der Beispiele 22 bis 36 optional zusätzlich Verbindungsmaterial in mindestens einem vordefinierten Bereich zwischen der Schicht und dem Chip enthalten.
  • In Beispiel 38 kann der Gegenstand von Beispiel 37 optional aufweisen, dass das Verbindungsmaterial mindestens eines aus einer Gruppe von Verbindungsmaterialien einschließlich Lot, elektrisch leitfähigem Klebstoff und elektrisch leitfähigem Sintermaterial enthält.
  • Obwohl die Erfindung insbesondere unter Bezugnahme auf bestimmte Ausführungsformen gezeigt und beschrieben wurde, sollte der Fachmann verstehen, dass verschiedene Änderungen in Form und Detail darin vorgenommen werden können, ohne vom Geist und Umfang der Erfindung, wie er durch die beigefügten Ansprüche definiert ist, abzuweichen.
  • Der Umfang der Erfindung ist daher durch die beigefügten Ansprüche angegeben, und alle Änderungen, die in den Bedeutungs- und Äquivalenzbereich der Ansprüche fallen, sollen daher mitumfasst sein.

Claims (20)

  1. Verfahren zum Herstellen eines Chipgehäuses, wobei das Verfahren aufweist: Bereitstellen eines verformbaren Trägers mit einer darauf ausgebildeten Schicht aus einem elektrisch leitfähigen Material; und formschlüssiges Anbringen des verformbaren Trägers an einem Chip, um den Chip zumindest teilweise mit dem verformbaren Träger zu umschließen; wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert; und wobei die Schicht eine Umverteilungsschicht bildet.
  2. Verfahren nach Anspruch 1, wobei der Chip einen weiteren Chipkontakt aufweist; und wobei der weitere Chipkontakt und ein Teil der Schicht auf derselben Seite des Chipgehäuses freigelegt sind.
  3. das Verfahren nach Anspruch 1 oder 2, wobei die Schicht eine strukturierte Schicht ist.
  4. das Verfahren nach einem der Ansprüche 1 bis 3, wobei das elektrisch leitfähige Material mindestens eines aus einer Gruppe von elektrisch leitfähigen Materialien aufweist, wobei die Gruppe aufweist: Kupfer; Silber; Aluminium; und eine Legierung aus einem oder mehreren der oben genannten Materialien.
  5. Verfahren nach einem der Ansprüche 1 bis 4, ferner aufweisend: Anordnen von Isoliermaterial entlang Seitenwänden des Chips; wobei das Isoliermaterial optional die Seitenwände des Chips vollständig bedeckt.
  6. Verfahren nach Anspruch 5, wobei das Isoliermaterial entlang der Seitenwände des Chips vor dem formschlüssigen Anbringen des formbaren Trägers am Chip angeordnet wird.
  7. Verfahren nach Anspruch 5, wobei das Anordnen des Isoliermaterials entlang der Seitenwände des Chips aufweist: Anordnen des Isoliermaterials in einem vordefinierten Bereich auf dem Träger über der Schicht aus elektrisch leitfähigem Material vor dem formschlüssigen Anbringen des verformbaren Trägers auf dem Chip.
  8. Verfahren nach einem der Ansprüche 1 bis 7, ferner aufweisend: Anordnen eines Verkapselungsmaterials auf dem verformbaren Träger nach dem formschlüssigen Anbringen des verformbaren Trägers auf dem Chip.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei der Chipkontakt des Chips einen Vorsprung mit einer vordefinierten Form bildet; und wobei die Schicht eine Öffnung mit einer vordefinierten Form aufweist, die mit dem Vorsprung übereinstimmt.
  10. Verfahren nach einem der Ansprüche 1 bis 9, ferner aufweisend: Anbringen eines Klebematerials auf dem Träger vor dem formschlüssigen Anbringen des verformbaren Trägers auf dem Chip.
  11. Verfahren nach Anspruch 10, wobei das Anbringen des Klebstoffs ein Bedrucken, z. B. Schablonendruck, Siebdruck, Tintenstrahldruck und/oder Sprühen aufweist.
  12. Verfahren nach einem der Ansprüche 1 bis 11, wobei die Schicht eine Dicke in einem Bereich von 5 µm bis 250 µm aufweist.
  13. Verfahren nach einem der Ansprüche 1 bis 12, das ferner aufweist: Ausbilden einer zusätzlichen Schicht aus einem elektrisch leitfähigen Material auf dem Träger auf einer Seite des Trägers, die der Schicht gegenüberliegt.
  14. Verfahren nach Anspruch 13, das ferner aufweist: Ausbilden mindestens eines sich durch den Träger erstreckenden Kontakts, der die Schicht und die zusätzliche Schicht elektrisch leitend verbindet.
  15. Verfahren nach Anspruch 13 oder 14, wobei die Schicht dicker ist als die zusätzliche Schicht, oder umgekehrt.
  16. Verfahren nach Anspruch 15, wobei das Bilden der dickeren Schicht ein Bilden einer Basisschicht, die optional die gleiche Dicke wie die dünnere Schicht hat, und ein Galvanisieren der Basisschicht mit weiterem elektrisch leitfähigem Material aufweist, wodurch die Dicke der Basisschicht erhöht wird, um die dickere Schicht zu bilden.
  17. Verfahren nach einem der Ansprüche 13 bis 16, wobei die Schicht eine Dicke zwischen 5 µm und 50 µm hat und die zusätzliche Schicht eine Dicke zwischen mehr als 50 µm und 250 µm hat oder umgekehrt.
  18. Verfahren nach einem der Ansprüche 1 bis 17, das ferner aufweist: Anordnen von Verbindungsmaterial in mindestens einem vordefinierten Bereich auf der Schicht.
  19. Verfahren nach Anspruch 18, wobei das Verbindungsmaterial mindestens eines aus einer Gruppe von Verbindungsmaterialien aufweist: Lötmittel; elektrisch leitfähiger Klebstoff; und ein elektrisch leitfähiges Sintermaterial.
  20. Chipgehäuse, aufweisend: einen Chip, der mindestens einem Chipkontakt aufweist; einen verformbaren Träger mit einer darauf ausgebildeten Schicht aus einem elektrisch leitenden Material, der an den Chip angeformt ist und den Chip teilweise umschließt; wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert; und wobei die Schicht eine Umverteilungsschicht bildet.
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