DE10343053A1 - Elektronisches Bauelement und Anordnung mit einem elektronischen Bauelement - Google Patents

Elektronisches Bauelement und Anordnung mit einem elektronischen Bauelement Download PDF

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electronic component
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Helmut FÜNFGELDER
Josef Ressel
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Abstract

Die Erfindung betrifft ein elektronisches Bauelement (C) mit folgenden Merkmalen: DOLLAR A - ein Schaltungsabschnitt (CK), in den eine elektronische Schaltung integriert ist und der eine Oberfläche (OF) aufweist, auf der folgende Komponenten angeordnet sind: DOLLAR A - eine elektrisch leitenden Kontaktierungsfläche (K) zum Herstellen einer elektrischen Verbindung zur integrierten elektronischen Schaltung; DOLLAR A - eine ebenfalls elektrisch leitende Verteilungsfläche (V), welche zumindest teilweise über die Kontaktierungsfläche (K) hinausragend aufgebracht ist.

Description

  • Die Erfindung betrifft ein elektronisches Bauelement und eine Anordnung mit einem elektronischen Bauelement, bei denen die Kontaktierung einer integrierten elektronischen Schaltung im elektronischen Bauelement über Kontaktierungsflächen auf dem elektronischen Bauelement realisiert wird.
  • Hochwertige Kommunikationsgeräte, insbesondere tragbare wie etwa Mobiltelefone oder tragbare Computer, sind heute bereits in hohem Maße miniaturisiert. Für die interne Elektronik bedeutet das, dass die Leiterplatte zu einem multifunktionalen elektromechanischen Bauteil wird. Einerseits hat sie mechanische Funktionen in der Gerätekonstruktion, andererseits wird die Leiterplatte zu einem, auch beidseitig, benutzten Schaltungsträger, um einen erhöhten Funktionsumfang bei reduziertem Platzbedarf zu erzielen.
  • Die Kontaktierung der auf der Leiterplatte befindlichen Schaltungen wird allerdings mit zunehmendem Miniaturisierungsgrad immer schwieriger. Zur Kontaktierung werden heute folgende Methoden verwendet:
    • – Bonden (Wedge/Ball Bonding)
    • – Presskontakte
    • – Leitkleben
    • – Löten
  • Für die Kontaktierung eines in die Leiterplatte integrierten Chips bzw. elektronischen Bauelements kommt der Bondprozess nicht in Frage, da die Bonddrähte beim verpressen der RCC Lagen mit dem Kern zusammengedrückt würden.
  • Eine weitere Verkleinerung im Bereich der Leiterplatte ist durch die sogenannte "Chip-in-Board"-Technologie möglich, bei der aktives Silizium in Form eines elektronischen Bauelements, also beispielsweise ein Controller oder ein Speicher in Siliziumtechnologie, in die Leiterplatte eingebettet sind. Durch die hohe Integrationsdichte derartiger Anordnungen stellt hier die Kontaktierung ein besonderes Problem dar.
  • Ausgehend von diesem Stand der Technik ist es Aufgabe der Erfindung, eine Möglichkeit zu schaffen, eine einfache und sichere Kontaktierung elektronischer Schaltkreise, insbesondere bei einem hohen Miniaturisierungsgrad des Schaltkreises, anzugeben.
  • Diese Aufgabe wird durch die unabhängigen Ansprüche gelöst. Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
  • Es ist Kern der Erfindung, dass zur Kontaktierung einer in ein elektronisches Bauelement integrierten Schaltung die Kontaktierungsfläche durch Aufbringen einer Verteilungsfläche, verändert, insbesondere vergrößert wird oder eine Kontaktierung an einer von der Stelle der Kontaktierungsfläche verschiedenen Position ermöglicht wird.
  • Dazu ist die Verteilungsfläche zumindest teilweise über die Kontaktierungsfläche hinausragend angeordnet. Hinausragend ist in diesem Zusammenhang insbesondere als eine Hinausragen bzgl. der Dicke der Kontaktierungsschicht, also eine Erhöhung der Schichtdicke der Kontaktierungsschicht oder ein Hinausragen bzgl. der geometrischen Fläche zu verstehen. Letzteres führt zu einer Vergrößerung der Kontaktierungsschicht oder zu einer Verlagerung von deren Position.
  • Vorteil der Verteilungsfläche ist ein Erleichtern der Kontaktierung der elektronischen Schaltung im elektronischen Bauelement.
  • Das elektronische Bauelement kann sich innerhalb einer Leiterplattenanordnung aus mehreren Leiterplattenlagen, beispielsweise einer ersten Leiterplatten-Lage als Trägerschicht, auf der Leiterplattenaufbau-Lagen angebracht sind, befinden. Dabei kann die Verteilungsfläche weiterhin noch zur Metallanpassung zwischen dem beim elektronischen Bauelement verwendeten Metall, insbesondere dem Metall der Kontaktierungsfläche, und dem bei der Leiterplattenanordnung in Abhängigkeit von der jeweiligen Leiterplattentechnologie verwendeten Material, dienen.
  • Weitere Vorteile der Erfindung werden anhand von bevorzugten Ausführungsbeispielen erläutert, die auch in Figuren gezeigt sind. Es zeigen
  • 1: Einen beispielshaften Aufbau einer Leiterplattenanordnung mit einer Leiterplatte und einem integrierten elektronischen Bauelement gemäß einer Ausführungsform der Erfindung, die zur Kontaktierung eine Verteilungsfläche aufweist;
  • 2: Einen beispielhaften Auflauf der Wafer bzw. Siliziumträger-Bearbeitung und
  • 3: Einen beispielhaften Ablauf der Leiterplattenverarbeitung.
  • In 1 ist ein beispielhafter Aufbau einer Leiterplattenanordnung LA zu sehen, welche eine erste Leiterplattenlage bzw. Trägerschicht PCB und ein elektronisches Bauelement, beispielweise einen Chip C, mit einer Verteilungsfläche V zur Kontaktierung aufweist. Dabei ist auf einer Oberfläche der Trägerschicht PCB ein Chip C aufgebracht. Die Trägerschicht PCB, die der Leiterplattenanordnung LA Stabilität verleiht, besteht beispielsweise aus einer Glasfaserverbindung, beispielsweise die Glasfaserverbindung FR4 (FR: Fiber Resist) oder auch keramischen Stoffen. Eine typische Dicke der Trägerschicht PCB beträgt etwa 470 μm.
  • Von oben nach unten betrachtet umfasst der Chip C einen Schaltungsabschnitt CK, in dem die elektronische Schaltung vorgesehen ist. Auf die Oberfläche des Schaltungsabschnittes ist eine Kontaktierungsfläche K zum Herstellen des elektrischen Kontakts mit dem Schaltungsabschnitt CK vorgesehen. Weiterhin ist eine Passivierungs- bzw. Isolationsschicht I, welche ebenfalls auf der Oberfläche des Schaltungsabschnitts angebracht ist und zumindest einen Teil der Kontaktierungsfläche K ausspart. Eine Verteilfläche V, welche sich mit der Kontaktierungsfläche K überlappt dient insbesondere zur Vergrößerung der Kontaktierungsfläche. Die Funktion und Anordnung der Komponenten zueinander wird im Folgenden genauer erläutert.
  • Der Chip C ist mittels einer Klebeschicht A auf der Trägerschicht PCB befestigt.
  • Der Schaltungsabschnitt CK des Chips C ist, zur Einbettung von Bauteilen gemäß der Chip-in-Board-Technologie flach geschliffen. Dazu wird Material von der Rückseite des Schaltungsabschnitts CK abgetragen. Die typische Dicke des Schaltungsabschnitts CK beträgt etwas 50 μm.
  • Zur Kontaktierung der elektronischen Schaltungen im Schaltungsabschnitts CK ist eine Kontaktierungsfläche K bzw. ein "Frontend-Pad" vorgesehen. Eine typische Dicke dieser Kontaktierungfläche beträgt etwa 1 μm, die Fläche selbst beträgt typischer Weise nur 70 × 70 μm2. In elektrischem Kontakt mit dieser Kontaktierungsfläche K steht eine Verteilungsfläche V, über welche die Kontaktierung der im Schaltungsabschnitt CK befindlichen elektronischen Schaltungen realisiert wird. Diese Verteilungsfläche V kann beispielsweise aus Kupfer realisiert werden, eine typische Dicke beträgt etwa 4 μm.
  • Die Verwendung einer Verteilungsfläche V hat folgende Vorteile:
    • a) Die Kontaktierungsfläche K kann bei der Herstellung des Chips C nicht beliebig dick gewählt werden. Grund dafür ist die Größe der Strukturen auf dem Silizium. Damit ergeben sich beispielsweise bei einer Kontaktierung durch Laservias oder Plasmaätzen Probleme bei der Herstellung des Kontakts, da die relativ dünne Kontaktierungsfläche K vom Schaltungsabschnitt CK durch den Laserblitz verdampft werden kann. Die Verteilungsfläche V dagegen kann in einer Dicke gewählt werden, welche durch den Laser Bohrvorgang hinsichtlich ihrer mechanischen und thermischen Stabilität nicht beeinträchtigt wird.
    • b) Weiterhin ist durch die geringe Kontaktierungsfläche K ein Laserbohren auf dieser Kontaktierungsfläche K selbst schwierig. Diese Schwierigkeit wird noch verstärkt, wenn sich viele Kontaktierungsflächen K im geringen Abstand voneinander entfernt befinden.
    • c) Weiterhin befindet sich die Kontaktierungsfläche K insbesondere bei hochintegrierten Schaltungen oft an schwer zugänglichen Positionen. Durch die Verwendung einer Verteilungsfläche V kann der Kontakt an einer gewünschten Position erfolgen, da die Geometrie der Verteilungsfläche V weitgehend frei gewählt werden kann, wodurch insbesondere mehr Platz für den Kontaktierungsvorgang zur Verfügung steht oder der Kontaktierungsvorgang an einer günstiger gelegenen Position stattfinden kann.
    • d) Ein weiterer Vorteil der Verteilungsfläche V ist es, dass das Material für diese Verteilungsfläche V weitgehend frei ausgewählt werden kann, während das Material für die Kontaktierungsfläche K weitgehend durch den jeweiligen Prozess bei der Chipherstellung festgelegt ist. So kann für die Verteilungsfläche V ein Material gewählt werden, auf dem eine gute Haltbarkeit der Kontakte, z.B. von Laservias oder plasmageätzten Vias, gewährleistet ist. Auf die Kontakte wird weiter unten eingegangen.
  • Es sei nun wieder auf 1 verwiesen, anhand der Aufbau und Verwendung der Verteilungsfläche erläutert wird:
    Um eine Ausdehnung der Verteilungsfläche V über die Kontaktierungsfläche K hinaus zu ermöglichen, ist auf den Schaltungsabschnitt CK, wie erwähnt, die Isolationsschicht I aufgebracht, welche den elektrischen Kontakt zwischen der Verteilungsfläche V und dem Schaltungsabschnitt CK an anderen Stellen als der Kontaktierungsfläche K verhindert. Diese Isolationsschicht I kann beispielsweise durch organische Passivierung, d.h. Auftragung einer organischen, isolierenden Substanz wie Polymid, hergestellt werden. Eine typische Dicke beträgt etwa 5 μm. Diese Isolationsschicht I spart zumindest Teile der Kontaktierungsfläche K aus. Ein gewisser Überlapp mit der Kontaktierungsfläche K kann vorgesehen sein, um z.B. auch eine Alterung des Schaltungsabschnitts CK durch den Kontakt mit beispielsweise Luft zu unterbinden. Insbesondere soll auch der Kontakt der Kontaktierungsfläche K, die insbesondere aus Aluminium besteht mit Raumatmosphäre vermieden werden.
  • Vorzugsweise findet das Aufbringen der Verteilungsfläche V auf die Kontaktierungsfläche K, sowie das Aufbringen der Isolationsschicht I in einem Vakuumzyklus statt, um beispielsweise ein Oxidieren der Kontaktierungsfläche K zu verhindern, insbesondere wenn diese aus Aluminium besteht. Dies hat den Grund, dass Aluminiumoxid bereits bei Raumatmosphäre auf Dicken von etwa 1 μm anwächst und als elektrischer Isolator eine gute elektrische Leitung zwischen der Kontaktierungsfläche K und der Verteilungsfläche V unterbindet.
  • Ist das Aufbringen der Verteilungsfläche V auf der Kontaktierungsfläche K nicht in einem Vakuumzyklus, d.h. ohne ein Aussetzen des Chips an die Umgebungs- oder Raumatmosphäre möglich, so wird vorzugsweise vor Aufbringen der Verteilungsfläche V ein auf der Kontaktierungsfläche K gebildetes Oxid oder sonstiger Isolator entfernt. Das Entfernen kann beispielsweise durch Ionenstrahlätzen oder chemisches Ätzen erfolgen.
  • Auf den Chip C, welcher sich auf der Trägerschicht PCB befindet, wird eine Leiterplattenaufbau-Lage bzw. weitere Leiterplattenschicht RCC aufgebracht. Auch in dieser weiteren Leiterplattenschicht können elektrische Schaltungen realisiert sein. Die weitere Leiterplattenschicht besteht beispielsweise aus einer flexiblen Folie, insbesondere eine sogenannte "Resin Coated Copper"-Folie (RCC), eine mit Harz beschichtete Kupferfolie. Eine elektrische Verbindung durch diese weitere Leiterplattenschicht RCC wird über Durchkontaktierungen DK ermöglicht. Durchkontaktierungen DK können auch durch die Trägerschicht PCB vorgesehen sein.
  • Diese Durchkontaktierung DK kann beispielsweise durch mechanisch gebohrte, plasmageätzte oder mittels Laserbohrung gebohrte "Vias" gebildet werden. Eine Via ist eine Bohrung, welche mit einem leitenden Material zumindest ausgekleidet ist, so dass eine elektrische Verbindung von einer Seite der weiteren Leiterplattenschicht RCC zur anderen Seite besteht. Insbesondere werden bei miniaturisierten Leiterplattenanordnungen Laserbohrungen herangezogen, da sie schneller durchgeführt werden können, verfahrens- und vorrichtungstechnisch weniger aufwendig sind als mechanische Bohrverfahren und zudem die Bohrungen kleiner gestaltet werden können, so dass weniger Fläche benötigt wird. Die für eine Laserbohrung typische sich nach unten verjüngende Form ist in der Figur zu erkennen. Durchkontaktierungen DK, die mittels einer Laserbohrung hergestellt wurden, werden Unterscheidung zu herkömmlichen, mechanisch erstellten Vias, oft auch als Microvias bezeichnet.
  • Die weitere Leiterplattenlage RCC wird über Lamination mit der Trägerschicht PCB verbunden. Unter Lamination versteht man die Verklebung verschiedener Schichten.
  • Es können auch mehrere weitere Leiterplattenlangen RCC vorgesehen sein, abhängig von der Funktionalität der gesamten Leiterplattenanordnung LA. Um durch diese mehreren, weiteren Leiterplatten RCC durchgängig zu kontaktieren, sind die Durchkontaktierungen DK derart geometrisch angeordnet, dass die jeweiligen metallischen Auskleidungen der Durchkontaktierungen DK miteinander in elektrischem Kontakt stehen. Dazu weisen die Auskleidungen AK und Durchkontaktierungen DK beispielsweise Ausbuchtungen oder Zungen auf eine Oberseite der weiteren Leiterplattenlage RCC auf, so dass beispielsweise am Punkt 1 nach dem Verbinden der einzelnen Leiterplattenlagen elektrischer Kontakt zwischen den jeweiligen Auskleidungen möglich ist.
  • Eine oder mehrere weitere Leiterplattenlagen RCC können auf einer oder beiden Seiten der Trägerschicht PCB der Leiterplattenanordnung LA vorgesehen sein. Dies hängt von der jeweils angestrebten Funktionalität der Leiterplattenanordnung LA ab.
  • In 2 ist nun ein beispielhafter Ablauf der Waferverarbeitung bzw. des "Wafer Processings" zu sehen. In einem ersten Schritt SWP erfolgt standardmäßig die Herstellung der Schaltungsabschnitte, die sich auf einem Wafer befinden. In einem zweiten Schritt ARL wird, wie im Zusammenhang mit 1 beschrieben, die Verteilungsfläche V hinzugefügt. Dies ermöglicht nun, dass ein vollständiger Test der Chips bereits durchgeführt wird, wenn der Wafer noch nicht in einzelne Chips bzw. Dices zerschnitten ist. Dieser vollständige Test wird in einem dritten Schritt FCHTWL durchgeführt. Anschließend erfolgt in einem vierten Schritt die TLAS die Laminierung des Wafers auf der aktiven Siliziumseite. Damit wird die Rückseite des Wafers für den nun folgenden Schleifvorgang zugänglich.
  • In einem fünften Schritt GE erfolgt ein Abschleifen und Abätzen des Wafers von der Rückseite her, um ihn auf eine für die Chip-in-Board-Technologie geeignete Dicke zu bringen, die typischerweise etwa 50 μm beträgt. In einem sechsten Schritt TLBS erfolgt die Lamination auf der Rückseite des Silizium. In einem siebten Schritt PD wird nun das im Schritt TLBS laminierte Band auf der aktiven Seite des Siliziums abgezogen und der Wafer in einzelne Chips bzw. Dices zerschnitten. In einem achten Schritt SPCBM erfolgt die Separation der einzelnen Chips bzw. Dices, um sie auf eine Trägerfläche PCB für eine Leiterplattenanordnung LA aufzubringen.
  • In 3 ist nun eine Verarbeitung der Leiterplattenanordnung LA dargestellt. Zunächst wird in einem ersten Schritt SPCBCPGA die Trägerschicht PCB standardmäßig verarbeitet. Anschließend wird Kleber bzw. eine Kleberschicht auf die Stelle aufgebracht, auf der der Chip bzw. der "Die" aufgebracht werden soll. In einem nächsten Schritt DP wird nun der Chip bzw. der "Die" an der gewünschten Stelle aufgebracht. In einem nächsten Schritt GH wird der Kleber ausgehärtet.
  • Nach dem Aushärten des Klebers erfolgt in einem weiteren Schritt A1RCCRLDSP das Aufbringen einer weiteren Leiterplattenlage RCC, insbesondere einer RCC-Folie, wie im Zusammenhang mit 1 beschrieben. Da nach dem Aufbringen der RCC-Folie die Außenseite komplett mit Kupfer bedeckt ist, kann die weitere Verarbeitung der Leiterplattenanordnung erst erfolgen, wenn die genaue Lage des eingebetteten Chips über einen Registriervorgang z.B. das Röntgen der Leiterplattenanordnung bekannt ist.
  • Um die bereits in 1 angesprochenen Durchkontaktierungen DK zu ermöglichen, werden vorzugsweise Laserbohrungen eingesetzt, die, damit sie zum Herstellen von elektrischen Kontakten geeignet sind, zumindest an Ihrer Innenseite mit einem elektrisch leitfähigen Material ausgekleidet werden.
  • Die weiteren Leiterplattenlagen RCC, die auf einer oder beiden Seiten der Trägerschicht PCB aufgebracht werden können, werden beispielsweise mittels photolithografischer oder lasergesteuerter Prozesse strukturiert und mittels eines Lasers gebohrt. Es erfolgt weiterhin ein Überziehen dieser Leiterplattenlagen RCC oder Trägerschicht PCB mit einem Metall, um die Außenlagen mit der Innenlage galvanisch zu verbinden. Das Überziehen bzw. "Plating" wird beispielsweise über eine galvanische Abscheidung vorgenommen. Alternativ stehen verschiedene Aufdampftechnologien zur Verfügung.
  • In einem weiteren Schritt A2RCCRLDSP werden optional eine zweite weitere Lage RCC oder FR4 aufgebracht, es erfolgen dieselben Prozessschritte wie beim Aufbringen der ersten Lage. Die Anzahl und Anordnung der weiteren Leiterplattenlagen RCC, sowie das jeweils dafür verwendete Material hängen stark vom jeweiligen Verwendungszweck ab.
  • Nach Fertigstellung der Leiterplattenanordnung LA erfolgt noch ein Herstellungstest MT. Hierbei wird die Funktion der Leiterplatte geprüft, was bei einer passiven Leiterplatte einen Verdrahtungstest darstellt. Im Fall, dass aktives Silizium eingebettet ist, wird die Anbindung und ggf. Funktion des eingebetteten Chips ebenfalls erfasst.
  • Weiterhin können alternativ zu dem in 1 geschilderten Leiterplattenaufbau der Leiterplattenanordnung LA auch weitere Aufbauten vorgesehen sein, deren Anzahl von Leiterplattenaufbauschichten von der gewünschten Funktionalität der Leiterplattenanordnung abängt.
  • Wesentlich ist, dass auf dem Chip eine Kontaktierungsfläche K vorgesehen ist, die mittels einer Verteilungsfläche V z.B. durch Vergrößerung eine geeignete geometrische Ausdehnung in leicht zugängliche Regionen erhält, wodurch sie für eine Kontaktierung geeignet gemacht wird.
    • 1
    Kontaktstelle zwischen zwei LEiterplattenlagen
    A
    Klebeschicht
    A1RCCRLDSP
    Hinzufügen der ersten weiteren
    Leitenplattenschicht, Registration,
    Laserbohrung, Strukturierung, Überziehung mit
    Metall bzw. "Adding of 1St RCC layer,
    registration, laser drilling, structuring,
    plating
    A2RCCRLDSP
    Hinzufügen der zweiten RCC-Schicht,
    Registrierung, Laserbohrung, Strukturierung
    und Überziehen mit Metall bzw. "Adding of 2nd
    RCC layer, registration, laser drilling,
    structuring and plating
    ARL
    Hinzufügen der Verteilungsfläche bzw. "Adding
    of Redistribution Layer"
    C
    elektronisches Bauelement, Chip
    CK
    Schaltungsabschnitt des Chips C
    DP
    Positionierung des Chips bzw. "die
    positioning"
    FCHTWL
    Test des gesamten Chips auf dem Wafer bzw.
    "Full chip test on wafer level"
    GE
    Schleifen und Ätzen bzw. "Grinding and etching
    GH
    Aushärten des Klebers bzw. "Glue hardening"
    I
    Isolationsschicht
    K
    Kontaktierungsfläche
    L
    Lamination
    MT
    Herstellungstest bzw. "Manufacturing test"
    OF
    Oberfläche der Trägerschicht PCB
    PCB
    Leiterplattenträger
    PD
    Abziehen des oberen Bandes und zerteilen bzw.
    "peeling of upside tape and dicing"
    PCC
    Weitere Leiterplattenlage, insbesondere "Resin
    Coated Copper Foil"
    S PCB CP GA
    Standard Leiterplattenträgerverarbeitung und
    Aufbringung von Kleber bzw. "Standard PCB core
    processing and glue application"
    SPCBM
    Teilen zum Aufbringen auf die Leiterplatte
    bzw. "separation for pcb mounting"
    SWP
    Standard Laser Bearbeitung bzw. "Standard
    Wafer Processing"
    TLAS
    Bandlamination auf der aktiven Seite des
    Silizium bzw. "Tape Lamination on active
    Silicon-Side"
    TLBS
    Bandlamination auf der Rückseite des Siliziums
    bzw. Tape lamination on Backside of silicon
    V
    Verteilungsfläche
    DK
    Via- bzw. Durchkontaktierung

Claims (13)

  1. Elektronisches Bauelement (C) mit folgenden Merkmalen: – ein Schaltungsabschnitt (CK), in den eine elektronische Schaltung integriert ist und der eine Oberfläche (OF) aufweist, auf der folgende Komponenten angeordnet sind: – eine elektrisch leitenden Kontaktierungsfläche (K) zum Herstellen einer elektrischen Verbindung zur integrierten elektronischen Schaltung; – eine ebenfalls elektrisch leitende Verteilungsfläche (V), welche zumindest teilweise über die Kontaktierungsfläche (K) hinausragend aufgebracht ist.
  2. Elektronisches Bauelement (C) nach Anspruch 1, mit ferner einer Isolationsschicht (I), – welche derart zwischen Oberfläche (OF) des Schaltungsabschnittes (CK) und der Verteilungsfläche (V) aufgebracht ist, dass – zumindest ein Teil der Kontaktierungsfläche (K) ausgespart ist, so dass ein elektrischer Kontakt zwischen Verteilungsfläche (V) und dem Schaltungsabschnitt (CK) ausschließlich über die Kontaktierungsfläche (K) hergestellt ist.
  3. Elektrisches Bauelement (CK) nach Anspruch 1 oder 2, bei dem die Verteilungsfläche (V) eine größere Fläche aufweist als die Kontaktierungsfläche (K).
  4. Anordnung (LA) mit folgenden Merkmalen: – mit einer ersten Leiterplatten-Lage (PCB, RCC) – mit einem elektronischen Bauelement (C) nach einem der Ansprüche 1 bis 3, welches an der ersten Leiterplatten- Lage (PCB), insbesondere durch eine Klebeverbindung, befestigt ist.
  5. Anordnung (LA) nach Anspruch 4, bei der zumindest auf einer Seite der ersten Leiterplatten-Lage (PCB, RCC) eine Leiterplattenaufbau-Lage (RCC) vorgesehen ist.
  6. Anordnung (LA) nach einem der Ansprüche 4 oder 5, bei der zumindest eine Leiterplattenaufbau-Lage(RCC) auf der Seite der ersten Leiterplatten-Lage (PCB, RCC) vorgesehen ist, auf welcher das elektronische Bauelement (CK) befestigt ist.
  7. Anordnung (LA) nach einem der Ansprüche 4 bis 6, bei der die Leiterplattenaufbau-Lage (RCC) eine Durchkontaktierung (DK) aufweist, insbesondere die weitere Leiterplattenlage (RCC) eine Durchkontaktierung (DK) im Bereich der Verteilungsfläche (V) aufweist.
  8. Anordnung (LA) nach Anspruch 7, bei der die Durchkontaktierungen (DK) durch eine metallisch ausgekleidete Bohrung durch die Leiterplattenaufbau-Lage (RCC) gebildet ist.
  9. Anordnung (LA) nach Ansprüche 8, bei dem die Auskleidung der Bohrung einer Durchkontaktierung (DK) auf zumindest eine Oberfläche einer Leiterplattenaufbau-Lage (RCC) oder der ersten Leiterplatten-Lage (PCB, RCC), insbesondere zungenförmig, ausgedehnt ist.
  10. Anordnung (LA) nach einem der Ansprüche 7 bis 9, bei dem eine Leiterplattenaufbau-Lage (RCC) mit einer Durchkontaktierung (DK) derart auf der ersten Leiterplatten-Lage (PCB, RCC) aufgebracht ist, dass die Fläche der Durchkontaktierung (DK) der ersten Leiterplatten-Lage (PCB, RCC) mit der Durchkontaktierung (DK) der Leiterplattenaufbau-Lage (RCC) in elektrischer Verbindung steht.
  11. Verfahren zur Herstellung einer ein elektronisches Bauelement (C) aufweisenden Anordnung (LA) mit folgenden Schritten: a) Herstellen des elektronischen Bauelements (C) mit einer elektrisch leitenden Kontaktierungsfläche (K) zur Kontaktierung der in das elektronische Bauelement integrierten elektronischen Schaltung; b) Strukturierung einer Maske auf das elektronische Bauelement (C), welche die Kontaktierungsfläche (K) bedeckt; c) Bedecken des elektronischen Bauelements (C) mit einer Isolationsschicht (I) auf den nicht von der Maske bedeckten Flächen; d) Aufbringen einer Verteilungsfläche (V) auf zumindest einem Teil der Kontaktierungsfläche (K) und zumindest einen Teil der Isolationsschicht (I); e) Kontaktieren der in das elektronische Bauelement (C) integrierten Schaltung mittels einer Kontaktierung über die Verteilungsfläche (V).
  12. Verfahren nach Anspruch 11 mit folgenden weiteren Schritten f) Positionieren und Befestigen des elektronischen Bauelements (CK) auf einer Trägerschicht (PCB) g) Aufbringen einer zweiten weiteren Leiterplattenlage (RCC) auf die erste weitere Leiterplattenlage (PCB) h) Herstellen von Kontaktierungen zwischen der ersten Leiterplattenlage (PCB) oder/und dem elektronischen Bauelement (CK) und der zweiten Leiterplattenlage (RCC).
  13. Verfahren nach Anspruch 12, bei dem die Schritte g und h mit einer Anzahl n weiterer Leiterplattenlagen (RCC) auf der einen Seite der Trägerschicht (PCB) und mit einer Anzahl m weiterer Leiterplattenlagen auf der anderen Seite der Trägerschicht wiederholt werden wobei m und n ganze Zahlen größer oder gleich 0 sind.
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