DE102015008503A1 - Elektrisches Bauteil und Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils - Google Patents

Elektrisches Bauteil und Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils Download PDF

Info

Publication number
DE102015008503A1
DE102015008503A1 DE102015008503.4A DE102015008503A DE102015008503A1 DE 102015008503 A1 DE102015008503 A1 DE 102015008503A1 DE 102015008503 A DE102015008503 A DE 102015008503A DE 102015008503 A1 DE102015008503 A1 DE 102015008503A1
Authority
DE
Germany
Prior art keywords
package
electrical component
connection surface
lead frame
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102015008503.4A
Other languages
English (en)
Inventor
Georg Stute
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TE Connectivity Sensors Germany GmbH
Original Assignee
TE Connectivity Sensors Germany GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TE Connectivity Sensors Germany GmbH filed Critical TE Connectivity Sensors Germany GmbH
Priority to DE102015008503.4A priority Critical patent/DE102015008503A1/de
Priority to PCT/EP2016/001141 priority patent/WO2017005359A1/de
Priority to EP16739410.5A priority patent/EP3317685A1/de
Priority to CN201680043704.4A priority patent/CN108139450B/zh
Publication of DE102015008503A1 publication Critical patent/DE102015008503A1/de
Priority to US15/861,076 priority patent/US10571529B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/0047—Housings or packaging of magnetic sensors ; Holders
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D11/00—Component parts of measuring arrangements not specially adapted for a specific variable
    • G01D11/24—Housings ; Casings for instruments
    • G01D11/245—Housings for sensors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/022—Measuring gradient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
    • G01R33/09—Magnetoresistive devices
    • G01R33/096—Magnetoresistive devices anisotropic magnetoresistance sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1064—Electrical connections provided on a side surface of one or more of the containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

Die Erfindung betrifft ein elektrisches Bauteil mit einem ersten Package, mit einem ersten Anschlussrahmen und einem an dem ersten Anschlussrahmen angebrachten Chip und Einkapslungsmaterial, das den Chip und zumindest Teile des Anschlussrahmens einkapselt wobei ein zweites Package mit einem zweiten Anschlussrahmen und Einkapslungsmaterial, das zumindest Teile des Anschlussrahmens einkapselt wobei das Einkapslungsmaterial des ersten Packages mit dem Einkapslungsmaterial des zweiten Packages fest verbunden ist.

Description

  • Die Erfindung betrifft ein Halbleiter-Package mit einem ersten Package mit einem ersten Anschlussrahmen und einem an dem ersten Anschlussrahmen angebrachten Chip und Einkapselungsmaterial, das den Chip und zumindest Teile des Anschlussrahmens einkapselt. Ebenso betrifft die Erfindung ein Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils und eine ein elektrisches Bauteil aufweisende elektrische Komponente.
  • Halbleiter-Packages werden in vielen Anwendungsbereichen eingesetzt. Sie weisen einen Anschlussrahmen und einen an dem Anschlussrahmen angebrachten Chip auf. Ein Einkapselungsmaterial kapselt den Chip und zumindest Teile des Anschlussrahmens, meistens bis auf nach außen geführte elektrische Anschlüsse den gesamten Anschlussrahmen des Halbleiter-Packages ein.
  • Die Ummantelung eines Chips (häufig auch englisch als „die” bezeichnet) inklusive der Anschlussstellen, wie beispielsweise Leads, Pins oder Balls können als Gehäuse oder Package bezeichnet werden. Für derartige Packages hat es Standardisierungsbemühungen gegeben, beispielsweise durch die JEDEC (früher Joint Electron Device Engineering Council, heute JEDEC Solid State Technology Association). Bei den Packages wird häufig zwischen bedrahteten, „durchsteckmontierbaren” Bauformen (Through Hole Technology – THT) und „oberflächenmontierbaren” (Surface Mounted Technology – SMT) Bauformen unterschieden. Die Packages werden in der Regel dazu eingesetzt, um den Chip auf einer Leiterplatte zu befestigen. Hierfür wird der Chip mit einem Zwischenmaterial (hier auch als Anschlussrahmen oder englisch „leadframe” bezeichnet) verbunden. Elektrische Verbindungen, beispielsweise Drähte führen von den elektrischen Anschlüssen des Chips zu elektrischen Anschlüssen des Packages. Diese elektrischen Anschlüsse können Leads, Pins oder Balls sein.
  • Aus dem Stand der Technik sind gattungsgemäße elektrische Bauteile bekannt, die im Wesentlichen quaderförmig ausgeführt sind und eine geringere Höhe als Breite aufweisen. Häufig ist die Breite deutlich geringer als die Länge und die Höhe deutlich geringer als die Breite. Bei derartigen elektrischen Bauteilen hat es sich als problematisch erwiesen, die elektrischen Bauteile hochkant, also auf einer der Schmalseiten stehend mit einer Leiterplatte zu verbinden. In EP 1 775 767 A2 wird hierzu ein Verfahren vorgeschlagen.
  • Ausgehend von diesem Stand der Technik liegt der Erfindung die Aufgabe zugrunde, ein elektrisches Bauteil zu schaffen, dass einfacher mit einer Leiterplatte verbunden werden kann. Ferner liegt der Erfindung die Aufgabe zugrunde, ein Herstellungsverfahren vorzuschlagen, mit der ein derartiges Bauteil besonders einfach hergestellt werden kann.
  • Diese Aufgabe wird durch das elektrische Bauteil gemäß Anspruch 1, das Herstellungsverfahren gemäß Anspruch 9 sowie die elektrische Komponente gemäß Anspruch 11 gelöst.
  • Ausführungsformen der Erfindung sind in den Unteransprüchen und der hiernach folgenden Beschreibung wiedergegeben.
  • Die Erfindung geht von dem Grundgedanken aus, zwei Packages zu nehmen und das Einkapselungsmaterial des ersten Packages mit dem Einkapselungsmaterial des zweiten Packages fest zu verbinden. Dadurch entsteht ein aus mindestens zwei Packages gebildetes elektrisches Bauteil. Es hat sich gezeigt, dass ein derartiges elektrisches Bauteil besonders gut mit einer Leiterplatte verbunden werden kann. Dies gilt insbesondere für die bevorzugte Ausführungsform, bei der das elektrische Bauteil an einer Schmalseite des ersten Packages mit einer Leiterplatte verbunden werden soll.
  • Das erfindungsgemäße elektrische Bauteil weist ein erstes Package mit einem ersten Anschlussrahmen, einem an dem ersten Anschlussrahmen angebrachten Chip und Einkapselungsmaterial auf, das den Chip und zumindest Teile des Anschlussrahmens einkapselt. In einer bevorzugten Ausführungsform ist das Package als oberflächenmontierbare Bauform (Surface Mounted Device – SMD) ausgeführt.
  • In einer bevorzugten Ausführungsform ist das erste Package und/oder das zweite Package als DFN (Dual Flat No-lead Package), QFN (Quad Flat No Leads Package), VQFN (Very Thin Quad Flat pack), LCCC (Leadless Ceramic Chip Carrier), LGA MLPQ (Micro Leadframe Package Quad), MLPM (Micro Leadframe Package Micro, MLPD (Micro Leadframe Package Dual), DRMLF (Dual Row Micro Leadframe Package), TDFN (Thin Dual Flat No-lead Package), UTDFN (Ultra Thin Dual Flat No-lead Package), XDFN (eXtreme thin Dual Flat No-lead Package), QFN (Quad Flat No-lead Package), QFN-TEP (Quad Flat No-lead package with Top Exposed Pad), TQFN (Thin Quad Flat No-lead Package), VQFN (Very Thin Quad Flat No Leads Package), DHVQFN (Dual in-line compatible thermal enhanced very thin quad flat package with no leads (NXP)) ausgeführt.
  • In einer besonders bevorzugten Ausführungsform sind das erste Package und das zweite Package nach der gleichen Bauform ausgeführt. Wie stark das Einkapselungsmaterial den Chip und den Anschlussrahmen einkapselt, ergibt sich aus den vorgenannten Bauformen. Häufig ist der Chip und der gesamte Anschlussrahmen mit Ausnahme der Anschlüsse durch das Einkapselungsmaterial eingekapselt.
  • In einer ersten Variante ist das zweite Package leer, weist also keinen in dem Package angeordneten Chip auf. In einer solchen Ausführungsvariante wird das zweite Package im Wesentlichen dazu verwendet, um das erste Package mit dem in dem Einkapselungsmaterial angeordneten Chip stabil mit der Leiterplatte zu verbinden, insbesondere wenn das Package entgegen der sonst üblich Art senkrecht stehend und nicht liegend mit der Leiterplatte verbunden werden soll. Packages lassen sich mittlerweile großindustriell herstellen. Die Nachteile durch das zusätzliche Herstellen eines zweiten (leeren) Packages werden durch die Vorteile aufgehoben, das erste Package stabiler mit der Leiterplatte zu verbinden. In einer alternativen, ebenfalls bevorzugten Ausführungsform weist das zweite Package einen an dem zweiten Anschlussrahmen angebrachten Chip auf. Das Einkapselungsmaterial des zweiten Packages kapselt den Chip und zumindest Teile des Anschlussrahmens des zweiten Packages ein. Der Chip in dem zweiten Package kann zu dem Chip in dem ersten Package identisch, bzw. gleichartig sein, also beispielsweise Sensoren mit dem gleichen Messprinzip aufweisen. Es sind jedoch auch Ausführungsformen denkbar, bei denen der Chip im zweiten Package von dem Chip im ersten Package unterschiedlich ist. Dadurch wird ein stabil mit der Leiterplatte verbindbares elektrisches Bauteil geschaffen, das eine Mehrzahl von Funktionen übernehmen kann. Sind die Chips als Messsensoren ausgebildet, so kann auf diese Weise ein elektrisches Bauteil geschaffen werden, das mit zwei unterschiedlichen Messmethoden messen kann. Mit dem Chip in dem ersten Package kann eine erste Messmethode und mit dem Chip in dem zweiten Package eine zweite Messmethode realisiert werden. Ferner können im zweiten Package passive unterstützende Bauteile wie Stützmagnete eingebaut werden oder aktive Bauteile wie Spulen, die das Messprinzip unterstützen
  • Das Einkapselungsmaterial des ersten Packages ist mit dem Einkapselungsmaterial des zweiten Packages fest verbunden. Elektrische Bauteile der erfindungsgemäßen Art werden häufig mittels Greifarmen mit Saugpipette oder dergleichen gehandhabt. Hierfür ist es wesentlich, dass das elektrische Bauteil in sich stabil ist. Die fest Verbindung des Einkapselungsmaterials des ersten Packages mit dem Einkapselungsmaterial des zweiten Packages kann kraftschlüssig oder formschlüssig erfolgen. In einer besonders bevorzugten Ausführungsform ist das Einkapselungsmaterial des ersten Packages deshalb mittels Fügen mit dem Einkapselungsmaterial des zweiten Packages verbunden. Insbesondere bevorzugt wird das Einkapselungsmaterial des ersten Packages mit dem Einkapselungsmaterial des zweiten Packages verklebt. Es ist aber auch der Einsatz von Reibschweißen oder Ultraschallschweißen zum Fügen des Einkapselungsmaterials denkbar.
  • Grundsätzlich ist es denkbar, dass eine beliebige Verbindungsoberfläche des Einkapselungsmaterials des ersten Packages mit einer beliebigen Verbindungsoberfläche des Einkapselungsmaterials des zweiten Packages durch Fügen verbunden wird. So ist es beispielsweise denkbar, dass die Verbindungsoberflächen profiliert werden, beispielsweise aufgeraut werden oder mit Sägezahnprofilen versehen werden, um die fügende Verbindung zu unterstützen. In einer besonders bevorzugten Ausführungsform sind die Verbindungsoberflächen jedoch eben ausgebildet. Somit ist an dem Einkapselungsmaterial des ersten Packages eine erste ebene Verbindungsoberfläche ausgebildet und an dem Einkapselungsmaterial des zweiten Packages eine zweite ebene Verbindungsoberfläche ausgebildet, wobei die erste ebene Verbindungsoberfläche mit der zweiten ebenen Verbindungsoberfläche durch Fügen verbunden wird. Hierdurch wird zum Einen der Bearbeitungsaufwand des Einkapselungsmaterials reduziert. Ebene Verbindungsoberflächen sind bei der Mehrzahl der standardisierten Packages ohnehin vorhanden und die entsprechenden Herstellungsprozesse für derartige Oberflächen bereits realisiert. Zum Anderen kann durch das ebene Ausführen der Verbindungsoberfläche die Bauhöhe des elektrischen Bauteils reduziert werden. Es müssen keine zusätzlichen Vorsprünge vorgesehen werden, die die Bauhöhe des elektrischen Bauteils erhöhen würden.
  • In einer Mehrzahl der aus dem Stand der Technik bekannten Packages weist der Anschlussrahmen eine ebene Aufnahmefläche auf, an die der Chip befestigt wird. In einer bevorzugten Ausführungsform ist der Chip an einer ebenen Aufnahmefläche des ersten Anschlussrahmens am ersten Anschlussrahmen angebracht und die erste ebene Verbindungsoberfläche parallel zur Aufnahmefläche des ersten Anschlussrahmens ausgeführt. Ergänzend oder alternativ weist der zweite Anschlussrahmen eine ebene Aufnahmefläche für einen Chip auf, wobei die zweite ebene Verbindungsoberfläche parallel zur Aufnahmefläche des zweiten Anschlussrahmens ausgeführt ist. Auch mit der parallelen Anordnung der Verbindungsoberflächen zu den Aufnahmeflächen der Anschlussrahmen kann die Bauhöhe des elektrischen Bauteils reduziert werden.
  • Die Mehrzahl der aus dem Stand der Technik bekannten, insbesondere die Mehrzahl der standardisierten Packages weisen eine im Wesentlichen quaderförmige Form auf. Dabei sind häufig die vier Seitenflächen des Quaders kleiner als die Fläche der Oberseite des Quaders. In einer besonders bevorzugten Ausführungsform werden zur Bildung des erfindungsgemäßen elektrischen Bauteils diese Oberseiten von quaderförmigen Packages fest miteinander verbunden. Die Oberseiten der quaderförmigen Packages bilden dann jeweils die ebenen Verbindungsoberflächen des jeweiligen Packages.
  • In einer bevorzugten Ausführungsform weist das erste Package von außen zugängliche elektrische Anschlüsse auf. Ergänzend oder alternativ weist das zweite Package von außen zugängliche elektrische Anschlüsse auf. Werden für die Herstellung des erfindungsgemäßen elektrischen Bauteils Packages mit standardisierten Bauformen eingesetzt, so ergibt sich die Anordnung der elektrischen Anschlüsse des ersten Packages und des zweiten Packages aus dieser standardisierten Bauform. Insbesondere bevorzugt wird als erstes Package und als zweites Package eine Bauform der Art DFN oder TDFN eingesetzt.
  • In einer besonders bevorzugten Ausführungsform ist das erste Package quaderförmig ausgeführt. Ergänzend oder alternativ kann das zweite Package quaderförmig ausgeführt sein. In einer bevorzugten Ausführungsform ist das elektrische Bauteil selbst quaderförmig ausgeführt. Das kann sich dadurch ergeben, dass sowohl das erste Package als auch das zweite Package quaderförmig ausgeführt sind, sodass nach dem Zusammenfügen der beiden Packages das so entstehende elektrische Bauteil ebenfalls quaderförmig ausgeführt ist. Das Ausführen des ersten Packages, bzw. des zweiten Packages als quaderförmiges Bauteil vereinfacht sowohl die Handhabung der Packages beim Herstellen des erfindungsgemäßen elektrischen Bauteils. Ferner bietet die Quaderform, wie oben bereits ausgeführt, gute Verbindungsoberflächen, über die das erste Package und das zweite Package fest miteinander verbunden werden können. Ein Ausführen des elektrischen Bauteils in Quaderform bietet ebenfalls den Vorteil einer guten Handhabung sowie die Möglichkeit, dieses elektrische Bauteil gut auf einer Leiterplatte anzuordnen.
  • Quaderförmige Bauteile weisen zwölf Kanten auf. Sie weisen eine Oberseite und eine Unterseite sowie vier rechtwinkelig zueinander angeordnete und rechtwinkelig zu der Oberseite und der Unterseite angeordnete Seitenflächen auf. Eine Seitenfläche hat vier Kanten, nämlich eine Kante zur Unterseite, eine Kante zur Oberseite und eine erste Kante zu einer ersten weiteren Seitenfläche und ein zweite Kante zu einer zweiten, der ersten gegenüberliegend angeordneten weiteren Seitenfläche. In einer bevorzugten Ausführungsform ist ein elektrischer Anschluss im Bereich einer dieser vier Kanten einer Seitenfläche ausgebildet. Insbesondere bevorzugt hat der Anschluss eine Anschlussoberfläche, die sich teilweise in der Oberfläche dieser Seite befindet. Insbesondere bevorzugt bildet der Anschluss einen Teil einer Kante aus. Das heißt, dass ein Teil der Kante an dem elektrischen Anschluss ausgebildet ist. Der elektrische Anschluss kann dann eine Teiloberfläche aufweisen, die sich in der Oberfläche der Seite befindet sowie eine weitere Teiloberfläche, die sich in der benachbarten Oberfläche, also je nach Lage der Kante in der Oberfläche der Unterseite, der Oberfläche der Oberseite oder in der Oberfläche einer der angrenzenden weiteren Seiten befindet.
  • In einer bevorzugten Ausführungsform befinden sich elektrische Anschlüsse des ersten Packages im Bereich einer ersten Kante dieser Seite und im Bereich einer zweiten Kante, wobei die erste Kante und die zweite Kante im rechten Winkel zueinander angeordnet sind. In einer besonders bevorzugten Ausführungsform weist das erste Package nur an diesen beiden Kanten elektrische Anschlüsse auf. In einer ebenfalls bevorzugten Ausführungsform weist das erste Package im Bereich von drei Kanten dieser Seitenoberfläche elektrische Anschlüsse auf, wobei die drei Kanten ineinander übergehen und im rechten Winkel zueinander angeordnet sind. In einer besonders bevorzugten Ausführungsform weist das erste Package nur an diesen drei Kanten Anschlüsse auf.
  • In einer besonders bevorzugten Ausführungsform weist das zweite Package elektrische Anschlüsse auf, die an den zum ersten Package vergleichbaren Kanten des in der bevorzugten Ausführungsform das zweite Package bildenden Quaders angeordnet sind. Insbesondere bevorzugt wird eine Bauform, bei der das elektrische Bauteil quaderförmig ausgebildet ist und an zumindest einer Seite weder elektrische Anschlüsse des ersten Packages noch elektrische Anschlüsse des zweiten Packages aufweist. Eine solche anschlussfreie Seite des elektrischen Bauteils ist vorteilhaft, wenn der Chip im ersten Package einen Sensor aufweist, beispielsweise einen magnetfeldempfindlichen Sensor. Wird eine Seite des elektrischen Bauteils anschlussfrei ausgeführt, so werden zumindest an dieser Seite Störeinflüsse verhindert.
  • In einer besonders bevorzugten Ausführungsform ist das elektrische Bauteil zumindest hinsichtlich der Anschlussrahmen und der Form des Einkapselungsmaterials symmetrisch ausgebildet. Insbesondere ist an dem Einkapslungsmaterial des ersten Package eine erste ebene Verbindungsoberfläche ausgebildet und an dem Einkapslungsmaterial des zweiten Packages eine zweite ebene Verbindungsoberfläche ausgebildet, wobei die erste ebene Verbindungsoberfläche mit der zweiten ebenen Verbindungsoberfläche durch Fügen verbunden ist, wobei der Anschlussrahmen und das Einkapslungsmaterial des ersten Package bezüglich der zur ersten Verbindungsoberfläche und zweiten Verbindungsoberfläche parallelen, mittig zwischen der ersten Verbindungsoberfläche und der zweiten Verbindungsoberfläche angeordneten Ebene spiegelsymmetrisch zu dem Anschlussrahmen und dem Einkapslungsmaterial des zweiten Package ausgeführt sind. Das symmetrische Ausbilden des elektrischen Bauteils bietet den Vorteil, es gut handhaben zu können.
  • In einer bevorzugten Ausführungsform weist der Chip einen magnetfeldempfindlichen Sensor auf. Insbesondere bevorzugt weist der Chip einen magnetoresistiven Sensor auf. Insbesondere bevorzugt kann der Sensor den anisotropen-magnetoresistiven Effekt (AMR-Effekt) oder den gigantischen magnetoresistiven Effekt (GMR-Effekt) aufweisen. Der Sensor kann allerdings auch andere Effekte aufweisen, wie beispielsweise Giant-Magneto Impedance (GMI), den Tunnel-Magnetoresitence-Effect (TMR) oder den Hall-Effect oder alle Sensoren deren Messrichtung in der Z-Achse liegt Das erfindungsgemäße Herstellungsverfahren zum Herstellen eines elektrischen Bauteils nach einem der Ansprüche 1 bis 8 sieht vor, dass das Einkapselungsmaterial des ersten Packages mit dem Einkapselungsmaterial des zweiten Packages fest verbunden wird.
  • In einer besonders bevorzugten Ausführungsform sind als Teil des Herstellungsverfahrens folgende Schritte vorgesehen:
    • – das Bereitstellen eines ersten, eine Mehrzahl von Anschlussrahmen enthaltenden Rahmens, wobei zumindest an einem ersten Anschlussrahmen der Chip angebracht ist und zumindest der erste Chip und zumindest ein Teil des ersten Anschlussrahmen von einem Einkapslungsmaterial eingekapselt ist und an dem Einkapslungsmaterial eine erste Verbindungsfläche ausgebildet ist,
    • – das Bereitstellen eines zweiten, eine Mehrzahl von Anschlussrahmen enthaltenden Rahmens, wobei zumindest ein Teil eines Anschlussrahmens des zweiten Rahmens von einem Einkapslungsmaterial eingekapselt ist und an dem Einkapslungsmaterial eine zweite Verbindungsfläche ausgebildet ist,
    • – das fügende Verbinden der ersten Verbindungsoberfläche mit der zweiten Verbindungsoberfläche.
  • In einer besonders bevorzugten Ausführungsform weisen die die Mehrzahl von Anschlussrahmen enthaltenden Rahmen Führungen auf. Beispielsweise können die Rahmen an geeigneten Stellen Löcher aufweisen, mit denen sie auf Stifte gesteckt werden können. Durch eine geeignete Anordnung der Führungen an dem jeweiligen Rahmen kann beim Verbinden der beiden Rahmen sichergestellt werden, dass die beiden Rahmen genau in der Relativlage zueinander zusammengeführt werden, wie dies für das Erstellen des erfindungsgemäßen elektrischen Bauteils gewünscht ist.
  • In einer besonders bevorzugten Ausführungsform erfolgt das Bereitstellen des ersten Rahmens dadurch, dass der eine Führung aufweisende erste Rahmen auf ein Führungselement aufgeschoben wird, beispielsweise mit in ihm vorgesehenen Löchern auf einen Stift aufgeschoben wird. Daran anschließend wird in einer bevorzugten Ausführungsform Kleber auf die ersten Verbindungsoberflächen der in dem ersten Rahmen vereinten ersten Packages aufgetragen. Anschließend wird der zweite Rahmen mit den Verbindungsoberflächen der ersten Packages zugewandten Verbindungsoberflächen der in dem zweiten Rahmen vereinten zweiten Packages mit der in dem zweiten Rahmen vorgesehenen Führung auf die Führungsmittel aufgeschoben und ebenfalls in Kontakt mit dem Kleber gebracht. In einer besonders bevorzugten Ausführungsform werden die ersten Packages und die zweiten Packages während des Aushärtens des Klebers gegeneinander gedrückt. Anschließend werden die einzelnen elektrischen Bauteile aus diesem Sandwich herausgetrennt, beispielsweise mittels Sägen.
  • In einer besonders bevorzugten Ausführungsform werden die elektrischen Bauteile am Ende der Herstellung getestet.
  • Die erfindungsgemäße elektrische Komponente weist eine Leiterplatte und ein mit der Leiterplatte verbundenes, elektrisches Bauteil auf. Die Verbindung des elektrischen Bauteils mit der Leiterplatte erfolgt insbesondere bevorzugt über das Verbinden von an dem elektrischen Bauteil vorgesehenen elektrischen Anschlüssen mit elektrischen Anschlüssen an der Leiterplatte. Insbesondere bevorzugt erfolgt die Verbindung der Anschlüsse mittels Löten (bspw. Reflow-Löten). Die Leiterplatte ist dabei insbesondere bevorzugt eine feste Leiterplatte. Sie kann aus faserverstärktem Kunststoff sein. Es können aber auch Leiterplatten aus Teflon, Aluminiumoxid, Keramik eingesetzt werden oder flexible Leiterplatten, beispielsweise solche aus Polyesterfolie, Starrflex-Platinen.
  • Nachfolgend wird die Erfindung anhand lediglich Ausführungsbeispiele näher darstellenden Zeichnung näher erläutert. Darin zeigen:
  • 1: eine perspektivische Ansicht eines erfindungsgemäßen elektrischen Bauteils;
  • 2: eine erste Seitenansicht eines erfindungsgemäßen Bauteils;
  • 3: eine Draufsicht auf ein erfindungsgemäßes Bauteil;
  • 4: eine weitere Seitenansicht auf ein erfindungsgemäßes Bauteil;
  • 5: eine weitere perspektivische Ansicht eines erfindungsgemäßen Bauteils;
  • 6: eine perspektivische Draufsicht auf eine erfindungsgemäße elektrische Komponente;
  • 7: eine perspektivische Ansicht auf einen ersten Rahmen, der in dem erfindungsgemäßen Herstellungsverfahren eingesetzt wird;
  • 8: den ersten Rahmen gemäß 7 mit auf die Verbindungsoberflächen aufgebrachte, Kleber; und
  • 9: den ersten Rahmen mit auf ihm aufgebrachten Kleber gemäß 8 und einen zweiten, umgedreht auf den ersten Rahmen aufgelegten zweiten Rahmen.
  • Das in den 1 bis 5 dargestellte erfindungsgemäße elektrische Bauteil 1 weist ein erstes Package 2 und ein zweites Package 3 auf. Das erste Package 2 weist einen ersten Anschlussrahmen 4 auf. An dem ersten Anschlussrahmen ist ein in den Figuren nicht näher dargestellter Chip angebracht. Das erste Package weist Einkapselungsmaterial 5 auf, das den Chip und zumindest Teile des Anschlussrahmens 4 einkapselt.
  • Das zweite Package 3 weist ebenfalls einen, hier als zweiten Anschlussrahmen bezeichneten Anschlussrahmen 6 auf. Ferner weist das zweite Package 3 Einkapselungsmaterial 7 auf, das zumindest Teile des Anschlussrahmens 6 einkapselt. Sowohl das erste Package 2 als auch das zweite Package 3 weisen eine standardisierte Bauform eines Packages auf, nämlich sind als TDFN (Thin Dual Flat No-lead Package) ausgeführt.
  • Das erste Package weist eine in der Ansicht der 2 ersichtliche Unterseite 8, eine der Unterseite 8 gegenüberliegende Oberseite 9 sowie die Oberseite 9 und die Unterseite 8 verbindende Seitenflächen 10, 11, 12, 13 auf. Das zweite Package 3 ist vergleichbar aufgebaut und weist vergleichbare Oberflächen auf. Die Oberfläche 9 des ersten Package bildet eine erste, ebene Verbindungsoberfläche. Die vergleichbare Oberfläche des zweiten Packages 3 bildet eine zweite, ebene Verbindungsoberfläche. Wie insbesondere den 1 und 3 zu entnehmen ist, ist das Einkapselungsmaterial 5 des ersten Packages 2 fest mit dem Einkapselungsmaterial 7 des zweiten Packages 3 verbunden. Die erste ebene Verbindungsoberfläche ist mit der zweiten ebenen Verbindungsoberfläche verklebt.
  • Das erste Package weist Anschlüsse 14 auf. Diese sind, wie in den 1, 2 und 3 ersichtlich im Bereich der Kanten des ersten Packages ausgebildet. Die Seitenfläche, an der der jeweilige Anschluss 14 vorgesehen ist, hat vier Kanten, nämlich eine Kante zur Unterseite 9, eine Kante zur Oberseite 8 und eine erste Kante zu einer ersten weiteren Seitenfläche und ein zweite Kante zu einer zweiten, der ersten gegenüberliegend angeordneten weiteren Seitenfläche. Wie in den 1, 2 und 3 ersichtlich sind die Anschlüsse jeweils im Bereich einer dieser vier Kanten einer Seitenfläche ausgebildet. Der jeweilige Anschluss 14 hat eine Anschlussoberfläche, die sich teilweise in der Oberfläche dieser Seite befindet. Außerdem bildet der Anschluss 14 einen Teil einer Kante aus. Das heißt, dass ein Teil der Kante an dem elektrischen Anschluss 14 ausgebildet ist. Der elektrische Anschluss 14 weist eine Teiloberfläche aufweisen, die sich in der Oberfläche der Seite befindet sowie eine weitere Teiloberfläche, die sich in der benachbarten Oberfläche, also je nach Lage der Kante in der Oberfläche der Unterseite, der Oberfläche der Oberseite oder in der Oberfläche einer der angrenzenden weiteren Seiten befindet.
  • Die 6 zeigt die erfindungsgemäße elektrische Komponente in einer perspektivischen Draufsicht. Zu erkennen ist die Leiterplatte 20 und das erfindungsgemäße elektrische Bauteil 1. Das elektrische Bauteil ist mit der Seitenfläche 13 mit der Leiterplatte 20 verbunden. Die Verbindung erfolgt mittels Löten an den Anschlüssen 14 an der Kante zur Seitenfläche 13. Sowohl die Anschlüsse 14 des ersten Package 2, als auch die in der Ansicht der 6 nicht sichtbaren, vergleichbaren Anschlüsse des zweiten Packages 13 werden mit Anschlüssen der Leiterplatte 20 verlötet. Da auf beiden Seiten des elektrischen Bauteils 1 Lötverbindungen vorgenommen werden, wird verhindert, dass das aufrechtstehende elektrische Bauteil 1 zu einer Seite hin kippt.
  • Das erfindungsgemäße Herstellungsverfahren wird anhand der 7 bis 9 erläutert.
  • Wie in 7 dargestellt, wird zunächst ein erster Rahmen 21 bereitgestellt. Dieser Rahmen enthält eine Mehrzahl von Anschlussrahmen. An jedem Anschlussrahmen ist ein Chip angebracht. In der 7 ist das jeweilige Einkapselungsmaterial 5 der den jeweiligen Anschlussrahmen und den jeweiligen Chip enthaltenden Packages 1 zu erkennen. Da jedes Package auf seiner Verbindungsoberfläche einen Aufdruck enthält, lassen sich die einzelnen Packages in dem Rahmen 21 in der 7 gut erkennen.
  • Der Rahmen 21 weist Löcher 22 auf. Mit diesen Löchern 22 wird der Rahmen 21 auf Fixierstifte 23 aufgeschoben und damit in einer Lage festgelegt.
  • Die 8 verdeutlicht, dass auf die ersten Verbindungsoberflächen der ersten Packages ein Kleber 24 aufgebracht wird.
  • Die 9 zeigt zur besseren Verdeutlichung nur hinsichtlich des linken Teils des Rahmens 21, dass ein zweiter Rahmen 25, der in seinem Aufbau dem ersten Rahmen 21 entspricht, mit seinen Löchern 22 ebenfalls auf die Fixierstifte 23 aufgesetzt wird und zwar – wie in 9 ersichtlich – über Kopf. Damit kommen die zweiten Verbindungsflächen der zweiten Packages des zweiten Rahmens 25 in Kontakt mit dem Kleber 24 und werden nach dem Aushärten des Klebers 24 fest und zwar stoffschlüssig durch Fügen mit den ersten Verbindungsoberflächen der ersten Packages des ersten Rahmens 21 verbunden. Während des Aushärtens können der ersten Rahmen 21 und der zweiten Rahmen 25 gegeneinander gedrückt werden.
  • Nach dem Aushärten des Klebers 24 werden die erfindungsgemäßen elektrischen Bauteile 1 durch Sägen aus dem durch Zusammenkleben des ersten Rahmens 21 mit dem zweiten Rahmen 25 entstandenen „Sandwich” vereinzelt. Danach können sie noch einem Funktionstest unterzogen werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • EP 1775767 A2 [0004]

Claims (12)

  1. Elektrisches Bauteil (1) mit – einem ersten Package (2) mit – einem ersten Anschlussrahmen (4) und – einem an dem ersten Anschlussrahmen (4) angebrachten Chip und – Einkapslungsmaterial (5), das den Chip und zumindest Teile des Anschlussrahmens (4) einkapselt gekennzeichnet durch – ein zweites Package (3) mit – einem zweiten Anschlussrahmen (6) und – Einkapslungsmaterial (7), das zumindest Teile des Anschlussrahmens (6) einkapselt wobei das Einkapslungsmaterial (5) des ersten Packages (2) mit dem Einkapslungsmaterial (7) des zweiten Packages (3) fest verbunden ist.
  2. Elektrisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass an dem Einkapslungsmaterial (5) des ersten Packages (2) eine erste Verbindungsoberfläche ausgebildet ist und an dem Einkapslungsmaterial (7) des zweiten Packages (3) eine zweite Verbindungsoberfläche ausgebildet ist und die erste Verbindungsoberfläche mit der zweiten Verbindungsoberfläche durch Fügen verbunden ist.
  3. Elektrisches Bauteil nach Anspruch 2, dadurch gekennzeichnet, dass der Chip an einer ebenen Aufnahmefläche des ersten Anschlussrahmen (4) am ersten Anschlussrahmen (4) angebracht ist und die erste Verbindungsoberfläche parallel zur Aufnahmefläche des ersten Anschlussrahmen (4) ausgeführt ist und/oder der zweite Anschlussrahmen (6) eine ebenen Aufnahmefläche für einen Chip aufweist und die zweite Verbindungsoberfläche parallel zur Aufnahmefläche des zweiten Anschlussrahmen (6) ausgeführt ist.
  4. Elektrisches Bauteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das erste Package (2) von außen zugängliche elektrische Anschlüsse (14) aufweist und/oder das zweite Package (3) von außen zugängliche elektrische Anschlüsse (14) aufweist.
  5. Elektrisches Bauteil nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das erste Package (2) quaderförmig ist und/oder das zweite Package (3) quaderförmig ausgeführt ist und/oder das elektrische Bauteil (1) quaderförmig ausgeführt ist.
  6. Elektrisches Bauteil nach Anspruch 4 und 5, dadurch gekennzeichnet, dass das erste Package (2) quaderförmig ausgebildet ist und ein elektrischer Anschluss (14) im Bereich einer Kante des ersten Package (2) ausgebildet ist.
  7. Elektrisches Bauteil nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass an dem Einkapslungsmaterial (5) des ersten Package (2) eine erste ebene Verbindungsoberfläche ausgebildet ist und an dem Einkapslungsmaterial (7) des zweiten Packages (3) eine zweite ebene Verbindungsoberfläche ausgebildet ist und die erste ebene Verbindungsoberfläche mit der zweiten ebenen Verbindungsoberfläche durch Fügen verbunden ist, wobei der Anschlussrahmen (4) und das Einkapslungsmaterial (5) des ersten Package bezüglich der zur ersten Verbindungsoberfläche und zweiten Verbindungsoberfläche parallelen, mittig zwischen der ersten Verbindungsoberfläche und der zweiten Verbindungsoberfläche angeordneten Ebene spiegelsymmetrisch zu dem Anschlussrahmen (6) und dem Einkapslungsmaterial (7) des zweiten Packages (3) ausgeführt sind.
  8. Elektrisches Bauteil nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Chip einen magnetfeldempfindlichen Sensor enthält.
  9. Herstellungsverfahren zum Herstellen eines elektrischen Bauteils nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass das Einkapslungsmaterial (5) des ersten Packages (2) mit dem Einkapslungsmaterial (7) des zweiten Packages (3) fest verbunden wird.
  10. Herstellungsverfahren nach Anspruch 9, gekennzeichnet durch – das Bereitstellen eines ersten, eine Mehrzahl von Anschlussrahmen (4) enthaltenden Rahmens (21), wobei zumindest an einem ersten Anschlussrahmen (4) der Chip angebracht ist und zumindest der erste Chip und zumindest ein Teil des ersten Anschlussrahmen (4) von einem Einkapslungsmaterial (5) eingekapselt ist und an dem Einkapslungsmaterial (5) eine erste Verbindungsfläche ausgebildet ist, – das Bereitstellen eines zweiten, eine Mehrzahl von Anschlussrahmen enthaltenden Rahmens (25), wobei zumindest ein Teil eines Anschlussrahmens (6) des zweiten Rahmens von einem Einkapslungsmaterial (7) eingekapselt ist und an dem Einkapslungsmaterial (7) eine zweite Verbindungsfläche ausgebildet ist, – das fügende Verbinden der ersten Verbindungsoberfläche mit der zweiten Verbindungsoberfläche.
  11. Elektrische Komponente mit einer Leiterplatte (20) und einem mit der Leiterplatte (20) verbundenen elektrischen Bauteil (1) nach einem der Ansprüche 1 bis 8.
  12. Elektrische Komponente gemäß Anspruch 11, dadurch gekennzeichnet, dass das elektrische Bauteil (1) quaderförmig ausgeführt ist und eine Oberseite (8) und eine der Oberseite (8) gegenüberliegende Unterseite (9) sowie Seitenflächen (10, 11, 12, 13) aufweist und das elektrische Bauteil (1) mit einer der Seitenflächen (10, 11, 12, 13) der Leiterplatte (20) zugewandt mit der Leiterplatte (20) verbunden ist.
DE102015008503.4A 2015-07-03 2015-07-03 Elektrisches Bauteil und Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils Pending DE102015008503A1 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE102015008503.4A DE102015008503A1 (de) 2015-07-03 2015-07-03 Elektrisches Bauteil und Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils
PCT/EP2016/001141 WO2017005359A1 (de) 2015-07-03 2016-07-04 Elektrisches bauteil und herstellungsverfahren zum herstellen eines solchen elektrischen bauteils
EP16739410.5A EP3317685A1 (de) 2015-07-03 2016-07-04 Elektrisches bauteil und herstellungsverfahren zum herstellen eines solchen elektrischen bauteils
CN201680043704.4A CN108139450B (zh) 2015-07-03 2016-07-04 电气结构构件和用于制造这种电气结构构件的制造方法
US15/861,076 US10571529B2 (en) 2015-07-03 2018-01-03 Electrical structural member and production method for producing such an electrical structural member

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102015008503.4A DE102015008503A1 (de) 2015-07-03 2015-07-03 Elektrisches Bauteil und Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils

Publications (1)

Publication Number Publication Date
DE102015008503A1 true DE102015008503A1 (de) 2017-01-05

Family

ID=56418483

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015008503.4A Pending DE102015008503A1 (de) 2015-07-03 2015-07-03 Elektrisches Bauteil und Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils

Country Status (5)

Country Link
US (1) US10571529B2 (de)
EP (1) EP3317685A1 (de)
CN (1) CN108139450B (de)
DE (1) DE102015008503A1 (de)
WO (1) WO2017005359A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015008503A1 (de) 2015-07-03 2017-01-05 TE Connectivity Sensors Germany GmbH Elektrisches Bauteil und Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils
US11375125B2 (en) * 2019-05-15 2022-06-28 Asustek Computer Inc. Electronic device
US11353373B2 (en) * 2020-05-29 2022-06-07 Stmicroelectronics Asia Pacific Pte Ltd Strain gauge pattern to prevent variation due to temperature

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5362986A (en) * 1993-08-19 1994-11-08 International Business Machines Corporation Vertical chip mount memory package with packaging substrate and memory chip pairs
US20050135067A1 (en) * 2003-12-23 2005-06-23 Sang-Wook Park Semiconductor module with vertically mounted semiconductor chip packages
EP1775767A2 (de) 2005-10-14 2007-04-18 Honeywell International Inc. Methode zur Herstellung eines senkrecht montierbaren IC-Gehäuses
DE102009032995A1 (de) * 2008-07-15 2010-03-25 Infineon Technologies Ag Gestapelte Halbleiterchips

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3746934A (en) * 1971-05-06 1973-07-17 Siemens Ag Stack arrangement of semiconductor chips
US5446620A (en) * 1990-08-01 1995-08-29 Staktek Corporation Ultra high density integrated circuit packages
US5377077A (en) * 1990-08-01 1994-12-27 Staktek Corporation Ultra high density integrated circuit packages method and apparatus
DE4300605C2 (de) * 1993-01-13 1994-12-15 Lust Electronic Systeme Gmbh Sensorchip
US5455740A (en) * 1994-03-07 1995-10-03 Staktek Corporation Bus communication system for stacked high density integrated circuit packages
US5801437A (en) * 1993-03-29 1998-09-01 Staktek Corporation Three-dimensional warp-resistant integrated circuit module method and apparatus
KR0184076B1 (ko) * 1995-11-28 1999-03-20 김광호 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
US6404662B1 (en) * 1998-03-23 2002-06-11 Staktek Group, L.P. Rambus stakpak
JP3035534B2 (ja) * 1998-07-23 2000-04-24 敬 錫 姜 積層パッケ―ジ及びその積層方法
SG102638A1 (en) * 2000-09-15 2004-03-26 Samsung Techwin Co Ltd Lead frame, semiconductor package having the same, and semiconductor package manufacturing method
US6462408B1 (en) * 2001-03-27 2002-10-08 Staktek Group, L.P. Contact member stacking system and method
US7061088B2 (en) * 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
KR20060079219A (ko) * 2003-09-16 2006-07-05 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전자 디바이스, 이의 제조 방법 및 반제품
JP4969026B2 (ja) * 2004-06-15 2012-07-04 三菱電機株式会社 磁気検出装置
US7262494B2 (en) * 2005-03-16 2007-08-28 Freescale Semiconductor, Inc. Three-dimensional package
US7372141B2 (en) * 2005-03-31 2008-05-13 Stats Chippac Ltd. Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
US20070013038A1 (en) * 2005-07-13 2007-01-18 Advanced Semiconductor Engineering, Inc. Semiconductor package having pre-plated leads and method of manufacturing the same
US7378721B2 (en) * 2005-12-05 2008-05-27 Honeywell International Inc. Chip on lead frame for small package speed sensor
DE102005060713B4 (de) * 2005-12-19 2019-01-24 Austriamicrosystems Ag Magnetfeldsensoranordnung und Verfahren zur berührungslosen Messung eines Magnetfeldes
SG135074A1 (en) * 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US8704349B2 (en) * 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
KR100843205B1 (ko) * 2006-09-21 2008-07-02 삼성전자주식회사 반도체 패키지 및 적층형 반도체 패키지
KR100833183B1 (ko) * 2006-09-21 2008-05-28 삼성전자주식회사 적층형 반도체 패키지
US20080303154A1 (en) 2007-06-11 2008-12-11 Hon-Lin Huang Through-silicon via interconnection formed with a cap layer
JP2008306128A (ja) * 2007-06-11 2008-12-18 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
US7868431B2 (en) * 2007-11-23 2011-01-11 Alpha And Omega Semiconductor Incorporated Compact power semiconductor package and method with stacked inductor and integrated circuit die
KR100959372B1 (ko) * 2008-03-24 2010-05-24 미래산업 주식회사 반도체 소자 이송장치, 핸들러, 및 반도체 소자 제조방법
US8338936B2 (en) * 2008-07-24 2012-12-25 Infineon Technologies Ag Semiconductor device and manufacturing method
US8644030B2 (en) * 2009-01-14 2014-02-04 Micron Technology, Inc. Computer modules with small thicknesses and associated methods of manufacturing
US20110147867A1 (en) * 2009-12-23 2011-06-23 Everspin Technologies, Inc. Method of vertically mounting an integrated circuit
KR101121483B1 (ko) * 2010-08-12 2012-02-28 폴리스택, 인코포레이션 적층형 반도체 패키지 및 그 적층 방법
US9849434B2 (en) * 2010-09-22 2017-12-26 Grupo Petrotemex, S.A. De C.V. Methods and apparatus for enhanced gas distribution
KR101711045B1 (ko) * 2010-12-02 2017-03-02 삼성전자 주식회사 적층 패키지 구조물
JP5517083B2 (ja) * 2011-04-22 2014-06-11 株式会社デンソー 回転角センサ
KR101238159B1 (ko) * 2011-06-08 2013-02-28 에스티에스반도체통신 주식회사 반도체 패키지, 적층 반도체 패키지 및 그 제조 방법
US9177832B2 (en) * 2011-09-16 2015-11-03 Stats Chippac, Ltd. Semiconductor device and method of forming a reconfigured stackable wafer level package with vertical interconnect
US9006004B2 (en) * 2012-03-23 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Probing chips during package formation
US9588134B2 (en) * 2012-05-10 2017-03-07 Infineon Technologies Ag Increased dynamic range sensor
CN103576101A (zh) * 2012-07-31 2014-02-12 北京嘉岳同乐极电子有限公司 一种多通道集成式磁传感器
CN104681505B (zh) * 2013-11-27 2021-05-28 意法半导体研发(深圳)有限公司 无引脚的表面贴装组件封装体及其制造方法
TWI520391B (zh) * 2013-12-04 2016-02-01 國立清華大學 立體積體電路及立體積體電路內部傳遞資料的方法
KR101929590B1 (ko) * 2013-12-05 2019-03-13 매그나칩 반도체 유한회사 3차원 구조로 배치된 복수의 홀 센서를 이용한 센싱 시스템 및 이를 이용한 장치
US9257419B2 (en) * 2014-03-17 2016-02-09 Freescale Semiconductor Inc. Leadframe-based system-in-packages having sidewall-mounted surface mount devices and methods for the production thereof
JP5869631B2 (ja) * 2014-07-24 2016-02-24 浜松ホトニクス株式会社 電子部品の製造方法
US9910106B2 (en) * 2015-04-29 2018-03-06 Everspin Technologies, Inc. Magnetic field sensor with increased linearity
DE102015008503A1 (de) 2015-07-03 2017-01-05 TE Connectivity Sensors Germany GmbH Elektrisches Bauteil und Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils
CN108695284A (zh) * 2017-04-07 2018-10-23 晟碟信息科技（上海）有限公司 包括纵向集成半导体封装体组的半导体设备

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5362986A (en) * 1993-08-19 1994-11-08 International Business Machines Corporation Vertical chip mount memory package with packaging substrate and memory chip pairs
US20050135067A1 (en) * 2003-12-23 2005-06-23 Sang-Wook Park Semiconductor module with vertically mounted semiconductor chip packages
EP1775767A2 (de) 2005-10-14 2007-04-18 Honeywell International Inc. Methode zur Herstellung eines senkrecht montierbaren IC-Gehäuses
DE102009032995A1 (de) * 2008-07-15 2010-03-25 Infineon Technologies Ag Gestapelte Halbleiterchips

Also Published As

Publication number Publication date
EP3317685A1 (de) 2018-05-09
CN108139450A (zh) 2018-06-08
US10571529B2 (en) 2020-02-25
US20180128883A1 (en) 2018-05-10
CN108139450B (zh) 2020-11-24
WO2017005359A1 (de) 2017-01-12

Similar Documents

Publication Publication Date Title
DE102016107798B4 (de) Kompakte Sensorpackung
DE102011107703B4 (de) Integrierter Stromsensor
DE102012110492A1 (de) Magnetsensor-Bauelement
CH683469A5 (de) Anordnung mit einem einen Magnetfeldsensor enthaltenden Halbleiterplättchen zwischen einem ersten und einem zweiten Polschuh und Verfahren zur Herstellung einer Vielzahl der Anordnungen.
DE112009001350T5 (de) Anordnungen für eine Stromfühlerschaltung und integrierter Stromfühler
DE102014106158B4 (de) Verfahren zum Testen von elektronischen Bauteilen und Halbleiterstreifenanordnung
EP0537419A1 (de) Anordnung mit einem integrierten Magnetfeldsensor sowie einem ferromagnetischen ersten und zweiten Magnetfluss-Konzentrator und Verfahren zum Einbau einer Vielzahl von Anordnungen in je einem Kunststoffgehäuse
DE102005027767A1 (de) Integriertes magnetisches Sensorbauteil
DE112016006539T5 (de) Magnetsensor
EP2801832A2 (de) Vorrichtung zur Strommessung
DE102016110235A1 (de) Halbleitervorrichtung mit Clipvorrichtung
EP2406648A1 (de) Oberflächenmontierbarer magnetfeldsensor mit einem halbleiterchip und verfahren zur herstellung einer schaltungsplatine mit einem magnetfeldsensor
DE102015108622A1 (de) Magnetsensor-Bauelement mit ringförmigem Magnet
DE102015008503A1 (de) Elektrisches Bauteil und Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils
DE202011051190U1 (de) Sensorbaustein
DE102014107729B4 (de) Dreidimensionaler Stapel einer mit Anschlüssen versehenen Packung und eines elektronischen Elements sowie Verfahren zur Herstellung eines solchen Stapels
DE102013103351B4 (de) Elektronikmodul
DE4234700B4 (de) Gehäuste Halbleiteranordnung
DE102020111626A1 (de) Magnetsensorvorrichtung und verfahren zur herstellung desselben
DE102017006406B4 (de) Gehäustes IC-Bauelement
DE3619636A1 (de) Gehaeuse fuer integrierte schaltkreise
DE102020108880B4 (de) Sensorvorrichtungen mit Bypassstrompfad und zugehörige Herstellungsverfahren
DE102014112217B4 (de) Gegossenes Halbleitergehäuse mit steckbarer Leitung
EP3610706B1 (de) Verfahren zum herstellen eines elektronischen sensormoduls
DE102018119677B4 (de) Sensorpackage und Verfahren zur Herstellung eines Sensorpackage

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: KOENIG SZYNKA TILMANN VON RENESSE PATENTANWAEL, DE

R016 Response to examination communication