DE102014118228A1 - Chip, chipbaugruppe und die - Google Patents

Chip, chipbaugruppe und die Download PDF

Info

Publication number
DE102014118228A1
DE102014118228A1 DE102014118228.6A DE102014118228A DE102014118228A1 DE 102014118228 A1 DE102014118228 A1 DE 102014118228A1 DE 102014118228 A DE102014118228 A DE 102014118228A DE 102014118228 A1 DE102014118228 A1 DE 102014118228A1
Authority
DE
Germany
Prior art keywords
chip
contacts
test
driver
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102014118228.6A
Other languages
English (en)
Inventor
Robert Allinger
Gottfried Beer
Jürgen Högerl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102014118228A1 publication Critical patent/DE102014118228A1/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06132—Square or rectangular array being non uniform, i.e. having a non uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1425—Converter
    • H01L2924/14252—Voltage converter
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1425—Converter
    • H01L2924/14253—Digital-to-analog converter [DAC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1426—Driver
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Automation & Control Theory (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

In verschiedenen Ausführungsformen ist ein Chip (12) für eine Chipbaugruppe (10) geschaffen. Der Chip (12) kann ein Substrat (14) und eine integrierte Schaltung über dem Substrat (14) enthalten. Die integrierte Schaltung kann eine Testschaltung, beispielsweise eine eingebaute Selbsttestschaltung, und eine Arbeitsschaltung, wobei die Testschaltung eine oder mehrere erste Treiberstufen enthält, von denen jede eine erste Treiberleistung aufweist, und die Arbeitsschaltung eine oder mehrere zweite Treiberstufen enthält, von denen jede eine zweite Treiberleistung, die sich von der ersten Treiberleistung unterscheidet, aufweist, erste elektrische Kontakte (40), die mit den ersten Treiberstufen elektrisch gekoppelt sind, und zweite elektrische Kontakte (42), die mit den zweiten Treiberstufen elektrisch gekoppelt sind, enthalten, wobei die Testschaltung und die ersten Kontakte (40) konfiguriert sind, eine Testbetriebsart zum Testen der integrierten Schaltung bereitzustellen, und wobei die Arbeitsschaltung und die zweiten Kontakte (42) konfiguriert sind, eine Arbeitsbetriebsart der integrierten Schaltung, die sich von der Testbetriebsart unterscheidet, bereitzustellen.

Description

  • Herkömmliche Chips können Mikrosteuereinheiten, beispielsweise Mikroprozessoren, und/oder Speicherelemente, beispielsweise Flash-Speicher, enthalten. Ein herkömmliches Konzept zum Integrieren von Mikrosteuereinheiten und Speicher in einer einzigen Vorrichtung ist das sogenannte "System on Chip" (SOC), in dem das gesamte System, das die Mikrosteuereinheit und den Speicher enthält, auf einem einzigen Chip integriert ist. Beispielsweise auf dem Gebiet von drahtlosen gewerblichen Anwendungen wurde dieses Konzept weithin verwendet. Ein weiteres herkömmliches Konzept zum Integrieren von Mikrosteuereinheiten und Speichern in einer einzigen Vorrichtung ist das "System in Package" (SIP), in dem die Mikrosteuereinheit durch einen ersten Chip gebildet ist und der Speicher durch einen zweiten Chip gebildet ist, wobei beide Chips in einer Baugruppe integriert sind. Beide Chips sind normalerweise auf einem Substrat, in einem Gehäuse oder aufeinander angeordnet.
  • In verschiedenen Ausführungsformen ist ein Chip für eine Chipbaugruppe geschaffen. Der Chip kann ein Substrat und eine integrierte Schaltung über dem Substrat enthalten. Die integrierte Schaltung kann eine Testschaltung, beispielsweise eine eingebaute Selbsttestschaltung, und eine Arbeitsschaltung, wobei die Testschaltung eine oder mehrere erste Treiberstufen enthält, von denen jede eine erste Treiberleistung aufweist, und die Arbeitsschaltung eine oder mehrere zweite Treiberstufen enthält, von denen jede eine zweite Treiberleistung, die sich von der ersten Treiberleistung unterscheidet, aufweist, erste Kontakte, die mit den ersten Treiberstufen elektrisch gekoppelt sind, und zweite Kontakte, die mit den zweiten Treiberstufen elektrisch gekoppelt sind, enthalten, wobei die Testschaltung und die ersten Kontakte konfiguriert sind, eine Testbetriebsart zum Testen der integrierten Schaltung bereitzustellen, und wobei die Arbeitsschaltung und die zweiten Kontakte konfiguriert sind, eine Arbeitsbetriebsart der integrierten Schaltung, die sich von der Testbetriebsart unterscheidet, bereitzustellen.
  • In verschiedenen Ausführungsformen können die ersten Kontakte und/oder die zweiten Kontakte über eine polygonale Oberfläche des Chips verteilt sein, wobei die ersten Kontakte in wenigstens einer Ecke der polygonalen Oberfläche angeordnet sein können.
  • In verschiedenen Ausführungsformen kann die erste Leistung wenigstens fünfmal so groß sein wie die zweite Leistung, beispielsweise falls die erste Leistung eine Treiberstärke, einen ESD-Schutz, einen Ausgangsstrom und/oder einen Ausgangslastfaktor darstellt. Der Ausgangslastfaktor eines Logikgatterausgangs kann die Anzahl von Gattereingängen sein, die er speisen oder mit denen er sich verbinden kann.
  • In verschiedenen Ausführungsformen kann der ESD-Schutz der ersten Kontakte wenigstens fünfmal so groß sein wie der ESD-Schutz der zweiten Kontakte.
  • In verschiedenen Ausführungsformen kann die erste Leistung wenigstens fünfmal kleiner sein als die zweite Leistung, beispielsweise falls die erste Leistung eine/n Treiberstrom/geschwindigkeit darstellt.
  • In verschiedenen Ausführungsformen kann ein Abstand von einem der Kontakte zu dem benachbarten Kontakt in einem Bereich von etwa 1 µm bis etwa 100 µm sein, beispielsweise in dem Bereich von etwa 5 µm bis etwa 80 µm, beispielsweise in dem Bereich von etwa 20 µm bis etwa 75 µm. Alle Kontakte können denselben Abstand zu ihren Nachbarkontakten aufweisen, oder sie können unterschiedliche Abstände aufweisen. Beispielsweise variieren die Abstände um einen Faktor 2 oder weniger, beispielsweise um einen Faktor 1,5 oder weniger, beispielsweise um einen Faktor zwischen 1,2 und 1. Mit anderen Worten kann einer der Abstände derselbe wie andere Abstände sein, kann ein weiterer der Abstände mal 1,2 oder weniger sein, kann ein weiterer der Abstände mal 1,5 oder weniger sein oder kann ein weiterer der Abstände mal 2 oder weniger sein.
  • In verschiedenen Ausführungsformen können die ersten Kontakte einen ersten Abstand zueinander aufweisen, und die zweiten Kontakte können einen zweiten Abstand zueinander aufweisen, wobei sich der erste Abstand von dem zweiten Abstand unterscheiden kann.
  • In verschiedenen Ausführungsformen können die ersten Kontakte in Gruppen angeordnet sein, wobei alle ersten Kontakte einer Gruppe elektrisch miteinander gekoppelt sein können und/oder elektrisch mit derselben ersten Treiberstufen gekoppelt sein können.
  • In verschiedenen Ausführungsformen können vier erste Kontakte in einer Gruppe angeordnet sein, und die vier ersten Kontakte können in Ecken eines Quadrats angeordnet sein.
  • In verschiedenen Ausführungsformen können vier Gruppen von ersten Kontakten in einer Ecke einer Oberfläche des Chips angeordnet sein.
  • In verschiedenen Ausführungsformen kann die Leistung der Treiberstufen durch eine Treiberstärke und/oder eine Treibergeschwindigkeit und/oder einen ESD-Schutz und/oder einen Ausgangsstrom und/oder einen Ausgangslastfaktor der entsprechenden Treiberstufen gekennzeichnet sein.
  • In verschiedenen Ausführungsformen kann die erste Treiberleistung durch eine hohe Treiberstärke und/oder eine niedrige Treibergeschwindigkeit und/oder einen hohen ESD-Schutz und/oder einen hohen Ausgangsstrom und/oder einen hohen Ausgangslastfaktor der ersten Treiberstufen gekennzeichnet sein.
  • In verschiedenen Ausführungsformen kann die zweite Treiberleistung durch eine niedrige Treiberstärke und/oder eine hohe Treibergeschwindigkeit und/oder einen niedrigen ESD-Schutz und/oder keinen ESD-Schutz und/oder einen niedrigen Ausgangsstrom und/oder einen niedrigen Ausgangslastfaktor der zweiten Treiberstufen gekennzeichnet sein. Beispielsweise können die niedrige Treiberstärke, der niedrige ESD-Schutz, der niedrige Ausgangsstrom und/oder der niedrige Ausgangslastfaktor der zweiten Treiberstufen jeweils niedriger sein als die hohe Treiberstärke, der hohe ESD-Schutz, der hohe Ausgangsstrom und/oder der hohe Ausgangslastfaktor der ersten Treiberstufen. Beispielsweise kann die hohe Treibergeschwindigkeit der zweiten Treiberstufen höher sein als die niedrige Treibergeschwindigkeit der ersten Treiberstufen.
  • In verschiedenen Ausführungsformen kann ein Verfahren zum Herstellen eines Chips für eine Chipbaugruppe bereitgestellt sein. Das Verfahren kann das Bereitstellen eines Substrats mit einer integrierten Schaltung über dem Substrat enthalten. Die integrierte Schaltung kann eine Testschaltung und eine Arbeitsschaltung enthalten. Die Testschaltung kann erste Treiberstufen enthalten, von denen jede eine erste Treiberleistung bereitstellt. Die Arbeitsschaltung kann zweite Treiberstufen enthalten, von denen jede eine zweite Treiberleistung, die sich von der ersten Treiberleistung unterscheiden kann, aufweist. Erste Kontakte des Chips können gebildet sein, so dass sie elektrisch mit den ersten Treiberstufen gekoppelt sind. Die ersten Kontakte und die Testschaltung können konfiguriert sein, eine Testbetriebsart zum Testen der integrierten Schaltung bereitzustellen. Zweite Kontakte des Chips können gebildet sein, so dass sie elektrisch mit den zweiten Treiberstufen gekoppelt sind. Die zweiten Kontakte und die Arbeitsschaltung können konfiguriert sein, eine Arbeitsbetriebsart, die sich von der Testbetriebsart unterscheidet, bereitzustellen.
  • In verschiedenen Ausführungsformen kann eine Chipbaugruppe bereitgestellt sein. Die Chipbaugruppe kann einen Chip enthalten, z. B. einen ersten Chip, der ein Substrat und eine integrierte Schaltung über dem Substrat enthält. Die integrierte Schaltung kann eine Testschaltung und eine Arbeitsschaltung enthalten. Die Testschaltung kann mehrere erste Treiberstufen enthalten, wobei jede erste Treiberstufe eine erste Treiberleistung bereitstellen kann. Die Arbeitsschaltung kann mehrere zweite Treiberstufen enthalten, wobei jede zweite Treiberstufe eine zweite Treiberleistung, die sich von der ersten Treiberleistung unterscheiden kann, bereitstellen kann. Erste Kontakte des Chips können mit den ersten Treiberstufen elektrisch gekoppelt sein. Die ersten Kontakte und die Testschaltung können konfiguriert sein, eine Testbetriebsart zum Testen der integrierten Schaltung bereitzustellen. Zweite Kontakte des ersten Chips können mit den zweiten Treiberstufen elektrisch gekoppelt sein. Die zweiten Kontakte und die Arbeitsschaltung können konfiguriert sein, eine Arbeitsbetriebsart der integrierten Schaltung, die sich von der Testbetriebsart unterscheidet, bereitzustellen. Die Chipbaugruppe kann ferner einen zweiten Chip enthalten. Der zweite Chip kann dritte Kontakte und vierte Kontakte enthalten. Die dritten Kontakte können konfiguriert sein, elektrische und mechanische Kontakte für entsprechende zweite Kontakte des ersten Chips bereitzustellen, und die vierten Kontakte können konfiguriert sein, elektrische Kontakte der Chipbaugruppe, beispielsweise für eine externe Vorrichtung, bereitzustellen. Der zweite Chip kann konfiguriert sein, den ersten Chip zu tragen, wobei die dritten Kontakte elektrisch und mechanisch mit entsprechenden zweiten Kontakten des ersten Chips gekoppelt sein können.
  • In verschiedenen Ausführungsformen können die ersten Kontakte des ersten Chips nicht mit dem zweiten Chip elektrisch gekoppelt sein. Alternativ oder zusätzlich können die ersten Kontakte des ersten Chips elektrisch mit einem gegebenen Potential gekoppelt sein.
  • In verschiedenen Ausführungsformen kann der erste Chip ein Mikroprozessor sein, und der zweite Chip kann ein Speicher und/oder ein AD-Umsetzer und/oder ein DA-Umsetzer und/oder ein Delta-Sigma-Umsetzer und/oder eine Eingangs/Ausgangsstufe und/oder ein DC/DC-Umsetzer sein.
  • In verschiedenen Ausführungsformen kann der erste Chip eine Vorderseite und eine Rückseite des ersten Chips enthalten, wobei die ersten Kontakte des ersten Chips auf der Vorderseite des ersten Chips angeordnet sein können. Der zweite Chip kann eine Vorderseite und eine Rückseite des zweiten Chips enthalten. Die dritten Kontakte des zweiten Chips können auf der Vorderseite des zweiten Chips angeordnet sein. Die Vorderseite des ersten Chips kann der Vorderseite des zweiten Chips zugewandt sein.
  • In verschiedenen Ausführungsformen kann ein Verfahren zum Herstellen einer Chipbaugruppe bereitgestellt sein. Das Verfahren kann Folgendes enthalten: Bereitstellen eines ersten Chips, der ein Substrat und eine integrierte Schaltung über dem Substrat enthält, wobei die integrierte Schaltung eine Testschaltung und eine Arbeitsschaltung enthalten kann, wobei die Testschaltung mehrere erste Treiberstufen enthalten kann, wobei jede erste Treiberstufe eine erste Treiberleistung bereitstellen kann und wobei die Arbeitsschaltung mehrere zweite Treiberstufen enthalten kann, wobei jede zweite Treiberstufe eine zweite Treiberleistung enthalten kann, die sich von der ersten Treiberleistung unterscheiden kann; Bilden erster Kontakte des ersten Chips, so dass sie mit den ersten Treiberstufen elektrisch gekoppelt sind, wobei die ersten Kontakte und die Testschaltung konfiguriert sein können, eine Testbetriebsart zum Testen der integrierten Schaltung bereitzustellen; Bilden zweiter Kontakte des ersten Chips, so dass sie mit entsprechenden zweiten Treiberstufen gekoppelt sind, wobei die Arbeitsschaltung und die zweiten Kontakte konfiguriert sein können, eine Arbeitsbetriebsart einer integrierten Schaltung, die sich von der Testbetriebsart unterscheidet, bereitzustellen; Bereitstellen eines zweiten Chips, der dritte Kontakte und vierte Kontakte enthält; Anordnen des ersten Chips auf dem zweiten Chip, so dass die dritten Kontakte elektrisch und mechanisch mit den entsprechenden zweiten Kontakten des ersten Chips gekoppelt sein können, wobei die vierten Kontakte konfiguriert sind, elektrische Kontakte der Chipbaugruppe bereitzustellen.
  • In verschiedenen Ausführungsformen kann ein Verfahren zum Testen einer integrierten Schaltung bereitgestellt sein. Das Verfahren kann Folgendes enthalten: elektrisches Kontaktieren von wenigstens zwei Gruppen von ersten Kontakten des ersten Chips, wobei die ersten Kontakte mit mehreren ersten Treiberstufen einer Testschaltung der integrierten Schaltung gekoppelt sind, wobei die ersten Kontakte und die Testschaltung konfiguriert sein können, eine Testbetriebsart zum Testen der integrierten Schaltung bereitzustellen, wobei jede Gruppe wenigstens zwei erste Kontakte enthalten kann und wobei die ersten Kontakte einer Gruppe elektrisch miteinander gekoppelt sein können; und Treiben der integrierten Schaltung in der Testbetriebsart durch die Testschaltung über die kontaktierten Gruppen erster Kontakte.
  • In verschiedenen Ausführungsformen kann ein Die für eine Chipbaugruppe bereitgestellt sein. Der Die kann ein Substrat und eine integrierte Schaltung über dem Substrat enthalten. Die integrierte Schaltung kann eine eingebaute Selbsttestschaltung und eine Arbeitsschaltung enthalten. Die Testschaltung kann erste Treiber enthalten, von denen jeder einen ersten Ausgangsstrom aufweist. Die Arbeitsschaltung kann zweite Treiber enthalten, von denen jeder einen zweiten Ausgangsstrom aufweist, der kleiner sein kann als der erste Ausgangsstrom. Kontaktstifte, beispielsweise erste Kontaktstifte, des Die können mit den ersten Treibern elektrisch gekoppelt sein und können angeordnet sein, um die Testschaltung elektrisch zu kontaktieren. Die Kontaktstifte und die eingebaute Selbsttestschaltung können konfiguriert sein, einen Selbsttest der integrierten Schaltung auszuführen. Zweite Kontakte, beispielsweise zweite Kontaktstifte, des Die können mit den zweiten Treibern elektrisch gekoppelt sein. Die zweiten Kontakte und die Arbeitsschaltung können konfiguriert sein, wenigstens eine Operation der integrierten Schaltung, die sich von dem Selbsttest unterscheidet, auszuführen. Die Operation, die sich von dem Selbsttest unterscheidet, kann eine normale Operation des Die sein, beispielsweise eine Berechnung.
  • In verschiedenen Ausführungsformen können die Kontaktstifte und die zweiten Kontakte über eine polygonale Oberfläche des Die verteilt sein. Die Kontaktstifte können in den Ecken der polygonalen Oberfläche angeordnet sein.
  • In verschiedenen Ausführungsformen kann der erste Ausgangsstrom wenigstens fünfmal so groß sein wie der zweite Ausgangsstrom.
  • In verschiedenen Ausführungsformen kann ein Zwischenraum zwischen den Kontaktstiften und/oder den zweiten Kontakten in einem Bereich von etwa 1 µm bis etwa 100 µm sein, beispielsweise in dem Bereich von etwa 5 µm bis etwa 80 µm, beispielsweise in dem Bereich von etwa 20 µm bis etwa 75 µm.
  • In verschiedenen Ausführungsformen können die Kontaktstifte einen ersten Zwischenraum zueinander aufweisen, und die zweiten Kontakte können einen zweiten Zwischenraum zueinander aufweisen, wobei sich der erste Zwischenraum von dem zweiten Zwischenraum unterscheiden kann. Der Zwischenraum kann ein typischer Abstand zwischen benachbarten Stiften sein. Die Zwischenräume, beispielsweise die ersten Zwischenräume und/oder die zweiten Zwischenräume, können regelmäßig sein oder nicht und/oder können sich voneinander unterscheiden oder nicht.
  • In verschiedenen Ausführungsformen können die Kontaktstifte zusammen gruppiert sein, wobei alle Kontaktstifte einer dieser Gruppen direkt miteinander gekoppelt sein können und/oder mit demselben ersten Treiber elektrisch gekoppelt sein können.
  • In verschiedenen Ausführungsformen können vier Kontaktstifte in einer Gruppe angeordnet sein, und diese vier Kontaktstifte können in Ecken eines Quadrats angeordnet sein, wobei jede Ecke einen ersten Kontaktstift enthält.
  • In verschiedenen Ausführungsformen können vier Gruppen von Kontaktstiften in einer Ecke einer Oberfläche des Die angeordnet sein.
  • In verschiedenen Ausführungsformen kann ein Verfahren zum Herstellen eines Die für eine Chipbaugruppe bereitgestellt sein. Das Verfahren kann Folgendes enthalten: Bereitstellen eines Substrats mit einer integrierten Schaltung über dem Substrat, wobei die integrierte Schaltung eine eingebaute Selbsttestschaltung und eine Arbeitsschaltung enthält, wobei die eingebaute Selbsttestschaltung erste Treiber enthält, von denen jeder einen ersten Ausgangsstrom aufweist, und wobei die Arbeitsschaltung zweite Treiber enthält, von denen jeder einen zweiten Ausgangsstrom, der kleiner als der erste Ausgangsstrom sein kann, aufweist; Bilden erster Kontakte des Die, so dass sie mit den ersten Treibern elektrisch gekoppelt sind, wobei die ersten Kontakte und die Testschaltung konfiguriert sein können, einen Selbsttest der integrierten Schaltung auszuführen; Bilden von zweiten Kontakten des Die, so dass sie mit den zweiten Treibern elektrisch gekoppelt sind, wobei die zweiten Kontakte und die Arbeitsschaltung konfiguriert sein können, wenigstens eine Operation der integrierten Schaltung, die sich von dem Selbsttest unterscheidet, auszuführen.
  • In verschiedenen Ausführungsformen kann eine Chipbaugruppe bereitgestellt sein. Die Chipbaugruppe kann Folgendes enthalten: einen Die, beispielsweise einen ersten Die, der ein Substrat und eine integrierte Schaltung über dem Substrat enthalten kann. Die integrierte Schaltung kann eine eingebaute Selbsttestschaltung und eine Arbeitsschaltung enthalten. Die eingebaute Selbsttestschaltung kann einen ersten Treiber enthalten, der einen ersten Ausgangsstrom aufweist. Die Arbeitsschaltung kann einen zweiten Treiber enthalten, der einen zweiten Ausgangsstrom, der kleiner sein kann als der erste Ausgangsstrom, aufweist. Kontaktstifte, beispielsweise erste Kontaktstifte, des Die können mit den ersten Treibern elektrisch gekoppelt sein. Die Kontaktstifte und die eingebaute Selbsttestschaltung können konfiguriert sein, einen Selbsttest der integrierten Schaltung auszuführen. Zweite Kontakte, beispielsweise zweite Kontaktstifte von Kontaktstellen, des Die können mit den zweiten Treibern elektrisch gekoppelt sein. Die zweiten Kontaktstifte und die Arbeitsschaltung können konfiguriert sein, wenigstens eine Operation der integrierten Schaltung, die sich von dem Selbsttest unterscheidet, auszuführen. Ein Mutter-Chip der Chipbaugruppe, der dritte und vierte Kontakte enthalten kann. Die dritten Kontakte können konfiguriert sein, entsprechende zweite Kontakte des ersten Die elektrisch und mechanisch zu koppeln. Die vierten Kontakte können konfiguriert sein, elektrische Kontakte der Chipbaugruppe bereitzustellen. Der Mutter-Chip kann den Die tragen. Die dritten Kontakte können mit entsprechenden zweiten Kontakten des Die elektrisch und mechanisch gekoppelt sein. Der Die kann als Tochter-Chip bezeichnet werden.
  • In verschiedenen Ausführungsformen sind die Kontaktstifte des Die beispielsweise nicht mit dem Mutter-Chip elektrisch gekoppelt. Alternativ oder zusätzlich können die Kontaktstifte des Die mit einem gegebenen Potential elektrisch gekoppelt sein.
  • In verschiedenen Ausführungsformen kann der Die ein Mikroprozessor sein, und der Mutter-Chip kann ein Speicher sein.
  • In verschiedenen Ausführungsformen kann der Die eine Vorderseite und eine Rückseite des Die enthalten. Die ersten Kontakte des Die können auf der Vorderseite des ersten Die angeordnet sein. Der Mutter-Chip kann eine Vorderseite und eine Rückseite des Mutter-Chips enthalten. Die dritten Kontakte des Mutter-Chips können auf der Vorderseite des Mutter-Chips angeordnet sein. Die Vorderseite des Die kann der Vorderseite des Mutter-Chips zugewandt sein.
  • In verschiedenen Ausführungsformen kann ein Verfahren zum Herstellen einer Chipbaugruppe bereitgestellt sein. Das Verfahren kann Folgendes enthalten: Bereitstellen eines Die, der ein Substrat und eine integrierte Schaltung auf dem Substrat enthält, wobei die integrierte Schaltung eine eingebaute Selbsttestschaltung und eine Arbeitsschaltung enthält. Die eingebaute Selbsttestschaltung kann einen ersten Treiber enthalten, der einen ersten Ausgangsstrom aufweist, und wobei die Arbeitsschaltung einen zweiten Treiber umfasst, der einen zweiten Ausgangsstrom, der kleiner sein kann als der erste Ausgangsstrom, aufweist; Bilden von Kontaktstiften des Die, so dass sie mit den ersten Treibern elektrisch gekoppelt sind, wobei die Kontaktstifte und die Testschaltung konfiguriert sein können, einen Selbsttest der integrierten Schaltung auszuführen; Bilden von zweiten Kontakten des Die, so dass sie mit den zweiten Treibern elektrisch gekoppelt sind, wobei die zweiten Kontakte und die Arbeitsschaltung konfiguriert sein können, wenigstens eine Operation der integrierten Schaltung, die sich von dem Selbsttest unterscheidet, auszuführen; Bereitstellen eines Mutter-Chips, der dritte Kontakte und vierte Kontakte enthält, wobei die dritten Kontakte konfiguriert sein können, elektrische und mechanische Kontakte für entsprechende zweite Kontakte des Die bereitzustellen, und wobei die vierten Kontakte konfiguriert sein können, elektrische Kontakte der Chipbaugruppe bereitzustellen; und Anordnen des Die auf dem Mutter-Chip, wobei die dritten Kontakte elektrisch und mechanisch mit entsprechenden zweiten Kontakten des Die gekoppelt sein können.
  • In verschiedenen Ausführungsformen kann ein Verfahren zum Testen einer integrierten Schaltung eines Die für eine Chipbaugruppe bereitgestellt sein. Das Verfahren kann Folgendes enthalten: elektrisches Kontaktieren von wenigstens zwei Gruppen von Kontaktstiften des Die, wobei die Kontaktstifte mit ersten Treibern einer Testschaltung der integrierten Schaltung gekoppelt sind, wobei die ersten Kontakte und die Testschaltung konfiguriert sind, einen Selbsttest der integrierten Schaltung auszuführen, wobei jede Gruppe wenigstens zwei Kontaktstifte enthalten kann und wobei die Kontaktstifte einer Gruppe elektrisch miteinander gekoppelt sein können; und Ausführen des Selbsttests der integrierten Schaltung durch die Testschaltung über die kontaktierten Gruppen von Kontaktstiften
  • In den Zeichnungen beziehen sich gleiche Zeichen im Allgemeinen durchgehend für die unterschiedlichen Ansichten auf dieselben Teile. Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht, stattdessen ist im Allgemeinen ein Schwerpunkt auf das Darstellen der Prinzipien der Erfindung gelegt. In der folgenden Beschreibung sind verschiedene Ausführungsformen der Erfindung mit Bezug auf die folgenden Zeichnungen beschrieben, in denen:
  • 1 eine Explosionsdarstellung einer Ausführungsform einer Chipbaugruppe zeigt;
  • 2 eine Draufsicht einer Ausführungsform eines Chips für eine Chipbaugruppe zeigt;
  • 3 eine genaue Draufsicht des Chips von 2 zeigt;
  • 4 eine genaue Draufsicht des Chips von 3 und Teststifte einer Testvorrichtung zeigt;
  • 5 eine genaue Seitenansicht des Chips und der Teststifte von 4 zeigt;
  • 6 eine Draufsicht einer Ausführungsform eines Chips für eine Chipbaugruppe zeigt;
  • 7 eine genaue Draufsicht des Chips von 6 zeigt;
  • 8 eine genaue Draufsicht des Chips von 7 und Teststifte einer Testvorrichtung zeigt;
  • 9 eine genaue Seitenansicht des Chips und der Teststifte von 8 zeigt;
  • 10 einen Ablaufplan einer Ausführungsform eines Verfahrens zum Herstellen eines Chips zeigt;
  • 11 einen Ablaufplan einer Ausführungsform eines Verfahrens zum Herstellen einer Chipbaugruppe zeigt; und
  • 12 einen Ablaufplan einer Ausführungsform eines Verfahrens zum Testen eines Chips zeigt.
  • Die folgende genaue Beschreibung bezieht sich auf die begleitenden Zeichnungen, die durch die Darstellung spezifische Einzelheiten und Ausführungsformen, in denen die Erfindung ausgeführt werden kann, zeigen.
  • Das Wort "beispielhaft" ist hier verwendet, so dass es "als ein Beispiel, eine Instanz oder eine Darstellung dienend" bedeutet. Jede Ausführungsform oder Konstruktion, die hier als "beispielhaft" beschrieben ist, muss nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Konstruktionen gedeutet werden.
  • Das Wort "über", das mit Bezug auf ein aufgebrachtes Material verwendet ist, das "über" einer Seite oder Oberfläche gebildet ist, kann hier verwendet sein, so dass es bedeutet, dass das aufgebrachte Material "direkt auf", z. B. in direktem Kontakt mit, der genannten Seite oder Oberfläche gebildet sein kann. Das Wort "über", das mit Bezug auf ein aufgebrachtes Material verwendet ist, das "über" einer Seite oder Oberfläche gebildet ist, kann hier verwendet sein, so dass es bedeutet, dass das aufgebrachte Material "indirekt auf" der genannten Seite oder Oberfläche mit einer oder mehreren zusätzlichen Schichten, die zwischen der genannten Seite oder Oberfläche und dem aufgebrachten Material angeordnet sind, gebildet ist.
  • Falls zwei Chips aufeinander in einer Chipbaugruppe angeordnet sind, gibt es die Möglichkeit, dass die Chips einander gegenüber anzuordnen, so dass die Vorderseiten der Chips einander zugewandt sind. Einer der Chips kann als Mutter-Chip bezeichnet werden, und der andere Chip kann als Tochter-Chip bezeichnet werden. Die Chips können durch Kontaktstifte miteinander verbunden sein, beispielsweise durch Kontaktstifte, die Kupfer, Silber und/oder Gold oder ein anderes elektrisch leitendes Material enthalten. Der Tochter-Chip kann mit dem Mutter-Chip über die Kontaktstifte elektrisch gekoppelt sein. Der Mutter-Chip kann Bondkontaktstellen zum elektrischen Koppeln des Mutter-Chips mit einer weiteren Vorrichtung, beispielsweise einem Baugruppensubstrat, einem Gehäuse und/oder einer oder mehreren externen Vorrichtungen, enthalten. Beispielsweise kann der Mutter-Chip mit dem Baugruppensubstrat über eine Flip-Chip-Verbindung elektrisch gekoppelt sein. Die Bondkontaktstellen können ausreichende Größe und Zwischenraum aufweisen, so dass sie mit Hilfe von gemeinsamen Nadeln einer Sondenkarte zum Testen des Mutter-Chips vor dem Anordnen des Tochter-Chips auf dem Mutter-Chip und/oder des Mutter-Chips und des Tochter-Chips als ein Gesamtsystem nach dem Anordnen des Tochter-Chips auf dem Mutter-Chip in Kontakt gebracht werden können. Der Test kann vor dem Trennen der Mutter-Chips von einem Wafer, der das Substrat für die Mutter-Chips bereitstellt, ausgeführt werden.
  • Chips, z. B. Tochter-Chips für eine Chipbaugruppe, können konstruiert sein, um die gesamten Längen der Zwischenverbindungen zwischen den Chips zu minimieren, um parallele Schnittstellen zwischen dem Mutter-Chip und dem Tochter-Chip bereitzustellen, um eine Hochgeschwindigkeitsdatenübertragung zwischen den Chips bereitzustellen und um elektrische Verluste während der Datenübertragung zu verringern und redundante Zwischenverbindungen bereitzustellen, um die mechanische Zuverlässigkeit zu erhöhen. Diese Chips können beispielsweise mehrere Kontaktstifte enthalten, die über eine Vorderseite der Chips verteilt sind und einen Zwischenraum aufweisen, der kleiner als z. B. 100 µm ist. Zusätzlich können solche Chips nur I/O-Treiberstufen enthalten, die mit den Kontaktstiften elektrisch verbunden sind und die einen niedrigen Ausgangsstrom aufweisen, um die Größe des entsprechenden Chips zu verringern. Wenn jedoch ein Tochter-Chip bereitgestellt ist, der Kontaktstifte mit einem Zwischenraum, der kleiner ist als beispielsweise 100 µm, aufweist, kann dieser Tochter-Chip nicht unabhängig von dem Mutter-Chip mittels einer herkömmlichen Sondenkartentechnologie getestet werden wegen des kleinen Zwischenraums und wegen des Fehlens von Treiberstufen, die ausreichenden Ausgangsstrom bereitstellen, um den Test durchzuführen. Deshalb, falls der Tochter-Chip unabhängig von dem Mutter-Chip getestet werden sollte, ist der Zwischenraum eines entsprechenden herkömmlichen Chips nicht kleiner als 100 µm, so dass jeder Kontaktstift durch eine Nadel einer gewöhnlichen Sondenkarte kontaktiert werden kann, und jeder signalführende Kontaktstift ist mit einer entsprechenden Treiberstufe verbunden, die einen Ausgangsstrom aufweist, der zum Ausführen des Tests ausreichend hoch ist. Ferner können herkömmliche Chips nur eine begrenzte Anzahl von Kontaktstiften enthalten, um die Testfähigkeit zu vereinfachen.
  • In verschiedenen Ausführungsformen ist ein Chip (der auch als ein Die bezeichnet werden kann) bereitgestellt, der Kontakte aufweist, die einen Zwischenraum kleiner als 100 µm aufweisen können, beispielsweise kleiner als 80 µm, der eine kleine Größe aufweisen kann und/oder der unabhängig von einem zweiten Chip, auf dem der Chip, in diesem Kontext ein erster Chip, in einer Chipbaugruppe angeordnet sein kann, getestet werden kann. In verschiedenen Ausführungsformen sind entsprechende Verfahren zum Herstellen solcher Chips und/oder einer solchen Chipbaugruppe auf eine einfache und/oder kostengünstige Weise geschaffen. Ferner sind Verfahren zum Testen eines solchen Chips geschaffen, die es ermöglichen, den entsprechenden Chip unabhängig von dem zweiten Chip, auf dem der Chip in einer Chipbaugruppe angeordnet sein kann, zu testen. In verschiedenen Ausführungsformen kann ein Chip für eine Chipbaugruppe geschaffen sein. Der Chip kann ein Substrat und eine integrierte Schaltung über dem Substrat enthalten. Die integrierte Schaltung kann eine Testschaltung und eine Arbeitsschaltung enthalten. Die Testschaltung kann mehrere erste Treiberstufen enthalten, wobei jede erste Treiberstufe eine erste Treiberleistung aufweisen kann. Die Arbeitsschaltung kann mehrere zweite Treiberstufen enthalten, wobei jede zweite Treiberstufe eine zweite Treiberleistung aufweisen kann, die sich von der ersten Treiberleistung unterscheidet. Erste Kontakte des Chips können mit entsprechenden ersten Treiberstufen elektrisch gekoppelt sein. Die ersten Kontakte und die Testschaltung können konfiguriert sein, eine Testbetriebsart zum Testen der integrierten Schaltung bereitzustellen. Zweite Kontakte des Chips können mit entsprechenden zweiten Treiberstufen elektrisch gekoppelt sein. Die zweiten Kontakte und die Arbeitsschaltung können konfiguriert sein, eine Arbeitsbetriebsart, die sich von der Testbetriebsart unterscheidet, bereitzustellen.
  • Die Treiberstufen können Treiber enthalten und/oder können beispielsweise einen, zwei oder mehr Transistoren und/oder andere aktive oder passive elektronische Komponenten wie beispielsweise Widerstände, Logikgatter, Inverter und/oder I/O-Treiber enthalten. Der Chip kann als ein erster Chip oder ein Tochter-Chip bezeichnet werden und kann einen Mikroprozessor enthalten. Die ersten Kontakte können beispielsweise nur zum Ausführen der Testbetriebsart und zum Testen der integrierten Schaltung ausgelegt sein. In der Arbeitsbetriebsart des Chips können alle möglichen Operationen des Chips außer der Testbetriebsart ausgeführt werden. Die möglichen Operationen können das Ausführen von digitalen Berechnungen und/oder Befehlen enthalten. Die ersten Kontakte können beispielsweise als Kontaktstifte, Kontaktsäulen oder Kontaktstellen konfiguriert sein.
  • 1 zeigt eine Ausführungsform einer Chipbaugruppe 10. Die Chipbaugruppe 10 kann einen Chip enthalten, zum Beispiel einen ersten Chip 12. Der erste Chip 12 kann auch als ein Die bezeichnet werden. Der erste Chip 12 kann ein Substrat 14 enthalten. Das Substrat 14 kann eine integrierte Schaltung (nicht gezeigt) enthalten. Die integrierte Schaltung kann einen ASIC bilden, z. B. eine Mikrosteuereinheit und/oder einen Mikroprozessor. Die integrierte Schaltung kann eine Testschaltung (nicht gezeigt) zum Testen der integrierten Schaltung enthalten. Die Testschaltung kann eine eingebaute Selbsttestschaltung (BIST) sein. Die Testschaltung kann konfiguriert sein, eine Testbetriebsart der integrierten Schaltung bereitzustellen. Die Testschaltung kann konfiguriert sein, so dass dann, wenn der Selbsttest der Testschaltung durch Eingabe eines Testsignals in die Testschaltung ausgelöst wird, eine Testbetriebsart der Testschaltung aktiviert wird, und die korrekte Funktionalität der integrierten Schaltung kann durch Überwachen und/oder Analysieren entsprechender Testausgabesignale der Testschaltung überprüft werden. Die integrierte Schaltung kann ferner eine Arbeitsschaltung (nicht gezeigt) enthalten. Die Arbeitsschaltung kann konfiguriert sein, eine Arbeitsbetriebsart bereitzustellen. In der Arbeitsbetriebsart kann die Arbeitsschaltung wenigstens eine Operation, die sich von dem Selbsttest unterscheidet, ausführen, beispielsweise die Durchführung einer Berechnung und/oder eines Befehls unabhängig von irgendeiner Testfunktionalität. In verschiedenen Ausführungsformen kann, nach dem Ausführen des Selbsttests in der Testbetriebsart, der erste Chip 12 nur in der Arbeitsbetriebsart betrieben werden.
  • Der erste Chip 12 kann mehrere Kontakte 16 enthalten, die auf der ersten Seite des ersten Chips 12 angeordnet sein können. Die erste Seite des ersten Chips 12 kann auch als die Vorderseite des ersten Chips 12 bezeichnet werden. Eine zweite Seite oder Rückseite des ersten Chips 12 weist von der ersten Seite des ersten Chips 12 weg. Die Kontakte 16 können Kontaktstifte und/oder Kontaktsäulen und/oder Kontaktstellen enthalten. Die Kontakte 16 können ein elektrisch leitendes Material enthalten oder aus ihm hergestellt sein. Die Kontakte 16 können Kupfer, Zinn, Silber und/oder Gold enthalten.
  • Die Chipbaugruppe 10 kann ferner einen zweiten Chip 22 enthalten. Der zweite Chip kann als Mutter-Chip und/oder zweiter Die bezeichnet werden. Der zweite Chip 22 kann ein zweites Substrat 24 enthalten. Das zweite Substrat 24 kann eine zweite integrierte Schaltung enthalten, die ein ASIC-Element bilden kann, beispielsweise einen Flash-Speicher, AD-Umsetzer, DA-Umsetzer, Delta-Sigma-Umsetzer, Eingangs-/Ausgangsstufen, DC/DC-Umsetzer. Der zweite Chip 22 kann ferner mehrere dritte Kontakte 26 enthalten, die zum elektrischen Kontaktieren von wenigstens einigen der Kontakte 16 des ersten Chips 12 vorgesehen sind. Die dritten Kontakte 26 können auf einer ersten Seite des zweiten Chips 22 angeordnet sein. Die erste Seite des zweiten Chips 22 kann auch als die Vorderseite des zweiten Chips 22 bezeichnet werden. Der zweite Chip 22 kann eine zweite Seite oder Rückseite des zweiten Chips enthalten, die von der ersten Seite des zweiten Chips 22 weg weist. Die dritten Kontakte 26 können Anschlüsse und/oder Buchsen für die ersten Kontakte 16 des ersten Chips 12 enthalten. Der zweite Chip 22 kann ferner vierte Kontakte 28 zum elektrischen Kontaktieren des zweiten Chips 22 und/oder zum elektrischen Kontaktieren des ersten Chips 12 über den zweiten Chip 22 enthalten. Die vierten Kontakte 28 können elektrisch mit einem, zwei oder entsprechend mehr elektrischen Verbindungselementen gekoppelt sein, beispielsweise wie in 1 abgebildet ist, zu mehreren Bonddrähten 30. In einer weiteren Ausführung können die vierten Kontakte 28 mit dem Träger 32 Flip-Chip-gebondet sein (beispielsweise Überlappen des dünnen ersten Chips 12 durch Verwendung von Cu-Säulen). In einer weiteren Ausführungsform können die vierten Kontakte 28 auf der Rückseite 24 des Chips 22 angeordnet sein und können durch TSVs (Silizium-Durchkontaktierungen) mit wenigstens einem der dritten Kontakte 26 gekoppelt sein und können mit dem Träger 32 Flip-Chip-gebondet sein.
  • Die Chipbaugruppe 10 kann ferner einen Träger 32 zum Tragen des zweiten Chips und/oder zum Anordnen des zweiten Chips 22 enthalten. Der Träger kann ein im Wesentlichen flacher Träger sein oder kann ein Teil eines Gehäuses der Chipbaugruppe 10 sein. Der Träger 32 kann elektrische Kontakte 34 enthalten, die auf einer Seite des Trägers 32 angeordnet sein können, die von dem zweiten Chip 22 weg weist.
  • Der zweite Chip 22 kann auf dem Träger 32 angeordnet sein. Der erste Chip 12 kann auf dem zweiten Chip 22 angeordnet sein, wobei der zweite Chip 22 zwischen dem ersten Chip 12 und dem Träger 32 angeordnet sein kann. Beispielsweise kann der zweite Chip 22 an dem Träger 32 durch mechanische und/oder chemische und/oder elektrische Verbindung befestigt sein. Beispielsweise ist der zweite Chip 22 an den Träger 32 geklebt. Der erste Chip 12 kann beispielsweise an dem zweiten Chip 22 auf eine Weise angeordnet sein, dass wenigstens einige der Kontakte 16 mechanisch und/oder elektrisch mit den dritten Kontakten 26 des zweiten Chips gekoppelt sind. In diesem Kontext kann der zweite Chip 22 als ein Mutter-Chip 22 bezeichnet werden, und der erste Chip 12, der auf dem Mutter-Chip angeordnet ist, kann als ein Tochter-Chip bezeichnet werden.
  • 2 zeigt eine Draufsicht einer Ausführungsform eines ersten Chips der Chipbaugruppe 10, beispielsweise den ersten Chip der in 1 gezeigten Chipbaugruppe 10. Die erste Seite des ersten Chips 12 kann dem zweiten Chip 22 zugewandt sein. Es können wenigstens zwei unterschiedliche Arten von Kontakten 16 an der ersten Seite des ersten Chips 12 angeordnet sein, beispielsweise können erste Kontakte 40 und zweite Kontakte 42 angeordnet sein. Die Kontakte 40, 42 können über die gesamte Oberfläche oder nur einen Abschnitt der Oberfläche der ersten Seite des ersten Chips 12 verteilt sein. Ein Abstand von einem der Kontakte 40, 42 zu dem nächsten Kontakt 40, 42 kann in dem Bereich von etwa 1 µm bis etwa 100 µm sein, beispielsweise in dem Bereich von etwa 5 µm bis etwa 80 µm, beispielsweise in dem Bereich von etwa 20 µm bis etwa 75 µm. Der Abstand zwischen zwei benachbarten Kontakten 40, 42 kann auch als ein Zwischenraum der Kontakte 40, 42 bezeichnet werden. Der Zwischenraum zwischen den ersten Kontakten 40 und der Zwischenraum zwischen den zweiten Kontakten 42 können gleich sein, oder sie können sich voneinander unterscheiden. Die Zwischenräume können gleichmäßig sein oder nicht. Ferner können die Form und die Größe der ersten Kontakte 40 und der zweiten Kontakte 42 dieselbe Form und/oder dieselbe Größe sein, oder sie können sich voneinander unterscheiden.
  • Die ersten Kontakte 40 können zum Ausführen und/oder Auslösen der Testschaltung des ersten Chips 12 ausgelegt sein. Die ersten Kontakte 40 können konfiguriert sein, eine Testbetriebsart der integrierten Schaltung des ersten Chips 12 bereitzustellen. In der Testbetriebsart kann der Selbsttest der integrierten Schaltung ausgeführt werden. Die ersten Kontakte 40 können keine weitere Funktion aufweisen als Kontaktieren der Testschaltung und/oder Ausführen des Selbsttests. Beispielsweise sind einige der ersten Kontakte 40 nur zum Eingeben einiger Testsignale in die Testschaltung, die den Selbsttest auslösen, ausgelegt, und andere der ersten Kontakte 40 sind nur zum Auslesen von Ausgangssignalen, die für die Ergebnisse des entsprechenden Selbsttests repräsentativ sind, ausgelegt.
  • Das Testen kann vor dem Herstellen der Chipbaugruppe 10, beispielsweise vor dem Anordnen des ersten Chips 12 auf dem zweiten Chip 22, ausgeführt werden.
  • Die ersten Kontakte 40 können an der Außenseite der Oberfläche der ersten Seite des ersten Chips 12 angeordnet sein. Falls beispielsweise die erste Seite polygonal geformt ist, beispielsweise rechteckig, beispielsweise als ein Quadrat, können die ersten Kontakte 40 in den Ecken der entsprechenden polygonalen Oberfläche angeordnet sein. Alternativ oder zusätzlich können die ersten Kontakte 40 an den äußersten Zeilen und/oder Spalten der Kontakte 16 der ersten Seite des ersten Chips 12 angeordnet sein. Die ersten Kontakte 40 können in mehreren Gruppen angeordnet sein. Jede Gruppe von ersten Kontakten 40 kann vier erste Kontakte 40 enthalten. Die ersten Kontakte 40 einer der Gruppen 44 können in Ecken von polygonalen Oberflächen, beispielsweise von Rechtecken, beispielsweise von Quadraten, angeordnet sein. Jede Ecke der ersten Seite des ersten Chips 12 kann mehrere Gruppen 44 erster Kontakte 40 enthalten. Die Gruppen 44 erster Kontakte 40 können so angeordnet sein, dass alle Gruppen 44 einer der Ecken eine rechteckige Oberfläche oder ein Quadrat bilden.
  • Die ersten Kontakte 40, die an und/oder in den Ecken der ersten Seite des ersten Chips 12 angeordnet sind, können das Risiko aufweisen, unter ihrer äußersten Position zu leiden, so dass sie sich an einem hohen Niveau von thermomechanischem Stress in der Chipbaugruppe 10 befinden und/oder dass sie während des Testens des ersten Chips 12 und/oder des Herstellens der Chipbaugruppe beschädigt werden. In diesem Stadium der Konstruktion/des Herstellungsverfahrens der Chipbaugruppe 10 ist jedoch der Widerstand der Kontakte 40 in dem Baugruppe nicht mehr funktionsrelevant, weil der erste Chip 12 bereits über die ersten Kontakte 40 getestet sein kann, und der beschädigte erste Chip 12 kann für die Chipbaugruppe 10 ohne irgendeinen Nachteil weiter verwendet werden.
  • Zum Testen der integrierten Schaltung können alle Gruppen 44 von Kontakten 40, 42 elektrisch in Kontakt sein, oder nur einige dieser Gruppen. Der erste Chip 12 kann weitere oder weniger Gruppen 44 von Kontakten 40, 42 enthalten. Alternativ oder zusätzlich können die Kontakte 40 der Gruppen 44 gemäß einem anderen Muster als Quadrate angeordnet sein, beispielsweise gemäß Rechtecken, Dreiecken oder Kreisen. Zusätzlich oder alternativ können eine oder mehrere der Gruppen 44 weniger oder mehr erste Kontakte 40 enthalten.
  • 3 zeigt eine genaue Ansicht der ersten Seite des ersten Chips 12, der in 2 gezeigt ist. Die Kontakte 40, 42 können einen ersten Zwischenraum P1 und einen zweiten Zwischenraum P2 voneinander aufweisen. Die Kontakte 40, 42 können rechteckig angeordnet sein, wie in 3 gezeigt ist. Der erste Zwischenraum P1 kann sich in einer horizontalen Richtung erstrecken, und der zweite Zwischenraum P2 kann sich in einer vertikalen Richtung erstrecken. Somit kann sich der erste Zwischenraum P1 in einer Richtung rechtwinklig zu dem zweiten Zwischenraum P2 erstrecken. Der erste Zwischenraum P1 kann der gleiche sein wie der zweite Zwischenraum P2, oder der erste Zwischenraum P1 kann ein anderer Zwischenraum sein als der zweite Zwischenraum P2.
  • 4 zeigt eine genaue Draufsicht des ersten Chips 12, der in 3 gezeigt ist, wobei einige Teststifte 46 auf den ersten Kontakten 40 an einer Ecke der ersten Seite des ersten Chips 12 angeordnet sind. Wenigstens einer der Teststifte 46 kann einen größeren Bereich abdecken als einer der ersten Kontakte 40. In verschiedenen Ausführungsformen können die Teststifte 46 einen solchen Durchmesser aufweisen, dass sie wenigstens teilweise alle ersten Kontakte 40 einer der Gruppen 44 überlappen. Mit anderen Worten kann jeder Teststift 46 vier der ersten Kontakte 40 einer der Gruppen 44 abdecken. Die Teststifte 46 können eine erste Breite P3 und/oder eine zweite Breite P4 aufweisen.
  • 5 zeigt eine Seitenansicht des ersten Chips 12 und der Teststifte 46, die in 4 gezeigt sind. Die Teststifte 46 können in direktem Kontakt mit den ersten Kontakten 40 sein. Die Teststifte 46 können mit einer Testvorrichtung (nicht gezeigt), beispielsweise einer Sondenkarte, gekoppelt sein. Die Testvorrichtung kann konfiguriert sein, die Testbetriebsart zu starten und/oder den Selbsttest durch die Testschaltung der integrierten Schaltung auszuführen und/oder auszulösen. Um ausreichende Leistung zum Senden und Empfangen von Daten von der integrierten Schaltung bereitzustellen, um den Selbsttest auszuführen, sind die ersten Kontakte 40 elektrisch mit ersten Treiberstufen (nicht gezeigt) der Testschaltung von Chip 12 verbunden. Beispielsweise sind alle ersten Kontakte 40 einer der Gruppen 44 in Kontakt mit einer ersten Treiberstufe. Die ersten Treiberstufen können ausreichende Leistung bereitstellen, beispielsweise eine erste Treiberleistung, um den Selbsttest auszuführen und das Ergebnis (die Ergebnisse) zu der Testvorrichtung zurückzusenden. Die erste Treiberleistung kann durch eine hohe Treiberstärke und/oder einen hohen Ausgangsstrom und/oder einen hohen Ausgangslastfaktor und/oder eine niedrige Treibergeschwindigkeit und/oder einen hohen ESD-Schutz gekennzeichnet sein. Im Gegensatz dazu sind die zweiten Kontakte 42 nicht mit den ersten Treiberstufen gekoppelt und sind stattdessen mit entsprechenden zweiten Treiberstufen oder zweiten Treibern (nicht gezeigt) gekoppelt, die weniger Leistung, beispielsweise eine zweite Treiberleistung, als die ersten Treiberstufen bereitstellen. Die zweite Treiberleistung kann durch eine niedrige Treiberstärke und/oder einen niedrigen Ausgangsstrom und/oder einen niedrigen Ausgangslastfaktor und/oder eine hohe Treibergeschwindigkeit und/oder einen niedrigen/keinen ESD-Schutz gekennzeichnet sein. Beispielsweise kann für die zweiten Kontakte 42 kein hoher Ausgangsstrom notwendig sein, weil sie dafür vorgesehen sein können, direkt mit den dritten Kontakten 26 des zweiten Chips 22 verbunden zu sein, wie in 1 gezeigt ist. Die Teststifte 46 können einen dritten Zwischenraum P5 voneinander aufweisen. Der dritten Zwischenraum P5 kann doppelt so groß sein wie die erste und/oder die zweite Breite P3, P4.
  • 6 zeigt eine Draufsicht einer beispielhaften Ausführungsform eines ersten Chips 12, die weitgehend dem ersten Chip 12 wie vorstehend erläutert entspricht. Der erste Chip 12 kann erste Kontakte 40 enthalten, die eine unterschiedliche Größe und/oder geometrische Form als die zweiten Kontakte 42 aufweisen. Beispielsweise sind die ersten Kontakte 40 im Durchmesser größer als die zweiten Kontakte 42. Zusätzlich oder alternativ können die ersten Kontakte 40 eine polygonale Form enthalten, beispielsweise eine rechteckige Form, im Gegensatz zu den zweiten Kontakten 42, die eine runde Form enthalten können. Die ersten Kontakte 40 können in den Ecken der Oberfläche der ersten Seite des ersten Chips 12 angeordnet sein. Beispielsweise können in jeder Ecke vier erste Kontakte 40 angeordnet sein. Somit kann jede Gruppe 44 nur (genau) einen ersten Kontakt 40 enthalten. Der Zwischenraum zwischen den ersten Kontakten 40 kann der gleiche sein oder kann anders sein als der Zwischenraum zwischen den zweiten Kontakten 42.
  • 7 zeigt eine genaue Draufsicht des ersten Chips 12 von 6.
  • 8 zeigt eine genaue Draufsicht des ersten Chips 12 von 7 und Teststifte 46, die so angeordnet sind, dass jeder Teststift 46 einen der ersten Kontakte 40 kontaktiert. Die ersten Kontakte 40 können eine dritte Breite P6 und/oder eine vierte Breite P7 aufweisen. Die dritte Breite P6 und/oder die vierte Breite P7 können gleich sein, oder sie können voneinander verschieden sein. Die erste Breite P3 und/oder die zweite Breite P4 können die gleiche sein oder können von der dritten Breite P6 und/oder der vierten Breite P7 verschieden sein.
  • 9 zeigt eine genaue Seitenansicht des Chips 12 und die Teststifte 46 von 8. Die Teststifte 46 können in direkten Kontakt mit den ersten Kontakten 40 sein und so mechanisch und elektrisch mit ihnen gekoppelt sein. Die Teststifte 46 können mit einer Testvorrichtung verbunden sein, beispielsweise einer Sondenkarte (nicht gezeigt).
  • Die Testvorrichtung, z. B. die Sondenkarte, ermöglicht es, ein Eingangssignal zu den Teststiften 46 und weiter zu den ersten Kontakten 40 zu senden, um die Testbetriebsart der Testschaltung zu aktivieren und/oder den Selbsttest der integrierten Schaltung des ersten Chips 12 auszuführen. Mit anderen Worten ermöglicht es die Testvorrichtung oder Sondenkarte, den eingebauten Selbsttest des ersten Chips 12 über die Teststifte 46 und die ersten Kontakte 40 auszulösen. Beispielsweise können die ersten Kontakte 40 keine weitere Funktionalität als Testen/Empfangen von Testergebnissen des ersten Chips 12 aufweisen. Deshalb können die ersten Kontakte 40 nach dem Testen des ersten Chips 12 ohne Nutzen sein, und eine vermeintliche Beschädigung (z. B. Eindrücken des Teststifts) an den ersten Kontakten 40 wäre ohne Auswirkung auf den normalen Betrieb in der Arbeitsbetriebsart des ersten Chips 12. Falls der erste Chip 12 mit dem zweiten Chip 22 verbunden ist und/oder in der Chipbaugruppe 10 angeordnet ist, können die ersten Kontakte 40 mit einem gegeben Potential verbunden sein, beispielsweise einem festen Potential, beispielsweise mit Erde, oder die ersten Kontakte 40 können ohne jede elektrische Verbindung sein. Ferner können die ersten Kontakte 40 nur Kontaktstellen, beispielsweise flache Kontaktstellen, auf der ersten Seite des ersten Chips 12 enthalten, ohne dass sie sich von der Oberfläche der ersten Seite weg erstrecken, im Gegensatz zu den zweiten Kontakten 42.
  • 10 zeigt einen Ablaufplan einer Ausführungsform eines Verfahrens zum Herstellen eines Chips, beispielsweise des vorstehend erläuterten ersten Chips 12.
  • In S2 kann ein Substrat bereitgestellt werden. Das Substrat kann ein Halbleitermaterial enthalten oder aus ihm hergestellt sein, und das Substrat kann eine, zwei oder mehrere Schichten oben auf dem Substrat enthalten.
  • In S4 wird eine integrierte Schaltung auf dem Substrat gebildet. Die integrierte Schaltung kann durch eine oder mehrere photolithographische und Ätz-Prozesse und/oder durch andere Schichtformungsprozesse wie beispielsweise durch Drucken gebildet werden. Die integrierte Schaltung kann eine Testschaltung und eine Arbeitsschaltung enthalten. Die Testschaltung kann konfiguriert sein, eine Testbetriebsart zum Testen der integrierten Schaltung bereitzustellen. Die Testschaltung kann auf eine Weise gebildet sein, so dass ein Selbsttest, z. B. ein eingebauter Selbsttest, mit der Testschaltung ausgeführt werden kann. Die Arbeitsschaltung kann konfiguriert sein, eine Arbeitsbetriebsart bereitzustellen, die von der Testbetriebsart verschieden ist, und kann beispielsweise als eine normale Betriebsart der integrierten Schaltung bezeichnet werden. Die Arbeitsschaltung kann so gebildet sein, dass wenigstens eine Operation, die sich von dem Selbsttest unterscheidet, mit der Arbeitsschaltung ausgeführt werden kann. Die Testschaltung und die Arbeitsschaltung können dieselben elektronischen Elemente und/oder unterschiedliche elektronische Elemente der integrierten Schaltung enthalten. Beispielsweise gehören einige der Komponenten der integrierten Schaltung zu der Testschaltung und zu der Arbeitsschaltung, und einige der Komponenten der integrierten Schaltung gehören nur zu der Testschaltung und einige der Komponenten der integrierten Schaltung gehören nur zu der Arbeitsschaltung.
  • Die integrierte Schaltung kann eine Mikrosteuereinheit oder ein Mikroprozessor sein. Die integrierte Schaltung kann mehrere Transistoren, Widerstände und/oder Kondensatoren enthalten. Die integrierte Schaltung kann beispielsweise mehrere Treiber und/oder Treiberstufen enthalten, die mit den Kontakten 40, 42 verbunden sein können. Die ersten Treiber für die ersten Kontakte 40 weisen eine andere Leistung auf als die zweiten Treiber für die zweiten Kontakte 42, weil die zweiten Kontakte 42 und die entsprechenden zweiten Treiber nur für eine interne Kommunikation in der Chipbaugruppe 10, z. B. zwischen dem ersten und dem zweiten Chip 12, 22, ausgelegt sind, und die ersten Kontakte 40 für eine externe Kommunikation, z. B. zum Empfangen und Senden von Testsignalen von und zu der Testvorrichtung, ausgelegt sind.
  • In S6 werden die Kontakte 16, z. B. die ersten Kontakte 40 und die zweiten Kontakte 42, auf einer ersten Seite des ersten Chips angeordnet.
  • 11 zeigt einen Ablaufplan einer Ausführungsform eines Verfahrens zum Herstellen einer Chipbaugruppe.
  • In S12 kann ein erster Chip bereitgestellt werden, beispielsweise der vorstehend erläuterte erste Chip 12. Der erste Chip 12 kann durch Herstellen des ersten Chips 12, beispielsweise mit Hilfe des vorstehenden Verfahrens zum Herstellen des ersten Chips 12, bereitgestellt werden. Der erste Chip 12 kann wie vorstehend beschrieben getestet werden, und nur "bekannt gute" Chips können in der Chipbaugruppe 10 angeordnet werden.
  • In S14 kann ein zweiter Chip bereitgestellt werden, beispielsweise der vorstehend erläuterte erste Chip 22. Der zweite Chip 22 kann durch Herstellen des zweiten Chips 22 bereitgestellt werden, beispielsweise so, dass der zweite Chip 22 ein Speicherelement, beispielsweise einen Flash-Speicher, oder einen Sigma-Delta-Umsetzer oder einen AD-Umsetzer oder einen DA-Umsetzer oder einen Delta-Sigma-Umsetzer oder eine Eingangs/Ausgangsstufe oder einen DC/DC-Umsetzer enthalten kann. Ferner kann der zweite Chip 22 hergestellt werden, so dass er dritte Kontakte 26 und vierte Kontakte 28 enthält. Die dritten Kontakte 26 können konfiguriert sein, so dass sie den ersten Chip 12 elektrisch kontaktieren. Die vierten Kontakte 28 können konfiguriert sein, so dass sie elektrische Kontakte des zweiten Chips 22 von außen bereitstellen, beispielsweise von einer weiteren Vorrichtung der Chipbaugruppe 10 oder von außerhalb der Chipbaugruppe 10. In verschiedenen Ausführungsformen kann der zweite Chip 22 mit einem Träger 32 der Chipbaugruppe 10 verbunden sein. Die vierten Kontakte 28 können zum Drahtbonden und/oder Flip-Chip-Bonden konstruiert sein. Die vierten Kontakte 28 können mit TSVs (Silizium-Durchkontaktierungen) verbunden sein.
  • In S16 kann der erste Chip 12 auf dem zweiten Chip 22 angeordnet werden. In diesem Kontext kann der zweite Chip 22 ein Mutter-Chip sein, und der erste Chip 12 kann ein Tochter-Chip sein. Der erste Chip 12 kann auf dem zweiten Chip 22 auf eine Weise angeordnet sein, dass die ersten Kontakte 40 des ersten Chips 12 keine elektrische Verbindung mit dem zweiten Chip 22 aufweisen, oder auf eine Weise, dass die ersten Kontakte 40 mit einem festen Potential wie beispielsweise mit Erde verbunden sind. Die zweiten Kontakte 42 des ersten Chips 12 können mechanisch und/oder elektrisch mit den dritten Kontakten 26 verbunden sein, beispielsweise durch Löten, Schweißen oder Kleben.
  • 12 zeigt einen Ablaufplan einer Ausführungsform eines Verfahrens zum Testen eines ersten Chips. Das Verfahren zum Testen des ersten Chips 12 kann zwischen S12 und S14 des Verfahrens zum Herstellen der Chipbaugruppe 10 oder nach S6 des Verfahrens zum Herstellen des ersten Chips 12 ausgeführt werden.
  • In S22 können die ersten Kontakte 40 elektrisch kontaktiert werden, beispielsweise mit Hilfe der Teststifte 46 der Testvorrichtung oder Sondenkarte. Beispielsweise wird einer der Teststifte 46 direkt und elektrisch mit zwei, drei, vier oder mehr ersten Kontakten 40 verbunden.
  • In S24 wird der Selbsttest durch die Testschaltung über die Teststifte 46 und die ersten Kontakte 40 ausgeführt. Während dieses Prozesses können ein, zwei oder mehr Testsignale über die ersten Kontakte 40 an den ersten Chip 12 angelegt werden, z. B. wird ein einziges Testsignal gleichzeitig über einen der Teststifte 46 an alle ersten Kontakte 40 angelegt, die in direktem Kontakt mit dem entsprechenden Teststift 46 sind. Somit können mehr als einer der ersten Kontakte 40 dasselbe Testsignal empfangen, und deshalb können diese Kontakte 40 vorab direkt und/oder elektrisch miteinander gekoppelt werden. Beispielsweise können diese ersten Kontakte 40 elektrisch mit derselben ersten Treiberstufe gekoppelt sein. Das Eingangssignal kann den Selbsttest des ersten Chips 12 auslösen und/oder aktiviert die Testbetriebsart des ersten Chips 12 über die ersten Kontakte 40. Weitere der ersten Kontakte 40 sind elektrisch mit weiteren Teststiften 46 gekoppelt, um das Ausgangssignal der Testschaltung und/oder des Selbsttests zu empfangen und somit um das Ergebnis des Selbsttests zu empfangen. Somit sind die ersten Kontakte 40 zum Empfangen der Testsignale und zum Senden entsprechender Ausgangssignale zu der Testvorrichtung ausgelegt.
  • Die Testvorrichtung kann konfiguriert sein, so dass sie die Eingangssignale abfühlen kann und die Ausgangssignale der integrierten Schaltung empfangen kann, und so dass sie ausgeben kann, ob der getestete erste Chip 12 korrekt arbeitet oder nicht.
  • Obwohl die Erfindung speziell mit Bezug auf spezifische Ausführungsformen gezeigt und beschrieben wurde, ist durch Fachleute zu verstehen, dass verschiedene Änderungen in der Form und in Einzelheiten darin vorgenommen werden können, ohne vom Geist und Schutzbereich der Erfindung, wie sie in den angefügten Ansprüchen definiert sind, abzuweichen. Der Schutzbereich der Erfindung ist somit durch die angefügten Ansprüche angegeben, und alle Änderungen, die in die Bedeutung und den Äquivalenzbereich der Ansprüche fallen, sollen deshalb eingeschlossen sein.

Claims (21)

  1. Chip (12) für eine Chipbaugruppe (10), wobei der Chip (12) Folgendes aufweist: ein Substrat (14), eine integrierte Schaltung über dem Substrat (14), wobei die integrierte Schaltung eine Testschaltung und eine Arbeitsschaltung aufweist, wobei die Testschaltung eine oder mehrere erste Treiberstufen aufweist, von denen jede eine erste Treiberleistung aufweist, und die Arbeitsschaltung eine oder mehrere zweite Treiberstufen aufweist, von denen jede eine zweite Treiberleistung, die sich von der ersten Treiberleistung unterscheidet, aufweist, erste Kontakte (40), die mit den ersten Treiberstufen elektrisch gekoppelt sind, und zweite Kontakte (42), die mit den zweiten Treiberstufen elektrisch gekoppelt sind, wobei die Testschaltung und die ersten Kontakte (40) konfiguriert sind, eine Testbetriebsart zum Testen der integrierten Schaltung bereitzustellen, und wobei die Arbeitsschaltung und die zweiten Kontakte (42) konfiguriert sind, eine Arbeitsbetriebsart der integrierten Schaltung, die sich von der Testbetriebsart unterscheidet, bereitzustellen.
  2. Chip (12) nach Anspruch 1, wobei die ersten und die zweiten Kontakte (42) über eine polygonale Oberfläche des Chips (12) verteilt sind und wobei die ersten Kontakte (40) in wenigstens einer Ecke der polygonalen Oberfläche angeordnet sind.
  3. Chip (12) nach Anspruch 1 oder 2, wobei die erste Treiberleistung wenigstens fünfmal so groß ist wie die zweite Treiberleistung; wobei optional der ESD-Schutz der ersten Kontakte (40) wenigstens fünfmal so groß ist wie der ESD-Schutz der zweiten Kontakte (42).
  4. Chip (12) nach einem der Ansprüche 1 bis 3, wobei die erste Treiberleistung wenigstens fünfmal kleiner ist als die zweite Treiberleistung.
  5. Chip (12) nach einem der Ansprüche 1 bis 4, wobei ein Abstand von einem der Kontakte zu einem benachbarten Kontakt in dem Bereich von etwa 1 µm bis etwa 100 µm ist.
  6. Chip (12) nach einem der Ansprüche 1 bis 5, wobei die ersten Kontakte (40) einen ersten Abstand zueinander aufweisen und die zweiten Kontakte (42) einen zweiten Abstand zueinander aufweisen, wobei sich der erste Abstand von dem zweiten Abstand unterscheidet.
  7. Chip (12) nach einem der Ansprüche 1 bis 6, wobei die ersten Kontakte (40) in mehreren Gruppen angeordnet sind, wobei alle ersten Kontakte (40) einer Gruppe elektrisch miteinander gekoppelt sind und/oder elektrisch mit derselben ersten Treiberstufe gekoppelt sind; wobei optional vier erste Kontakte (40) in einer Gruppe angeordnet sind und wobei die vier ersten Kontakte (40) in Ecken eines Quadrats angeordnet sind; und/oder wobei optional vier Gruppen von ersten Kontakten (40) in einer Ecke einer Oberfläche des Chips (12) angeordnet sind.
  8. Chip (12) nach einem der Ansprüche 1 bis 7, wobei die Leistung der Treiberstufen durch eine Treiberstärke und/oder eine Treibergeschwindigkeit und/oder einen ESD-Schutz und/oder einen Ausgangsstrom und/oder einen Ausgangslastfaktor der entsprechenden Treiberstufen gekennzeichnet ist.
  9. Chip (12) nach einem der Ansprüche 1 bis 8, wobei die erste Treiberleistung durch eine hohe Treiberstärke und/oder eine niedrige Treibergeschwindigkeit und/oder einen hohen ESD-Schutz und/oder einen hohen Ausgangsstrom und/oder einen hohen Ausgangslastfaktor der ersten Treiberstufen gekennzeichnet ist.
  10. Chip (12) nach einem der Ansprüche 1 bis 9, wobei die zweite Treiberleistung durch eine niedrige Treiberstärke und/oder eine hohe Treibergeschwindigkeit und/oder einen niedrigen ESD-Schutz und/oder keinen ESD-Schutz und/oder einen niedrigen Ausgangsstrom und/oder einen niedrigen Ausgangslastfaktor der zweiten Treiberstufen gekennzeichnet ist.
  11. Chipbaugruppe (10), die Folgendes aufweist: einen ersten Chip (12), der Folgendes aufweist: ein Substrat (14), eine integrierte Schaltung über dem Substrat (14), wobei die integrierte Schaltung eine Testschaltung und eine Arbeitsschaltung aufweist, wobei die Testschaltung eine oder mehrere erste Treiberstufen aufweist, von denen jede eine erste Treiberleistung aufweist, und die Arbeitsschaltung eine oder mehrere zweite Treiberstufen aufweist, von denen jede eine zweite Treiberleistung, die sich von der ersten Treiberleistung unterscheidet, aufweist, erste Kontakte (40), die mit den ersten Treiberstufen elektrisch gekoppelt sind, und zweite Kontakte (42), die mit den zweiten Treiberstufen elektrisch gekoppelt sind, wobei die Testschaltung und die ersten Kontakte (40) konfiguriert sind, eine Testbetriebsart zum Testen der integrierten Schaltung bereitzustellen, und wobei die Arbeitsschaltung und die zweiten Kontakte (42) konfiguriert sind, eine Arbeitsbetriebsart, die sich von der Testbetriebsart unterscheidet, bereitzustellen, und einen zweiten Chip (22), der den ersten Chip (12) trägt und dritte Kontakte (26) und vierte Kontakte (28) aufweist, wobei die dritten Kontakte (26) elektrisch und mechanisch mit entsprechenden zweiten Kontakten (42) des ersten Chips (12) gekoppelt sind und wobei die vierten Kontakte (28) konfiguriert sind, elektrische Kontakte der Chipbaugruppe (10) bereitzustellen.
  12. Chipbaugruppe (10) nach Anspruch 11, wobei die ersten Kontakte (40) des ersten Chips (12) nicht mit dem zweiten Chip (22) elektrisch gekoppelt sind und/oder wobei die ersten Kontakte (40) des ersten Chips (12) mit einem gegebenen Potential elektrisch gekoppelt sind.
  13. Chipbaugruppe (10) nach Anspruch 11 oder 12, wobei der erste Chip (12) einen Mikroprozessor aufweist und der zweite Chip (22) einen Speicher und/oder einen AD-Umsetzer und/oder einen DA-Umsetzer und/oder einen Delta-Sigma-Umsetzer und/oder eine Eingangs/Ausgangsstufe und/oder einen DC/DC-Umsetzer aufweist.
  14. Chipbaugruppe (10) nach einem der Ansprüche 11 bis 13, wobei der erste Chip (12) eine Vorderseite und eine Rückseite des ersten Chips (12) aufweist, wobei die ersten Kontakte (40) des ersten Chips (12) auf der Vorderseite des ersten Chips (12) angeordnet sind, wobei der zweite Chip (22) eine Vorderseite und eine Rückseite des zweiten Chips (22) aufweist, wobei die dritten Kontakte (26) des zweiten Chips (22) auf der Vorderseite des zweiten Chips (22) angeordnet sind, und wobei die Vorderseite des ersten Chips (12) der Vorderseite des zweiten Chips (22) zugewandt ist.
  15. Die für eine Chipbaugruppe (10), der Folgendes aufweist: ein Substrat (14), eine integrierte Schaltung über dem Substrat (14), wobei die integrierte Schaltung eine eingebaute Selbsttestschaltung und eine Arbeitsschaltung aufweist, wobei die eingebaute Selbsttestschaltung erste Treiber aufweist, die einen ersten Ausgangsstrom aufweisen, und wobei die Arbeitsschaltung zweite Treiber aufweist, die einen zweiten Ausgangsstrom, der niedriger ist als der erste Ausgangsstrom, aufweisen, Kontaktstifte, die elektrisch mit entsprechenden ersten Treibern gekoppelt sind und die zum elektrischen Kontaktieren der eingebauten Selbsttestschaltung vorgesehen sind, wobei die eingebaute Selbsttestschaltung und die Kontaktstifte konfiguriert sind, einen Selbsttest der integrierten Schaltung auszuführen, und zweite Kontakte (42), die elektrisch mit entsprechenden zweiten Treiberstufen gekoppelt sind, wobei die zweiten Kontakte (42) und die Arbeitsschaltung konfiguriert sind, wenigstens eine Operation der integrierten Schaltung, die sich von dem Selbsttest unterscheidet, auszuführen.
  16. Die nach Anspruch 15, wobei die Kontaktstifte und die zweiten Kontakte (42) über eine polygonale Oberfläche des Die verteilt sind und wobei die ersten Kontakte (40) in den Ecken der polygonalen Oberfläche angeordnet sind.
  17. Die nach Anspruch 15 oder 16, wobei der erste Ausgangsstrom wenigstens fünfmal so groß ist wie der zweite Ausgangsstrom.
  18. Die nach einem der Ansprüche 15 bis 17, wobei ein mittlerer Zwischenraum zwischen den Kontakten in einem Bereich von 1 µm bis 100 µm ist.
  19. Die nach einem der Ansprüche 15 bis 18, wobei die Kontaktstifte einen ersten mittleren Zwischenraum voneinander aufweisen und die zweiten Kontaktstifte einen zweiten mittleren Zwischenraum voneinander aufweisen, wobei der erste mittlere Zwischenraum ungleich dem zweiten mittleren Zwischenraum ist.
  20. Die nach einem der Ansprüche 15 bis 19, wobei die Kontaktstifte zusammen gruppiert sind, wobei alle Kontaktstifte einer dieser Gruppen direkt elektrisch miteinander gekoppelt sind und/oder elektrisch mit demselben ersten Treiber gekoppelt sind; wobei optional vier Kontaktstifte in einer Gruppe angeordnet sind und wobei diese vier Kontaktstifte in Ecken eines Quadrats angeordnet sind, wobei jede Ecke einen ersten Kontaktstift aufweist.
  21. Die nach einem der Ansprüche 15 bis 20, wobei vier Gruppen von Kontaktstiften in einer Ecke einer Oberfläche des Chips (12) angeordnet sind.
DE102014118228.6A 2013-12-10 2014-12-09 Chip, chipbaugruppe und die Ceased DE102014118228A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/101,370 2013-12-10
US14/101,370 US9331059B2 (en) 2013-12-10 2013-12-10 Chip, chip package and die

Publications (1)

Publication Number Publication Date
DE102014118228A1 true DE102014118228A1 (de) 2015-06-11

Family

ID=53185488

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014118228.6A Ceased DE102014118228A1 (de) 2013-12-10 2014-12-09 Chip, chipbaugruppe und die

Country Status (3)

Country Link
US (1) US9331059B2 (de)
CN (1) CN104701282B (de)
DE (1) DE102014118228A1 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2533767B (en) * 2014-12-16 2019-06-19 Leonardo Mw Ltd Integrated circuits and methods of manufacturing.
CN106328212B (zh) * 2015-07-01 2019-09-24 华邦电子股份有限公司 快闪存储器晶片测试方法以及中测台
KR102505721B1 (ko) * 2016-03-25 2023-03-06 에스케이하이닉스 주식회사 반도체 장치 및 이를 위한 특성 측정 회로
CN114447163B (zh) * 2018-02-02 2024-05-03 湖北三安光电有限公司 微发光装置的键合治具、键合设备及其键合方法
KR20220020716A (ko) * 2020-08-12 2022-02-21 삼성전자주식회사 배선 구조물 및 이를 포함하는 반도체 칩
CN116359715B (zh) * 2023-05-26 2023-11-03 南京芯驰半导体科技有限公司 多芯片的测试方法、装置、电子设备及存储介质

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929650A (en) * 1997-02-04 1999-07-27 Motorola, Inc. Method and apparatus for performing operative testing on an integrated circuit
US5899703A (en) * 1997-03-28 1999-05-04 International Business Machines Corporation Method for chip testing
JP2004071838A (ja) * 2002-08-06 2004-03-04 Renesas Technology Corp 半導体装置
US7084650B2 (en) * 2002-12-16 2006-08-01 Formfactor, Inc. Apparatus and method for limiting over travel in a probe card assembly
JP2005209239A (ja) * 2004-01-20 2005-08-04 Nec Electronics Corp 半導体集積回路装置
US7574634B2 (en) * 2004-06-21 2009-08-11 Micron Technology, Inc. Real time testing using on die termination (ODT) circuit
JP4910512B2 (ja) * 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
US7825678B2 (en) * 2008-08-22 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Test pad design for reducing the effect of contact resistances
KR20100071194A (ko) * 2008-12-19 2010-06-29 삼성전자주식회사 이송유닛 및 이를 갖춘 화상형성장치
KR101097464B1 (ko) * 2009-12-29 2011-12-23 주식회사 하이닉스반도체 반도체 집적회로

Also Published As

Publication number Publication date
CN104701282A (zh) 2015-06-10
CN104701282B (zh) 2018-04-06
US20150162318A1 (en) 2015-06-11
US9331059B2 (en) 2016-05-03

Similar Documents

Publication Publication Date Title
DE102014118228A1 (de) Chip, chipbaugruppe und die
DE112009000351B4 (de) Mikroelektronischer Baustein, der Siliziumpatches für Zwischenverbindungen hoher Dichte enthält, und Verfahren zum Herstellen desselben
DE102009030524B4 (de) Baugruppe und Verfahren für eine integrierte Schaltung mit mehreren Chips
DE60207572T2 (de) Verfahren zum herstellen einer nadelkarte
DE102008048420A1 (de) Chip-Anordnung und Verfahren zum Herstellen einer Chip-Anordnung
DE102012109374A1 (de) Halbleitergehäuse und Verfahren zum Herstellen desselben
DE112008002459T5 (de) Integrierte-Schaltkreis-Bausteine mit hoch-dichten bumpless bild-up layers und einem Substrat mit dichtevermindertem Kern oder einem kernlosen Substrat
DE102018123837B4 (de) Halbleiterpackage und Halbleitermodul mit demselben
DE202011110802U1 (de) Verbesserte mikroelektronische Stapelanordnungen mit mittigen Kontakten und verbessertem wärmetechnischem Kennwert
DE112018003756B4 (de) Prüfung und initialisierung von klein-chips auf wafer-niveau
DE102011087272A1 (de) Halbleiterherstellungs- und -prüfverfahren, Prüfvorrichtung und Prüfsystem
DE68928193T2 (de) Halbleiterchip und Verfahren zu seiner Herstellung
DE102019123780B4 (de) Verfahren zum herstellen eines halbleiter-package und halbleiter-package
DE102006011473B4 (de) Mehrchipgehäuse und Verfahren zum Bilden von Mehrchipgehäusen für eine ausgeglichene Leistung
DE10142119A1 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE102006008454B4 (de) Kontaktstellenstruktur, Kontaktstellen-Layoutstruktur, Halbleiterbauelement und Kontaktstellen-Layoutverfahren
EP1614158A2 (de) Multichipmodul mit mehreren halbleiterchips sowie leiterplatte mit mehreren komponenten
EP3066618B1 (de) Ic-modul für unterschiedliche verbindungstechniken
WO2005076319A2 (de) Halbleiterbauteil mit einem halbleiterchipstapel auf einer umverdrahtungsplatte und herstellung desselben
DE4315082C2 (de) Verbinderanordnung zum Testen eines integrierten Schaltungsbausteins
DE112013004993T5 (de) Halbleitervorrichtung
DE102010036812A1 (de) Mehrchipmodul und Verfahren zu seiner Herstellung
DE10142117A1 (de) Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
DE102018132662B4 (de) Halbleitergehäuse
DE102004037826B4 (de) Halbleitervorrichtung mit miteinander verbundenen Halbleiterbauelementen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final