DE102014114680B4 - Rückkanal-Kommunikation zur Initialisierung von Hochgeschwindigkeits-Netzwerken - Google Patents

Rückkanal-Kommunikation zur Initialisierung von Hochgeschwindigkeits-Netzwerken Download PDF

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Abstract

Einen Netzwerk-Controller umfassend: ein Modulationsmodul umfassend: einen hohe-Rate-(HR)-Bitsequenzgenerator, der konfiguriert ist, um eine erste HR-Bitsequenz zu generieren, eine Encoder-Schaltung, die konfiguriert ist, um einen ersten niedrige-Rate-(LR)-Bistrom zu codieren, der erste LR-Bitstrom umfasst die Rückkanalinformationen, und eine Modulationsschaltung, die konfiguriert ist, um den codierten ersten niedrige-Rate-Bitstrom auf die erste hohe-Rate-Bitsequenz zu codieren; und eine Übertragungsschaltung, die konfiguriert ist, um die modulierte erste hohe-Rate-Bitsequenz auf einen Linkpartner während einer Linkinitialisierungsperiode zu modulieren; wobei der Netzwerk-Controller weiterhin ein Demodulationsmodul umfasst, das konfiguriert ist, um eine Sequenz von Empfänger-Bitentscheidungen (RBDs – receiver bit decisions) zu empfangen, die in Beziehung zu einer empfangenen modulierten zweiten hohe-Rate(HR)-Bitsequenz stehen, wobei die modulierte zweite HR-Bitsequenz mindestens ein echtes hohe-Rate-Bit (HRB – high rate bit) und mindestens ein ergänzendes HRB umfasst, und das Demodulationsmodul dazu konfiguriert ist, um die zweite HR-Bitsequenz zu demodulieren, um einen zweiten niedrige-Rate-Bitstrom wiederherzustellen, der zumindest teilweise auf dem Erkennen des Vorhandenseins oder Fehlens eines Übergangs zwischen RBDs, die wahren HRBs entsprechen, und RBDs, die ergänzenden HRBs entsprechen, wobei der zweite niedrige-Rate-Bitstrom Rückkanalinformationen umfasst.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Ausführungsform bezieht sich auf die Rückkanal-Kommunikationen und insbesondere auf die Rückkanal-Kommunikation zur Initialisierung von Hochgeschwindigkeits-Netzwerken.
  • HINTERGRUND
  • Während der Link-Initialisierungsphase beim Errichten von verkabelten Hochgeschwindigkeits-Netzwerkkommunikationen ist es für die beiden Endpunkte des Links notwendig, miteinander zu kommunizieren, um die Linkrate aufzustellen, Linkfähigkeiten auszutauschen und Equalizereinstellungen anzupassen. Diese Art der Kommunikation wird gewöhnlich als „Rückkanal”-Kommunikation bezeichnet. Aus Gründen der Einfachheit und Kostenersparnis ist es wünschenswert, dass der Rückkanal dem Kanal entspricht, der am Ende für die Datenkommunikation eingesetzt wird. Wenn die Rückkanal-Kommukation eingeleitet wird, kann die Linkrate noch nicht aufgestellt oder die Linkfähigkeit unbekannt sein. Des Weiteren können vor dem Anpassen der Equalizereinstellungen Bitfehler in Bezug auf Linkeigenschaften (z. B. Frequenzantwort) vorhanden sein. Die Equalizeranpassung wird normalerweise bei einer Link-Grundrate (Linkrate) durchgeführt. Bei der Linkrate können Bitfehler die Kommunikation vermindern und so eine Rückkanal-Kommunikation vor und/oder während der Equalizeranpassung erschweren, wenn nicht sogar unmöglich machen.
  • Eine Lösung ist es, einen Rückkanal-Kommunikationsmodus auf einer relativ niedrigeren Bitrate und einen Equalizeranpassungsmodus auf einer höheren Bitrate, d. h. auf der Linkrate, bereitzustellen. Diese Lösung erfordern eine Modusverlagerung zwischen dem Rückkanalmodus und dem Equalizeranpassungsmodus. Diese Modusverlagerung ist unerwünscht, da sie den Initialisierungsmodus verlängert und eine Synchronisation zwischen den Endpunkten des Links erfordert. Diese Art der Modusverlagerung erfordert außerdem, dass der Empfänger-Equalizer nach einer Modusumschaltung umgeschaltet wird (Infiniband-Methode), oder dass der Empfänger-Equalizer während der Rückkanal-Kommunikation eingefroren wird (Ethernet-Methode). Während die Linkgeschwindigkeit steigt, übernimmt das Umschalten oder Einfrieren des Links ein höheres Risiko in Hinblick auf die Wiederholbarkeit und unerwartetes Anpassungsverhalten.
  • Aus DE 19714386 C1 sind ein Verfahren ein deine Anordnung zur Datenübertragung in Niederspannungsnetzen bekannt wobei die Datenübertragung in einem hochfrequenten Bereich mit einer Bandspreizung der Datensignale und einem Sendepegel unterhalb der vorgegebenen Funk- und Leitungsstörspannungsgrenze durchgeführt wird. Aus US 6 847 679 ist eine Vorrichtung zur Modulation/Demodulation für Kommunikationssignale in einem ADSL Netzwerk bekannt. Aus US 2005/0135489 A1 sind rauschunanfällige Übertragungsschemata bekannt, mit Hilfe derer sehr hohe differentielle Datenraten übertragen werden können. Aus US 4 972 408 A ist bekannt, einen ersten digitalen Datenkanal mit niedriger Datenrate von einem zweiten digitalen Datenkanal eines Übertragungslink mit hoher Datenrate zu unterscheiden. Aus US 6 005 896 A ist eine Vorrichtung zur Funkdatenübertragung bekannt mit der große Datenpakete mit geringer Übertragungsrate und hoher Übertragungsrate übertragen werden können. Aus der US 2013/0148796 A1 ist bekannt, Rückkanalinformationen in einem DSL Netzwerk über eine vektorisierte, gebündelte Leitung zu transportieren. US 5 966 377 A zeigt, dass Daten niedriger Rate und mittlerer Rate zeitverzögert gemultiplext werden. Dies erfolgt so, dass die Rate zu einer hohen, nicht gemultiplexten Übertragungsrate passt.
  • Die Erfindung macht es sich zur Aufgabe die oben genannten Nachteile aus dem Stand der Technik zumindest abzumildern.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Merkmale und Vorteile des beanspruchten Gegenstandes werden aus der folgenden ausführlichen Beschreibung von Ausführungsformen offensichtlich, deren Beschreibung unter Bezugnahme auf die begleitenden Zeichnungen in Betracht gezogen werden sollte:
  • 1 veranschaulicht ein mit verschiedenen Ausführungsformen der vorliegenden Offenbarung konsistentes Netzwerksystem;
  • 2A veranschaulicht ein Beispiel eines Modulationsmoduls, das mit verschiedenen Ausführungsformen der vorliegenden Offenbarung übereinstimmt;
  • 2B veranschaulicht ein Beispiel eines Demodulationsmoduls, das mit verschiedenen Ausführungsformen der vorliegenden Offenbarung übereinstimmt;
  • 3A veranschaulicht ein Beispiel eines Modulationsmoduls, das für einen Serienbetrieb in Übereinstimmung mit einer Ausführungsform der vorliegenden Offenbarung konfiguriert ist;
  • 3B veranschaulicht ein Beispiel eines Demodulationsmoduls, das für einen Serienbetrieb in Übereinstimmung mit einer Ausführungsform der vorliegenden Offenbarung konfiguriert ist;
  • 4A veranschaulicht ein Beispiel eines Modulationsmoduls, das für einen Parallelbetrieb in Übereinstimmung mit einer Ausführungsform der vorliegenden Offenbarung konfiguriert ist;
  • 4B veranschaulicht ein Beispiel eines Demodulationsmoduls, das für einen Parallelbetrieb in Übereinstimmung mit einer Ausführungsform der vorliegenden Offenbarung konfiguriert ist;
  • 5 veranschaulicht ein Beispiel einer Rückkanal-Bitsequenz und Rahmenstruktur, die mit einer Ausführungsform der vorliegenden Offenbarung übereinstimmt;
  • 6 ist ein Ablaufdiagramm von Modulationsoperationen gemäß verschiedener Ausführungsformen der vorliegenden Offenbarung;
  • 7 ist ein Ablaufdiagramm von Demodulationsoperationen gemäß verschiedener Ausführungsformen der vorliegenden Offenbarung;
  • 8 ist ein weiteres Ablaufdiagramm von Demodulationsoperationen gemäß verschiedener Ausführungsformen der vorliegenden Offenbarung; und
  • 9 ist ein Ablaufdiagramm von Rückkanal-Operationen gemäß verschiedener Ausführungsformen der vorliegenden Offenbarung.
  • Obwohl die nachstehende ausführliche Beschreibung unter Bezugnahme auf veranschaulichende Ausführungsformen verfährt, sind für Fachleute viele Alternativen, Modifikationen und Abwandlungen davon offensichtlich.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Generell bezieht sich diese Offenlegung auf konfigurierte Netzwerksysteme (und Methoden), die eine durchgehende und zumindest teilweise gleichzeitige Rückkanal-Kommunikation und Equalizereinstellungs-Kommunikation zwischen einem Knotenelement und einem Linkpartner bieten. In verschiedenen Ausführungsformen können die mit der Rückkanal-Kommunikation in Verbindung stehenden niedrige-Rate-Daten und Befehle (d. h. niedrige-Rate-Bitströme) auf mit der Equalizereinstellungs-Kommunikation in Verbindung stehende hohe-Rate-Bitströme codiert und moduliert werden, um so eine „Modusverschiebung” während der Rückkanal-Kommunikation zu vermeiden oder zu reduzieren. Die Methode und das System sind konfiguriert, um Fehler im empfangenen hohe-Rate-Bitstrom (d. h. vor und/oder während der Equalizeranpassung) zu tolerieren, während Rückkanal-Kommunikation bereitgestellt wird. Die in diesem Dokument verwendeten Wörter „hohe Rate” beziehen sich auf eine operative (d. h. Datenmodus) Linkrate und die Wörter „niedrige Rate” beziehen sich auf eine Rückkanal-Kommunikationsrate.
  • Die Systeme und Methoden sind konfiguriert, um Polaritätswechsel aufzunehmen, die aus einer Querverdrahtung von echten und ergänzenten Signalen in einer Leiterplatte resultieren. Das in diesem Dokument verwendete Wort „echt” bedeutet nicht ergänzend und „ergänzend” bedeutet im Zusammenhang mit einem Bit invertiert. In einigen Ausführungsformen sind das System und die Methoden konfiguriert, um Fehlzuordnungen in der Taktfrequenz an den beiden Endpunkten des Links durch bspw. eine Rahmensynchronisation zu erkennen, wie in diesem Dokument beschrieben.
  • 1 veranschaulicht ein mit verschiedenen Ausführungsformen der vorliegenden Offenbarung konsistentes Netzwerksystem 100. Das Netzwerksystem 100 umfasst im Allgemeinen mindestens ein Netzwerk-Knotenelement 102 und mindestens einen Linkpartner 120, die jeweils so konfiguriert sind, dass sie miteinander über einen Kommunikationslink 126 kommunizieren können. Das Netzwerk-Knotenelement 102 und der Linkpartner 120 können über den Link 126 unter Verwendung eines Switched-Fabric-Kommunikationsprotokolls, zum Beispiel ein Ethernet-Kommunikationsprotokoll, Infiniband-Kommunikationsprotokoll usw., miteinander kommunizieren. Das Ethernet-Kommunikationsprotokoll kann in der Lage sein, Kommunikation unter Verwendung eines Transport Control Protocol/Internet Protocol (TCP/IP) bereitzustellen. Das Ethernet-Protokoll kann dem vom Institute of Electrical and Electronics Engineers (IEEE) im März 2002 unter dem Titel „IEEE 802.3 Standard” veröffentlichten Ethernet-Standard entsprechen oder damit kompatibel sein, und/oder späteren Versionen dieses Standards, zum Beispiel dem im Jahr 2012 veröffentlichten IEEE 802.3 Ethernet-Standard. Das Infiniband-Protokoll kann mit der durch die InfiniBand Trade Association (IBTA) im Juni 2001 unter dem Titel „InfiniBandTM Architecture Specification”, Band 1, Ausgabe 1.2.1 veröffentlichten Infiniband-Spezifikation entsprechen oder damit kompatibel sein, und/oder späteren Versionen dieser Spezifikation, zum Beispiel dem im Januar 2008 veröffentlichten InfiniBandTM Architecture, Band 1 (Allgemeine Spezifikationen), Ausgabe 1.2.1 und dem im November 2012 veröffentlichtem Band 2 (Physikalische Spezifikationen), Ausgabe 1.3. Natürlich kann das Switched-Fabric-Kommunikationsprotokoll in anderen Ausführungsformen ein angepasstes und/oder ein urheberrechtlich geschütztes Switched-Fabric-Kommunikationsprotokoll umfassen.
  • Der Linkpartner 120 und/oder das Knotenelement 102 können ein Computerknotenelement (z. B. Host-Serversystem), Switch, Router, Knotenpunkt, Netzwerkspeichergerät, Chassis, Server, Rechenzentrum, mit einem Netzwerk verbundenes Gerät, nichtflüchtiger Speicher (NVM), Cloud-basierter Server und/oder Speichersystem usw. darstellen. Der Knoten 102 umfasst einen Netzwerk-Controller 104 (z. B. eine Netwerk-Schnittstellenkarte usw.), einen Systemprozessor 128 (z. B. einen allgemeinen Multi-Core-Prozessor, wie er durch die Intel Corp. bereitgestellt wird, usw.) und einen Systemspeicher 130. Der Linkpartner 120 ist in einer ähnlichen Weise wie der Knoten 102 konfiguriert und arbeitet genauso und umfasst daher einem dem Netzwerk-Controller 104 ähnlichen Netzwerk-Controller 134.
  • Die Netzwerk-Controller 104, 134 sind im Allgemeinen konfiguriert, um verschiedene Vorgänge während einer Link-Initialisierungsphase durchzuführen, wenn ein Link erstmalig zwischen dem Knoten 102 und dem Linkpartner 120 hergestellt wird (d. h. bei der Systeminitialisierung wird ein neuer Link mit dem Linkpartner usw. hergestellt). Derartige „Rückkanal”-Vorgänge können zum Beispiel das Herstellen einer Linkrate, Austauschen von Linkfähigkeiten, Anpassen der Equalizereinstellungen und Bestimmen der Qualität der Entzerrung umfassen. Linkfähigkeiten können zum Beispiel PHY-Technologiefähigkeiten, maximale Linkgeschwindigkeit, nächste Seite, Remote-Fehler, Bestätigung, Vorwärtsfehlerkorrektur (FEC – forward error correction) und/oder FEC-Modusfahigkeiten, Pause-Fähigkeiten usw. umfassen, die durch ein oder mehrere der vorgenannten Switch-Paket-Kommunikationsprotokolle definiert werden können. Das Anpassen der Equalizereinstellungen wird im Allgemeinen bei operativen Linkraten (d. h. operativen Linkgeschwindigkeiten) durchgeführt. Zum Beispiel können die operativen Linkgeschwindigkeiten relativ zur Hochgeschwindigkeit sein, d. h. in der Größenordnung von zehn bis hundert Gigabits je Sekunde. Vor und während der frühen Phasen des Anpassens der Equalizereinstellungen können Bitfehler verbreitet sein. Das Anpassen der Equalizereinstellungen ist konfiguriert, um die Linkeigenschaften (z. B. Frequenzantwort) zu kompensieren, die zu Bitfehlern beitragen, um so die Bitfehlerrate für den Link zu reduzieren.
  • Der Netzwerk-Controller 104 umfasst eine PHY-Schaltung 106, die im Allgemeinen so konfiguriert ist, um den Knoten 102 mit dem Linkpartner 120 über einen Kommunikationslink 126 zu verbinden. Die PHY-Schaltung 106 kann mit dem vorstehend erwähnten Switch-Fabric-Kommunikationsprotokoll konform oder mit ihm kompatibel sein, das zum Beispiel 10GBASE-KR, 40GBASE-KR4, 40GBASE-CR4, 100GBASE-CR10, 100GBASE-CR4, 100GBASE-KR4 und/oder 100GBASE-KP4 und/oder eine andere PHY-Schaltung umfassen kann, die mit dem vorstehend erwähnten Infiniband-Kommunikationsprotokoll konform sind und/oder mit einem nachträglich entwickelten Kommunikationsprotokoll konform sind. Die PHY-Schaltung 106 umfasst eine Übertragungsschaltung (Tx) 116, die konfiguriert ist, um Datenpakete und/oder Rahmen an den Linkpartner 120 über den Link 126 zu übertragen, und eine Empfangsschaltung (Rx) 118, die konfiguriert ist, um Datenpakete und/oder Rahmen vom Linkpartner 120 über den Link 126 zu empfangen. Selbstverständlich kann die PHY-Schaltung 106 außerdem Codierungs-/Decodierungsschaltungen (nicht dargestellt) umfassen, die konfiguriert sind, um Analog-Digital- und Digital-Analog-Wandlung, Codieren und Decodieren von Daten, analoger Kompensation von Störeffekten (zum Beispiel Kompensation von Übersprechen) und Rückgewinnen von empfangenen Daten durchzuführen. Die Rx-Schaltung 118 kann eine Phasenregelschleifenschaltung (PLL – phase lock loop, nicht dargestellt) umfassen, die so konfiguriert ist, dass sie die zeitliche Steuerung des Datenempfangs vom Linkpartner 120 koordiniert. Der Kommunikationslink 126 kann zum Beispiel aus einer Medium-abhängigen Schnittstelle bestehen, die zum Beispiel ein doppelaxiales Kupferkabel, eine Backplane-Verfolgung auf einer Leiterplatte usw. umfassen kann. In einigen Ausführungsformen kann der Kommunikationslink 126 eine Pluralität von logischen und/oder physischen Kanälen (d. h., differentiale Kanalpaare) umfassen, die separate Verbindungen zwischen bspw. jeweils Tx und Rx 116/118 auf dem Knoten 102 und Rx 146 sowie Tx 148 auf der PHY-Schaltung 136 auf dem Linkpartner 120 bieten.
  • Der Netzwerk-Controller 104 umfasst außerdem ein Rückkanal-Modul 108, ein Equalizereinstellungsmodul 110, ein Modulationsmodul 112, ein Demodulationsmodul 114, ein niedrige Taktfrequenz (LRC – low rate clock) 122 und eine hohe Taktfrequenz (HRC – high rate clock) 124. Die hohe Taktfrequenz HRC 124 ist konfiguriert, um ein Taktsignal in Beziehung zur Linkrate bereitzustellen, zu Beispiel eine Taktfrequenz, die mit einer maximalen Linkratenfähigkeit auf dem Netzwerk-Controller 104 übereinstimmt. Zum Beispiel kann die Linkrate in der Größenordnung von zehn, hundert oder mehr Gigabits je Sekunde liegen.
  • Das Rückkanal-Modul 108 ist konfiguriert, um Rückkanal-Verfahren zwischen dem Knoten 102 und dem Linkpartner 120 durchzuführen. Im Allgemeinen ist das Rückkanal-Modul 108 konfiguriert, um mit dem Linkpartner 120 zu kommunizieren, um eine Linkrate aufzubauen, die Linkfähigkeiten auszutauschen, und/oder die Equalizeranpassungen zu erleichtern, wie in diesem Dokument beschrieben. Das Rückkanal-Modul 108 ist konfiguriert, um die Rückkanalinformationen mit dem Linkpartner 120 auf einer Rate zu kommunizieren, die geringer ist, als die Linkrate während der Linkinitialisierung, vor und/oder während dem Anpassen der Equalizereinstellungen, d. h., wenn der Link auf der Linkrate arbeitet, wie in diesem Dokument beschrieben.
  • Die niedrige Taktfrequenz LRC 122 ist konfiguriert, um ein Taktsignal für die Rückkanal-Kommunikation (d. h., der niedrige-Rate-Bitstrom, der die Rückkanalinformation enthält) bereitzustellen. Die Taktfrequenz von LRC 122 ist niedriger als die Taktfrequenz von HRC 124. Die Taktfrequenz von LRC 122 kann in Verbindung mit der Taktfrequenz von HRC 124 stehen, d. h., kann HRC 124 geteilt durch einen Faktor entsprechen. Im Allgemeinen kann der Faktor in der Größenordnung von 1000 liegen. In einigen Ausführungsformen kann der Faktor gewählt werden, so dass die Taktfrequenz von LRC 122 einem oder mehreren der vorstehend genannten Kommunikationsprotokollen entspricht. Zum Beispiel kann der Faktor 1280 sein, so dass die Taktfrequenz von LRC 122 einem Faktor von 1/1280 der Taktfrequenz von HRC 124 entspricht. Der Faktor ist konfiguriert, um ausreichend groß zu sein, um eine robuste Rückkanal-Kommunikation über einen Link zu bieten, z. B. den Link 126, der auf einer Datenmodus-Linkgeschwindigkeit arbeitet, d. h. auf der hohen Frequenz arbeitet.
  • Rückkanal-Kommunikation kann Befehle und/oder Daten („Rückkanalinformationen”) umfassen, die durch den Netzwerk-Controller 104 und dem Linkpartner 120 für das Herstellen der Linkrate, das Austauschen der Linkfähigkeit, das Anpassen der Equalizereinstellungen und/oder das Bestimmen der Qualität der Entzerrung verwendet werden. Die Rückkanalinformationen können eine Sequenz von niedrige-Rate-Bits (LRBs) umfassen, d. h., die Bitrate entspricht der Taktfrequenz von LRC 122. Die niedrige-Rate-Bits können in Rahmen für die Übertragung an den Linkpartner 120 angeordnet werden. Das Anordnen der übertragenen Rückkanalinformationen in den Rahmen dient dazu, das Aufbauen einer Linkrate zu erleichtern. Zum Beispiel kann die Rahmensynchronisation oder das Fehlen davon durch das Knotenelement 102 und dem Linkpartner 120 verwendet werden, um ihre jeweiligen Bitraten zum Erreichen einer Soll-Linkrate einzustellen. Die Rückkanal-Informationen können auf dem Link übertragen werden, der zwischen dem Knoten 102 und Linkpartner 120 etabliert wird. Vor und/oder während der Equalizeranpassung kann die Rückkanalinformation (LRBs) gleichzeitig übertragen und/oder empfangen werden mit einer hohe-Rate-(HR)-Bitsequenz (d. h., die Bitrate entspricht der Taktfrequenz von HRC 124), die für die Equalizereinstellung verwendet wird. Die HR-Bitsequenz kann durch die LRBs moduliert werden, die die Backkanalinformationen darstellen. LRBs kann vor dem Modulieren auf die HR-Bitsequenz codiert werden, wie in diesem Dokument beschrieben. Das Codieren und Modulieren der Rückkanalinformationen auf die HR-Bitsequenz wird konfiguriert, um eine starke Rückkanal-Kommunikation vor und/oder während der Linkentzerrung bei vorhandenen Fehlern in den empfangenen HRBs zu bieten. Die modulierte HR-Bitsequenz kann dann der PHY-Schaltung 106 zum Übertragen an den Linkpartner 120 über den Link 126 bereitgestellt werden.
  • Sobald die operativen Bitraten angepasst wurden, so dass der Knoten 102 und der Linkpartner 120 auf derselben Linkrate arbeiten, kann die Rückkanal-Kommunikation verwendet werden, um die Equalizeranpassung auf dem Knoten 102 und dem Linkpartner 120 zu erleichtern. Das Equalizereinstellungsmodul 110 ist konfiguriert, um mit dem Linkpartner 120 zum Anpassen der Equalizereinstellungen für den Link 126 zu kommunizieren. Die Equalizereinstellungen werden normalerweise während dem Übertragen (und Empfangen) auf der Linkrate (d. h. der Datenmodus-Linkrate) angepasst. Die niedrige-Rate-Rückkanalinformationen, die auf die Linkraten-Bitsequenz moduliert wurden, können die Linkentzerrung erleichtern und/oder das Bestimmen der Qualität der Entzerrung bestimmen, während die Equalizereinstellung angepasst wird. Zum Beispiel kann die Rückkanal-Kommunikation während der Equalizereinstellung fortgeführt werden und kann daher durch den Knoten 102 und den Linkpartner 120 für die Kommunikation während der Equalizeranpassung verwendet werden.
  • Der Linkpartner 120 umfasst ähnlich dem Knoten 102 einen Netzwerk-Controller 134. Der Netzwerk-Controller 134 umfasst eine PHY-Schaltung 136, ein Rückkanal-Modul 138, ein Equalizereinstellungsmodul 140, ein Modulationsmodul 142, ein Demodulationsmodul 144, ein niedrige Taktfrequenz 152 und eine hohe Taktfrequenz 154. Die Funktionen der Elemente 134, 136, 138, 140, 142, 144, 146, 148, 152 und 154 ähneln denen der Funktionen der ähnlich benannten Elemente des Knotens 102. Zum Beispiel kann während der Linkinitialisierungsperiode das Linkpartner-Modulationsmodul 142 konfiguriert werden, um einen zweiten hohe-Rate-Bitstrom mit einem zweiten niedrige-Rate-Bitstrom zur Übertragung an den Knoten 102 modulieren. Der zweite niedrige-Rate-Bitstrom umfasst die Rückkanalinformationen. Das Demodulationsmodul 114 des Knotens 102 kann dann konfiguriert werden, um einen zweiten hohe-Rate-Bitstrom zu demodulieren, der dem übertragenem hohe-Rate-Bitstrom entspricht, wie in diesem Dokument beschrieben.
  • Eine empfangene HR-Bitsequenz, die mit der übertragenen modulierten HR-Bitsequenz in Verbindung steht, kann durch die PHY-Schaltung 136 auf dem Linkpartner 120 empfangen werden. Rx 146 ist konfiguriert, um zu bestimmen, ob jedes empfangene Bit einer logischen Null oder einer logischen Eins entspricht. Rx 146 kann dann eine Empfängerbitentscheidung (RBD – receiver bit decision) bereitstellen, die mit einem übertragenen HRB für jedes wiederhergestellte Bit an das Demodulationsmodul 144 in Verbindung steht. Aufgrund der Linkeigenschaften, z. B. endlicher Linkfrequenzgang, insbesondere vor der Equalizeranpassung, können die RBDs Fehler umfassen. Derartige Fehler treten im Allgemeinen häufiger bei relativ höheren Bitraten auf. Das Demodulationsmodul 144 ist konfiguriert, um RBDs von Rx 146 zu empfangen und LRBs wiederherzustellen, die den Rückkanalinformationen bei vorhandenen Bitfehlern in den RBDs entsprechen, wie in diesem Dokument beschrieben.
  • Daher werden das Knotenelement 102 und der Linkpartner 120 konfiguriert, um über den Link 126 zu kommunizieren, Linkinitialisierungsfunktionen durchzuführen, einschließlich Einstellen der Linkrate, Anpassen der Equalizereinstellungen und/oder Bestimmen der Qualität der Entzerrung. Das Knotenelement 102 und der Linkpartner 120 sind konfiguriert, um niedrige-Rate-Rückkanalinformationen auf eine hohe-Rate-Bitsequenz (d. h., Biströme) zu modulieren, die zum Beispiel für das Anpassen der Equalizereinstellung verwendet werden. Daher können die in einem niedrige-Rate-Bistrom mit enthaltenen Rückkanalinformationen kommuniziert werden, während der Link auf Datenmodus-Linkgeschwindigkeiten vor und/oder während der Equalizeranpassung betrieben und der Moduswechsel zwischen einem Rückkanalmodus und einem Betriebsmodus vermieden wird.
  • 2A veranschaulicht ein Beispiel eines Modulationsmoduls 212, das mit verschiedenen Ausführungsformen der vorliegenden Offenbarung übereinstimmt. Das Modulationsmodul 212 ist ein Beispiel für die Modulationsmodule 112, 142 in 1. Das Modulationsmodul 212 ist konfiguriert, um eine hohe-Rate-Bitsequenz zu generieren, und eine hohe-Rate-Bitsequenz durch eine niedrige Bitrate codierte Rückkanalinformation (d. h., Befehle und/oder Daten) zu modulieren. In einigen Ausführungsformen kann die hohe-Rate-Bitsequenz mit eine hohe-Rate-Pseudozufallsbitsequenz (PRBS – pseudorandom bit sequence). Das Modulationsmodul 212 kann für den Parallelbetrieb oder Serienbetrieb konfiguriert sein, wie in diesem Dokument beschrieben.
  • In einigen Ausführungsformen kann das Modulationsmodul 212 eine Durch-M-geteilte-Schaltung 201 umfassen. Die Durch-M-geteilte-Schaltung 201 ist konfiguriert, um ein Taktsignal von einer hohen Taktfrequenz, z. B. HRC 124, zu empfangen, und die Taktfrequenz durch M zu teilen, um so das Taktsignal HRCM zu produzieren. Zum Beispiel kann der dividierte Takt einem parallelisierten hohe-Rate-Bitsequenzgenerator bereitgestellt werden, wie in diesem Dokument beschrieben.
  • Das Modulationsmodul 212 umfasst einen hohe-Rate-Bitsequenzgenerator 200, der konfiguriert ist, um eine hohe-Rate-Bitsequenzausgabe 205 zu generieren. Der hohe-Rate-Bitsequenzgenerator 200 ist konfiguriert, um das Taktsignal CLK zu empfangen. Das Taktsignal CLK kann mit dem hohe-Rate-Taktsignal von HRC oder einem dividierten Taktsignal HRCM übereinstimmen, basierend zumindest teilweise auf einer Konfiguration eines hohe-Rate-Bitsequenzgenerators 200. Zum Beispiel kann der hohe-Rate-Bitsequenzgenerator 200 konfiguriert sein, um die HR-Bitsequenz seriell zu generieren. In diesem Beispiel kann der hohe-Rate-Bitsequenzgenerator 200 konfiguriert sein, um das hohe-Rate-Taktsignal vom HRC 124 zu empfangen, und ein Ausgabebit (d. h., ein HRB) für jeden HRC-Taktzyklus zu generieren. Daher entspricht in diesem Beispiel die Ausgabe 205 einem Bit je HRC-Taktzyklus. In einem anderen Beispiel kann der hohe-Rate-Bitsequenzgenerator 200 konfiguriert sein, um die HR-Bitsequenz parallel zu generieren. In diesem Beispiel kann der hohe-Rate-Bitsequenzgenerator 200 konfiguriert sein, um das dividierte hohe Rate Taktsignal HRCM zu empfangen, und ein M-Ausgabebit parallel für jeden HRCM-Taktzyklus zu produzieren. In diesem Beispiel entspricht die Ausgabe 205 einem M-Bit (parallel) je HRCM-Taktzyklus. Daher kann der parallelisierte hohe-Rate-Bitsequenzgenerator eine Bitsequenz auf einer hohen Rate unter Verwendung eines relativ niedrigen Taktsignals produzieren.
  • Das Modulationsmodul 212 umfasst außerdem eine Non-Return-to-Zero-Space(NRZ-S)-Codierschaltung 208, einen Inverter 210 und einen Modulator 206. In einigen Ausführungsformen kann das Modulationsmodul 212 einen Serializer 215 umfassen. In diesen Ausführungsformen kann der hohe-Rate-Bitsequenzgenerator 200 konfiguriert sein, um M-Bits der hohe-Rate-Bitsequenz parallel in HRCM-Taktzyklusintervallen zu produzieren. Derartige parallele M-Bitsequenzen können dann durch den Modulator 206 moduliert werden und die modulierten parallelen M-Bitsequenzen können dem Serializer 215 zur Serialisierung bereitgestellt werden, um eine modulierte hohe-Rate-Bitsequenzausgabe 213 zu produzieren. In anderen Ausführungsformen, z. B. beim seriell konfigurierte hohe-Rate-Bitsequenzgenerator 200, kann der Serializer 215 nicht enthalten sein und die Ausgabe des Modulators 206 kann dann der modulierten hohe-Rate-Bitsequenzausgabe 213 entsprechen.
  • Die NRZ-S-Codierschaltung 208 ist konfiguriert, um niedrige-Rate-Rückkanalbefehle und/oder Daten (d. h., niedrige-Raten-Bit-(LRB)-Sequenz) und niedrige Taktfrequenz (z. B. LRC 122) zu empfangen, und eine NRZ-S-Ausgabe 209 für jede LRC-Taktfrequenz (und dadurch jedem LRB) bereitzustellen. Daher entspricht die Dauer jedes LRB einem LRC-Taktzyklus. Die NRZ-S-Codierschaltung 208 ist konfiguriert, um die NRZ-S-Ausgabe 209 basierend, zumindest teilweise, auf das LRB überzuleiten. Zum Beispiel kann die NRZ-S-Codierschaltung 208 konfiguriert sein, um die NRZ-S-Ausgabe 209 überzuleiten, wenn die LRB-Ausgabe eine logische Null ist, und um den vorhergehenden Ausgabestatus beizubehalten, wenn die LRB-Eingabe einer logischen Eins entspricht. Daher hängt die NRZ-S-Ausgabe 209 von einer aktuellen LRB-Eingabe und einer vorhergehenden Ausgabe 209 der NRZ-S-Codierschaltung 208 ab. Die NRZ-S-Ausgabe 209 wird einem Inverter 210 bereitgestellt, um so eine invertierte (d. h. ergänzende) NRZ-S-Ausgabe 211 zu ergeben.
  • Wenn zum Beispiel eine aktuelle LRB-Eingabe einer logischen Null entspricht, falls dann die vorherige NRZ-S-Ausgabe 209 gleich Null war, dann wird die NRZ-S-Codierschaltung 208 eine neue NRZ-S-Ausgabe 209 auf eine logische Eins als Antwort auf einen Taktimpuls LRC 122 (z. B. als Antwort auf eine ansteigende Flanke des Taktimpulses LRC 122) überleiten, und falls die vorherige NRZ-S-Ausgabe 209 Eins lautete, dann wird die NRZ-S-Codierschaltung 208 die neue NRZ-S-Ausgabe 209 auf eine logische Null als Antwort einen Taktimpuls 122 LRC überleiten. Wenn in einem weiteren Beispiel die aktuelle LRB-Eingabe einer logischen Eins entspricht, falls dann die vorherige NRZ-S-Ausgabe 209 Null lautete, dann verbleibt die neue NRZ-S-Ausgabe 209 eine logische Null und wird sich als Antwort auf einen Taktimpuls LRC 122 nicht ändern, und falls die vorherige NRZ-S-Ausgabe 209 Eins lautete, dann verbleibt die NRZ-S-Ausgabe 209 eine logische Eins und wird sich als Antwort auf einen Taktimpuls LRC 122 nicht ändern. Daher wird die invertierte NRZ-S-Ausgabe 211 überleiten, wenn die aktuelle LRB-Eingabe einer logischen Null entspricht und wird den vorherigen Status beibehalten, wenn die aktuelle LRB-Eingabe einer logischen Eins entspricht.
  • NRZ-S-Codierung (und Entcodierung, wie in diesem Dokument beschrieben) ist konfiguriert, um Polaritätswechsel aufzunehmen, die aus einer Querverdrahtung von echten und ergänzenten Signalen in einer Leiterplatte resultieren. Polaritätsumkehrungen können Fehler verursachen, wenn die Bitwiederherstellung auf einem mit dem Bit verbundenen Wert (z. B. einer Spannung) beruht. Die Codierung der LRBs entsprechend des Vorhandenseins oder Fehlens eines Übergangs bietet eine codierte Ausgabe, die unabhängig von der Polaritätsumkehrung ist, da die Codiergenauigkeit von der Fähigkeit abhängt, einen Übergang zu erkennen, statt einen Wert wiederherzustellen.
  • Die invertierte NRZ-S-Ausgabe 211 entspricht einem codierten LRB und stellt eine LRB-Eingabe für jeden Taktzyklus des LRC-Takts mit niedriger Rate dar. Daher entspricht eine Pluralität der codierten LRBs einem niedrige-Rate-Bitstrom, der Rückkanalinformationen umfasst. Eine Sequenz von LRBs, die Rückkanalbefehle und/oder Daten darstellen, können in einem/mehreren Rahmen angeordnet werden, wie in diesem Dokument beschrieben. Die Rahmenstruktur ist konfiguriert, um die Synchronisation der beiden Endpunkte (d. h., Knotenelement 102 und Linkpartner 120) von Link 126 zu erleichtern.
  • Der Modulator 206 ist konfiguriert, um die Ausgabe 205 des HR-Bitsequenzgenerators zu modulieren, d. h. hohe-Rate-Bits (HRB(s)) mit dem codierten LRB 211. Wenn zum Beispiel das codierte LRB 211 einer logischen Null entspricht, dann kann die modulierte Ausgabe der Ausgabe 205, d. h. einem echten HRB, entsprechen. Wenn das codierte LRB 211 einer logischen Eins entspricht, dann kann die modulierte Ausgabe einer ergänzenden Ausgabe 205, d. h. einem ergänzenden HRB, entsprechen. Wie in diesem Dokument verwendet, bedeutet das „echte HRB” ein moduliertes HR-Bit, das einem Bit des hohe-Rate-Sequenzgeneratorausgabe 205 (d. h. ist nicht ergänzend) und das „ergänzende HRB” bedeutet ein moduliertes HR-Bit, das einem invertierten Bit der hohe-Rate-Sequenzgeneratorausgabe 205 entspricht.
  • Daher ist das Modulationsmodul 212 konfiguriert, um ein hohe-Rate-Taktsignal von HRC 124, ein niedrige-Rate-Taktsignal von LRC 122 und einem mit Rückkanalbefehlen und/oder Daten entsprechenden niedrige-Rate-Bitstrom zu empfangen. Das Modulationsmodul 212 ist weiter konfiguriert, um eine HR-Bitsequenz (seriell oder parallel) mit einer seriellen Bitrate zu generieren, die einer Taktfreqenz von HRC 124 entspricht, und die HR-Bitsequenz mit codierten LRBs zu modulieren, die über eine Bitrate verfügen, die einer Taktfrequenz von LRC 122 entspricht, um die modulierte HR-Bitstromausgabe 213 zu produzieren. Daher entspricht die modulierte HR-Bitstromausgabe 213 einem hohe-Rate-Bitstrom, der mit einem niedrige-Rate-Bitstrom moduliert wurde. Da die HRC-Taktfrequenz höher ist als die LRC-Taktfrequenz, kann ein LRB eine Pluralität der HRBs modulieren. Die modulierte HR-Bitstromausgabe 213 kann dann Tx 116 auf der PHY-Schaltung 106 zum Übertragen an den Linkpartner 106 über den Link 126 bereitgestellt werden.
  • 2B veranschaulicht ein Beispiel 214 eines Demodulationsmoduls, das mit verschiedenen Ausführungsformen der vorliegenden Offenbarung übereinstimmt. Das Demodulationsmodul 214 ist ein Beispiel für die Demodulationsmodule 114, 144 in 1. Das Demodulationsmodul 214 ist konfiguriert, um eine oder mehrere Empfängerbitentscheidungen RBD 220 vom bspw. Empfänger 146 in der PHY-Schaltung 136 zu empfangen, und einen Rückkanalbefehl und/oder Datenbit (LRB) basierend, zumindest teilweise, auf empfangenen RBD(s) wiederherzustellen (d. h., zu bestimmen). Jedes RBD steht in Beziehung mit einem modulierten HRB (in einem HR-Bitstrom), das von einem Knoten 102 durch einen Netzwerk-Controller 104 über den Link 126 übertragen und durch einen Netzwerk-Controller 134 auf dem Linkpartner 120 empfangen wurde. RBD 220 kann einem modulierten HRB (d. h., ein echtes HRB oder ein ergänzendes HRB) entsprechen oder kann während der Übertragung auf dem Link 126 beschädigt werden und daher ein Fehlerbit sein. Das Demodulationsmodul 214 ist konfiguriert, um den Rückkanalbefehl und/oder Datenbit LRB wiederherzustellen, der zumindest teilweise auf einer Pluralität von RBDs 220 basiert, der ein oder mehrere Fehlerbits umfasst. Das Demodulationsmodul 214 ist konfiguriert, um ein Taktsignal mit hoher Rate von einem HRC zu empfangen, z. B. Linkpartner HR-Taktfrequenz 154 aus 1. Das Modulationsmodul 214 kann für den Parallelbetrieb oder Serienbetrieb konfiguriert sein, wie in diesem Dokument beschrieben.
  • Ähnlich dem Modulationsmodul 212 kann das Demodulationsmodul 214 in einigen Ausführungsformen eine Durch-M-geteilte-Schaltung 217 umfassen. Die Durch-M-geteilte-Schaltung 217 ist konfiguriert, um ein Taktsignal von einer hohen Taktfrequenz, z. B. HRC 124, zu empfangen, und die Taktfrequenz durch M zu teilen, um so das Taktsignal HRCM zu produzieren. Zum Beispiel kann das dividierte Taktsignal HRCM an einen parallelisierten echten HRB-Detektor und/oder einen parallelisierten ergänzenden HRB-Detektor bereitgestellt werden, der konfiguriert ist, um M RBDs parallel zu verarbeiten, wie in diesem Dokument beschrieben.
  • Das Demodulationsmodul 214 umfasst einen echten HRB-Detektor 221, einen ergänzenden HRB-Detektor 223 und einen Inverter 230. Der echte HRB-Detektor 221 und der ergänzende HRB-Detektor 223 sind konfiguriert, um ein Taktsignal CLK zu empfangen. In einigen Ausführungsformen kann das Demodulationsmodul 214 eine Deserializer 219 umfassen. Der Deserializer 219 ist konfiguriert, um einen seriellen Bitstrom von RBDs zu empfangen und jedes M serielle HRBs zu parallelisieren. In diesen Ausführungsformen kann CLK dem HRCM-Taktsignal entsprechen. In diesen Ausführungsformen können der HRB-Detektor 221 und der ergänzende HRB-Detektor 223 konfiguriert sein, um das HRCM-Taktsignal zu empfangen und die M-Bits parallel zu verarbeiten, wie in diesem Dokument beschrieben. In diesen Ausführungsformen kann der Inverter 230 konfiguriert sein, um die M-Bits zu invertieren. In anderen Ausführungsformen kann das Demodulationsmodul 214 konfiguriert sein, um RBDs seriell zu verarbeiten. In diesen Ausführungsformen kann CLK dem HRC-Taktsignal entsprechen. In diesen Ausführungsformen können der HRB-Detektor 221, der ergänzende HRB-Detektor 223 und der Inverter 230 konfiguriert sein, um individuelle RBDs auf der HRC-Taktfrequenz zu verarbeiten, wie in diesem Dokument beschrieben.
  • Der echte HRB-Detektor 221 ist konfiguriert, um RBDs zu erkennen, die übertragenen echten HRBs entsprechen. Der echte HRB-Detektor 221 ist konfiguriert, um zu bestimmen, ob jede RBD einem wahren HRB entspricht, basierend zumindestens teilweise auf einer Pluralität der RBDs. Der ergänzende HRB-Detektor 223 ist konfiguriert, um RBDs zu erkennen, die übertragenen ergänzenden HRBs entsprechen. Der ergänzende HRB-Detektor 223 ist konfiguriert, um zu bestimmen, ob jede RBD 225 einem ergänzenden HRB entspricht, basierend zumindestens teilweise auf der Pluralität der umgekehrten RBDs 225. Der echte HRB-Detektor 221 und der ergänzende HRB-Detektor 223 sind konfiguriert, um die jeweiligen Zählungen (z. B. Compt(M) und Compc(M)) in Bezug auf eine Anzahl der erkannten echten HRBs und eine Anzahl erkannter ergänzender HRBs auszugeben, die in einem Zeitintervall empfangen wurden.
  • Für die parallele Verarbeitung von RBDs konfigurierten echten HRB-Detektor 221 und ergänzenden HRB-Detektor 223 kann zum Beispiel ein echter HRB-Detektor 221 konfiguriert sein, um eine Zählung ComptM auszugeben, die mit einer Anzahl von Unterschieden zwischen M vorhergesagten echten HRBs und einem entsprechenden M RBDs übereinstimmt. Ähnlich kann ein ergänzender HRB-Detektor 223 konfiguriert sein, um eine Zählung CompcM auszugeben, die einer Anzahl von Unterschied zwischen M vorhergesagten ergänzenden HRBs und einem entsprechenden M RBDs entspricht.
  • Für die serielle Verarbeitung von RBDs konfigurierten echten HRB-Detektor 221 und ergänzenden HRB-Detektor 223 kann in einem weiteren Beispiel der echte HRB-Detektor 221 konfiguriert sein, um einen logischen Wert Compt auszugeben, der konfiguriert ist, um anzugeben, ob ein RBD einem echten HRB für jedes RBD 220 entspricht. Ähnlich kann ein ergänzender HRB-Detektor 223 konfiguriert sein, um einen logischen Wert Compc auszugeben, der konfiguriert ist, um anzugeben, ob ein RBD einem echten HRB für jedes RBD 220 entspricht.
  • Das Demodulationsmodul 214 umfasst weiterhin eine Zustandswechselerkennungs-Schaltung 252 und eine NRZ-S-Codierschaltung 254. Die Zustandswechselerkennungs-Schaltung 252 ist konfiguriert, um einen Übergang zwischen echten HRBs und ergänzenden HRBs (z. B. echt auf ergänzend oder ergänzend auf echt) zu erkennen. Das Vorhandensein eines Übergangs ist konfiguriert, um anzuzeigen, dass ein logisches Null-LRB übertragen wurde, und das Fehlen eines Übergang in einem Zeitintervall in Bezug auf einen LRC-Taktzyklus ist konfiguriert, um anzuzeigen, dass eine logischen Eins LRB übertragen wurde. Die Zustandswechselerkennungs-Schaltung 252 ist konfiguriert, um ein Taktsignal CLK, eine ergänzende echte Ausgabe (Compt(M)) von einem echten HRB-Detektor 221 und eine Vergleich ergänzende Ausgabe (Compc(M)) von einem ergänzenden HRB-Detektor 223 zu empfangen. Zum Beispiel ist die Zustandswechselerkennungs-Schaltung 252 konfiguriert, um einen Takt HRCM, ComptM und CompcM für parallele Konfigurationen zu empfangen. In einem anderen Beispiel ist die Zustandswechselerkennungs-Schaltung 252 konfiguriert, um einen Takt HRC, Compt und Compc für serielle Konfigurationen zu empfangen. Die Zustandswechselerkennungs-Schaltung 252 ist weiterhin konfiguriert, um einen Übergang basierend, zumindest teilweise, auf einem Vergleich der Zählungen in Bezug auf ComptM und ComptcM für parallele Konfigurationen und einem Vergleich der Zählungen in Bezug auf Compt und Compc für serielle Konfigurationen zu erkennen, wie in diesem Dokument beschrieben. Die Zustandswechselerkennungs-Schaltung 252 ist konfiguriert, um eine Ausgabe in Bezug auf die Zählungen und/oder Vergleiche zu bieten.
  • Die NRZ-S-Decodierschaltung 254 ist konfiguriert, um das LRC-Taktsignal und die Ausgabe der Zustandswechselerkennungs-Schaltung 252 zu empfangen. Die NRZ-S-Decodierschaltung 254 ist konfiguriert, um ein entsprechendes (d. h. wiederhergestelltes) niedrige-Rate-Bit (LRB) basierend, zumindest teilweise, auf der Ausgabe der Zustandswechselerkennungs-Schaltung 252 auszugeben. Wenn zum Beispiel die Ausgabe einen Übergang angibt, dann kann die NRZ-S-Decodierschaltung 254 konfiguriert werden, um eine logische Null-Ausgabe bereitzustellen, und wenn die Ausgabe das Fehlen eines Übergangs für einen Zeitraum in Bezug auf einen LRC-Taktzyklus angibt, dann kann der NRZ-S-Decodierzyklus 254 konfiguriert werden, um eine logische Eins-Ausgabe bereitzustellen.
  • Daher ist das Modulationsmodul 212 konfiguriert, um einen hohe-Rate-Bitstrom zu generieren und niedrige-Rate-Bits zu modulieren, die den Rückkanalinformationen auf dem hohe-Rate-Bitstrom entsprechen. In einigen Ausführungsformen kann das Generieren und/oder Modulieren parallelisiert werden und dadurch eine reduzierte Taktfrequenz verwenden, wie in diesem Dokument beschrieben. Das Demodulationsmodul 214 ist konfiguriert, um eine Pluralität der Empfängerbitsentscheidungen (RBDs) zu empfangen und zu bestimmen (d. h., erkennen), ob ein RBD einer logischen Eins entspricht, oder ob ein mit einer logischen Null entsprechendes LRB übertragen wurde auf Grundlage, zumindest teilweise, auf dem Erkennen von RBDs, die echten und/oder ergänzenden HRBs entsprechen. Das Erkennen von RBDs, die echten und/oder ergänzenden HRBs entsprechen, ist konfiguriert, um das Vorhandensein oder Fehlen eines Übergangs zwischen echten und ergänzenden HRBs zu erkennen, wie in diesem Dokument beschrieben.
  • 3A veranschaulicht ein Beispiel eines Modulationsmoduls 312, das mit einer Ausführungsform der vorliegenden Offenbarung übereinstimmt. Das Modulationsmodul 312 ist ein Beispiel für das Modulationsmodul 212 in 2A und ist für den Serienbetrieb konfiguriert. Das Modulationsmodul 312 ist konfiguriert, um eine hohe-Rate-Bitsequenz zu generieren, und eine hohe-Rate-Bitsequenz durch eine niedrige Bitrate codierte Rückkanalinformation (d. h., Befehle und/oder Daten) zu modulieren.
  • Das Modulationsmodul 312 umfasst einen hohe-Rate-(HR)-Bitsequenzgenerator 300, der konfiguriert ist, um eine hohe-Rate-Pseudezufallsbitsequenz (PRBS) zu generieren. Selbstverständlich können auch andere für den Serienbetrieb konfigurierte hohe-Rate-Bitsequenzgeneratoren verwendet werden, um HR-Bitsequenzen zu generieren, die zufällig oder nicht zufällig sein können. Im Allgemeinen sind PRBS-Generatoren konfiguriert, um Bitsequenzen zu generieren, die über ein Intervall hinweg zufällig sind, sich aber über eine Pluralität der Intervalle wiederholen. Eine Zeitdauer (d. h., die Anzahl der Bits) im Intervall steht in Verbindung zu einer Konfiguration des PRBS-Generators. Für eine Konfiguration wie dem HR-Bitsequenzgenerator 300 steht die Dauer mit einer Anzahl von Bits (M) im Schieberegister, einer Anzahl von Anzapfungen und Position(en) von Anzapfungen in Verbindung. Ein M-Bit PRBS-Generator kann konfiguriert sein, um eine zufällige Bitsequenz zu produzieren, die sich auf einem Maximum von K = 2M – 1 Bits je Intervall wiederholt. Der HR-Bitsequenzgenerator 300 kann zum Beispiel über ein verbundenes maximales Zufallsbitinterval verfügen, wenn M = 31 ist und sich eine Anzapfung zwischen Bit M-3 (d. h., Bit 28) und Bit M-2 (d. h., Bit 29) befindet. Selbstverständlich können andere PRBS-Generatoren über unterschiedliche Bit-Längen, mehr oder weniger Anzapfungen und ein oder mehrere unterschiedliche Positionen verfügen, abhängig vom verfügbaren Speicher, verfügbarer Prozessorbandbreite usw.
  • Der HR-Bitsequenzgenerator 300 umfasst ein Schieberegister 302 und ein exklusives-ODER-Modul 304. Das Schieberegister 302 umfasst M-Bits und ist konfiguriert, um ein Taktsignal (z. B. Taktimpuls) von einer hoher Taktfrequenz, z. B. HRC 124, zu empfangen. Das Schieberegister 302 ist konfiguriert, um jedes Bit als Antwort auf eine Statusveränderung der Eingabe von HRC 124 (z. B. ansteigende Flanke des HR-Taktimpulses) zu „verschieben”. Zum Beispiel kann das Schieberegister 302 M D-artige Flipflops mit einer Ausgabe eines jeden Flipflop umfassen, der mit einer Eingabe eines angrenzenden Flipflops gekoppelt ist. Eine Eingabe an ein Schieberegister 302 entspricht einer Eingabe an Bit 1 und eine Ausgabe 305 eines Bit M entspricht einer Ausgabe des Schieberegisters 302. Als Antwort auf einen Taktimpuls von HRC 124 wird die Ausgabe von Bit 1 im Betrieb zum Bit 2 verschoben, die Ausgabe von Bit 2 wird zum Bit 3 verschoben und so weiter für jedes Bit im Schieberegister 302. Aufgrund der Eigenschaften des Schieberegisters, z. B. die Laufzeitverzögerungen und Einstellzeiten, entspricht ein neuer gespeicherter Wert des Bit M einem vorangegangen gespeicherten Wert von Bit M-1 für 2 ≤ m ≤ M. Der HR-Bitsequenzgenerator 300 umfasst Anzapfungen, die konfiguriert sind, um die entsprechenden Ausgaben von Bit M-3 und M (d. h., Ausgabe 305) mit den entsprechenden Eingaben von XOR 304 zu koppeln, und eine Ausgabe 307 von XOR 304 ist mit der Eingabe von Bit 1 des Schieberegisters 302 gekoppelt. Diese Konfiguration resultiert in einem HR-Bitsequenzgenerator mit einer Bitrate, die der Taktfrequenz von HRC 124 entspricht, und einer zufälligen Bitsequenz, die sich aller K(= 2M – 1)-Bits (d. h. maximales zufälliges Bitintervall) wiederholt. Das Schieberegister 302 wird im Vorgang mit mindestens einem Nichtnull-Bit initialisiert. Die Initialisierung des Schieberegisters 302 mit nur Nullen resultiert in einer Bitsequenz mit nur Nullen, d. h., nicht zufällig. Die HR-Bitsequenzgeneratorausgabe 305, z. B. eine Sequenz von pseudozufälligen hohe-Rate-Bits (HRBs), kann dann durch die codierten Rückkanalinformationen moduliert werden.
  • Das Modulationsmodul 312 umfasst außerdem eine Non-Return-to-Zero-Space(NRZ-S)-Codierschaltung 308, einen Inverter 310 und einen Modulator XOR 306. Die NRZ-S-Codierschaltung 308 ist konfiguriert, um niedrige-Rate-Rückkanalbefehle und/oder Daten (d. h., niedrige-Rate-Bit(LRB)-Sequenz) und niedrige Taktfrequenz (z. B. LRC 122) zu empfangen, und eine NRZ-S-Ausgabe 309 für jede LRC-Taktfrequenz (und dadurch jedem LRB) bereitzustellen. Daher entspricht die Dauer jedes LRB einem LRC-Taktzyklus. Die NRZ-S-Codierschaltung 308 ist konfiguriert, um die NRZ-S-Ausgabe 309 basierend, zumindest teilweise, auf LRB überzuleiten. Zum Beispiel ist die NRZ-S-Codierschaltung 308 konfiguriert, um die NRZ-S-Ausgabe 309 überzuleiten, wenn die LRB-Ausgabe eine logische Null ist, und um den vorhergehenden Ausgabestatus beizubehalten, wenn die LRB-Eingabe einer logischen Eins entspricht. Daher hängt die NRZ-S-Ausgabe 309 von einer aktuellen LRB-Eingabe und einer vorhergehenden Ausgabe 309 auf der NRZ-S-Codierschaltung 308 ab. Die NRZ-S-Ausgabe 309 wird einem Inverter 310 bereitgestellt, um so eine invertierte (d. h., ergänzende) NRZ-S-Ausgabe 311 zu ergeben.
  • Der Modulator XOR 306 ist konfiguriert, um die HR-Bitsequenzgeneratorantwort HRB 305 mit dem codierten LRB 311 zu modulieren, um eine modulierte HR-Bitsequenzantwort 313 zu produzieren. Wenn das codierte LRB 311 einer logischen Null entspricht, dann entspricht die modulierte HR-Bitsequenzausgabe 313 der Ausgabe 305. Wenn das codierte LRB 311 einer logischen Eins entspricht, dann entspricht die modulierte HR-Bitsequenzausgabe 313 der ergänzenden Ausgabe 305. Selbstverständlich ist ein XOR-Modul nur eine Beispielimplementierung, die verwendet werden kann, um einen Bitstrom von relativ hoher Rate mit Daten von relativ niedriger Rate zu modulieren, und in anderen Ausführungsformen können andere Modulatorimplementierungen verwendet werden, um einen Bitstrom von relativ hoher Rate mit codierten Rückkanalinformationen von relativ niedriger Rate zu modulieren.
  • Daher ist das Modulationsmodul 312 konfiguriert, um ein hohe-Rate-Taktsignal von HRC 124, ein niedrige-Rate-Taktsignal von LRC 122 und einem mit Rückkanalbefehlen und/oder Daten entsprechenden niedrige-Rate-Bitstrom zu empfangen. Das Modulationsmodul 312 ist weiter konfiguriert, um eine HR-Bitsequenz seriell mit einer Bitrate zu generieren, die einer Taktfreqenz von HRC 124 entspricht, und die HR-Bitsequenz mit codierten LRBs zu modulieren, die über eine Bitrate verfügen, die einer Taktfrequenz von LRC 122 entspricht, um die modulierte HR-Bitstromausgabe 313 zu produzieren. Daher entspricht die modulierte HR-Bitsequenzausgabe 313 (d. h., der Strom) einem hohe-Rate-Bitstrom, der mit einem niedrige-Rate-Bitstrom moduliert wurde. Die modulierte HR-Bitstromausgabe 313 kann dann Tx 116 auf der PHY-Schaltung 106 zum Übertragen an den Linkpartner 106 über den Link 126 bereitgestellt werden.
  • 3B veranschaulicht ein Beispiel 314 eines Demodulationsmoduls, das mit einer Ausführungsform der vorliegenden Offenbarung übereinstimmt. Das Demodulationsmodul 314 ist ein Beispiel für das Modulationsmodul 214 in 2B und ist für den Serienbetrieb konfiguriert. Das Demodulationsmodul 314 ist konfiguriert, um eine Empfängerbitentscheidungen RBD 320 vom bspw. Empfänger 146 in der PHY-Schaltung 136 zu empfangen, und einen Rückkanalbefehl und/oder Datenbit (LRB) basierend, zumindest teilweise, auf den RBD(s) wiederherzustellen (d. h., zu bestimmen). Jedes RBD steht in Beziehung mit einem modulierten HRB (in einem HR-Bitstrom), das von einem Knoten 102 durch einen Netzwerk-Controller 104 über den Link 126 übertragen und durch einen Netzwerk-Controller 134 auf dem Linkpartner 120 empfangen wurde. RBD 320 kann einem modulierten HRB (d. h., ein echtes HRB oder ein ergänzendes HRB) entsprechen oder kann während der Übertragung auf dem Link 126 beschädigt werden und daher ein Fehlerbit sein. Das Demodulationsmodul 314 ist konfiguriert, um den Rückkanalbefehl und/oder Datenbit LRB wiederherzustellen, der zumindest teilweise auf einer Pluralität von RBDs basiert, der ein oder mehrere Fehlerbits umfasst. Das Demodulationsmodul 314 ist konfiguriert, um ein hohe-Rate-Taktsignal von einem HRC zu empfangen, z. B. Linkpartner HR-Taktfrequenz 154 aus 1.
  • Das Demodulationsmodul 314 umfasst einen echten HRB-Detektor 321, einen ergänzenden Detektor 323 und einen Inverter 330. Der echte Detektor 321 ist konfiguriert, um RBDs zu erkennen, die übertragenen echten HRBs entsprechen. Der echte HRB-Detektor 321 ist konfiguriert, um zu bestimmen, ob jede RBD einem wahren HRB entspricht, basierend zumindestens teilweise auf einer Pluralität der RBDs. Der echte Bitdetektor 321 umfasst ein erstes M-Bit-Schieberegister 322, ein erstes exklusives-ODER-Modul XOR 328 und einen ersten Komparator XOR 326. Die Konfiguration des ersten Schieberegisters 322 kann der Konfiguration des Schieberegisters 302 entsprechen, um die Wiederherstellung von echten HRBs durch einen echten Bitdetektor 321 zu unterstützen. Zum Beispiel ähnelt das erste Schieberegister 322 dem Schieberegister 302 in der Größe (M-Bits), Anzahl der Anzapfungen (zwei) und Anzapfposition (Ausgaben von Bits M-3 und M). Der echte Bitdetektor 321 ist konfiguriert, um RBD 320 zu empfangen, und RBD 320 auf Bit Eins des ersten Schieberegisters 322, die Ausgabe von Bit Eins auf Bit Zwei des ersten Schieberegisters 322 usw. als Antwort auf den HRC-Taktimpuls (z. B. an der ansteigenden Flanke des HRC-Taktimpulses) zu verschieben. Das erste Schieberegister 322 und das erste XOR-Modul 328 sind konfiguriert, um ein vorhergesagtes echtes HRB 329 an der Ausgabe des ersten XOR-Moduls 328 zu produzieren. Das vorhergesagte echte HRB 329 ist konfiguriert, um der Ausgabe 307 des XOR-Moduls 304 in 3A zu entsprechen, das ebenfalls die Eingabe an Bit Eins des Schieberegisters 302 des HR-Bitsequenzgenerators 300 ist. Beim Fehlen von Bitfehlern ist das vorhergesagte echte HRB 329 konfiguriert, um der Eingabe an Bit Eins des Schieberegisters 302 des HR-Bitsequenzgenerators 300 entsprechen, wenn eine Sequenz der RBDs mit einer Sequenz der echten HRBs entspricht. Die Eingabe an Bit Eins des ersten Schieberegisters 322 ist die aktuelle RBD. Der Komparator 326 ist konfiguriert, um das vorhergesagte echte HRB 329 und die RBD 320 zu vergleichen. Beim Fehlen eines Bitfehlers in RBD entspricht die Ausgabe Compt des Komparators 326 einer logischen Null, wenn das vorhergesagte echte HRB 329 gleich der RBD 320 (d. h., RBD 320 entspricht einem echten HRB) ist und eine logische Eins im anderen Fall. Daher ist der echte Bit-Detektor 321 konfiguriert, um RBDs zu erkennen, die übertragenen echten HRBs entsprechen, indem die vorhergesagten echten HRB 329 mit RBD 320 verglichen werden.
  • Der ergänzende Bit-Detektor 323 ist konfiguriert, um RBDs zu erkennen, die übertragenen ergänzenden HRBs entsprechen. Der ergänzende Bit-Detektor 323 ist konfiguriert, um zu bestimmen, ob jede RBD einem ergänzenden HRB entspricht, basierend zumindestens teilweise auf der Pluralität der umgekehrten RBDs. Der ergänzende Bitdetektor 323 umfasst ein zweites M-Bit-Schieberegister 324, ein zweites exklusives-ODER-Modul XOR 334 und einen zweiten Komparator XOR 332. Die Konfiguration des zweiten Schieberegisters 324 kann der Konfiguration des Schieberegisters 302 entsprechen, um die Wiederherstellung von ergänzenden HRBs durch einen ergänzenden Bitdetektor 323 zu unterstützen. Zum Beispiel ähnelt das zweite Schieberegister 324 dem Schieberegister 302 in der Größe (M-Bits), Anzahl der Anzapfungen (zwei) und Anzapfposition (Ausgaben von Bits M-3 und M). Der ergänzende Bitdetektor 323 ist konfiguriert, um eine invertierte RBD 325 vom Inverter 330 zu empfangen, und die invertierte RBD 325 in Bit Eins des zweiten Schieberegisters 324, die Ausgabe von Bit Eins in Bit Zwei des zweiten Schieberegisters 324 usw. als Antwort auf den HRC-Taktimpuls zu verschieben. Ähnlich zum echten Bitdetektor 321 aber mit den ergänzenden HRBs entsprechenden modulierten Bits des HR-Bitstrom sind das zweite Schieberegister 324 und das zweite XOR-Modul 334 konfiguriert, um ein vorhergesagtes HRB 335 an einer Ausgabe von XOR 334 zu produzieren. Das vorhergesagte HRB 335 ist konfiguriert, um der Ausgabe 307 des XOR-Moduls 304 in 3A zu entsprechen, das ebenfalls die Eingabe an Bit Eins des Schieberegisters 302 des HR-Bitsequenzgenerators 300 ist. Beim Fehlen von Bitfehlern ist das vorhergesagte HRB 335 konfiguriert, um der Eingabe an Bit Eins des Schieberegisters 302 des HR-Bitsequenzgenerators 300 entsprechen, wenn eine Sequenz der RBDs mit einer Sequenz der ergänzenden HRBs entspricht. Mit anderen Worten das vorhergesagte HRB 335 ist konfiguriert, um einem invertierten ergänzenden HRB zu entsprechen. Die Eingabe an Bit Eins des zweiten Schieberegisters 324 ist die invertierte aktuelle RBD 325. Wenn die aktuelle RBD 325 einem ergänzenden HRB entspricht, dann entspricht die invertierte aktuelle RBD dem HRB (d. h., invertiertes ergänzendes HRB). Der Komparator 332 ist konfiguriert, um das vorhergesagte HRB 335 und die invertierte RBD 325 zu vergleichen. Beim Fehlen eines Fehlers entspricht die Ausgabe Compc des Komparators 332 einer logischen Null, wenn das vorhergesagte HRB 335 gleich der invertierten RBD 325 (d. h., RBD entspricht einem ergänzenden HRB) ist und eine logische Eins im anderen Fall. Daher ist der ergänzende Bitdetektor 323 konfiguriert, um übertragene ergänzende HRBs durch den Vergleich des vorhergesagten HRB 335 mit der invertierten RBD 325 zu erkennen.
  • Die Schieberegister 322 und 324 können anfänglich keine verwendbaren Ausgaben bieten, da das Erkennen der RBDs, die den übertragenen echten oder ergänzenden HRBs entsprechen, auf dem Speichern einer Sequenz von M RBDs durch die Schieberegister beruht. Nach dem Empfang der M RBDs kann jedes Schieberegister 322, 324 vollständig mit den entsprechenden echten oder ergänzenden RBDs (und möglicherweise Fehlerbits) bestückt werden und kann mit der Bereitstellung von verwendbaren Ausgaben beginnen.
  • Im Allgemeinen ist die Ausgabe von zwei Eingaben eines exklusives-ODER-Moduls eine logische Null, wenn beide Eingaben gleich sind, d. h. beide logische Nullen oder beide logische Einsen, und logisch Eins, wenn die Eingaben unterschiedlich sind, d. h. eine Eingabe ist logisch Null und die andere Eingabe ist logisch Eins. Sind beide Eingaben an das exklusive-ODER-Modul ergänzend, dann ist die Ausgabe des exklusiven-ODER-Moduls gleich, als wenn beide Eingaben an das exklusive-ODER-Modil nicht ergänzend (d. h. nicht invertiert) sind. Entsprechen die aktuelle RBD 320 und die vorangegangenen M RBDs bspw. beim Fehlen von Link-induzierten Fehlern mit den echten HRBs, dann wird das erste Schieberegister 322 mit den echten HRBs bestückt, das vorhergesagte echte HRB 329 wird der aktuellen RBD 320 (d. h., ein echtes HRB) entsprechen und die Ausgabe Compt des Komperators 326 wird logisch Null entsprechen. Das vorhergesagte echte HRB 329 entspricht der Ausgabe 307 von XOR 304 in 3A. Um dieses Beispiel fortzuführen, das zweite Schieberegister 324 wird mit ergänzenden HRBs (d. h., invertierte HRBs) bestückt, die Ausgabe 335 wird der aktuellen RBD 320 anstatt der invertierten aktuellen RBD 325 entsprechen und die Ausgabe Compc des Komparators 332 wird einer logischen Eins entsprechen. Entsprechen die aktuelle RBD 320 und die vorangegangen M RBDs in einem anderen Beispiel beim Fehlen der Link-induzieren Fehler den ergänzenden HRBs, dann wird das erste Schieberegister 322 mit ergänzenden HRBs bestückt, die Ausgabe 329 wird einem echten HRB anstatt der aktuellen RBD (ergänzendes HRB) entsprechen und die Ausgabe Compt des Komparators 326 wird einer logischen Eins entsprechen. Um dieses Beispiel fortzuführen, das zweite Schieberegister 324 wird mit echten HRBs (invertierten RBDs) bestückt, das vorhergesagte HRB 335 wird der invertierten aktuellen RBD entsprechen und die Ausgabe Compc des Komparators 332 wird einer logischen Null entsprechen, da die aktuelle RBD einem ergänzenden HRB entspricht und die invertierte aktuelle RBD 325 daher einem invertiert-ergänzenden HRB, d. h. einem echten HRB, entspricht Daher ist der echte Bitdetektor 321 konfiguriert, um übertragene echte HRBs zu erkennen, und eine logische Null für jedes erkannte echte HRB auszugeben (Compt), und der ergänzende Bitdetektor 323 ist konfiguriert, um übertragene ergänzende HRBs zu erkennen, und eine logische Null für jedes erkannte ergänzende HRB auszugeben (Compc). Die Ausgaben des echten Bitdetektors 321 und des ergänzenden Bitdetektors 323 können dann verwendet werden, um den Übergang zwischen echten und ergänzenden HRBs zu erkennen, und dadurch die Wiederherstellung jedes LRB und der Rückkanalinformationen zu erleichtern.
  • Das Demodulationsmodul 314 umfasst außerdem eine erste Nach-oben/Nach-unten-Zählschaltung 356, eine zweite Nach-oben/Nach-unten-Zählschaltung 358, eine Vergleichsschaltung 360 und eine NRZ-S-Decodierschaltung 354. Die Ausgabe Compt des ersten Komparators 326 ist mit einer Eingabe der ersten Zählschaltung 356 gekoppelt und die Ausgabe Compc des zweiten Komparators 332 ist mit einer Eingabe der zweiten Zählschaltung 358 gekoppelt. Sowohl die erste, als auch die zweite Zählschaltung 356, 358 sind konfiguriert, um ein HRC-Taktsignal zu empfangen, und ihre jeweiligen Zählungen (d. h. die erste Zählung und die zweite Zählung) gemäß eines entsprechenden Werts von Compt oder Compc als Antwort auf das HRC-Taktsignal (z. B. als Antwort auf eine aufsteigende Flanke des HRC-Taktimpulses) zu erhöhen (d. h. nach oben zu zählen) oder zu verringern (d. h. nach unten zu zählen). Ist Compt eine logische Eins (d. h., RBD ist kein echtes HRB), dann ist die erste Zählschaltung 356 konfiguriert, nach oben zu zählen, und ist Compt eine logische Null (d. h., RBD entspricht einem echten HRB), dann ist die erste Zählschaltung 356 konfiguriert, um nach unten zu zählen. Ist Compc in ähnlicher Weise eine logische Eins, dann ist die zweite Zählschaltung 358 konfiguriert, um nach oben zu zählen (d. h., RBD ist kein ergänzendes HRB), und ist Compc eine logische Null (d. h., RBD entspricht einem ergänzenden HRB), dann ist die Zählschaltung 358 konfiguriert, um nach unten zu zählen. Entspricht eine Sequenz von RBDs daher einer Sequenz von echten HRBs, so ist der erste Zähler 356 konfiguriert, um nach unten zu zählen, und der zweite Zähler 358 ist konfiguriert, um nach oben zu zählen, für jede RBDs in der Sequenz, die keinem Bitfehler entspricht. Entspricht eine Sequenz von RBDs in ähnlicher Weise einer Sequenz von ergänzenden HRBs, dann ist der erste Zähler 356 konfiguriert, um nach oben zu zählen, und der zweite Zähler 358 ist konfiguriert, um nach unten zu zählen, für jede ergänzende RBD in der Sequenz, die keinem Bitfehler entspricht. Daher beziehen sich die erste Zählung und die zweite Zählung auf eine Anzahl der erkannten echten HRBs und einer Anzahl von erkannten ergänzenden HRBs, die in einem Zeitintervall empfangen wurden, die der niedrigen Bitrate entspricht.
  • Der erste und zweite Zähler 356 und 358 sind mit minimal und maximal zulässigen Zählwerten (d. h. Zählern) konfiguriert. In einigen Ausführungsformen kann der minimal zulässige Zählwert Null sein und der maximal zulässige Zählwert kann N sein. Die Verwendung der Zähler 356 und 358 sowie die Grenzen der Zählwerte sind konfiguriert, um ein robustes Erkennen des Übergangs zwischen den Sequenzen der ergänzenden und der echten modulierten HRBs bei vorhandenen Bitfehlern zu bieten, z. B. vor und/oder während der Anpassung der Equalizereinstellung. Statt einen Übergang auf Grundlage von nur zwei angrenzenden RBDs zu erkennen, von denen eine ein Bitfehler sein könnte, wird eine Sequenz einer Pluralität von RBDs verwendet, um die Genauigkeit beim Erkennen eines Übergangs zu verbessern. Das Begrenzen der maximalen und minimalen Zählwerte ist konfiguriert, um das Erkennen eines Übergangs oder das Fehlen eines Übergangs in einem Zeitintervall durch das Anvisieren der Übergänge zu erleichtern. Der maximal zulässige Zählwert N kann in Beziehung mit der Anzahl von Bits M in den Schieberegistern 302, 322 und 324 stehen. Zum Beispiel kann der maximal zulässige Wert etwa dreimal der Anzahl der Bits M entsprechen, z. B. 100 für M gleich 31. Daher kann ein Zähler, z. B. Zähler 356 und 358, nicht über den maximal zulässigen Zählwert zählen und kann nicht unter den minimal zulässigen Zählwert zählen.
  • Wie in diesem Dokument beschrieben, kann die Taktfrequenz von LRC einem Bruchteil der Taktfrequenz von HRC entsprechen, daher kann jedes LRB eine Sequenz von HRBs modulieren. Zum Beispiel kann die Taktfrequenz von LRC konfiguriert sein, um 1/1280 der Taktfrequenz von HRC zu entsprechen. In diesem Beispiel kann jedes LRB 1280 HRBs modulieren. Die Begrenzung der maximal und minimal zulässigen Zählwerte ist konfiguriert, um das Erkennen der Übergänge zwischen ergänzenden und echten HRBs zu erkennen.
  • Die Vergleichsschaltung 360 ist konfiguriert, um eine erste Zählung B und eine zweite Zählung A des jeweils ersten und zweiten Zählers 356 und 358 zu vergleichen. Die Vergleichsschaltung 360 ist weiterhin konfiguriert, um ein Ergebnis 361 des Vergleichs an die NRZ-S-Decodierschaltung 354 zu bieten. Ist die zweite Zählung A kleiner als die erste Zählung B (d. h., A < B), dann entspricht das Vergleichsergebnis 361 einer logischen Eins und ist die zweite Zählung A größer als oder gleich der ersten Zählung B (d. h., A ≥ B), dann entspricht der Vergleichswert 361 einer logischen Null. Eine Änderung im Zustand des Vergleichswerts 361 ist konfiguriert, um einem Übergang zwischen einer Sequenz von mit echten HRBs entsprechenden RBDs und einer Sequenz von mit ergänzenden HRBs entsprechenden RBDs zu entsprechen, d. h. ein Übergang von echten HRBs zu ergänzenden HRBs oder Übergang von ergänzenden HRBs zu echten HRBs. Daher sind der erste und zweite Zähler 356, 358 sowie die Vergleichsschaltung 360 konfiguriert, um einen Übergang zwischen einer Sequenz zwischen einer Sequenz von mit echten HRBs entsprechenden RBDs und einer Sequenz von mit ergänzenden HRBs entsprechenden RBDs bei vorhandenen Bitfehlern in den RBDs zu entsprechen Die NRZ-S-Codierschaltung 354 ist konfiguriert, um das Vergleichsergebnis 361 von der Vergleichsschaltung 360 und das LRC-Taktsignal zu empfangen. Die NRZ-S-Decodierschaltung 354 ist konfiguriert, um eine empfangene LRB-Ausgabe auf Grundlage, zumindest teilweise, des Vergleichsergebnisses 361 als Antwort auf einen LRC-Taktimpuls, z. B. einer ansteigenden Flanke des LRC-Taktimpulses, bereitzustellen. Im Betrieb ist die NRZ-S-Decodierschaltung 354 konfiguriert, um die Ausgabe des Vergleichsergebnisses 361 der Vergleichsschaltung 360 zu überwachen. Erkennt die NRZ-S-Decodierschaltung 354 eine Änderung des Zustands (d. h. einen Übergang) im Vergleichsergebnis 361 während eines Zeitintervalls, der einem Taktzylus (d. h. LRC-Taktperiode) entspricht, dann ist die NRZ-S-Decodierschaltung 354 konfiguriert, um ein dementsprechend übertragenes LRB als eine logische Null zu identifizieren, und eine logische Null als Antwort auf den LRC-Taktimpuls auszugeben. Erkennt die NRZ-S-Decodierschaltung 354 keine Änderung des Zustands im Vergleichsergebnis 361 während der Taktperiode, dann kann die NRZ-S-Decodierschaltung 354 ein dementsprechend übertragenes LRB als eine logische Eins identifizieren und eine logische Eins als die erkannte LRB als Antwort auf den LRC-Taktimpuls ausgeben. Daher ist die Decoder-Schaltung 354 konfiguriert, um jedes LRB basierend, zumindestens teilweise, auf einem Vergleich der ersten Zählung und der zweiten Zählung wiederherzustellen.
  • Entspricht RBD 320 zum Beispiel einem echten HRB (und angenommen, es sind keine Bitfehler in RBD vorhanden), dann entspricht Compt einer logischen Null und Compc entspricht einer logischen Eins. Der erste Zähler 356 wird nach unten zählen, B verringern und ein zweiter Zähler 358 wird nach oben zählen, A erhöhen, auf einer HRC-Rate. Wird eine Sequenz von RBDs empfangen, die den echten HRBs entsprechen, dann kann der erste Zähler 356 weiter nach unten zählen, B verringern, und der zweite Zähler 358 kann weiter nach oben zählen, A erhöhen. Ist anfänglich A ≥ B (Vergleichsschaltungsausgabe 361 entspricht einer logischen Null), dann kann der erste Zähler 356 mit dem Zählen nach unten mit einer HRC-Rate fortfahren, bis B ein Zählminimum erreicht, z. B. Null, und der zweite Zähler 358 kann mit dem Zählen nach oben mit einer HRC-Rate fortfahren, bis A ein Zählmaximum N erreicht, z. B. 100, vorausgesetzt, RBD entspricht einem echten HRB. In diesem Szenario wird die Vergleichsschaltungsausgabe 361 nicht übergeleitet und die NRZ-S-Decodierschaltung 354 kann eine logische Eins ausgeben, die einem LRB entspricht, als Antwort auf einen LRC-Impuls. Ist auf der anderen Seite anfänglich A < B (Vergleichsschaltungsausgabe 361 entspricht einer logischen Eins), dann kann der erste Zähler 356 nach unten zählen und der zweite Zähler 358 kann nach oben zählen, bis A = B, zu welchem Zeitpunkt die Vergleichsschaltungsausgabe 361 von einer logischen Eins auf eine logische Null überleitet. Die NRZ-S-Decodierschaltung 354 kann dann eine logische Null ausgeben, die einem LRB entspricht, als Antwort auf einen LRC-Impuls.
  • Um dieses Beispiel fortzuführen, wenn die echten HRBs übertragen werden, aber die RBDs einige Bitfehler enthalten, dann wird der erste Zähler 356 herunterzählen, B verringern, für RBDs, die mit den echten HRBs entsprechen, aber nach oben zählen für RBDs, die den Bitfehlern entsprechen. Dem ähnlich wird der zweite Zähler 358 nach oben zählen, A erhöhen, für RBDs, die den echten HRBs entsprechen, aber nach unten zählen für RBDs, die den Bitfehlern entsprechen. Eine Folge der Bitfehler ist das Ändern des Punkts, an dem die Vergleichsschaltungsausgabe 361 von einer logischen Eins auf eine logische Null (für den Fall, bei dem anfänglich A < B ist) übergeleitet wird. Da die Zähler 356, 358 auf einer HRC-Rate zählen und die HRC-Rate höher als die LRC-Rate mit einem Faktor von bspw. 1280 ist, kann die Abweichung vom Übergangspunkt von einigen wenigen HRC-Intervallen keine bedeutende Auswirkung auf das Erkennen haben, dass der übertragene LRB (d. h. das Rückkanalinformationsbit) Null war, auf Grundlage des Übergangs in der Vergleichsschaltungsausgabe 361.
  • Das Vorhandensein eines Übergangs ist konfiguriert, um eine Übertragung eines logischen Null-LRB anzuzeigen, und das Fehlen eines Übergangs bei etwa einem LRB-Intervall (d. h. ein LRC-Zyklus) ist konfiguriert, um die Übertragung einer logischen Eins anzuzeigen. Das Fehlen eines Übergangs in mehr als einem Intervall, z. B. zwei Intervalle, kann anfänglich anzeigen, dass ein übertragenes LRB einer logischen Eins entspricht. Die NRZ-S-Decodierschaltung 354 kann abhängig von den Anfangswerten des Zählers eine logischen Eins (kein Übergang) für ein Zeitintervall größer als eine LRC-Taktperiode akkurat identifizieren. Mit anderen Worten, das Fehlen eines Übergangs für ein Zeitintervall größer als eine LRC-Taktperiode kann anfänglich anzeigen, dass das übertragene LRB eine logische Eins war.
  • Daher ist das Demodulationsmodul 314 konfiguriert, um eine Sequenz von RBDs zu empfangen, die mit einer modulierten HR-Bitsequenz (d. h. eine Sequenz von modulierten HRBs, die mindestens ein echtes HRB und mindestens ein ergänzendes HRB enthalten) in Verbindung steht, die Bitfehler enthalten kann. Das Demodulationsmodul 314 ist weiterhin konfiguriert, um die modulierte HR-Bitsequenz zu demodulieren, um einen niedrige-Rate-Bitstrom (der Rückkanalinformationen enthält) basierend, zumindest teilweise, auf einer Anzahl von echten HRBs und einer Anzahl von ergänzenden HRBs wiederherzustellen. Das Demodulationsmodul 314 ist konfiguriert, um zu erkennen, ob ein übertragenes LRB eine logische Null oder eine logische Eins war, basierend, zumindest teilweise, auf dem Vorhandensein oder Fehlen eines Übergangs in den empfangenen RBDs zwischen den ergänzenden und echten (oder echten und ergänzenden) übertragenen modulierten HRBs. Das Erkennen von Übergängen ist konfiguriert, um die Polaritätsinvertierung aufzunehmen und/oder auszugleichen, die aus einer Querverdrahtung von echten und ergänzenden Signalen in bspw. einer Leiterplatte entstehen. Das Verwenden einer Pluralität von empfangenen RBDs zum Erkennen des Übergangs ist konfiguriert, um Stabilität bei vorhandenen Bitfehlern zu bieten, die mit den empfangenen modulierten HRBs in Verbindung stehen, d. h. vor und/oder während der Equalizeranpassung. Daher können unter Verwendung der Lehren dieser vorliegenden Offenbarung die Rückkanalinformationen zuverlässig über einen Link kommuniziert werden, der auf der Linkrate vor und/oder während der Equalizeranpassung operiert.
  • 4A veranschaulicht ein Beispiel eines Modulationsmoduls 412, das für einen Parallelbetrieb in Übereinstimmung mit einer Ausführungsform der vorliegenden Offenbarung konfiguriert ist. Das Modulationsmodul 412 umfasst eine Geteilt-durch-M-Schaltung 401, einen parallelen hohe-Rate-Bitsquenzgenerator 400, eine NRZ-S-Codierschaltung 408, einen Inverter 410, einen Modulator 406 und einen M-zu-1-Serializer 415. Das Modulationsmodul 412 ist konfiguriert, um eine hohe-Rate-Bitsequenz zu generieren, die HR-Bitsequenz mit codierten Rückkanalinformationen zu modulieren, und die modulierte HR-Bitsequenz an bspw. einem Transmitter 116 zur Übertragung über den Link 126 bereitzustellen.
  • Die Geteilt-durch-M-Schaltung 401 ist konfiguriert, um ein Taktsignal von einer hohen Taktfrequenz, z. B. HRC 124, zu empfangen, die Taktfrequenz durch M zu teilen, und das dividierte Taktsignal (HRCM) dem hohe-Rate-Bitsequenzgenerator 400 bereitzustellen. Zum Beispiel kann M gleich 40 sein. Selbstverständlich können andere Werte von M basierend, zumindest teilweise, auf einer gewünschten Reduzierung der Taktfrequenz und verfügbaren Ressourcen verwendet werden, einschließlich von bspw. Registern, Invertern, XOR-Modulen usw. Der HR-Bitsequenzgenerator 400 ist konfiguriert, um M-Bits der HR-Bitsequenz parallel zu jedem HRCM-Taktzyklus zu generieren. Eine derartige Parallelisieren ist konfiguriert, um das Generieren einer HR-Bitsequenz auf einer Taktfrequenz zu erleichtern, die relativ geringer (mit bspw. einem Faktor von M) als die HRC-Taktfrequenz ist. Die HR-Bitrate wird durch das Generieren der M-Bits parallel zu jedem HRCM-Taktzyklus aufrechterhalten.
  • Der HR-Bitsequenzgenerator 400 umfasst eine Pluralität (z. B. M) der Register 402 und die Nächster-Zustand-Funktionenschaltung 404 umfasst M Nächster-Zustand-Funktionen. Die Register 402 sind konfiguriert, um M HRBs zu speichern, wobei jedes HRB mit einem entsprechenden übertragenem HRB in Verbindung steht, und die M HRBs 405 eines jeden HRCM-Taktzykluses auszugeben. Die M Bitausgaben aus den Registern 402 entsprechen einem aktuellen Zustand und die M Bitseingabe in die Register 402 entsprechen einem nächsten Zustand der M-Bits einer hohe-Rate-Bitsequenz. Ähnlich dem Schieberegister 302 in 3A ändern sich die Ausgaben 405 von Register 402 nicht sofort, wenn sich ihre Eingaben 407 ändern. Die Nächster-Zustand-Funktionenschaltung 404 kann konfiguriert sein, um den M aktuellen Zustand der HRBs 405 zu empfangen, und die M nächster Zustand HRBs 407 parallel, basierend zumindest teilweise, auf dem M aktuellen Zustand HRBs 405. Die Nächster-Zustand-Funktionenschaltung 404 kann asynchron sein und kann daher M nächster Zustand HRBs 407 nach der mit dem Register 402 verbundenen eingestellten Zeit ausgeben, wobei die eingestellte Zeit geringer als ein Taktzyklus von HRCM ist. Die Nächster-Zustand-Funktionenschaltung 404 kann konfiguriert sein, um M HRBs der hohe-Rate-Bitsequenz (d. h. nächster Zustand HRBs 407) parallel für jeden Taktzyklus der HRCM zu generieren. Zum Beispiel können die Nächster-Zustand-Funktionen 404 konfiguriert sein, um M pseudozufällige nächster Zustand HRBs zu generieren. Selbstverständlich können andere HR-Bitsequenzen entsprechend der verfügbaren Ressourcen und/oder Konfiguration der M Nächster-Zustand-Funktionen generiert werden. Der HR-Bitsequenzgenerator 400 ist konfiguriert, um M aktueller Zustand HRBs 405 jedes HRCM-Taktzykluses zum Modulator 406 auszugeben.
  • Die NRZ-S-Codierschaltung 408 ist konfiguriert, um Rückkanalinformationen (d. h. eingehende niedrige-Rate-Daten) und niedrige-Rate-Taktsignale zu empfangen. Die NRZ-S-Codierschaltung 408 ist weiter konfiguriert, um LRBs zu codieren, dann die codierten LRBs zu invertieren, und die invertierte codierte LRB-Ausgabe 411 dem Modulator 406 bereitzustellen, wie in diesem Dokument beschrieben. Modulator 406 umfasst zum Beispiel M XOR-Module, wobei jedes XOR-Modul konfiguriert ist, um die invertierte codierte LRB-Ausgabe 411 und einen entsprechenden aktuellen Zustand HRB vom HR-Bitsequenzgenerator 400 zu empfangen, und die invertierte codierte LRB-Ausgabe 411 und den entsprechenden aktuellen Zustand HRB als exklusives-ODER zu gestalten. Jedes aktueller Zustand HRB der M aktueller Zustand HRBs 405 ist ein HRB der HR-Bitsequenz. Daher ist der Modulator 406 konfiguriert, um M HRBs parallel mit einer invertierten codierten LRB-Ausgabe 411 zu modulieren. Der Modulator 406 ist konfiguriert, die M-modulierten HRBs parallel auszugeben. Der Serializer 415 ist konfiguriert, um die parallel M modulierten HRBs zu empfangen, und die parallelen HRBs in serielle HRBs 413 mit einer der HRC-Taktfrequenz entsprechenden Taktfrequenz umzuwandeln. Die seriellen HRBs 413 können dann dem Transmitter 116 zum Übertragung über den Link 126 bereitgestellt werden.
  • Daher ist das Modulationsmodul 412 konfiguriert, um eine hohe-Rate-Bitsequenz mit M-Bits parallel zu generieren, und die HR-Bitsequenz mit geringe-Rate-Rückkanalinformationen modulieren. Das Generieren von M-Bits der HR-Bitsequenz parallel ist konfiguriert, um eine langsamere Taktfrequenz mit einem Faktor von M für den HR-Bitsequenzgenerator 400 zu ermöglichen.
  • 4B veranschaulicht ein Beispiel eines Demodulationsmoduls 414, das für einen Parallelbetrieb in Übereinstimmung mit einer Ausführungsform der vorliegenden Offenbarung konfiguriert ist. Das Demodulationsmodul 414 ist ein Beispiel für das Demodulationsmodul 214 in 2B und ist für den Parallelbetrieb konfiguriert. Das Demodulationsmodul 414 ist konfiguriert, um eine Pluralität von Empfängerbitentscheidungen RBD 420 vom bspw. Empfänger 146 in der PHY-Schaltung 136 zu empfangen, und einen Rückkanalbefehl und/oder Datenbit (LRB) basierend, zumindest teilweise, auf den RBD(s) wiederherzustellen, die einen oder mehrere Fehlerbits umfassen. Das Demodulationsmodul 414 umfasst Geteilt-durch-M-Schaltung 417, einen Deserializer 419, einen echten HRB-Detektor 421, einen Inverter 430, einen ergänzenden HRB-Detektor 423, eine Zustandswechselerkennungs-Schaltung 452 und eine NRZ-S-Decodierschaltung 454.
  • Die Geteilt-durch-M-Schaltung 417 ist konfiguriert, um ein Taktsignal von einem hohe-Rate-Takt, z. B. HRC 124, zu empfangen, das HRC-Taktsignal durch M zu dividieren, und das dividierte Taktsignal (HRCM) dem echten HRB-Detektor 421, dem ergänzendem HRB-Detektor 423 und der Zustandswechselerkennungs-Schaltung 452 bereitzustellen. Der Deserializer 419 ist konfiguriert, um eine Pluralität (z. B. M) der seriellen RBDs 420 zu empfangen, und die M RBDs parallel auszugeben. Die M parallelisierten RBDs 420' können dann dem echten HRB-Detektor 421 parallel (d. h. entsprechen den M nächster Zustand RBDs 420') und dem Inverter 430 parallel bereitgestellt werden. Der Inverter 430 ist konfiguriert, um jede der M RBDs parallel zu invertieren, und daher als Ausgabe M invertierte RBDs bereitzustellen, die den M invertierten nächster Zustand RBDs 425 entsprechen.
  • Der echte HRB-Detektor 421 umfasst M-Register 422, die konfiguriert sind, um M RBDs (d. h. M RBDs, die mit den aktueller Zustand HRBs 427 entsprechen), Nächster-Zustand-Funktionenschaltung 428, die konfiguriert ist, um M vorhergesagte echte nächster Zustand HRBs 429 zu bestimmen, und Zählbitunterschiede-Schaltung 426, die konfiguriert ist, um die M vorhergesagte echte nächster Zustand HRBs 429 mit den M empfangenen nächster Zustand RBDs 420' zu vergleichen und eine Zählung der Unterschiede zu bieten. Die Register 422 und die Nächster-Zustand-Funktionenschaltung 428 sind ähnlich den Registern 402 und den Nächster-Zustand-Funktionenschaltung 404 der 4A konfiguriert, um das Erkennen von echten HRBs durch den echten HRB-Detektor 421 zu erleichtern. Die M Bitausgaben aus den Registern 422 entsprechen einem aktuellen Zustand und die M Bitseingabe in die Register 422 entsprechen einem nächsten Zustand der M-Bits einer hohe-Rate-Bitsequenz.
  • Zum Beispiel kann der Deserializer 419 anfänglich als Ausgabe eine erste M RBDs 420' bieten, die in den Registern 422 als Antwort auf einen ersten Taktimpuls gespeichert werden können, der HRCM der Geteilt-durch-M-Schaltung 417 entspricht. Diese ersten M RBDs können dann einen aktueller Zustand HRBs 427 entsprechen und können der Nächster-Zustand-Funktionenschaltung 428 zur Verfügung stehen (z. B. nach einer Einstellzeit). Die Nächster-Zustand-Funktionenschaltung 428 ist konfiguriert, die vorhergesagten nächster Zustand HRBs 429 basierend, zumindest teilweise, auf dem M aktueller Zustand HRBs 427 zu bestimmen. Auf einem zweiten HRCM-Taktimpuls können zweite M-RBDs vom Deserializer 419 verfügbar sein. Diese zweiten M-RBDs können dann den nächsten-Status-RBDs 420' entsprechen. Die vorhergesagten nächster Zustand HRBS 429, die basierend zumindest teilweise auf den ersten M RBDs bestimmt werden, können dem Zählbitunterschiede-Modul 426 durch die Nächster-Zustand-Schaltung 428 bereitgestellt werden. Als Antwort auf den zweiten HRCM-Taktimpuls kann das Zählbitunterschiede-Modul 426 konfiguriert sein, um die M vorhergesagten nächster Zustand HRBs 429 mit den zweiten M RBDs (d. h. aktueller nächster Zustand RBDs) Bit bei Bit zu vergleichen, und die Zählung für jeden Unterschied zu erhöhen, um ein Vergleichsergebnis ComptM zu generieren. ComptM entspricht einer Anzahl von Unterschieden zwischen den M-nächster-Status-RBDs 420' und den M-vorhergesagten-nächster-Status-HRBs 429 entsprechen.
  • Das Zählbitunterschiede-Modul426 ist konfiguriert, um als Ausgabe ComptM zu bieten, das einer binären Darstellung der Zählung der Bitunterschiede zwischen den invertierten Nächster-Zustand-RBDs 420' und den vorhergesagten Nächster-Zustand-HRBs 429 für ein HRCM-Taktintervall entspricht. ComptM kann eine Pluralität von Bits (z. B. x-Bits) enthalten, mit einer Anzahl von Bits x, basierend zumindest teilweise auf einer Anzahl M von verarbeiteten parallelen RBDs. ComptM ist bemessen, um eine maximale Anzahl von Bitunterschieden aufzunehmen, d. h., es ist konfiguriert, um M darzustellen. Zum Beispiel für M = 40 kann ComptM 6 Bits (d. h. x = 6) umfassen, da 6 Bits bis zu 63 (vorzeichenlose Ganzzahlen) darstellen kann. ComptM kann dann der Zustandswechselerkennungs-Schaltung 452 bereitgestellt werden.
  • Der ergänzende HRB-Detektor 423 umfasst in ähnlicher Weise M-Register 424, die konfiguriert sind, um M-invertierte RBDs zu speichern, die Nächster-Zustand-Funktionenschaltung 434 ist konfiguriert, um M-vorhergesagt nächster Zustand HRBs 435 zu bestimmen, und die Zählbitunterschiedeschaltung 432 ist konfiguriert, um die M-vorhergesagten nächster Zustand HRBs 435 mit den M-invertierten empfangenen nächster Zustand RBDs 425 zu vergleichen, und eine Zählung der Unterschiede zu bieten. Der ergänzende HRB-Detektor 423 ist in ähnlicher Weise zum ergänzenden HRB-Detektor 323 der 3B konfiguriert, um ergänzende HRBs unter Verwendung von invertierten RBDs zu erkennen, die den invertiererten ergänzenden HRBs entsprechen, d. h. echten HRBs, wenn die verbundenen RBDs den ergänzenden HRBs entsprechen. Die Register 424 und die Nächster-Zustand-Funktionenschaltung 434 sind ähnlich den Registern 402 und den Nächster-Zustand-Funktionenschaltung 404 der 4A konfiguriert, um das Erkennen von ergänzenden HRBs durch den ergänzenden HRB-Detektor 423 zu erleichtern. Die M Bitausgaben aus den Registern 424 entsprechen einem aktuellen Zustand und die M Bitseingabe in die Register 424 entsprechen einem nächsten Zustand der M-Bits einer hohe-Rate-Bitsequenz. Der ergänzende HRB-Detektor 423 ist konfiguriert, um ähnlich dem echten HRB-Detektor 421 zu arbeiten, mit Ausnahme der M-invertierten RBDs 425 als Eingabe, und ist daher konfiguriert, um ergänzende HRBs zu erkennen. Das Zählbitunterschiede-Modul432 ist konfiguriert, um als Ausgabe CompcM zu bieten, das einer binären Darstellung (z. B. x-Bits) der Zählung der Bitunterschiede zwischen den invertierten nächster Zustand RBDs 425 und den vorhergesagten nächster Zustand HRBs 435 entspricht. CompcM kann dann der Zustandswechselerkennungs-Schaltung 452 bereitgestellt werden.
  • Die Zustandswechselerkennungs-Schaltung 452 umfasst eine Vergleichsschaltung 460 und eine Nach-oben/Nach-unten-Zählschaltung 457. Die Vergleichsschaltung 460 ist konfiguriert, um ComptM und CompcM von jeweils dem echten HRB-Detektor 421 und dem ergänzenden HRB-Detektor 423 zu empfangen. Die Vergleichsschaltung 460 ist konfiguriert, um als Ausgabe eine logische Null bereitzustellen, wenn ComptM größer oder gleich CompcM ist, und als Ausgabe eine logische Eins bereitzustellen, wenn ComptM kleiner als CompcM ist.
  • Die Nach-oben/Nach-unten-Zählschaltung 457 ist konfiguriert, um als Antwort auf einen Taktimpuls von HRCM herunterzuzählen, wenn ComptM größer oder gleich CompcM ist, und nach oben zu zählen, wenn ComptM kleiner als CompcM ist. Die Nach-oben/Nach-unten-Zählschaltung 457 kann einen maximalen Zählwert N und einen minimalen Zählwert minus N (d. h. –N) umfassen. Daher kann eine Zählung der Nach-oben/Nach-unten-Zählschaltung 457 im Bereich von einschließlich –N bis +N liegen. Derartige Zählwertgrenzen sind konfiguriert, um das Erkennen von Übergängen zwischen echten und ergänzenden HRBs zu erleichtern. Die Nach-oben/Nach-unten-Zählschaltung 457 ist konfiguriert, um als Ausgabe 461 eine logische Eins zu bieten, wenn der Zählwert kleiner als Null ist und ansonsten eine logische Null, d. h., der Zählwert ist größer oder gleich Null. Die Ausgabe 461 der Nach-oben/Nach-unten-Zählschaltung 457 kann den Zustand als Antwort auf einen Taktimpuls HRCM ändern, d. h., wenn die Nach-oben/Nach-unten-Zählschaltung 457 konfiguriert ist, ihren Zählwert zu aktualisieren. Daher kann die Ausgabe 461 der Nach-oben/Nach-unten-Zählschaltung 457 den Zustand als Antwort auf einen Taktimplus HRCM ändern, wenn sich der Zählwert auf weniger als Null von mehr als größer als oder gleich Null verringert oder auf Null von kleiner als Null erhöht.
  • Wenn zum Beispiel bei fehlenden Bitfehlern die M nächster Zustand RBDs 420' den übertragenen echten HRBs entsprechen, dann kann der M vorhersagte echte nächster Zustand HRBs 429 den M nächster Zustand RBDs 420' entsprechen und das Zählbitunterschiede-Modul 426 kann ComptM als Null ausgeben. Um dieses Beispiel fortzuführen, die M invertierten nächster Zustand RBDs 425 können dann nicht mit den M vorhergesagten nächster Zustand HRBs 435 des ergänzenden HRB-Detektors 423 entsprechen und das Zählbitunterschiede-Modul 432 kann ein CompcM ausgeben, das den Wert von M darstellt. Da ComptM = 0 kleiner als CompcM = M ist, kann die Vergleichsschaltung 460 dann als Ausgabe eine logische Eins an die Nach-oben/Nach-unten-Zählschaltung 457 bereitstellen. Die Nach-oben/Nach-unten-Zählschaltung 457 kann dann als Antwort auf einen HRCM-Taktimpuls eins nach oben zählen. Falls anfänglich die Zählung der Nach-oben/Nach-unten-Zählschaltung 457 größer als oder gleich Null war, dann kann die Ausgabe der Nach-oben/Nach-unten-Zählschaltung 457 Null bleiben.
  • Um dieses Beispiel fortzuführen, falls eine oder mehrere Gruppen von M RBDs empfangen werden, die den übertragenen ergänzenden HRBs entsprechen, dann kann jede M nächster Zustand RBDs 420' nicht länger den entsprechenden M vorhergesagten echten nächster Zustand HRBs 429 entsprechen und das Zählbitunterschiede-Modul 426 kann ein ComptM von größer als Null und kleiner als oder gleich M ausgeben. Jedes M invertierte nächster Zustand HRBs 425 kann dann den entsprechenden M vorhergesagten nächster Zustand HRBs 435 des ergänzenden HRB-Detektors 423 entsprechen und das Zählbitunterschiede-Modul 432 kann einen entsprechenden CompcM ausgeben, der Null ist (oder fast Null, abhängig davon, ob das übertragenen HRB von einem echten zu einem ergänzenden innerhalb einer entsprechenden M RBDs übergeleitet wird). Die Vergleichsschaltung 460 kann dann eine logische Null für jede M RBDs ausgeben, wo eine entsprechende ComptM größer als oder gleich der entsprechenden CompcM ist. Die Nach-oben/Nach-unten-Zählschaltung 457 kann dann als Antwort auf HRCM für jeden Vergleich nach unten zählen, wo eine entsprechende ComptM größer als oder gleich einer entsprechenden CompcM ist (solange der Zählwert größer als –N ist). Falls anfänglich die Zählung der Nach-oben/Nach-unten-Zählschaltung 457 größer als oder gleich Null war, dann kann die Ausgabe der Nach-oben/Nach-unten-Zählschaltung 457 überleiten, wenn der Zählwert minus Eins erreicht. Dieser Übergang ist konfiguriert, um einen Übergang in den RBDs zwischen echten und ergänzenden HRBs anzuzeigen. Ähnlich XOR 328 des echten HRB-Detektors 321 und XOR 334 des ergänzenden HRB-Detektors 323 der 3B kann die Nächster-Zustand-Schaltung 428 gleich der Nächster-Zustand-Schaltung 434 sein.
  • Die NRZ-S-Decodierschaltung 454 ist konfiguriert, um die Ausgabe 461 der Nach-oben/Nach-unten-Zählschaltung 457 und das LRC-Taktsignal zu empfangen. Die NRZ-S-Decodierschaltung 454 ist weiterhin konfiguriert, um eine LRB-Ausgabe als Antwort auf das LRC-Taktsignal basierend zumindest teilweise auf der Ausgabe 461 der Nach-oben/Nach-unten-Zählschaltung 457 zu bieten. Wenn die Ausgabe 461 zum Beispiel von Null auf Eins oder von Eins auf Null überleitet, dann ist die NRZ-S-Decodierschaltung 454 konfiguriert, um ein LRB auszugeben, dass einer logischen Null als Antwort auf einen LRC-Taktimpuls entspricht. Um dieses Beispiel fortzuführen, falls die Ausgabe nicht in einem dem Taktzyklus von LRC entsprechenden Zeitintervall überleitet, dann kann der NRZ-S-Decoder 454 konfiguriert sein, um ein LRB auszugeben, das einer logischen Eins entspricht.
  • Daher ist das Demodulationsmodul 414 konfiguriert, um eine Sequenz von RBDs zu empfangen, die mit einer modulierten HR-Bitsequenz (d. h., eine Sequenz von modulierten HRBs, die mindestens ein echtes HRB und mindestens ein ergänzendes HRB enthalten) in Verbindung steht, die Bitfehler enthalten kann. Das Demodulationsmodul 414 ist weiterhin konfiguriert, um eine Pluralität (z. B. M) von RBDs parallel zu demodulieren, um einen niedrige-Rate-Bitstrom (der Rückkanalinformationen enthält) basierend, zumindest teilweise, auf einer Anzahl von echten HRBs und einer Anzahl von ergänzenden HRBs wiederherzustellen. Das Demodulationsmodul 414 ist konfiguriert, um zu erkennen, ob ein übertragenes LRB eine logische Null oder eine logische Eins war, basierend, zumindest teilweise, auf dem Vorhandensein oder Fehlen eines Übergangs in einer Pluralität von empfangenen RBDs zwischen den ergänzenden und echten (oder echten und ergänzenden) übertragenen modulierten HRBs. Das parallele Verarbeiten der M RBDs ist konfiguriert, um die Vorgänge des Demodulationsmoduls 414 bei einer Taktfrequenz zu erleichtern, die HRC geteilt durch M entspricht. Das Verwenden einer Pluralität von empfangenen RBDs zum Erkennen des Übergangs ist konfiguriert, um Stabilität bei vorhandenen Bitfehlern zu bieten, die mit den empfangenen modulierten HRBs in Verbindung stehen, d. h. vor und/oder während der Equalizeranpassung. Daher können unter Verwendung der Lehren dieser vorliegenden Offenbarung die Rückkanalinformationen zuverlässig über einen Link kommuniziert werden, der auf der Linkrate vor und/oder während der Equalizeranpassung operiert.
  • 5 veranschaulicht ein Beispiel 500 einer Rückkanal-Bitsequenz und Rahmenstruktur, die mit einer Ausführungsform der vorliegenden Offenbarung übereinstimmt. Es wird darauf hingewiesen, dass eine Zeitachse von rechts nach links (d. h., die Zeit steigt bei einer Bewegung nach links auf der Zeitachse) in 5 ausgerichtet ist. 5 veranschaulicht weiterhin eine Rahmenstruktur, die mit verschiedenen Ausführungsformen der vorliegenden Offenbarung übereinstimmt. Jeder Rahmen 502 umfasst 84 Bits und umfasst eine Pluralität von Feldern. Die Felder umfassen ein Startbit 504 (mit einem Wert, der einer logischen Null entspricht), einem Rahmen-artigen Feld 506 (acht Bits in diesem Beispiel), ein Datenfeld 508, das in diesem Beispiel vier Bytes umfasst, ein Paritätsbit 510, ein Null-Bit 512 und ein Stoppbits-Feld 514, das 41 logische Eins-Bits umfasst. Das Rahmen-artige Feld 506 und das Datenfeld 508 sind konfiguriert, um die Rückkanalinformationen zu tragen.
  • Jedes Bit im Rahmen 502 entspricht einem LRB. In diesem Beispiel 500 umfasst eine Sequenz 520 von LRBs dem Rahmen 502 entsprechende LRBs, einen Bruchteil eines vorherigen Rahmens 522 und einen Bruchteil eines nachfolgenden Rahmens 524. Die NRZ-S-Wellenform 530 veranschaulicht die Sequenz 520 der LRBs, die bspw. durch die NRZ-S-Codierschaltung 208 codiert ist, wie in diesem Dokument beschrieben. Das Zeitintervall 532 veranschaulicht die NRZ-S-Ausgabe für eine Sequenz logisch Null LRBs (d. h. ein Übergang in der NRZ-S-Ausgabe für jedes Bit) und das Zeitintervall 534 veranschaulicht die NRZ-S-Ausgabe für eine Sequenz von logisch Eins LRBs (kein Übergang in NRZ-S für die Bits).
  • Die Rahmenstruktur ist konfiguriert, um das Erlangen einer Rahmensynchronisation zu erleichtern. Ein gescheitertes Erlangen der Rahmensynchronisation kann anzeigen, dass der Knoten 102 und der Linkpartner 120 der 1 auf unterschiedlichen Bitraten arbeiten. Zum Beispiel können das Knotenelement 102 und der Linkpartner 120 konfiguriert sein, um mit einer Linkinitialisierungsperiode nach ihren jeweiligen maximalen Linkbetriebsraten zu beginnen. Sind ihre jeweiligen maximalen Linkbetriebsraten unterschiedlich, so können Versuche zum Erlangen einer Rahmensynchronisation scheitern. Die Betriebsraten können basierend auf den Informationen der gescheiterten Rahmensynchronisation angepasst werden, so dass der Knoten 102 und der Linkpartner 120 auf derselben Bitrate arbeiten und eine Rahmensynchronisation dann erreicht werden kann. Sind bspw. die Bitraten an den beiden Endpunkten des Links unterschiedlich, so können das Knotenelement 102 und der Linkpartner 120 eine Bitsynchronisation nicht erzielen und das Rückkanal-Modul 108, 138 kann infolgedessen eine Rahmensynchronisation nicht erzielen. Daher kann dieses Scheitern der Rahmensynchronisation verwendet werden, um nicht kompatible Bitraten anzuzeigen.
  • Sobald die operativen Bitraten angepasst wurden, so dass der Knoten 102 und der Linkpartner 120 auf derselben Linkrate arbeiten, kann die Rückkanal-Kommunikation verwendet werden, um die Equalizeranpassung auf dem Knoten 102 und dem Linkpartner 120 zu erleichtern. Da die Rückkanalinformation konfiguriert ist, um die HR-Bitsequenz zu modulieren, kann die HR-Bitsequenz für das Bestimmen der Qualität der Entzerrung verwendet werden, während die Equalizereinstellungen basierend zumindest teilweise auf der Rückkanalkommunikation angepasst wird.
  • Die vorhergehenden Beispielausführung sind konfiguriert, um kontinuierliche und zumindest teilweise simultane Rückkanal-Kommunikationen und Linkinitialisierungs-Kommunikationen zwischen einem Knotenelement und einem Linkpartner zu bieten. Die niedrige-Rate-Rückkanal-Kommunikation kann daher unter Verwendung eines Link aufgenommen werden, der auf einer hohen Bitrate (Linkrate) durch Modulation der HRBs mit LRBs arbeitet, die der Rückkanalinformation entspricht. Daher kann ein Moduswechsel vermeidet werden, während eine robuste Rückkanal-Kommunikation während der Linkinitialisierung bereitgestellt wird.
  • 6 ist ein Ablaufdiagramm 600 von Modulationsoperationen gemäß verschiedener Ausführungsformen der vorliegenden Offenbarung. Insbesondere veranschauchlicht das Ablaufdiagramm 600 die Modulationsvorgänge eines Modulationsmoduls während der Linkinitialisierungsperiode. Vorgänge dieser Ausführungsform umfassen das Generieren einer hohe-Rate-Bitsequenz 602. Der Vorgang 604 umfasst das Codieren eines niedrige-Rate-Bitstroms, der Rückkanalinformationen umfasst. Die niedrige Rate kann einem Bruchteil der hohen Rate entsprechen. Der Vorgang 606 umfasst das Modulieren der HR-Bitsequenz mit dem codierten niedrige-Rate-Bitstrom. Der Vorgang 608 umfasst das Bereitstellen der modulierten HR-Bitsequenz an die PHY-Tx-Schaltung zum Übertragen an einen Linkpartner.
  • Die Vorgänge des Ablaufdiagramms 600 sind konfiguriert, um eine HR-Bitsequenz zu generieren, und die HR-Bitsequenz mit codierten niedrige-Rate-Bitstrom zu modulieren, der Rückkanalinformation umfasst und daher die Übertragung der Rückkanalinformationen auf einer der hohen Bitrate entsprechenden Linkrate erleichert.
  • 7 ist ein Ablaufdiagramm von Demodulationsoperationen 700 gemäß verschiedener Ausführungsformen der vorliegenden Offenbarung. Insbesondere veranschauchlicht das Ablaufdiagramm 700 eine Beispielausführungsform der Vorgänge eines Demodulationsmoduls während der Linkinitialisierungsperiode. Vorgänge dieser Ausführungsform umfassen das Empfangen einer Sequenz von Empfängerbitentscheidungen (RBDs), die mit einer empfangenen modulierten HR-Bitsequenz Verbindung stehen, die mindestens einen echten HRB und mindestens einen ergänzenden HRB 702 umfasst. Jedes HRB entspricht mit oder steht in Verbindung mit einem übertragenen modulierten HR-Bitstrombit des Ablaufdiagramms 600. Die Vorgänge dieser Ausführungsform umfassen das Demodulieren der HR-Bitsequenz, um einen niedrige-Rate-Bitstrom basierend zumindest teilweise auf einem Übergang zwischen echten HRBs und ergänzenden HRBs 704 wiederherzustellen. Der niedrige-Rate-Bitstrom umfasst die Rückkanalinformationen.
  • Die Vorgänge des Ablaufdiagramms 700 sind konfiguriert, um übertragene LRBs wiederherzustellen, die den Rückkanalinformationen durch Erkennen des Übergangs zwischen einer Sequenz von echten HRBs und einer Sequenz von ergänzenden HRBs entsprechen. Die Rückkanalinformation kann bei vorhandenen Bitfehlern in den Empfängerbitentscheidungen vor und/oder während der Anpassung der Equalizereinstellungen wiederhergestellt werden.
  • 8 ist ein weiteres Ablaufdiagramm von Demodulationsoperationen 800 gemäß verschiedener Ausführungsformen der vorliegenden Offenbarung. Insbesondere veranschaulicht das Ablaufdiagramm 800 ein Beispiel für den Vorgang 704 der 7. Vorgänge dieser Ausführungsform umfassen das Bestimmen, ob jede RBD einem wahren HRB entspricht, basierend zumindestens teilweise auf einer Pluralität der RBDs 802. Vorgang 804 umfasst das Invertieren jeder RBD. Vorgang 806 umfasst das Bestimmen, ob jede invertierte RBD einem ergänzenden HRB entspricht, basierend zumindestens teilweise auf der Pluralität der invertierten RBDs; Vorgänge dieser Ausführungsform umfassen das Bereitstellen einer ersten Zählung und einer zweiten Zählung in Bezug auf eine Anzahl der erkannten echten HRBs und einer Anzahl von erkannten ergänzenden HRBs, die in einem Zeitintervall empfangen wurden, die der niedrigen Rate 808 entspricht. Der Vorgang 810 umfasst das Wiederherstellen jedes niedrige-Rate-Bit (LRB – low rate bit) in einem niedrige-Rate-Bitstrom basierend, zumindestens teilweise, auf einem Vergleich der ersten Zählung und der zweiten Zählung. Ein Übergang zwischen relativen Zählwerten (z. B. erste Zählung größer als gleich den zweiten Zählübergängen zur ersten Zählung kleiner als zweite Zählung) ist konfiguriert, um ein LRB anzuzeigen, das einer logischen Eins entspricht, und das Fehlen eines Übergangs für eine Zeitperiode, die einem LRB-Intervall entspricht, kann ein LRB anzeigen, das einer logischen Eins entspricht, wie in diesem Dokument beschrieben.
  • Die Vorgänge des Ablaufdiagramms 800 sind konfiguriert, um LRBs des niedrige-Rate-Bitstroms wiederherzustellen, der Rückkanalinformationen bei vorhandenen Bitfehlern im HR-Bitstream umfasst, der durch den niedrige-Rate-Bitstrom moduliert ist.
  • 9 ist ein Ablaufdiagramm von Rückkanal-Operationen 900 gemäß verschiedener Ausführungsformen der vorliegenden Offenbarung. Insbesondere veranschauchlicht das Ablaufdiagramm 900 eine Beispielausführungsform der Vorgänge eines Knotenelements und/oder Linkpartners während der Linkinitialisierungsperiode. Vorgänge dieser Ausführungsform beginnt mit dem Start der Linkinitialisierung 902. Vorgänge dieser Ausführungsform umfassen das Initiieren der Rückkanal-Kommunikation 904. Zum Beispiel kann ein Rückkanal-Modul konfiguriert sein, um einem Modulator-Modul das Generieren der HR-Bitsequenz (auf einer HRC-Taktfrequenz) zu signalisieren, und kann Rückkanalbefehle und/oder Daten (LRBs) dem Modulator-Modul zur Modulation auf die HR-Bitsequenz bieten.
  • Der Vorgang 906 umfasst das Aufbauen einer Linkrate. Die Linkrate entspricht einer Bitrate des Link im Datenmodus, d. h., ist konfiguriert, um eine hohe-Rate zu sein. In einigen Ausführungsformen können ein Knotenelement und ein Linkpartner konfiguriert sein, um mit einer Linkinitialisierungsperiode nach ihren jeweiligen maximalen Linkbetriebsraten zu beginnen. Das Knotenelement und der Linkpartner können konfiguriert sein, um die Rahmenstruktur zu verwenden, die mit der Rückkanal-Kommunikation in Verbindung steht, um die Rahmen zu synchronisieren und dadurch eine korrekte Betriebsrate zu bestimmen. Fehlzuordnungen in den Taktfrequenzen am Knotenelement und Linkpartner können normalerweise in einem Scheitern der Bitsynchronisation zwischen dem Knotenelement und dem Linkpartner resultieren, was dann in einem Scheitern der Rückkanal-Rahmensynchronisation resultiert. Ein derartiges Scheitern der Rahmensynchronisation kann dann zum Beispiel durch ein Rückkanal-Modul verwendet werden, um nicht kompatible Bitraten anzuzeigen.
  • Der Vorgang 908 umfasst das Anpassen der Equalizereinstellungen. Knotenelement und/oder Linkpartner können konfiguriert sein, um ihre jeweiligen Equalizereinstellungen anzupassen, sowie die Linkbetriebsrate etabliert wurde. Die Rückkanal-Kommunikation kann durchgeführt werden, während die Equalizereinstellungen angepasst werden, um die Entzerrung zu erleichert. Der Vorgang 910 umfasst das Bestimmen der Qualität der Entzerrung. Zum Beispiel kann der durch die Rückkanalinformation modulierte hohe-Rate-Bitstrom verwendet werden, um die Qualität der Entzerrung zu bestimmen. Die Bitrate des HR-Bitstrom entspricht der Datenmodus-Betriebsrate des Links, wodurch die Equalizeranpassung und das Bestimmen der Qualität der Entzerrung unter Verwendung des HR-Bitstroms durchgeführt werden, während gleichzeitig die Rückkanalinformation kommuniziert wird. Die Vorgänge des Ablaufdiagramms können 912 zurückgeben.
  • Die Vorgänge des Ablaufdiagramms 900 sind konfiguriert, um Linkinitialisierungsfunktionen unter Verwendung der auf einer HR-Bitsequenz modulierten niedrige-Rate-Rückkanalbefehle und/oder Daten durchzuführen. Die Linkinitialisierungsfunktionen können durchgeführt werden, wenn der Link auf oder nahe der Datenmodus-Linkgeschwindigkeit arbeitet. In Übereinstimmung mit den Lehren der vorliegenden Offenbarung ist das Modulieren der niedrige-Bitrate-Rückkanalinformationen auf die HR-Bitsequenz konfiguriert, um robuste Kommunikation der Rückkanalinformationen während der Linkinitialisierungsperiode zu bieten.
  • Obwohl die Ablaufdiagramme der 6, 7, 8 und 9 Operationen gemäß verschiedenen Ausführungsformen veranschaulichen, versteht es sich, dass nicht alle der in 6, 7, 8 und/oder 9 dargestellten Operationen für andere Ausführungsformen notwendig sind. Außerdem ist es hierin voll in Betracht gezogen, dass in anderen Ausführungsformen der vorliegenden Offenbarung die in 6, 7, 8 und/oder 9 dargestellten Operationen und/oder andere hier beschriebene Operationen auf eine Weise kombiniert sein können, die nicht konkret in den Zeichnungen dargestellt sind, und derartige Ausführungsformen können weniger oder mehr Operationen umfassen, als wie in den 6, 7, 8 und/oder 9 dargestellt sind. Deshalb werden Ansprüche, die sich an Merkmale und/oder Operationen richten, die nicht exakt in einer Zeichnung gezeigt sind, als innerhalb des Umfangs und Inhaltes der vorliegenden Offenbarung angesehen.
  • Das Vorhergehende wird als beispielhafte Systemarchitekturen und Methodikern bereitgestellt, wobei Modifikationen an der vorliegenden Offenbarung möglich sind. Zum Beispiel kann der Knoten 102 und/oder der Linkpartner 120 außerdem einen Host-Prozessor, eine Chipsatz-Schaltung und einen Systemspeicher umfassen. Der Host-Prozessor kann einen oder mehrere Prozessorkerne umfassen und kann derart konfiguriert sein, dass er eine Systemsoftware ausführt. Systemsoftware kann zum Beispiel einen Betriebssystemcode (z. B. OS-Kernelcode) und einen LAN-Treibercode (Local Area Network) umfassen. Der LAN-Treibercode kann derart konfiguriert sein, dass er zumindest teilweise den Betrieb der Netzwerk-Controller 104, 134 steuert. Der Systemspeicher kann I/O-Speicherpuffer umfassen, die derart konfiguriert sind, dass sie ein oder mehrere Datenpakete speichern, die vom Netzwerk-Controller 104, 134 gesendet oder empfangen werden sollen. Die Chipsatz-Schaltung kann im Allgemeinen „Northbridge”-Schaltung (nicht dargestellt) umfassen, um die Kommunikation zwischen dem Prozessor, dem Netzwerk-Controller 104, 134 und dem Systemspeicher zu steuern.
  • Der Knoten 102 und/oder der Linkpartner 120 kann ferner ein Betriebssystem (OS – Operating System, nicht dargestellt) umfassen, um Systemressourcen zu verwalten und Aufgaben zu steuern, die z. B. auf dem Knoten 102 ausgeführt werden. Zum Beispiel kann das OS unter Verwendung von Microsoft Windows, HP-UX, Linux oder UNIX implementiert sein, aber auch andere Betriebssysteme können verwendet werden. In einigen Ausführungsformen kann das OS durch einen Virtual Machine Monitor (oder Hypervisor) ersetzt sein, der eine abstrahierende Schicht für tatsächliche vorhandene Hardware an viele auf einer oder mehreren Prozessoreinheiten laufende Betriebssysteme (Virtuelle Maschinen) bereitstellen kann. Das Betriebssystem und/oder die virtuelle Maschine können einen oder mehrere Protokollstapel implementieren. Ein Protokollstapel kann ein oder mehrere Programme ausführen, um Pakete zu verarbeiten. Ein Beispiel eines Protokollstapels ist ein TCP/IP(Transport Control Protocol/Internet Protocol)-Protokollstapel, der ein oder mehrere Programme für die Handhabung (z. B. das Verarbeiten oder Generieren) von Paketen umfasst, die über ein Netzwerk gesendet und/oder empfangen werden sollen. Ein Protokollstapel kann alternativ bei einem zugehörigen Sub-System wie z. B. einer TCP-Offload-Engine und/oder einem Netzwerk-Controller 104 beinhaltet sein. Die Schaltung der TCP Offload Engine kann derart konfiguriert sein, dass sie zum Beispiel Pakettransport, Paketsegmentierung, Wiederzusammenfigung von Paketen, Fehlerprüfung, Empfangsbestätigung bei Übertragung (Acknowledgement), Übertragungswiederholung usw. bereitstellt, ohne dass die Host-CPU und/oder die Software beteiligt sein müssen.
  • Der Systemspeicher kann eine oder mehrere der folgenden Arten von Speichern umfassen: einen Halbleiter-Firmwarespeicher, einen programmierbaren Speicher, einen nichtflüchtigen Speicher, einen Festwertspeicher (Read Only Memory), einen elektrisch programmierbaren Speicher, einen Direktzugriffspeicher (Random Access Memory), einen Flash-Speicher, einen magnetischen Plattenspeicher und/oder einen optischen Plattenspeicher. Entweder zusätzlich oder alternativ kann der Systemspeicher andere und/oder nachträglich entwickelte Arten von computerlesbaren Speichern umfassen.
  • Ausführungsformen der hier beschriebenen Operationen können in einem System implementiert sein, das ein oder mehrere Speichermedien einschließt, auf denen individuell oder in Kombination Anweisungen gespeichert sind, die bei Ausführung durch einen oder mehrere Prozessoren die Verfahren ausführen. Der Prozessor kann zum Beispiel eine Verarbeitungseinheit und/oder eine programmierbare Schaltung im Netzwerk-Controller 104, 134 und/oder eine andere Verarbeitungseinheit oder programmierbare Schaltung aufweisen. Daher besteht die Absicht, dass Schritte gemäß den hier beschriebenen Verfahren auf eine Mehrzahl von physischen Vorrichtungen, wie z. B. Verarbeitungsstrukturen an verschiedenen physischen Stellen, verteilt sein können. Das Speichermedium kann jede Art von körperlichem, nicht flüchtigem Speichermedium, wie beispielsweise jede Art Disks einschließlich Disketten, optische Disks, Compact Disk Read-Only Memories (CD-ROMs), wiederbeschreibbare CDs (CD-RWs) und magnetooptische Disks, Halbleiterbauelemente wie beispielsweise Read Only Memories (ROMs), Random Access Memories (RAMs) wie dynamische und statische RAMs, lösch- und programmierbare Festwertspeicher (EPROMs), elektrisch löschbare und programmierbare Festwertspeicher (EEPROMs), Flash-Speicher, magnetische oder optische Karten oder jede Art von Speichermedien, die zur Speicherung von elektronischen Anweisungen geeignet sind, umfassen.
  • In einigen Ausführungsformen kann eine Hardwarebeschreibungssprache verwendet werden, um Schaltungen und/oder logische Implementierung für die hier beschriebenen verschiedenen Operationen und/oder Schaltungen zu spezifizieren. Zum Beispiel kann in einer Ausführungsform die Hardwarebeschreibungssprache mit einer Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (VHDL), die eine Halbleiteranfertigung einer oder mehrerer hier beschriebenen Schaltungen und/oder Module ermöglichen kann, konform oder kompatibel sein. Die VHDL kann mit IEEE-Standard 1076-1987, IEEE Standard 1076.2, IEEE1076.1, IEEE-Entwurf 3.0 von VHDL-2006, IEEE-Entwurf 4.0 von VHDL-2008 und/oder anderen Versionen der IEEE-VHDL-Standards und/oder anderer Hardwarebeschreibungsnormen konform oder kompatibel sein.
  • Die in jeder in diesem Dokument beschriebenen Ausführungsform verwendeten „Schaltung” kann zum Beispiel einzeln oder in einer beliebigen Kombination festverdrahtete Schaltungen, programmierbare Schaltungen, Zustandsautomatschaltungen und/oder Firmware umfassen, in denen durch programmierbare Schaltungen ausführbare Anweisungen gespeichert sind. Ein in diesem Dokument beschriebenes „Modul” kann einzeln oder in jeder Kombination Schaltungen und/oder Anweisungssätze umfassen (z. B. Software, Firmware usw.).
  • Die mit den Lehren der vorliegenden Offenbarung übereinstimmenden Netzwerksysteme (und Methoden) sind konfiguriert, um dauerhafte Rückkanal-Kommunikation zwischen einem Knotenelement und einem Linkpartner während der Linkinitialisierung zu bieten. In verschiedenen Ausführungsformen können die mit den Rückkanal-Kommunikationen verbunden Daten und Befehle mit niedriger Rate auf verwendete hohe-Rate-Bitströme moduliert werden, z. B. zum Anpassen der Equalizereinstellungen. Die niedrige Bitrate der Rückkanalinformation ist konfiguriert, um eine robuste Kommunikation der Rückkanalinformationen auf einer Linkrate während der Linkinitialisierung vor und/oder während dem Anpassen der Equalizereinstellung zu bieten. Die robuste Kommunikation der Rückkanalinformationen bei vorhandenen Fehlern in der empfangenen modulierten HR-Bitsequenz, bspw. vor der Entzerrung, kann daher bereitgestellt werden und eine Modusverschiebung während der Rückkanalkommunikation kann vermieden werden.
  • Die Systeme und Methoden können konfiguriert sein, um Polaritätswechsel aufzunehmen, die aus einer Querverdrahtung von echten und ergänzenten Signalen in einer Leiterplatte resultieren. Bei einigen Ausführungsformen können das System und die Methode konfiguriert sein, um Fehlzuordnungen in der Taktfrequenz an den beiden Endpunkten des Links aufzunehmen. Bei einigen Ausführungsformen kann das Bestimmen der Qualität der Entzerrung durch das gleichzeitige Übertragen der Rückkanalinformationen mit dem hohe-Rate-Bitstrom erleichtert werden.
  • Dementsprechend bietet die vorliegende Offenlegung einen beispielhaften Netzwerk-Controller. Der als Beispiel dienende Netzwerk-Controller umfasst ein Modulationsmodul und eine Übertragungsschaltung, die konfiguriert sind, um die modulierte erste Bitsequenz mit hohe-Rate auf einen Linkpartner während einer Linkinitialisierungsperiode zu übertragen. Das Modulationsmodul umfasst einen hohe-Rate-(HR)-Bitsequenzgenerator, der konfiguriert ist, um eine erste HR-Bitsequenz zu generieren, eine Codierschaltung, die konfiguriert ist, um einen ersten niedrige-Rate-(LR)-Bitstrom zu codieren, der LR-Bitstrom umfasst Rückkanalinformationen, und einer Modulationsschaltung, die konfiguriert ist, um den codierten ersten niedrige-Rate-Bitstrom auf der ersten hohe-Rate-Bitsequenz zu codieren.
  • Die vorliegende Offenlegung bietet außerdem ein Beispielverfahren. Die Beispielmethoden umfassen das Generiern einer ersten HR-Bitsequenz durch einen hohe-Rate-(HR)-Bitsequenzgenerator; das Codieren einer ersten niedrige-Rate-Bitstrom durch die Codierschaltung, wobei der erste niedrige-Rate-Bitstrom aus Rückkanalinformationen besteht; das Modulieren des codierten ersten niedrige-Rate-Bitstrim auf eine erste HR-Bitsequenz durch die Modulationsschaltung; und das Übertragen der modulierten ersten HR-Bitsequenz auf einen Linkpartner während der Linkinitialisierungsperiode durch die Übertragungsschaltung.
  • Die vorliegende Offenbarung bietet außerdem ein Beispielsystem, das eine oder mehrere Speichergeräte umfasst, auf die einzeln oder in Kombination Anweisungen gespeichert wurden, die nach der Ausführung durch ein oder mehrere Prozessoren in den nachfolgenden Vorgängen resultieren, einschließlich: Generieren einer ersten hohe-Rate-Bitsequenz; Codieren eines ersten niedrige-Rate-Bistrom, wobei der niedrige-Rate-Bitstrom Rückkanalinformationen umfasst; das Modulieren des codierten ersten niedrige-Rate-Bitstrom auf die erste HR-Bitsequenz; und das Übertragen der modulierten ersten HR-Bitsequenz auf einen Linkpartner während einer Linkinitialisierungsperiode.
  • Die vorliegende Offenlegung bietet außerdem einen Beispielknoten. Der Beispielknoten umfasst einen Prozessor; einen Speicher; und einen Netzwerk-Controller. Der Netzwerk-Controller umfasst ein Modulationsmodul und eine Übertragungsschaltung, die konfiguriert sind, um die modulierte erste hohe-Rate-Bitsequenz auf einen Linkpartner während einer Linkinitialisierungsperiode zu übertragen. Das Modulationsmodul umfasst einen hohe-Rate-(HR)-Bitsequenzgenerator, der konfiguriert ist, um eine erste HR-Bitsequenz zu generieren, eine Codierschaltung, die konfiguriert ist, um einen ersten niedrige-Rate-(LR)-Bitstrom zu codieren, der LR-Bitstrom umfasst Rückkanalinformationen, und einer Modulationsschaltung, die konfiguriert ist, um den codierten ersten niedrige-Rate-Bitstrom auf der ersten hohe-Rate-Bitsequenz zu codieren.
  • Die Begriffe und Ausdrücke, die hier verwendet werden, werden als Begriffe der Beschreibung und nicht der Beschränkung verwendet, und es besteht bei der Verwendung derartiger Begriffe und Ausdrücke keine Absicht des Ausschließens von Äquivalenten der gezeigten und beschriebenen Merkmale (oder Abschnitten davon), und es versteht sich, dass verschiedene Modifikationen innerhalb des Umfangs der Ansprüche möglich sind. Demzufolge sollen die Ansprüche alle derartigen Äquivalente umfassen.
  • Verschiedene Merkmale, Aspekte und Ausführungsformen sind hier beschrieben worden. Die Merkmale, Aspekte und Ausführungsformen können miteinander kombiniert sowie abgewandelt und modifiziert werden, wie es von Fachleuten verstanden wird. Die gegenwärtige Darlegung soll daher solche Kombinationen, Abwandlungen und Modifikationen umfassen.

Claims (12)

  1. Einen Netzwerk-Controller umfassend: ein Modulationsmodul umfassend: einen hohe-Rate-(HR)-Bitsequenzgenerator, der konfiguriert ist, um eine erste HR-Bitsequenz zu generieren, eine Encoder-Schaltung, die konfiguriert ist, um einen ersten niedrige-Rate-(LR)-Bistrom zu codieren, der erste LR-Bitstrom umfasst die Rückkanalinformationen, und eine Modulationsschaltung, die konfiguriert ist, um den codierten ersten niedrige-Rate-Bitstrom auf die erste hohe-Rate-Bitsequenz zu codieren; und eine Übertragungsschaltung, die konfiguriert ist, um die modulierte erste hohe-Rate-Bitsequenz auf einen Linkpartner während einer Linkinitialisierungsperiode zu modulieren; wobei der Netzwerk-Controller weiterhin ein Demodulationsmodul umfasst, das konfiguriert ist, um eine Sequenz von Empfänger-Bitentscheidungen (RBDs – receiver bit decisions) zu empfangen, die in Beziehung zu einer empfangenen modulierten zweiten hohe-Rate(HR)-Bitsequenz stehen, wobei die modulierte zweite HR-Bitsequenz mindestens ein echtes hohe-Rate-Bit (HRB – high rate bit) und mindestens ein ergänzendes HRB umfasst, und das Demodulationsmodul dazu konfiguriert ist, um die zweite HR-Bitsequenz zu demodulieren, um einen zweiten niedrige-Rate-Bitstrom wiederherzustellen, der zumindest teilweise auf dem Erkennen des Vorhandenseins oder Fehlens eines Übergangs zwischen RBDs, die wahren HRBs entsprechen, und RBDs, die ergänzenden HRBs entsprechen, wobei der zweite niedrige-Rate-Bitstrom Rückkanalinformationen umfasst.
  2. Der Netzwerk-Controller nach Anspruch 1, wobei die Codierschaltung konfiguriert ist, um eine Ausgabe der Codierschaltung basierend auf einem niedrige-Rate-Bit, zumindest teilweise, in den LR-Bitstrom zu übertragen.
  3. Der Netzwerk-Controller nach Anspruch 1, wobei das Demodulationsmodul umfasst: einen echten Bit-Detektor, der konfiguriert ist, um zu bestimmen, ob jede RBD einem wahren HRB entspricht, basierend zumindest teilweise auf einer Pluralität der RBDs; einen Inverter, der konfiguriert ist, um jede RBD zu invertieren; einen ergänzenden Bit-Detektor, der konfiguriert ist, um zu bestimmen, ob jede RBD einem ergänzenden HRB entspricht, basierend zumindest teilweise auf der Pluralität der invertierten RBDs; eine erste und zweite Zählschaltung, die konfiguriert sind, um eine jeweilige erste Zählung und eine zweite Zählung bereitzustellen, in Bezug auf eine Anzahl der erkannten echten HRBs und einer Anzahl von erkannten ergänzenden HRBs, die in einem Zeitintervall empfangen wurden, die der niedrigen Rate entspricht; und eine Decoder-Schaltung, die konfiguriert ist, um jedes niedrige-Rate-Bit (LRB – low rate bit) in einem niedrige-Rate-Bitstrom basierend, zumindest teilweise, auf einem Vergleich der ersten Zählung und der zweiten Zählung.
  4. Der Netzwerk-Controller nach Anspruch 1, wobei das Modulationsmodul für den Parallelbetrieb oder Serienbetrieb konfiguriert ist und das Demodulationsmodul für den Parallelbetrieb oder Serienbetrieb konfiguriert ist.
  5. Der Netzwerk-Controller nach Anspruch 1, weiter umfassend: ein Rückkanal-Modul, das konfiguriert ist, um Rückkanalinformationen an das Modulationsmodul bereitzustellen, die Rückkanalinformationen umfassen zumindest Rückkanalbefehle oder Rückkanaldaten, die auf mindestens einen der Vorgänge Herstellen einer Linkrate, Austauschen von Linkfähigkeiten, Erleichtern der Equalizeranpassung und Bestimmen der Qualität der Entzerrung während der Linkinitialisierungsperiode konfiguriert sind; und ein Equalizereinstellungsmodul, das konfiguriert ist, um die erste HR-Bitsequenz zum Anpassen der Equalizereinstellungen während der Linkinitialisierungsperiode zu modulieren.
  6. Verfahren, umfassend: Generieren einer ersten HR-Bitsequenz durch einen hohe-Rate-(HR)-Bitsequenzgenerator; Codieren eines ersten niedrige-Rate-Bistroms durch eine Encoder-Schaltung, der erste niedrige-Rate-Bitstrom umfasst Rückkanalinformationen; Modulieren des codierten ersten niedrige-RateBitstroms auf die erste HR-Bitsequenz durch eine Modulationsschaltung; und Übertragen der modulierten erste HR-Bitsequenz auf einen Linkpartner während einer Linkinitialisierungsperiode durch eine Übertragungsschaltung; und Empfangen einer Sequenz von Empfänger-Bitentscheidungen (RBDs – receiver bit decisions) durch ein Demodulationsmodul, die in Beziehung zu einer empfangenen modulierten zweiten hohe-Rate-(HR)-Bitsequenz stehen, wobei die modulierte zweite HR-Bitsequenz mindestens ein echtes hohe-Rate-Bit (HRB – high rate bit) und mindestens ein ergänzendes HRB umfasst; und Demodulieren einer zweiten hohe-Rate-(HR)-Bitsequenz durch ein Demodulationsmodul, um einen zweiten niedrige-Rate-Bitstrom wiederherzustellen, der zumindest teilweise auf dem Erkennen des Vorhandenseins oder Fehlens eines Übergangs zwischen RBDs, die wahren HRBs entsprechen, und RBDs, die ergänzenden HRBs entsprechen, basiert, wobei der zweite niedrige-Rate-Bitstrom Rückkanalinformationen umfasst.
  7. Das Verfahren nach Anspruch 6, wobei die Codierung einen Übergang einer Ausgabe der Codierschaltung basierend auf einem niedrige-Rate-Bit, zumindest teilweise, in den LR-Bitstrom umfasst.
  8. Das Verfahren nach Anspruch 6, wobei das Demodulieren umfasst: Bestimmen durch einen echten Bit-Detektor, ob jede RBD einem wahren HRB entspricht, basierend zumindest teilweise auf einer Pluralität der RBDs; Invertieren jeder RBD durch einen Inverter; Bestimmen durch einen ergänzenden Bit-Detektor, ob jede RBD einem ergänzenden HRB entspricht, basierend zumindest teilweise auf der Pluralität der invertierten RBDs; Bereitstellen einer jeweiligen ersten Zählung und einer zweiten Zählung durch eine erste und zweite Zählschaltung, in Bezug auf eine Anzahl der erkannten echten HRBs und einer Anzahl von erkannten ergänzenden HRBs, die in einem Zeitintervall empfangen wurden, die der niedrigen Rate entspricht; und Wiederherstellen eines jeden niedrige-Rate-Bit (LRB – low rate bit) in einem niedrige-Rate-Bitstrom durch eine Decoder-Schaltung basierend, zumindest teilweise, auf einem Vergleich der ersten Zählung und der zweiten Zählung.
  9. Das Verfahren nach Anspruch 6, wobei das Generieren, das Modulieren und das Demodulieren Parallelbetrieb oder Serienbetrieb umfassen.
  10. Verfahren nach Anspruch 6, weiter umfassend: Bereitstellen von Rückkanalinformationen an das Modulationsmodul durch ein Rückkanal-Modul, die Rückkanalinformationen umfassen zumindest Rückkanalbefehle oder Rückkanaldaten, die auf mindestens einen der Vorgänge Herstellen einer Linkrate, Austauschen von Linkfähigkeiten, Erleichtern der Equalizeranpassung und Bestimmen der Qualität der Entzerrung während der Linkinitialisierungsperiode konfiguriert sind; und Verwenden der ersten modulierten HR-Bitsequenz zum Anpassen der Equalizereinstellungen während der Linkinitialisierungsperiode durch ein Equalizereinstellungsmodul.
  11. Ein System, das eine oder mehrere Speichervorrichtungen umfasst, auf denen einzeln oder in Kombination Anweisungen gespeichert sind, die, wenn sie durch einen oder mehrere Prozessoren ausgeführt werden, ein Verfahren nach einem der Ansprüche 6–10 veranlassen.
  12. Ein Knoten umfassend: einen Prozessor; einen Speicher; und einen Netzwerk-Controller nach einem der Ansprüche 1–5.
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