DE102013111154B4

DE102013111154B4 - Testverfahren und Testanordnung, Halbleiterbauelemente und Verfahren zur Verarbeitung eines Halbleiterbauelements

Info

Publication number: DE102013111154B4
Application number: DE102013111154.8A
Authority: DE
Inventors: Franz Hirler; Peter Nelle; Markus Zundel
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-10-09
Filing date: 2013-10-09
Publication date: 2023-03-09
Anticipated expiration: 2033-10-10
Also published as: US20140097863A1; DE102013111154A1; US9099419B2; US20150346270A1; US9429616B2

Abstract

Testverfahren (700), das Folgendes umfasst:Bereitstellen eines zu testenden Halbleiterbauelements, wobei das Halbleiterbauelement mindestens eine Bauelementzelle umfasst, wobei die mindestens eine Bauelementzelle Folgendes umfasst: mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion und mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode, und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, wobei ein elektrisches Potenzial der mindestens einen zusätzlichen Elektrode von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion, der mindestens einen zweiten Anschlusselektrodenregion und der mindestens einen Gate-Elektrode separat gesteuert werden kann (702); undAnlegen mindestens eines elektrischen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode, um Defekte in der mindestens einen Bauelementzelle zu detektieren (704).

Description

Verschiedene Ausführungsformen betreffen ein Testverfahren gemäß den Ansprüchen 1, 21 und 27 und eine Testanordnung gemäß Anspruch 26. Des Weiteren betreffen verschiedene Ausführungsformen Halbleiterbauelemente gemäß den Ansprüchen 36 und 42 und Verfahren zur Verarbeitung eines Halbleiterbauelements gemäß den Ansprüchen 28 und 37.
Eine Art von Halbleiterbauelementen sind Grabenbauelemente, wie zum Beispiel Grabentransistoren, zum Beispiel Graben-Feldeffekttransistoren (FETs) oder Graben-Bipolartransistoren mit isolierter Steuerelektrode (Bipolartransistoren mit isolierter Steuerelektrode, IGBTs). Grabenbauelemente mit einer hohen oder sehr hohen Integrationsdichte können eine große Anzahl (zum Beispiel Tausende, Zehntausende, Hunderttausende oder Millionen oder noch mehr) von Zellen enthalten, mitunter auch als ein Zellenfeld bezeichnet. Bereits eine oder einige wenige defekte Zellen in einem Zellenfeld können das Betriebsverhalten eines Bauelements beeinträchtigen und können ein Bauelement sogar unbrauchbar machen. Darum könnte es wünschenswert sein, Bauelemente mit defekten Zellen in einem Vortest der Bauelemente (zum Beispiel in einer Frontend-Verarbeitungsstufe) zu detektieren, um zum Beispiel zu verhindern, dass defekte Bauelemente an Kunden ausgeliefert werden. In diesem Zusammenhang kann es wünschenswert sein, individuelle Testpotenziale an eine oder mehrere mit den Zellen gekoppelte Kontaktstellen anzulegen.
Druckschrift DE 10 2008 063 208 A1 beschreibt ein Halbleiterbauelement, das einen in dem Halbleitersubstrat angeordneten pn-Übergang aufweist. Neben einem Teil des pn-Übergangs ist eine Feldelektrode angeordnet, wobei die Feldelektrode von dem Halbleitersubstrat isoliert ist. Ein Schaltelement ist elektrisch mit der Feldelektrode verbunden und dafür ausgelegt, selektiv und dynamisch ein erstes elektrisches Potential oder ein von dem ersten elektrischen Potential verschiedenes zweites elektrisches Potential an die Feldelektrode anzulegen, um die Lawinendurchbrucheigenschaften des pn-Übergangs zu verändern. US 2004 / 0 036 491 A1 offenbart eine Prüfkarte zur Verwendung bei einem Leistungstest eines Chips.
Ein Testverfahren gemäß einer oder mehreren Ausführungsformen weist Folgendes auf: Bereitstellen eines zu testenden Halbleiterbauelements, wobei das Halbleiterbauelement mindestens eine Bauelementzelle enthält, wobei die mindestens eine Bauelementzelle Folgendes enthält: mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion und mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode, und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, wobei ein elektrisches Potenzial der mindestens einen zusätzlichen Elektrode von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion, der mindestens einen zweiten Anschlusselektrodenregion und der mindestens einen Gate-Elektrode separat gesteuert werden kann; und Anlegen mindestens eines elektrischen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode, um Defekte in der mindestens einen Bauelementzelle zu detektieren.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement eine Oberfläche (zum Beispiel Chipfläche) von mindestens etwa 1 mm² haben, zum Beispiel mindestens etwa 2 mm², zum Beispiel mindestens etwa 5 mm², zum Beispiel mindestens etwa 10 mm², zum Beispiel mindestens etwa 20 mm².
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement als ein Transistor konfiguriert sein.
In einer oder mehreren Ausführungsformen kann die mindestens eine Gate-Elektrode mindestens teilweise in dem mindestens einen Graben angeordnet sein.
In einer oder mehreren Ausführungsformen kann die mindestens eine zusätzliche Elektrode als eine Abschirmelektrode konfiguriert sein.
In einer oder mehreren Ausführungsformen kann das mindestens eine Testpotenzial dafür konfiguriert sein, einen oder mehrere Defekte in dem mindestens einen Graben zu detektieren.
In einer oder mehreren Ausführungsformen kann die mindestens eine Zelle mindestens einen Kontaktgraben enthalten, und kann das mindestens eine Testpotenzial dafür konfiguriert sein, einen oder mehrere Defekte in dem mindestens einen Kontaktgraben zu detektieren.
In einer oder mehreren Ausführungsformen kann das mindestens eine Testpotenzial dafür konfiguriert sein, eine Durchschlagspannung des Halbleiterbauelements zu bestimmen.
In einer oder mehreren Ausführungsformen kann das Anlegen mindestens eines Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode enthalten, einen zuvor festlegbaren elektrischen Strom durch das Halbleiterbauelement (zum Beispiel Transistor) zu zwingen. Der elektrische Strom kann eine konstante oder im Wesentlichen konstante Stromdichte haben. Zum Beispiel kann die Stromdichte des elektrischen Stroms über einen zuvor festlegbaren Zeitraum konstant oder im Wesentlichen konstant gehalten werden.
In einer oder mehreren Ausführungsformen kann die Stromdichte mindestens etwa 0,5 A/mm² (Ampere je mm² aktiver Bauelementfläche) betragen, zum Beispiel mindestens etwa 10 A/mm², zum Beispiel mindestens etwa 50 A/mm², zum Beispiel mindestens etwa 100 A/mm². In einer oder mehreren Ausführungsformen kann die Stromdichte nahe einer Zerstörungsgrenze des Bauelement (zum Beispiel Transistors) liegen.
In einer oder mehreren Ausführungsformen kann das Anlegen mindestens eines Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode das Ausführen eines Lawinentests enthalten.
In einer oder mehreren Ausführungsformen kann der Lawinentest das Anlegen eines oder mehrerer Lawinenimpulse an das Halbleiterbauelement enthalten. Oder anders ausgedrückt: Der Lawinentest kann ein gepulster Lawinentest sein.
In einer oder mehreren Ausführungsformen kann das Anlegen mindestens eines Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode das Anlegen mehrerer Testpotenziale an die mindestens eine zusätzliche Elektrode enthalten, und kann das Verfahren des Weiteren das Messen einer Durchschlagspannung des Halbleiterbauelements für jedes der mehreren Testpotenziale enthalten.
In einer oder mehreren Ausführungsformen kann das mindestens eine Testpotenzial dafür konfiguriert sein, eine Durchschlagfestigkeit einer Isolierschicht in dem mindestens einen Graben zu bestimmen.
In einer oder mehreren Ausführungsformen kann die mindestens eine zusätzliche Elektrode durch eine Isolierschicht isoliert sein, die in dem mindestens einen Graben angeordnet ist, wobei das Anlegen mindestens eines Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode das Anlegen mehrerer Testpotenziale an die mindestens eine zusätzliche Elektrode enthält, und wobei das Verfahren des Weiteren Folgendes enthalten kann: Messen eines Tunnelstroms durch die Isolierschicht für jedes der mehreren Testpotenziale.
In einer oder mehreren Ausführungsformen kann mindestens eine der mindestens einen Gate-Elektrode und der mindestens einen zusätzlichen Elektrode Polysilizium enthalten.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement mehrere Bauelementzellen enthalten, die elektrisch parallel geschaltet sind, wobei jede Bauelementzelle Folgendes enthält: mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion und mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode, und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, wobei ein elektrisches Potenzial der mindestens einen zusätzlichen Elektrode von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion, der mindestens einen zweiten Anschlusselektrodenregion und der mindestens einen Gate-Elektrode separat gesteuert werden kann, wobei das mindestens eine Testpotenzial an alle Bauelementzellen der mehreren Bauelementzellen gleichzeitig angelegt werden kann.
In einer oder mehreren Ausführungsformen kann das Anlegen des mindestens einen Testpotenzials enthalten, das Halbleiterbauelement einem Defektdichte-Scan und/oder einem Zuverlässigkeits-Scan zu unterziehen.
In einer oder mehreren Ausführungsformen kann das Verfahren des Weiteren das Analysieren der durch das Anlegen des mindestens einen Testpotenzials erhaltenen Testergebnisse mittels dynamischem Part Average Testing (PAT) enthalten.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement in einem Halbleiterwerkstück ausgebildet sein, wobei das Werkstück mehrere Kontaktinseln (Pads) enthält, die Folgendes enthalten: mindestens eine erste Kontaktinsel, die mit der mindestens einen ersten Anschlusselektrodenregion gekoppelt ist, eine zweite Kontaktinsel, die mit der mindestens einen zweiten Anschlusselektrodenregion gekoppelt ist, eine dritte Kontaktinsel, die mit der mindestens einen Gate-Elektrode gekoppelt ist, und eine vierte Kontaktinsel, die mit der mindestens einen zusätzlichen Elektrode gekoppelt ist, wobei die vierte Kontaktinsel, die mit der mindestens einen zusätzlichen Elektrode gekoppelt ist, elektrisch von den ersten bis dritten Kontaktinseln isoliert kann sein.
In einer oder mehreren Ausführungsformen kann das Verfahren des Weiteren Folgendes enthalten: elektrisches Verbinden der vierten Kontaktinsel mit mindestens einer der ersten bis dritten Kontaktinseln nach dem Anlegen des mindestens einen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode.
In einer oder mehreren Ausführungsformen kann das elektrische Verbinden der vierten Kontaktinsel mit mindestens einer der ersten bis dritten Kontaktinseln in einer Back End of Line-Verarbeitungsstufe des Halbleiterbauelements ausgeführt werden.
In einer oder mehreren Ausführungsformen kann das elektrische Verbinden der vierten Kontaktinsel mit mindestens einer der ersten bis dritten Kontaktinseln in einer Backend-Verarbeitungsstufe des Halbleiterbauelements ausgeführt werden.
In einer oder mehreren Ausführungsformen kann das Anlegen des mindestens einen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode das Verwenden mehrerer Sonden enthalten.
In einer oder mehreren Ausführungsformen kann das Anlegen des mindestens einen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode in einer Frontend-Verarbeitungsstufe des Halbleiterbauelements ausgeführt werden.
Ein Testverfahren gemäß verschiedenen Ausführungsformen weist Folgendes auf: Bereitstellen eines Werkstücks, wobei das Werkstück einen zu testenden Transistor enthält, wobei der Transistor mehrere Zellen enthält, die elektrisch parallel geschaltet sind, wobei jede Zelle Folgendes enthält: mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion und mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode, und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, wobei ein elektrisches Potenzial der mindestens einen zusätzlichen Elektrode von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion, der mindestens einen zweiten Anschlusselektrodenregion und der mindestens einen Gate-Elektrode separat gesteuert werden kann; und Anlegen mehrerer Testpotenziale an mindestens eine der mindestens einen zusätzlichen Elektrode der Zellen, um defekte Zellen unter den mehreren Zellen zu detektieren.
In einer oder mehreren Ausführungsformen kann das Anlegen der mehreren Testpotenziale an mindestens eine der mindestens einen zusätzlichen Elektrode der Zellen das Anlegen mehrerer verschiedener Vorspannpotenziale an die mindestens eine zusätzliche Elektrode enthalten, wobei das Verfahren des Weiteren das Messen einer Durchschlagspannung des Transistors für jedes der Vorspannpotenziale enthalten kann.
In einer oder mehreren Ausführungsformen kann die mindestens eine zusätzliche Elektrode durch eine Isolierschicht isoliert sein, die in dem jeweiligen Graben angeordnet ist, wobei das Anlegen der mehreren Testpotenziale an mindestens eine der mindestens einen zusätzlichen Elektrode das Anlegen mehrerer Testpotenziale an die mindestens eine zusätzliche Elektrode enthalten kann, und wobei das Verfahren des Weiteren das Messen eines Tunnelstroms durch die Isolierschicht für jedes der mehreren Testpotenziale enthalten kann.
In einer oder mehreren Ausführungsformen kann das Werkstück des Weiteren mehrere Kontaktinseln enthalten, die Folgendes enthalten: mindestens eine erste Kontaktinsel, die mit der mindestens einen ersten Anschlusselektrodenregion gekoppelt ist, eine zweite Kontaktinsel, die mit der mindestens einen zweiten Anschlusselektrodenregion gekoppelt ist, eine dritte Kontaktinsel, die mit der mindestens einen Gate-Elektrode gekoppelt ist, und eine vierte Kontaktinsel, die mit der mindestens einen zusätzlichen Elektrode jeder Zelle gekoppelt ist, wobei die vierte Kontaktinsel, die mit der mindestens einen zusätzlichen Elektrode gekoppelt ist, elektrisch von den ersten bis dritten Kontaktinseln isoliert kann sein.
In einer oder mehreren Ausführungsformen kann das Anlegen der mehreren Testpotenziale an mindestens eine der mindestens einen zusätzlichen Elektrode der Zellen in einer Frontend-Verarbeitungsstufe des Werkstücks ausgeführt werden; und kann das Verfahren des Weiteren das elektrische Verbinden der vierten Kontaktinsel mit mindestens einer der ersten bis dritten Kontaktinseln in einer Backend-Verarbeitungsstufe des Werkstücks enthalten.
Eine Testanordnung gemäß verschiedenen Ausführungsformen weist Folgendes auf: ein zu testendes Halbleiterbauelement, wobei das Halbleiterbauelement mindestens eine Bauelementzelle enthält, wobei die mindestens eine Bauelementzelle Folgendes enthält: mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion, mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode, und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, wobei ein elektrisches Potenzial der mindestens einen zusätzlichen Elektrode von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion, der mindestens einen zweiten Anschlusselektrodenregion und der mindestens einen Gate-Elektrode separat gesteuert werden kann; und eine Testvorrichtung, die dafür konfiguriert ist, mindestens ein elektrisches Testpotenzial an mindestens eine der mindestens einen zusätzlichen Elektrode anzulegen, um Defekte in der mindestens einen Bauelementzelle zu detektieren.
Ein Testverfahren gemäß verschiedenen Ausführungsformen weist Folgendes auf: Bereitstellen eines zu testenden Halbleiterbauelements, wobei das Halbleiterbauelement als eine Diode konfiguriert ist und mindestens eine Bauelementzelle enthält, wobei die mindestens eine Bauelementzelle Folgendes enthält: mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion, mindestens eine zweite Anschlusselektrodenregion und mindestens eine Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, wobei ein elektrisches Potenzial der mindestens einen Elektrode von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion und der mindestens einen zweiten Anschlusselektrodenregion separat gesteuert werden kann; und Anlegen mindestens eines elektrischen Testpotenzials an mindestens eine der mindestens einen Elektrode, um Defekte in der mindestens einen Bauelementzelle zu detektieren.
Eine Testanordnung gemäß verschiedenen Beispielen kann Folgendes aufweisen: ein zu testendes Halbleiterbauelement, wobei das Halbleiterbauelement als eine Diode konfiguriert ist und mindestens eine Bauelementzelle enthält, wobei die mindestens eine Bauelementzelle Folgendes enthält: mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion, mindestens eine zweite Anschlusselektrodenregion und mindestens eine Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, wobei ein elektrisches Potenzial der mindestens einen Elektrode von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion und der mindestens einen zweiten Anschlusselektrodenregion separat gesteuert werden kann; und eine Testvorrichtung, die dafür konfiguriert ist, mindestens ein elektrisches Testpotenzial an mindestens eine der mindestens einen Elektrode anzulegen, um Defekte in der mindestens einen Bauelementzelle zu detektieren.
Gemäß verschiedenen Ausführungsformen weist ein Verfahren zur Verarbeitung eines Halbleiterbauelements Folgendes auf: Bereitstellen eines Halbleiterbauelements mit einer ersten Kontaktinsel und einer zweiten Kontaktinsel, die elektrisch von der ersten Kontaktinsel getrennt ist, wobei das Halbleiterbauelement als ein Grabentransistor konfiguriert ist, der eine Source-Anschlussregion, eine Drain-Anschlussregion, eine Gate-Elektrode und mindestens eine zusätzliche Elektrode, die mindestens teilweise in einem Graben angeordnet ist, umfasst, wobei die erste Kontaktinsel mit der Source-Anschlussregion gekoppelt ist und die zweite Kontaktinsel mit der mindestens einen zusätzlichen Elektrode gekoppelt ist; Anlegen mindestens eines elektrischen Testpotenzials an die erste Kontaktinsel und/oder die zweite Kontaktinsel; und elektrisches Verbinden der ersten Kontaktinsel und der zweiten Kontaktinsel miteinander nach dem Anlegen des mindestens einen elektrischen Testpotenzials.
Gemäß einer oder mehreren Ausführungsformen umfasst das Halbleiterbauelement mehrere Bauelementzellen, und das mindestens eine elektrische Testpotenzial ist dafür konfiguriert, Defekte in den mehreren Bauelementzellen zu detektieren.
Gemäß einer oder mehreren Ausführungsformen ist die mindestens eine zusätzliche Elektrode als eine Abschirmelektrode konfiguriert.
Gemäß einer oder mehreren Ausführungsformen umfasst das elektrische Verbinden der ersten und zweiten Kontaktinseln miteinander das Abscheiden einer elektrisch leitfähigen Schicht über mindestens einem Abschnitt der ersten und der zweiten Kontaktinsel.
Gemäß einer oder mehreren Ausführungsformen umfasst die elektrisch leitfähige Schicht ein Metall und/oder eine Metalllegierung.
Gemäß einer oder mehreren Ausführungsformen hat die elektrisch leitfähige Schicht eine größere Dicke als die erste und/oder die zweite Kontaktinsel.
Gemäß einer oder mehreren Ausführungsformen sind die erste und die zweite Kontaktinsel benachbarte Kontaktinseln ohne ein elektrisch leitfähiges Element zwischen der ersten und der zweiten Kontaktinsel.
Gemäß einer oder mehreren Ausführungsformen wird das elektrische Verbinden der ersten und der zweiten Kontaktinsel miteinander in einer Back End of Line-Verarbeitungsstufe ausgeführt.
Gemäß verschiedenen Ausführungsformen weist ein Halbleiterbauelement Folgendes auf: mindestens eine Bauelement-Zelle, die mindestens einen Graben, mindestens eine erste Anschlusselektroden-Anschlussregion, mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, enthält; eine erste Kontaktinsel, die mit der mindestens einen ersten Elektroden-Anschlussregion gekoppelt ist; eine zweite Kontaktinsel, die mit der mindestens einen zusätzlichen Elektrode gekoppelt ist; und eine elektrisch leitfähige Schicht, die über mindestens einem Abschnitt der ersten Kontaktinsel und der zweiten Kontaktinsel angeordnet ist und die erste Kontaktinsel elektrisch mit der zweiten Kontaktinsel verbindet.
Gemäß verschiedenen Ausführungsformen weist ein Verfahren zur Verarbeitung eines Halbleiterbauelements Folgendes auf Bereitstellen eines Halbleiterbauelements mit einer ersten Kontaktinsel, einer zweiten Kontaktinsel und einem Schaltelement, das zwischen der ersten Kontaktinsel und der zweiten Kontaktinsel gekoppelt ist und zwischen einem ersten Zustand, in dem die erste und die zweite Kontaktinsel über das Schaltelement elektrisch miteinander verbunden sind, und einem zweiten Zustand, in dem die erste und die zweite Kontaktinsel nicht über das Schaltelement elektrisch miteinander verbunden sind, geschaltet werden kann; Anlegen mindestens eines elektrischen Testpotenzials an die erste und/oder die zweite Kontaktinsel, während sich das Schaltelement in dem zweiten Zustand befindet, und Schalten des Schaltelements aus dem_zweiten Zustand in den ersten Zustand nach dem Anlegen des mindestens einen elektrischen Testpotenzials an die erste und/oder die zweite Kontaktinsel.
Gemäß einer oder mehreren Ausführungsformen umfasst das Bereitstellen des Halbleiterbauelements das Bereitstellen des Halbleiterbauelements, während sich das Schaltelement in dem ersten Zustand befindet, wobei das Verfahren des Weiteren Folgendes umfasst: Schalten des Schaltelements aus dem ersten Zustand in den zweiten Zustand vor dem Anlegen des mindestens einen elektrischen Testpotenzials.
Gemäß einer oder mehreren Ausführungsformen ist der erste Zustand ein Ruhezustand des Schaltelements.
Gemäß einer oder mehreren Ausführungsformen ist das Schaltelement als ein Ausschalttransistor konfiguriert.
Gemäß einer oder mehreren Ausführungsformen umfasst das Schalten des Schaltelements aus dem ersten Zustand in den zweiten Zustand das Anlegen einer Steuerspannung an einen Steuerungsanschluss des Schaltelements, und wobei Schalten des Schaltelements aus dem zweiten Zustand in den ersten Zustand das Abschalten des Anlegens der Steuerspannung umfasst.
Gemäß verschiedenen Ausführungsformen weist ein Halbleiterbauelement Folgendes auf: mindestens eine Bauelement-Zelle, die mindestens einen Graben, mindestens eine erste Anschlusselektroden-Anschlussregion, mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, enthält; eine erste Kontaktinsel, die mit der mindestens einen ersten Elektroden-Anschlussregion gekoppelt ist; eine zweite Kontaktinsel, die mit der mindestens einen zusätzlichen Elektrode gekoppelt ist; ein Schaltelement, das elektrisch zwischen der ersten Kontaktinsel und der zweiten Kontaktinsel gekoppelt ist und zwischen einem ersten Zustand, in dem die erste und die zweite Kontaktinsel elektrisch miteinander über das Schaltelement verbunden sind, und einem zweiten Zustand, in dem die erste und die zweite Kontaktinsel elektrisch voneinander getrennt sind, geschaltet werden kann, wobei das Schaltelement ein Ausschalttransistor ist, und wobei der Ausschalttransistor eine höhere Durchschlagspannung als ein Transistor hat, der aus der mindestens einen Bauelement-Zelle gebildet ist.
Gemäß einer oder mehreren Ausführungsformen ist der erste Zustand ein Ruhezustand des Schaltelements.
Gemäß einer oder mehreren Ausführungsformen umfasst das Halbleiterbauelement des Weiteren eine zusätzliche Kontaktinsel, die mit einer Gate-Elektrode des Ausschalttransistors gekoppelt ist.
Gemäß einer oder mehreren Ausführungsformen umfasst das Halbleiterbauelement des Weiteren eine hochohmische elektrische Verbindung, welche die erste Kontaktinsel mit einer Gate-Elektrode des Ausschalttransistors koppelt.
Gemäß einer oder mehreren Ausführungsformen umfasst die hochohmische elektrische Verbindung eine mäandrierende Grabenstruktur.
In den Zeichnungen bezeichnen gleiche Bezugszeichen in den verschiedenen Ansichten allgemein die gleichen Teile. Die Zeichnungen sind nicht unbedingt maßstabsgerecht; stattdessen wurde allgemein Wert auf die Veranschaulichung der Prinzipien der Erfindung gelegt. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung unter Bezug auf die folgenden Zeichnungen beschrieben, in denen Folgendes dargestellt ist:

1A zeigt eine Querschnittsansicht eines beispielhaften Halbleiterbauelements zur Verwendung mit einer oder mehreren Ausführungsformen und 1B zeigt eine Querschnittsansicht entlang der Linie A-A' in 1A;
1C zeigt eine Querschnittsansicht eines weiteren beispielhaften Halbleiterbauelements zur Verwendung mit einer oder mehreren Ausführungsformen;
2 bis 5 zeigen Querschnittsansichten von weiteren beispielhaften Halbleiterbauelementen zur Verwendung mit einer oder mehreren Ausführungsformen;
6A zeigt ein Diagramm, das eine Abhängigkeit der Durchschlagspannung eines Grabentransistors von einer Anzahl wiederholter Lawinenimpulse veranschaulicht;
6B zeigt ein Diagramm, das eine Abhängigkeit einer Durchschlagspannung für nicht-defekte Transistorzellen und defekte Transistorzellen veranschaulicht;
7A zeigt ein Testverfahren gemäß verschiedenen Ausführungsformen;
7B zeigt ein Testverfahren gemäß verschiedenen Ausführungsformen;
8 zeigt eine Testanordnung gemäß verschiedenen Ausführungsformen;
9 zeigt ein Halbleiterbauelement mit verschiedenen Zellendefekten, und zeigt des Weiteren eine elektrische Scan-Kurve zum Veranschaulichen von Aspekten einer oder mehrerer Ausführungsformen;
10 zeigt eine Querschnittsansicht eines beispielhaften Halbleiterbauelements zur Verwendung mit einer oder mehreren Ausführungsformen;
11 zeigt ein Testverfahren gemäß verschiedenen Ausführungsformen;
12 zeigt ein Verfahren zur Verarbeitung eines Halbleiterbauelements gemäß verschiedenen Ausführungsformen;
13A und 13B zeigen ein Halbleiterbauelement während einer ersten Verarbeitungsstufe gemäß verschiedenen Ausführungsformen;
14A und 14B zeigen das Halbleiterbauelement während einer zweiten Verarbeitungsstufe gemäß verschiedenen Ausführungsformen;
15 zeigt ein Verfahren zur Verarbeitung eines Halbleiterbauelements gemäß verschiedenen Ausführungsformen;
16 zeigt eine Layout-Ansicht eines Halbleiterbauelements gemäß verschiedenen Ausführungsformen;
17 zeigt eine vergrößerte Ansicht eines Abschnitts von 16;
18 zeigt eine vergrößerte Ansicht eines Abschnitts von 17.

Die folgende detaillierte Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die veranschaulichend konkrete Einzelheiten und Ausführungsformen zeigen, in denen die Erfindung praktiziert werden kann. Diese Ausführungsformen werden hinreichend detailliert beschrieben, um dem Fachmann die Praktizierung der Erfindung zu ermöglichen. Die verschiedenen Ausführungsformen schließen sich nicht unbedingt gegenseitig aus, da einige Ausführungsformen mit einer oder mehreren anderen Ausführungsformen kombiniert werden können, um neue Ausführungsformen zu bilden. Verschiedene Ausführungsformen werden in Verbindung mit Verfahren beschrieben, und verschiedene Ausführungsformen werden in Verbindung mit Bauelementen beschrieben. Es versteht sich jedoch, dass Ausführungsformen die in Verbindung mit Verfahren beschrieben werden, gleichermaßen für die Bauelemente gelten können, und umgekehrt.
Das Wort „beispielhaft“ meint im Sinne des vorliegenden Textes „als ein Beispiel oder als Veranschaulichung“ dienend. Ausführungsformen oder Designs, die im vorliegenden Text als „beispielhaft“ beschrieben werden, sind nicht unbedingt als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Designs zu verstehen.
Die Formulierungen „mindestens einer“ und „einer oder mehrere“ meinen eine beliebige ganze Zahl größer als oder gleich eins, d. h. eins, zwei, drei, vier usw.
Der Begriff „mehrere“ meint eine beliebige ganze Zahl größer als oder gleich zwei, d. h. zwei, drei, vier, fünf usw.
Das Wort „über“, das im vorliegenden Text verwendet wird, um das Ausbilden eines Strukturelements, zum Beispiel einer Schicht, „über“ einer Seite oder Fläche zu beschreiben, kann in dem Sinne verwendet werden, dass das Strukturelement, zum Beispiel die Schicht, "direkt auf - zum Beispiel in direktem Kontakt mit - der gemeinten Seite oder Oberfläche ausgebildet sein kann. Das Wort „über“, das im vorliegenden Text verwendet wird, um das Ausbilden eines Strukturelements, zum Beispiel einer Schicht, „über“ einer Seite oder Fläche zu beschreiben, kann in dem Sinne verwendet werden, dass das Strukturelement, zum Beispiel die Schicht, "indirekt auf der gemeinten Seite oder Oberfläche ausgebildet sein kann, wobei eine oder mehrere zusätzliche Schichten zwischen der gemeinten Seite oder Oberfläche und der ausgebildeten Schicht angeordnet sind.
In gleicher Weise kann das Wort „bedecken“, das im vorliegenden Text verwendet wird, um ein Strukturelement zu beschreiben, das über einem anderen angeordnet ist, zum Beispiel eine Schicht, die eine Seite oder Oberfläche „bedeckt“, in dem Sinne verwendet werden, dass das Strukturelement, zum Beispiel die Schicht, über und in direktem Kontakt mit der gemeinten Seite oder Oberfläche angeordnet sein kann. Das Wort „bedecken“, das im vorliegenden Text verwendet wird, um ein Strukturelement zu beschreiben, das über einem anderen angeordnet ist, zum Beispiel eine Schicht, die eine Seite oder Oberfläche „bedeckt“, kann in dem Sinne verwendet werden, dass das Strukturelement, zum Beispiel die Schicht, über und in indirektem Kontakt mit der gemeinten Seite oder Oberfläche ausgebildet sein kann, wobei eine oder mehrere zusätzliche Schichten zwischen der gemeinten Seite oder Oberfläche und der Deckschicht angeordnet sind.
Die Begriffe „Kopplung“ oder „Verbindung“ meinen sowohl den Fall einer direkten „Kopplung“ oder „Verbindung“ als auch den Fall einer indirekten „Kopplung“ oder „Verbindung“.
1A zeigt eine Querschnittsansicht eines beispielhaften Halbleiterbauelements 100 zur Verwendung mit einer oder mehreren Ausführungsformen und 1B zeigt eine Querschnittsansicht des Halbleiterbauelements 100 entlang der Linie A-A' in 1A.
Das Halbleiterbauelement 100 kann eine erste Seite 123 und eine zweite Seite 124, die der ersten Seite 123 gegenüberliegen kann, enthalten. Die erste Seite 123 kann zum Beispiel eine Vorderseite des Halbleiterbauelements 100 sein, und die zweite Seite 124 kann zum Beispiel eine Rückseite des Halbleiterbauelements 100 sein. Das Halbleiterbauelement 100 kann als ein Grabentransistor konfiguriert sein, der mehrere Bauelementzellen 120 (d. h. in diesem Fall Transistorzellen) enthält, wobei jede Bauelementzelle 120 einen Graben 130 enthält. Der Pfeil 121 zeigt eine Grabenbreite w_t (Breite des Grabens 130) an, und der Pfeil 122 zeigt eine Entfernung w_m zwischen benachbarten Gräben 130, mitunter auch als Mesabreite bezeichnet, an. Drei Zellen 120 sind zum Zweck der Veranschaulichung gezeigt. Es versteht sich jedoch, dass die Anzahl von Zellen 120 auch von drei verschieden sein und zum Beispiel viel größer als drei sein kann, zum Beispiel in der Größenordnung von Tausenden, Zehntausenden oder Millionen oder noch mehr, Zellen. Das Halbleiterbauelement 100 kann zum Beispiel als ein Leistungstransistor konfiguriert sein, zum Beispiel als ein Leistungsfeldeffekttransistor, zum Beispiel ein Leistungs-MOSFET.
Das Halbleiterbauelement 100 kann einen Halbleiterkorpus 101 enthalten, in dem mehrere erste Anschlusselektrodenregionen 102 und eine zweite Anschlusselektrodenregion 103 ausgebildet sein können. Die ersten Anschlusselektrodenregionen 102 können Source-Regionen des Transistors sein, und die zweite Anschlusselektrodenregion 103 kann eine Drain-Region des Transistors sein. In diesem Fall können die ersten Anschlusselektrodenregionen 102 als Ganzes auch als eine Source-Zone des Transistors bezeichnet werden, und die zweite Anschlusselektrodenregion 103 kann auch als eine Drain-Zone des Transistors bezeichnet werden. Die ersten Anschlusselektrodenregionen 102 kann mit einer ersten Anschlusselektrode 104 verbunden sein, und die zweite Anschlusselektrodenregion 103 kann mit einer zweiten Anschlusselektrode 105 verbunden sein. Die erste Anschlusselektrode 104 kann eine Source-Elektrode des Transistors sein, und die zweite Anschlusselektrode 105 kann eine Drain-Elektrode des Transistors sein. Alternativ kann die erste Anschlusselektrode 104 eine Drain-Elektrode des Transistors sein, und die zweite Anschlusselektrode 105 kann eine Source-Elektrode des Transistors sein. Die erste Anschlusselektrode 104 kann über einer ersten Seite 106 des Halbleiterkorpus 101 ausgebildet sein, und die zweite Anschlusselektrode 105 kann über einer zweiten Seite 107 des Halbleiterkorpus 101, die der ersten Seite 106 gegenüberliegen kann, ausgebildet sein. Die erste Seite 106 kann zum Beispiel eine Vorderseite des Halbleiterkorpus 101 sein, und die zweite Seite 107 kann zum Beispiel eine Rückseite des Halbleiterkorpus 101 sein. Die erste Seite 106 des Halbleiterkorpus 101 kann zum Beispiel nahe der ersten Seite 123 des Halbleiterbauelements 100 liegen, und die zweite Seite 107 des Halbleiterkorpus 101 kann zum Beispiel nahe der zweiten Seite 124 des Halbleiterbauelements 100 liegen.
Die ersten Anschlusselektrodenregionen 102 und die zweite Anschlusselektrodenregion 103 können vom gleichen Leitfähigkeitstyp sein und können zum Beispiel n-dotiert sein. Die zweite Anschlusselektrodenregion 103 kann eine n-dotierte (zum Beispiel stark n-dotierte, zum Beispiel ,,n+„-dotierte) erste Teilregion 103a neben der zweiten Anschlusselektrode 105 und eine n-dotierte (zum Beispiel gering n-dotierte, zum Beispiel ,,n-“-dotierte) zweite Teilregion 103b neben einer Seite der ersten Teilregion 103a, die von der zweiten Anschlusselektrode 105 fort weist, enthalten. Die erste Teilregion 103a kann eine höhere Dotandenkonzentration als die zweite Teilregion 103b haben. P-dotierte Korpusregionen 108 können zwischen den ersten Anschlusselektrodenregionen 102 und der zweiten Teilregion 103b der zweiten Anschlusselektrodenregion 103 ausgebildet sein. Leitfähige Kanäle können sich in den Korpusregionen 108 während eines Ein-Zustands des Halbleiterbauelements (Transistors) 100 bilden.
Die ersten Anschlusselektrodenregionen 102, die Korpusregionen 108 und die zweite Anschlusselektrodenregion 103 können in vertikaler Richtung des Halbleiterkorpus 101 übereinander angeordnet sein.
Mehrere erste Anschlusselektrodenregionen 102 können in dem Halbleiterkorpus 101 vorhanden sein, wobei sich eine Gate-Elektrode 109 in jedem Fall von jeder der ersten Anschlusselektrodenregionen 102 durch die Korpusregionen 108 in die zweite Teilregion 103b der zweiten Anschlusselektrodenregion 103 hinein erstrecken kann. Die ersten Anschlusselektrodenregionen 102 können mit einer gemeinsamen ersten Elektrode 104 verbunden sein. Die Gate-Elektroden 109 können von dem Halbleiterkorpus 101 durch eine erste Isolierschicht 110 isoliert sein. Die Gate-Elektroden 109 können mit einem gemeinsamen Potenzial (zum Beispiel Gate-Ansteuerungspotenzial) verbindbar oder verbunden sein.
Eine zusätzliche Elektrode 111 kann in jedem Fall jeder der Gate-Elektroden 109 zugeordnet sein. Die zusätzlichen Elektroden 111 können sich vollständig innerhalb der zweiten Teilregion 103b der zweiten Anschlusselektrodenregion 103 befinden, wobei jede der zusätzlichen Elektroden 111 von einer jeweiligen zweiten Isolierschicht 112 umgeben ist und neben einer entsprechenden Gate-Elektrode 109 angeordnet ist. Eine Gate-Elektrode 109 und eine zusätzliche Elektrode 111 können in jedem Fall in einer vertikalen Richtung des Halbleiterkorpus 101 in einem gemeinsamen Graben 130, der sich in der vertikalen Richtung des Halbleiterkorpus 101 von der ersten Seite 106 bis in die zweite Anschlusselektrodenregion 103 hinein erstrecken kann, übereinander angeordnet sein. Die Gate-Elektroden 109 und zusätzlichen Elektroden 111, die sich in einem gemeinsamen Graben 130 befinden, können durch ihre jeweilige erste und zweite isolierende Schicht 110, 112 voneinander isoliert sein.
Die zusätzlichen Elektroden 111 können elektrisch miteinander verbunden sein, um ein gemeinsames elektrisches Potenzial an alle der zusätzlichen Elektroden 111 anzulegen.
Wie in 1B gezeigt, können die zusätzlichen Elektroden 111 als Platten konfiguriert sein. Es kann eine gemeinsame Platte 113 vorhanden sein, um ein gemeinsames elektrisches Potenzial anzulegen. Die gemeinsame Platte 113 kann die zusätzlichen Elektroden 111 miteinander verbinden und kann von dem Halbleiterkorpus 101 durch eine elektrisch isolierende Schicht 114 isoliert sein. Die elektrische Verbindung der zusätzlichen Elektroden 111 miteinander kann in dem Graben (wie gezeigt) realisiert werden oder kann auf der Oberfläche des Halbleiterbauelements 100 realisiert werden. Die Gate-Elektroden 109 können als Platten konfiguriert sein und können mit einem gemeinsamen elektrischen Potenzial durch eine gemeinsame Platte in einer ähnlichen Weise wie die zusätzlichen Elektroden 111 verbunden sein. Die elektrische Verbindung der Gate-Elektroden 109 miteinander kann in dem Graben realisiert werden oder kann auf der Oberfläche des Halbleiterbauelements 100 realisiert werden. Es kann möglich sein, gar keine elektrisch leitfähige Verbindung zwischen den Gate-Elektroden 109 und den zusätzlichen Elektroden 111 anzuordnen. Oder anders ausgedrückt: Die Gate-Elektroden 109 und die zusätzlichen Elektroden 111 können elektrisch voneinander isoliert oder getrennt sein.
Jede der Gate-Elektroden 109 und der zusätzlichen Elektroden 111 und jede der ersten Anschlusselektrodenregionen 102 kann Teil einer jeweiligen Zelle 120 des Halbleiterbauelements 100 sein. Um zum Beispiel hohe Ströme schalten zu können, kann es wünschenswert sein, eine große Anzahl gleichförmig konfigurierter Zellen 120 bereitzustellen.
Da alle Zellen 120 des Halbleiterbauelements 100 mit denselben elektrischen Potenzialen (zum Beispiel Versorgungspotenzialen und Ansteuerpotenzialen) verbunden sein können, können alle Zellen 120 in der gleichen Weise angesteuert werden. Oder anders ausgedrückt: Die ersten Anschlusselektrodenregionen 102 aller Zellen 120 können alle mit demselben elektrischen Potenzial verbunden sein, die Gate-Elektroden 109 aller Zellen 120 können alle mit demselben elektrischen Potenzial verbunden sein, und die zusätzlichen Elektroden 111 aller Zellen 120 können alle mit demselben elektrischen Potenzial verbunden sein. Des Weiteren kann gemäß diesem Beispiel eine gemeinsame zweite Anschlusselektrodenregion 103 für alle Zellen 120 vorhanden sein.
Die Gate-Elektroden 109 können zum Steuern des Schaltzustands des Halbleiterbauelements (Transistors) 100 dienen. Die zusätzlichen Elektroden 111 können zum „Abschirmen“ der Gate-Elektroden 109 dienen, wenn eine Versorgungsspannung zwischen der ersten und der zweiten Anschlusselektrode 104, 105 angelegt wird (oder zwischen den ersten Anschlusselektrodenregionen 102 und der zweiten Anschlusselektrodenregion 103), d. h. die zusätzlichen Elektroden 111 können dazu dienen, die Stärke eines elektrischen Feldes zu reduzieren, das auf die erste Isolierschicht 110 der Gate-Elektroden 109 einwirkt. Darum können die zusätzlichen Elektroden 111 auch als „Abschirmelektroden“ bezeichnet werden. Zum Beispiel in dem Fall, wo die zusätzlichen Elektroden 111 als Platten konfiguriert sind, können sie mitunter auch als Feldplatten bezeichnet werden.
Aufgrund des oben erwähnten Abschirmeffekts kann die erste Isolierschicht 110 zum Beispiel mit einer geringeren Dicke konfiguriert sein, während die gleiche Durchschlagfestigkeit wie in ähnlichen Bauelementen ohne zusätzliche (Abschirm-) Elektroden 111 erreicht wird. Die reduzierte Isolierschichtdicke kann zum Beispiel den Ein-Zustandswiderstand des Halbleiterbauelements 100 und/oder parasitische Kapazitäten zwischen den Gate-Elektroden 109 und der zweiten Anschlusselektrodenregion 103 reduzieren, was zu reduzierten Schaltverlusten führen kann. Da in dem Halbleiterbauelement 100 ein Spannungsabfall zwischen der ersten Anschlusselektrode 104 und der zweiten Anschlusselektrode 105 vor allem in der Region der zusätzlichen Elektroden 111 eintreten kann, kann es des Weiteren möglich sein, die Dotierung der zweiten Anschlusselektrodenregion 103 im Vergleich zu Bauelementen ohne zusätzliche (Abschirm-) Elektroden 111 zu erhöhen, ohne eine Belastung in Form einer höheren Feldstärke auf die Gate-Elektroden 109 hinzuzufügen.
Wie oben angesprochen, können die ersten Anschlusselektrodenregionen 102 Source-Regionen sein, und die erste Anschlusselektrode 104 kann eine Source-Elektrode sein, die sich auf der ersten Seite 123 des Transistors 100 befinden kann, und die zweite Anschlusselektrodenregion 103 kann eine Drain-Region sein, und die zweite Anschlusselektrode 105 kann eine Drain-Elektrode sein, die sich auf der zweiten Seite 124 des Transistors 100 befinden kann. Alternativ kann der Transistor 100 in einer sogenannten Source-down-Konfiguration implementiert sein. In diesem Fall kann die Situation in 1A zur Veranschaulichung umgekehrt sein, so dass sich die Source-Regionen 102 auf der zweiten Seite 124 befinden können und die Drain-Region 103 auf der ersten Seite 123 des Transistors 100 befinden können. In dieser Konfiguration kann die erste Anschlusselektrode 104 eine Drain-Elektrode sein, die zweite Anschlusselektrode 105 kann eine Source-Elektrode sein, und die Elektroden 109, 111 in den Gräben 130 können mit Kontaktinseln auf der ersten Seite 123 des Transistors 100 verbunden sein. Alternativ kann die Elektrode 109 mit einer Kontaktinsel auf der ersten Seite 123 des Transistors 100 verbunden sein, und die Elektrode 111 kann mit einer Kontaktinsel auf der zweiten Seite 124 des Transistors 100 verbunden sein. Ähnliche Überlegungen können für andere Halbleiterbauelemente gelten, zum Beispiel Transistoren, wie weiter unten beschrieben wird.
1C zeigt eine Querschnittsansicht eines weiteren beispielhaften Halbleiterbauelements 150 zur Verwendung mit einer oder mehreren Ausführungsformen. Eine Querschnittsansicht entlang der Linie A-A' in 1C kann ähnlich sein wie in 1B gezeigt.
Das Halbleiterbauelement 150 kann als ein Grabentransistor konfiguriert sein und kann in einem gewissen Grad dem oben beschriebenen Halbleiterbauelement 100 ähneln. Insbesondere können Bezugszahlen, die die gleichen sind wie dort, die gleichen oder ähnliche Elemente bezeichnen, die darum hier nicht noch einmal ausführlich beschrieben werden. Wir verweisen auf die Beschreibung oben.
Das Halbleiterbauelement 150 unterscheidet sich vom Halbleiterbauelement 100 darin, dass die erste Isolierschicht 110 eine graduelle Dicke in einer Region 140 nahe dem unteren Ende der Gate-Elektrode 109 haben kann. Wie gezeigt, kann die Dicke der ersten Isolierschicht 110 in der Region 140 zunehmen und kann sich zum Beispiel der Dicke der zweiten Isolierschicht 112 annähern. Diese Zunahme der Dicke kann mitunter auch als Anstieg der dielektrischen Schicht (oder Oxidanstieg in Fall eines Oxids als isolierendem Material) bezeichnet werden.
2 zeigt eine Querschnittsansicht eines weiteren beispielhaften Halbleiterbauelements 200 zur Verwendung mit einer oder mehreren Ausführungsformen. Eine Querschnittsansicht entlang der Linie A-A' in 2 kann ähnlich sein wie in 1B gezeigt.
Das Halbleiterbauelement 200 kann als ein Grabentransistor konfiguriert sein und kann zu einem gewissen Grad den oben beschriebenen Halbleiterbauelementen 100 und 150 ähneln. Insbesondere können Bezugszahlen, die die gleichen sind wie dort, die gleichen oder ähnliche Elemente bezeichnen, die darum hier nicht noch einmal ausführlich beschrieben werden. Wir verweisen auf die Beschreibung oben.
Das Halbleiterbauelement 200 kann einen oder mehrere Kontaktgräben 115 enthalten, die von der ersten Seite 106 des Halbleiterkorpus 101 in den Halbleiterkorpus 101 hinein reichen können. Die Kontaktgräben 115 können in den jeweiligen Korpusregionen 108 enden. Die Kontaktgräben 115 können zwischen den Gräben 130 angeordnet sein. Zum Beispiel kann ein Kontaktgraben 115 in jedem Fall zwischen den Gräben 130 zweier benachbarter Bauelementzellen 120 angeordnet sein. Der Kontaktgraben 115 kann ein elektrisches Kontaktieren einer jeweiligen Korpusregion 108 ermöglichen, zum Beispiel mittels einer stark dotierten Region an der Unterseite des Kontaktgrabens 115. Des Weiteren kann der Kontaktgraben 115 auch ein elektrisches Kontaktieren der ersten Anschlusselektrodenregionen 102 ermöglichen, zum Beispiel mittels stark dotierter Regionen in einem oberen Teil des Kontaktgrabens 115.
Das Kontaktieren auch der ersten Anschlusselektrodenregionen 102 über den Kontaktgraben 115 kann zum Beispiel in Fällen angewendet werden, wo eine Integrationsdichte so hoch ist, dass nicht genug Platz ist, um die ersten Anschlusselektrodenregionen 102 von der Oberfläche aus zu kontaktieren.
3 zeigt eine Querschnittsansicht eines weiteren beispielhaften Halbleiterbauelements 300 zur Verwendung mit einer oder mehreren Ausführungsformen.
Das Halbleiterbauelement 300 kann als ein Grabentransistor konfiguriert sein, der mehrere Transistorzellen 120 enthält, und kann in einem gewissen Grad den oben beschriebenen Halbleiterbauelementen 100, 150 und 200 ähneln. Insbesondere können Bezugszahlen, die die gleichen sind wie dort, die gleichen oder ähnliche Elemente bezeichnen, die darum hier nicht noch einmal ausführlich beschrieben werden. Wir verweisen auf die Beschreibung oben.
Eine Transistorzelle 120 in dem Halbleiterbauelement 300 kann zwei erste Gräben 130 und zwei zweite Gräben 135 enthalten, die nebeneinander in seitlicher Richtung des Halbleiterkorpus 101 angeordnet sind. Eine zusätzliche Elektrode 111 kann in jedem der ersten Gräben 130 angeordnet sein, und eine Gate-Elektrode 109 kann in jedem der zweiten Gräben 135 angeordnet sein. Die Gate-Elektroden 109 können von jeweiligen ersten Isolierschichten 110 umgeben sein, und die zusätzlichen Elektroden 111 können von jeweiligen zweiten Isolierschichten 112 umgeben sein. Die erste Isolierschicht 110 kann die gleiche Dicke wie die zweite Isolierschicht 112 haben. Alternativ können die erste Isolierschicht 110 und die zweite Isolierschicht 112 verschiedene Dicken haben. Zum Beispiel kann die erste Isolierschicht 110 dünner als die zweite Isolierschicht 112 sein. Die Gate-Elektroden 109 können neben ersten Anschlusselektrodenregionen 102 angeordnet sein. Die ersten Anschlusselektrodenregionen 102 können mit einer ersten Anschlusselektrode 104 verbunden sein, die über der ersten Seite 106 des Halbleiterkorpus 101 angeordnet sein kann. Die zweite Anschlusselektrode 105 kann über einer zweiten Seite 107 des Halbleiterkorpus 101 angeordnet sein, die der ersten Seite 106 gegenüberliegen kann. Die erste Seite 106 kann zum Beispiel eine Vorderseite des Halbleiterkorpus 101 sein, und die zweite Seite 107 kann zum Beispiel eine Rückseite des Halbleiterkorpus 101 sein. Die zweite Anschlusselektrode 105 kann dazu dienen, eine zweite Anschlusselektrodenregion 103 zu kontaktieren, die eine p-dotierte (zum Beispiel stark p-dotierte, zum Beispiel ,,p+"-dotierte) erste Teilregion 103a neben der zweiten Anschlusselektrode 105 und eine n-dotierte (zum Beispiel gering n-dotierte, zum Beispiel „n-“dotierte) zweite Teilregion 103b neben der ersten Teilregion 103a enthalten kann. Eine p-dotierte Korpusregion 108 kann zwischen der zweiten Anschlusselektrodenregion 103 (oder der zweiten Teilregion 103b der zweiten Anschlusselektrodenregion 103) und den ersten Anschlusselektrodenregionen 102 ausgebildet sein. Die Gate-Elektroden 109 können sich - ausgehend von der ersten Seite 106 des Halbleiterkorpus 101 - entlang der Korpusregion 108 bis in die zweite Anschlusselektrodenregion 103 hinein erstrecken. Zusätzliche p-dotierte Regionen 116 können zwischen den Gate-Elektroden 109 und den zusätzlichen Elektroden 111 über der zweiten Anschlusselektrodenregion 103 und unter der ersten Anschlusselektrode 104 ausgebildet sein. Die zusätzlichen p-dotierten Regionen 116 können von der ersten Anschlusselektrode 104 mittels jeweiliger Isolierschichten 117 isoliert sein.
Das Halbleiterbauelement 300 kann aufgrund der komplementären Dotierung der ersten und der zweiten Teilregion 103a, 103b der zweiten Anschlusselektrodenregion 103 als ein Bipolartransistor mit isolierter Steuerelektrode (IGBT) arbeiten.
Ähnlich wie in den Halbleiterbauelementen 100, 150 und 200 können die zusätzlichen Elektroden 111 die Gate-Elektroden 109 abschirmen und können großen Feldstärken an den ersten Isolierschichten 110 verhindern.
4 zeigt eine Querschnittsansicht eines weiteren beispielhaften Halbleiterbauelements 400 zur Verwendung mit einer oder mehreren Ausführungsformen.
Das Halbleiterbauelement 400 kann als ein Grabentransistor konfiguriert sein, der mehrere Transistorzellen 120 enthält, und kann in einem gewissen Grad den oben beschriebenen Halbleiterbauelementen 100, 150, 200 und 300 ähneln. Insbesondere können Bezugszahlen, die die gleichen sind wie dort, die gleichen oder ähnliche Elemente bezeichnen, die darum hier nicht noch einmal ausführlich beschrieben werden. Wir verweisen auf die Beschreibung oben.
Eine Transistorzelle 120 in dem Halbleiterbauelement 400 kann zwei erste Gräben 130 und einen zweiten Graben 135 enthalten, die in seitlicher Richtung des Halbleiterkorpus 101 nebeneinander angeordnet sind. Zusätzliche Elektroden 111 können in den ersten Gräben 130 angeordnet sein, und eine Gate-Elektrode 109 kann in dem zweiten Graben 135 der Zelle 120 angeordnet sein. Der zweite Graben 135 kann seitlich zwischen den zwei ersten Gräben 130 angeordnet sein. Jeder erste Graben 130 kann gemeinsam durch zwei benachbarte Zellen 120 genutzt werden, wie in 4 gezeigt, die drei Zellen 120 zeigt, d. h. eine Mittelzelle 120 und zwei benachbarte Zellen 120 (nur Teile der benachbarten Zellen sind gezeigt). Die Gate-Elektrode 109 kann von einer ersten Isolierschicht 110 umgeben sein, und die zusätzlichen Elektroden 111 können von jeweiligen zweiten Isolierschichten 112 umgeben sein. Die Gate-Elektrode 109 kann neben ersten Anschlusselektrodenregionen 102 angeordnet sein. Die ersten Anschlusselektrodenregionen 102 können mit einer ersten Anschlusselektrode 104 verbunden sein, die über der ersten Seite 106 des Halbleiterkorpus 101 angeordnet sein kann. Eine zweite Anschlusselektrode 105 kann über einer zweiten Seite 107 des Halbleiterkorpus 101 angeordnet sein, die der ersten Seite 106 gegenüberliegen kann. Die erste Seite 106 kann zum Beispiel eine Vorderseite des Halbleiterkorpus 101 sein, und die zweite Seite 107 kann zum Beispiel eine Rückseite des Halbleiterkorpus 101 sein. Die zweite Anschlusselektrode 105 kann dazu dienen, eine zweite Anschlusselektrodenregion 103 zu kontaktieren, die eine n-dotierte (zum Beispiel stark n-dotierte, zum Beispiel ,,n+"-dotierte) erste Teilregion 103a neben der zweiten Anschlusselektrode 105 und eine n-dotierte (zum Beispiel gering n-dotierte, zum Beispiel „n-“dotierte) zweite Teilregion 103b neben der ersten Teilregion 103a enthalten kann. P-dotierte Korpusregionen 108 können zwischen der zweiten Anschlusselektrodenregion 103 (oder der zweiten Teilregion 103b der zweiten Anschlusselektrodenregion 103) und den ersten Anschlusselektrodenregionen 102 ausgebildet sein. Die Gate-Elektrode 109 kann sich, ausgehend von der ersten Seite 106 des Halbleiterkorpus 101, entlang der Korpusregionen 108 bis in die zweite Anschlusselektrodenregion 103 hinein erstrecken. Die zusätzlichen Elektroden 111 können sich entlang der Korpusregionen 108 und entlang mindestens eines Teils der zweiten Anschlusselektrodenregion 103 (zum Beispiel mindestens eines Teils der zweiten Teilregion 103b der zweiten Anschlusselektrodenregion 103, wie gezeigt) erstrecken. Somit können sich die zusätzlichen Elektroden 111 tiefer in den Halbleiterkorpus 101 erstrecken als die Gate-Elektrode 109. P-dotierte (zum Beispiel stark p-dotierte, zum Beispiel ,,p+"-dotierte) Regionen 118 können neben den ersten Anschlusselektrodenregionen 102 in der p-dotierten Korpusregionen 108 ausgebildet sein und können mit der ersten Anschlusselektrode 104 verbunden sein. Die p-dotierten Regionen 118 können dazu dienen, die Korpusregionen 108 elektrisch zu kontaktieren.
Ähnlich wie in den Halbleiterbauelementen 100, 150, 200 und 300 können die zusätzlichen Elektroden 111 die Gate-Elektrode 109 abschirmen und können große Feldstärken an der ersten Isolierschicht 110 verhindern.
5 zeigt eine Querschnittsansicht eines weiteren beispielhaften Halbleiterbauelements 500 zur Verwendung mit einer oder mehreren Ausführungsformen.
Das Halbleiterbauelement 500 ist als ein Grabentransistor konfiguriert, der mehrere Transistorzellen 120 enthält, und ähnelt zu einem gewissen Grad den oben beschriebenen Halbleiterbauelementen 100, 150, 200, 300 und 400. Insbesondere können Bezugszahlen, die die gleichen sind wie dort, die gleichen oder ähnliche Elemente bezeichnen, die darum hier nicht noch einmal ausführlich beschrieben werden. Wir verweisen auf die Beschreibung oben.
Eine Transistorzelle 120 in dem Halbleiterbauelement 500 kann zwei Gräben 130 enthalten, die in seitlicher Richtung des Halbleiterkorpus 101 nebeneinander angeordnet sind. Eine zusätzliche Elektrode 111 kann in jedem der zwei Gräben 130 angeordnet sein. Eine Gate-Elektrode 109 kann über der ersten Seite 106 eines Halbleiterkorpus 101 zwischen den zwei Gräben 130 angeordnet sein. Die erste Seite 106 kann zum Beispiel eine Vorderseite des Halbleiterkorpus 101 sein. Die Gate-Elektrode 109 kann von dem Halbleiterkorpus 101 durch eine erste Isolierschicht 110 isoliert sein. Die zusätzlichen Elektroden 111 können von jeweiligen zweiten Isolierschichten 112 umgeben sein. P-dotierte Korpusregionen 108 können in dem Halbleiterkorpus 101 auf jeder Seite der Gate-Elektrode 109 ausgebildet sein und können teilweise durch die Gate-Elektrode 109 überlappt werden. N-dotierte (zum Beispiel stark n-dotierte, zum Beispiel ,,n+"-dotierte) erste Anschlusselektrodenregionen 102 können in der Korpusregionen 108 zwischen der Gate-Elektrode 109 und einem jeweiligen Graben 130 ausgebildet sein.
Die ersten Anschlusselektrodenregionen 102 können mit einer ersten Anschlusselektrode 104 verbunden sein, die über der ersten Seite 106 des Halbleiterkorpus 101 angeordnet sein kann. P-dotierte (zum Beispiel stark p-dotierte, zum Beispiel ,,p+"-dotierte) Regionen 118 können neben den ersten Anschlusselektrodenregionen 102 in der p-dotierten Korpusregionen 108 ausgebildet sein und können mit der ersten Anschlusselektrode 104 verbunden sein. Die stark p-dotierten Regionen 118 können dazu dienen, die Korpusregionen 108 elektrisch zu kontaktieren.
Eine zweite Anschlusselektrode 105 kann über einer zweiten Seite 107 des Halbleiterkorpus 101 angeordnet sein, die der ersten Seite 106 gegenüberliegen kann. Die zweiten Seite 107 kann zum Beispiel eine Rückseite des Halbleiterkorpus 101 sein. Die zweite Anschlusselektrode 105 kann dazu dienen, eine zweite Anschlusselektrodenregion 103 zu kontaktieren, die eine n-dotierte (zum Beispiel stark n-dotierte, zum Beispiel ,,n+„-dotierte) erste Teilregion 103a neben der zweiten Anschlusselektrode 105 und eine n-dotierte (zum Beispiel gering n-dotierte, zum Beispiel ,,n-“-dotierte) zweite Teilregion 103b neben der ersten Teilregion 103a enthalten kann. Die p-dotierten Korpusregionen 108 können zwischen der zweiten Anschlusselektrodenregion 103 (oder der zweiten Teilregion 103b der zweiten Anschlusselektrodenregion 103) und den ersten Anschlusselektrodenregionen 102 ausgebildet sein. Die Gate-Elektrode 109 kann sich entlang einer horizontalen Richtung erstrecken und kann Teile der Korpusregionen 108 und einen Teil der zweiten Anschlusselektrodenregion 103 (oder der zweiten Teilregion 103b der zweiten Anschlusselektrodenregion 103) zwischen den Korpusregionen 108 überlappen. Die zusätzlichen Elektroden 111 können sich entlang der Korpusregionen 108 und entlang mindestens eines Teils der zweiten Anschlusselektrodenregion 103 (zum Beispiel mindestens eines Teils der zweiten Teilregion 103b der zweiten Anschlusselektrodenregion 103, wie gezeigt) erstrecken. Somit können die zusätzlichen Elektroden 111 in den Gräben 130 ausgebildet sein und können sich vertikal in den Halbleiterkorpus 101 hinein erstrecken, während die Gate-Elektrode 109 über dem Halbleiterkorpus 101 angeordnet sein kann.
Ähnlich wie in den Halbleiterbauelementen 100, 150, 200, 300 und 400 können die zusätzlichen Elektroden 111 die Gate-Elektrode 109 abschirmen und können große Feldstärken an der ersten Isolierschicht 110 verhindern.
Gate-Elektroden und/oder zusätzliche Elektroden von Halbleiterbauelementen, wie zum Beispiel Gate-Elektroden 109 und/oder zusätzliche Elektroden 111 von Halbleiterbauelementen 100, 150, 200, 300, 400 und 500, können ein elektrisch leitfähiges Material enthalten oder daraus bestehen, zum Beispiel Polysilizium oder ein Metall (oder eine Metalllegierung), obgleich auch andere elektrisch leitfähige Materialien möglich sein können. Die Isolierschichten, die die Gate-Elektroden 109 und/oder zusätzlichen Elektroden 111 isolieren, wie zum Beispiel die erste Isolierschicht 110 und/oder die zweite Isolierschicht 112 von Halbleiterbauelementen 100, 150, 200, 300, 400 und 500, können ein elektrisch isolierendes Material enthalten oder daraus bestehen, zum Beispiel ein Oxid, obgleich auch andere elektrisch isolierende Materialien möglich sein können. Die Anschlusselektroden von Halbleiterbauelementen, wie zum Beispiel die erste Anschlusselektrode 104 und/oder die zweite Anschlusselektrode 105 von Halbleiterbauelementen 100, 150, 200, 300, 400 und 500, können ein elektrisch leitfähiges Material enthalten oder daraus bestehen, wie zum Beispiel ein Metall oder eine Metalllegierung, obgleich auch andere elektrisch leitfähige Materialien möglich sein können.
Des Weiteren versteht es sich, dass die Dotierungstypen der einzelnen dotierten Regionen umgekehrt werden können, um Bauelemente von entgegengesetztem Leitfähigkeitstyp zu erhalten, zum Beispiel Feldeffekttransistoren vom p-Typ anstatt Feldeffekttransistoren vom n-Typ oder umgekehrt.
Halbleiterbauelemente, wie zum Beispiel die Bauelemente 100, 150, 200, 300, 400 und 500, können eine streifenförmige Struktur haben. Zum Beispiel können die zusätzlichen Elektroden 111 und/oder die Gate-Elektroden 109 von Bauelementzellen 120 eine streifenförmige Struktur haben, wie in 1B gezeigt. Es versteht sich jedoch, dass Halbleiterbauelemente oder Bauelementzellen 120 von Halbleiterbauelementen auch anders geformte Strukturen haben können. Zum Beispiel können die Bauelementzellen 120 von Halbleiterbauelementen generell eine willkürliche Form haben, zum Beispiel eine Polygonform (zum Beispiel dreieckig, vierseitig, rechteckig, quadratisch, sechseckig oder dergleichen), eine rund Form (zum Beispiel kreisförmig, elliptisch oder dergleichen) oder eine unregelmäßige Form.
Im Folgenden wird hauptsächlich auf Halbleiterbauelemente eingegangen, zum Beispiel Grabentransistoren, die Elektroden aus Polysilizium (auch als Polyelektroden oder kurz als Polys bezeichnet) in dem Graben oder den Gräben aufweisen. Es versteht sich jedoch, dass die gleichen oder ähnliche Überlegungen auch für Bauelemente mit Elektroden gelten, die andere elektrisch leitfähige Materialien enthalten oder daraus bestehen, wie zum Beispiel Metalle oder Metalllegierungen. Des Weiteren werden dielektrische oder Isolierschichten in dem oder den Gräben hauptsächlich als Oxide oder Oxidschichten beschrieben, zum Beispiel Feldoxid (FOX) oder Gate-Oxid (GOX). Es versteht sich jedoch, dass die gleichen oder ähnliche Überlegungen auch für andere dielektrische oder isolierende Materialien gelten.
Des Weiteren ist die zweite Anschlusselektrode 105 zwar so gezeigt, dass sie über der zweiten Seite 107 des Halbleiterkorpus 101 angeordnet ist, jedoch versteht es sich, dass die zweite Anschlusselektrode 105 auch über der ersten Seite 106 des Halbleiterkorpus 101 (nicht gezeigt) angeordnet sein kann. In diesem Fall kann die erste Teilregion 103a der zweiten Anschlusselektrodenregion 103 zum Beispiel als eine vergrabene Schicht konfiguriert sein, und die zweite Anschlusselektrode 105, die über der ersten Seite 106 angeordnet ist, kann mit der vergrabenen Schicht mittels eines vertikalen Kontakts (zum Beispiel eines Kontaktgrabens) elektrisch verbunden sein, der sich von der ersten Seite 106 bis in die vergrabene Schicht hinein erstreckt.
Grabentransistoren, wie zum Beispiel Transistoren 100, 150, 200, 300, 400 und 500, können als dichte Grabentransistoren implementiert sein. In einer oder mehreren Ausführungsformen kann der Begriff „dichter Grabentransistor“ Grabentransistoren mit einer hohen oder sehr hohen Integrationsdichte beinhalten oder meinen, zum Beispiel mit einer großen Anzahl (zum Beispiel Tausende, Zehntausende, Hunderttausende oder Millionen oder noch mehr) von Transistorzellen 120. In einer oder mehreren Ausführungsformen kann der Begriff „dichte Grabentransistor“ Grabentransistoren mit einer Mesabreite von maximal etwa 1,5 mal einer Grabenbreite beinhalten. Der Begriff „Mesabreite“ kann zum Beispiel eine Breite einer Region zwischen zwei Gräben von zwei benachbarten Bauelementzellen beinhalten oder meinen (zum Beispiel die Breite w_m in 1A). Der Begriff „Grabenbreite“ kann zum Beispiel eine Breite eines Grabens beinhalten oder meinen, in dem die mindestens eine zusätzliche Elektrode angeordnet sein kann (zum Beispiel die Breite w_t in 1B). In einer oder mehreren Ausführungsformen kann der Begriff „dichter Grabentransistor“ Grabentransistoren mit einer Mesabreite von maximal etwa 1,0 mal der Grabenbreite beinhalten. In einer oder mehreren Ausführungsformen kann der Begriff „dichter Grabentransistor“ Grabentransistoren beinhalten, in denen es am Grabenboden zu einem Spannungsdurchschlag kommt (oder anders ausgedrückt: in einer Region an oder nahe dem Boden eines oder mehrerer Gräben).
Grabentransistoren können mitunter in einem sogenannten Lawinenimpulsmodus betrieben werden. Dichte Grabentransistoren können während jedes Lawinenimpulses heiße Ladungsträger in das Felddielektrikum (zum Beispiel Feldoxid (FOX)), d. h. eine dielektrische Schicht (zum Beispiel Oxidschicht), die eine Feldplatte des Transistors isoliert (zum Beispiel die zweite Isolierschicht 112 in den Halbleiterbauelementen 100, 150, 200, 300, 400 und 500), und/oder in das Gate-Dielektrikum (zum Beispiel Gate-Oxid (GOX)), d. h. eine dielektrische Schicht (zum Beispiel Oxidschicht), die eine Gate-Elektrode des Transistors isoliert (zum Beispiel die erste Isolierschicht 110 in den Halbleiterbauelementen 100, 150, 200, 300, 400), eintragen. Dies kann während wiederholter Lawinenimpulse (auch als wiederholte Lawinenanwendungen bezeichnet) zu einem ungewünschten Driften von Bauelement-Parametern führen, zum Beispiel die Durchschlagspannung und/oder Anfangsspannung des Transistors. Im Prinzip kann dieses Driften auch Filamentierungseffekte verursachen (wobei ein Transistorstrom auf nur eine oder einige wenige Zellen mit einer niedrigeren Durchschlagspannung als die übrigen Zellen konzentriert wird), was zu einer vorzeitigen Zerstörung der Bauelemente führen kann, was in 6A veranschaulicht ist.
6A zeigt ein Diagramm 600, in dem die Durchschlagspannung Ubr eines Grabentransistors im Verhältnis zu einer Anzahl wiederholter Lawinenimpulse als eine Kurve 601 aufgetragen ist.
Es ist gezeigt, dass die Durchschlagspannung 601, ausgehend von einem sogenannten „Null-Uhr“-Wert, zunächst mit zunehmender Anzahl von Lawinenimpulsen um wenige Volt ansteigen (oder driften) kann (siehe Region 602). Die Region 602 kann als eine stabile Betriebsregion des Transistors angesehen werden. Dann kann, nach einer kritischen Anzahl von Lawinenimpulsen, die Driftrichtung der Durchschlagspannung 601 umgekehrt werden, und die Durchschlagspannung 601 kann merklich abnehmen (siehe Region 603). Die Region 603 kann als eine Betriebsregion des Transistors angesehen werden, die im Prinzip instabil ist. Für einen störungsfreien Betrieb kann es wünschenswert sein, dass ein Transistor niemals die abfallende Region der Durchschlagspannung 601 (Region 603) erreicht.
Ein weiteres Problem kann eintreten, wenn eine oder mehrere einzelne Transistorzellen den abfallenden Modus signifikant früher als andere erreichen, zum Beispiel aufgrund einer lokalen fehlerhaften Verarbeitung (Defektdichte zum Beispiel in Graben- oder Kontaktloch-Fototechnik-Niveaus), da diese (defekten) Zellen lokale Filamente bilden können, die den gesamten Transistor unbrauchbar machen können, was in 6B veranschaulicht ist.
6B zeigt ein Diagramm 650, in dem eine Durchschlagspannung Ubr im Verhältnis zu einer Anzahl wiederholter Lawinenimpulse für zwei verschiedene Arten von Transistorzellen aufgetragen ist: eine erste Kurve 651a zeigt die Durchschlagspannung von normalen (nicht-defekten) Zellen (zum Beispiel ein Zellenfeld, das eine großen Anzahl (zum Beispiel Millionen) von normalen (nicht-defekten) Zellen enthält), während eine zweite Kurve 651b die Durchschlagspannung von einer oder mehreren (zum Beispiel einigen wenigen) defekten Transistorzellen zeigt.
Der Begriff „defekte Zelle“ im Sinne des vorliegenden Textes kann zum Beispiel eine Zelle beinhalten oder meinen, die mindestens einen Defekt oder Zellendefekt enthält, zum Beispiel einen Grabendefekt oder Kontaktgrabendefekt. Der Begriff „nicht-defekte Zelle“ im Sinne des vorliegenden Textes kann zum Beispiel eine Zelle beinhalten oder meinen, die frei von Defekten ist.
Der Begriff „Defekt“ im Sinne des vorliegenden Textes kann zum Beispiel eine beträchtliche Abweichung von einer bzw. einem normalen (oder standardmäßigen, oder erwünschten, oder zuvor festgelegten) Bedingung, Zustand, Form und/oder Struktur einer bestimmten Entität (zum Beispiel Element, Struktur, Schicht usw.) beinhalten oder meinen. Zum Beispiel kann der Begriff „Grabendefekt“ eine beträchtliche Abweichung der Form oder Struktur eines Grabens oder von einem oder mehreren Elementen des Grabens oder in dem Graben, zum Beispiel eine Elektrode oder ein Dielektrikum in dem Graben, enthalten oder meinen. Zum Beispiel kann der Begriff „Grabendefekt“ einen Fall enthalten, wo eine Abmessung (zum Beispiel eine Tiefe) eines Grabens wesentlich von einer gewünschten Abmessung (zum Beispiel Tiefe) abweicht, zum Beispiel eine Grabentiefe, die zu tief ist. Des Weiteren kann der Begriff „Grabendefekt“ einen Fall enthalten, wo eine Abmessung eines Elements in einem Graben (zum Beispiel eine Dicke einer Isolierschicht, zum Beispiel eines Gate-Dielektrikums (zum Beispiel GOX) oder eines Feldplattendielektrikums (zum Beispiel FOX)) wesentlich von einer gewünschten Abmessung (zum Beispiel einer gewünschten Dicke), zum Beispiel einer Oxid-Dicke, abweicht, die zu dünn ist. Des Weiteren kann der Begriff „Grabendefekt“ einen Fall enthalten, wo ein Element in dem Graben, das eigentlich vorhanden sein müsste (zum Beispiel eine Elektrode, zum Beispiel eine Abschirmelektrode, zum Beispiel eine Feldplatte), in Wirklichkeit fehlt, zum Beispiel eine fehlende Polyelektrode in dem Graben. Beispielhafte Defekte werden auch unten in Verbindung mit 9 näher gezeigt und beschrieben.
Defekte, wie oben angesprochen, können zum Beispiel zu einer beträchtlichen Abweichung bei der Funktionsweise, den Eigenschaften und/oder dem Verhalten der jeweiligen Entität im Vergleich zu der Funktionsweise, den Eigenschaften oder dem Verhalten von ähnlichen Entitäten ohne Defekte führen. Zum Beispiel kann ein Defekt in einer Transistorzelle (zum Beispiel ein Grabendefekt, zum Beispiel ein beträchtliches Dünnerwerden einer FOX) zu einer beträchtlichen Abweichung beim Transistorzellenverhalten im Vergleich zu anderen (nicht-defekten) Zellen führen.
Zum Beispiel kann, wie in 6B gezeigt, die Durchschlagspannung 651b einer oder mehrerer defekter Transistorzellen die abfallende Region früher (d. h. nach einer kleineren Anzahl von Lawinenimpulsen) erreichen als die Durchschlagspannung 651a von normalen (nicht-defekten) Zellen. Dies kann zu einer zunehmenden Spannungsdifferenz ΔV (durch den Pfeil 652 angedeutet) zwischen der Durchschlagspannung der einen oder mehreren defekten Zellen 651b und der Durchschlagspannung der nicht-defekten Zellen 651a führen. Je höher diese Spannungsdifferenz 652 zwischen der einen oder den mehreren defekten Zellen und dem restlichen Zellenfeld wird, desto kritischer kann die Situation werden. Das heißt, wenn keine weiteren Maßnahmen ergriffen werden, so kann es passieren, dass nur relativ wenige Lawinenimpulse mit dem Transistor ausgeführt werden können.
Darum kann es wünschenswert sein, defekte Transistorzellen während eines Vortests des Transistors zu detektieren, um zum Beispiel zu verhindern, dass defekte Bauelemente an die Kunden ausgeliefert werden.
Bis jetzt gibt es keine verlässlichen elektrischen Detektionsverfahren zum Detektieren einzelner defekter Transistorzellen, die infolge von Grabendefekten oder Kontaktgrabendefekten in Grabentransistoren entstanden sein können, wie zum Beispiel Dual-Poly-Grabentransistoren, d. h. Grabentransistoren mit zwei Polyelektroden, und zwar einer Poly-Gate-Elektrode (im vorliegenden Text auch als Poly-G bezeichnet) und einer zusätzlichen Polyelektrode (im vorliegenden Text auch als Poly-S oder S-Poly bezeichnet), die als eine Abschirmelektrode fungiert und in der Regel während des normalen Betriebes des Transistors mit der Source-Elektrode des Transistors gekoppelt ist, um defekte Transistoren herauszufiltern. Strukturelle Inline-Detektionsverfahren können sehr zeitaufwändig sein und filtern möglicherweise nur Defekte einer bestimmten Mindestgröße zuverlässig heraus, zum Beispiel Defekte mit einer Mindestgröße von 1 µm, zum Beispiel signifikant größer als 3 µm.
Eine oder mehrere Ausführungsformen können Testverfahren und -anordnungen zum Testen von Halbleiterbauelementen bereitstellen, insbesondere von Grabenbauelementen, wie zum Beispiel Grabentransistoren (zum Beispiel dichte Grabentransistoren, zum Beispiel Graben-Feldeffekttransistoren (FETs), zum Beispiel Graben-MOSFETs, oder Graben-Bipolartransistoren mit isolierter Steuerelektrode (IGBTs)), die mehrere Bauelementzellen (zum Beispiel Transistorzellen) enthalten, um defekte Bauelemente, zum Beispiel Bauelemente mit Defekten (zum Beispiel Grabendefekten) in einer oder mehreren Bauelementzellen zu detektieren. Zum Beispiel können Grabentransistoren 100, 150, 200, 300, 400 und 500, die oben beschrieben wurden, als veranschaulichende Beispiele für Halbleiterbauelemente angesehen werden, auf die Testverfahren und/oder Testanordnungen gemäß einer oder mehreren Ausführungsformen angewendet werden können. Dem Fachmann ist jedoch sofort klar, dass Testverfahren und/oder Testanordnungen gemäß einer oder mehreren Ausführungsformen wie im vorliegenden Text beschrieben, auch auf andere Grabenbauelemente angewendet werden können, zum Beispiel andere Grabentransistoren, zum Beispiel Grabentransistoren mit drei oder mehr Elektroden in einem Graben.
Eine oder mehrere Ausführungsformen können sogenannte Defektdichte-Scans und/oder Zuverlässigkeits-Scans implementieren, indem entsprechende Teststrukturen oder - anordnungen und Testverfahren bereitgestellt werden, in denen Grabenbauelemente (wie zum Beispiel Grabentransistoren) mit mehreren Elektroden (zum Beispiel Polysilizium-Elektroden (Polys)), zum Beispiel eine Gate-Elektrode und eine oder mehrere zusätzliche Elektroden (zum Beispiel eine Abschirmelektrode, zum Beispiel eine Feldplatte), in dem Graben elektrisch auf Defekte und/oder auf die Qualität eines oder mehrerer Grabendielektrika (zum Beispiel Oxide) gescannt werden können, zum Beispiel auf die Qualität eines Feldoxids (FOX) und/oder eines Gate-Oxid (GOX) und/oder eines Zwischenelektroden-Oxids (zum Beispiel Oxid zwischen zwei Polys (POLOX)). Somit können gemäß einer oder mehreren Ausführungsformen defekte Bauelemente am Ende des Frontend, zum Beispiel auf Waferebene, detektiert und herausgefiltert werden, so dass zum Beispiel verhindert werden kann, dass defekte Produkte an einen Kunden ausgeliefert werden. In einer oder mehreren Ausführungsformen können entsprechende Bauelement- (zum Beispiel Transistor-) Strukturen und/oder Kontaktinselstrukturen und/oder Verdrahtungsstrukturen und/oder Scan- oder Testverfahren bereitgestellt werden, die die oben erwähnte Defektdetektion und/oder Filterung von defekten Bauelementen oder Produkten ermöglichen können.
Eine oder mehrere Ausführungsformen können Strukturen oder Verfahren bereitstellen, die das Detektieren und Herausfiltern defekter Transistorzellen erlauben, die einen Einfluss auf die Durchschlagspannung des Transistors haben kann. So kann es zum Beispiel möglich sein zu verhindern, dass defekte Bauelemente an Kunden ausgeliefert werden.
Herkömmlicherweise können Dual-Polytransistoren intern in einer solchen Weise verbunden werden, dass das untere Poly in dem Graben (das Feldplatten-Poly oder sogenannte „Poly-S“), zum Beispiel die Elektrode 111 in 1A, immer auf Source-Potenzial sein kann und mittels des Chip-Layouts direkt mit einer Stromversorgungs-Metallkontaktinsel über ein Kontaktloch verbunden sein kann.
Gemäß einer oder mehreren Ausführungsformen können Dual-Polytransistoren bereitgestellt werden, bei denen das oben erwähnte Feldplatten-Poly zunächst (zum Beispiel bis einschließlich der Frontend-Messungen) separat zu einer oder mehreren Kontaktinseln, die separat kontaktiert werden können, ausgelegt sein können. Dies kann die Durchführung allgemeiner Messungen oder Tests am Frontend (zum Beispiel mittels Sondenkarten usw.) erlauben, die die Zuverlässigkeit von Transistorzellen testen können, und/oder die testen können, ob oder welche Transistorzellen von Defekten betroffen sind, bevor diese separaten Kontaktinseln anschließend mit der Source-Kontaktinsel (oder allgemeiner: mit einer Kontaktinsel, die ein gewünschtes oder Soll-Potenzial aufweist) im Back-end-of-line-Prozessierungsstadium oder in der Backend-Montage verbunden werden können.
In einer oder mehreren Ausführungsformen kann das Verbinden der einen oder mehreren separaten Kontaktinseln mit der Source-Kontaktinsel (oder der Kontaktinsel, die das Soll-Potenzial aufweist) auf einfache Weise erreicht werden, zum Beispiel mittels Drahtbonden und/oder Klammerbonden und/oder Antifuse-Techniken und/oder Metall-Umverdrahtungs- oder -Umverteilungstechniken mittels Materialabscheidung oder Laserschnitt und/oder anderer geeigneter Techniken. Falls zum Beispiel die eine oder die mehreren separaten Kontaktinseln mit der großen Source-Kontaktinsel eines Leistungstransistors im Back-end-of-line-Prozessierungsstadium oder in der Backend-Montage verbunden werden, so kann das fertige Bauelement oder Produkt die gleichen Potenzialeigenschaften und somit der gleichen Betriebseigenschaften haben wie ein klassisches Bauelement oder Produkt.
Eine oder mehrere Ausführungsformen können eines oder mehr von Folgendem enthalten: a) Trennen oder Lösen eines direkten Kontakts einer Polyelektrode in einem Graben (zum Beispiel Poly-S), b) Bereitstellen einer separaten Kontaktinsel auf einer Chipfläche, c) Ausbilden eines direkten Kontakts zwischen der Kontaktinsel und der Polyelektrode in dem Graben, d) Ausführen einer oder mehrerer Defekt-Scans und/oder Zuverlässigkeitstests zum Beispiel im Frontend (zum Beispiel unter Verwendung einer oder mehrerer Sonden, zum Beispiel einer Sondenkarte), e) (optionales) Evaluieren von Daten, die durch den oder die Tests erhalten wurden, mittels eines Evaluierungsregimes oder -algorithmus, wie zum Beispiel dynamisches PAT (Part Average Testing) zum Herausfiltern von Systemen, die defekt sind oder von Nominalwerten abweichen, f) (optionales) Inken auf Waferebene und (optionales) Ausliefern blanker Chips an Kunden, g) Backend-Montage, einschließlich des Ausbildens mindestens einer leitfähigen Verbindung zwischen der separaten Kontaktinsel und einer Kontaktinsel auf dem Chip mit einem gewünschten (Soll-) Potenzial, zum Beispiel Verbinden einer separaten Poly-S-Kontaktinsel mit einer Stromversorgungskontaktinsel auf dem Chip zum Herstellen eines Kontakts zu dem Source-Potenzial, wenn das Source-Potenzial das gewünschte Potenzial ist, oder (zum Beispiel für Hochgeschwindigkeits- oder Niedriggeschwindigkeitsvarianten) Verbinden der separaten Poly-S-Kontaktinsel mit einer Gate-Kontaktinsel auf dem Chip zum Herstellen eines Kontakts zu dem Gate-Potenzial, wenn das Gate-Potenzial das gewünschte Potenzial ist (in diesem Fall kann die Gate-Kontaktinsel zum Beispiel zweckmäßig vergrößert werden), h) Ausbilden der oben erwähnten leitfähigen Verbindung (des elektrischen Kontakts) mittels Bondung mit einem oder mehreren Bonddrähten und/oder einer Klammer und/oder Antifuse-Techniken und/oder Metall-Umverdrahtungs- oder - Umverteilungstechniken mittels Materialabscheidung oder Laserschnitt und/oder anderer geeigneter Techniken, i) Testen der nun wiederhergestellten normalen Transistorfunktionen im Backend.
In einer oder mehreren Ausführungsformen kann eine Poly-S-Spannung (oder anders ausgedrückt: eine Spannung, die an Poly-S Elektroden angelegt wird) während einer oder mehrerer Niedrigstrom-Durchschlagspannungsmessungen abgestimmt werden, so dass verschiedene Durchschlagregimes getestet werden können (zum Beispiel Niedrigstrom-Parabelmessung). Zum Beispiel kann die x-Achse (d. h. die Achse, die nach rechts zeigt) in Schaubild 650 von 6B ebenfalls die angelegte Poly-S-Vorspannung in einem Defektdichte-Scan darstellen, der (in dem in 6B gezeigten Beispiel) eine beträchtliche Abweichung der Durchschlagspannung Ubr vom Nominal- oder gewünschten Wert (durch die Kurve 651a dargestellt) bei einer Vorspannung von etwa +X Volt (wie gezeigt) detektieren und somit das defekte Bauelement herausfiltern kann. Oder anders ausgedrückt: Das Vorliegen einer Abweichung der gemessenen Durchschlagspannung von einer nominalen oder gewünschten Durchschlagspannung bei einem bestimmten Wert (zum Beispiel +X Volt, wie gezeigt) der Poly-S-Vorspannung kann anzeigen, dass das getestete Bauelement (oder eine oder mehrere Bauelementzellen) einen oder mehrere Defekte enthalten können.
In einer oder mehreren Ausführungsformen kann ein FOX-Defektdichte-Belastungstest ausgeführt werden, der einem GOX-Belastungstest ähneln kann. Dies kann enthalten, ein Poly-S-Potenzial allmählich mit Bezug auf alle übrigen Potenziale (zum Beispiel Potenziale an Source, Drain und anderen Gates des Transistors) zu erhöhen, die auf Erdungspotenzial (zum Beispiel 0 V) bleiben. Zum Beispiel kann gemäß einer oder mehreren Ausführungsformen ein FOX-Defektdichte-Belastungstest das Anlegen eines hohen Potenzials an die Poly-S-Elektrode enthalten, d. h. eines Potenzials, das im Vergleich zu dem gesamten Rest (der auf Erdungspotenzial, zum Beispiel 0 V, liegen kann) hoch ist, um einen Tunnelstrom als ein Maß für ein möglicherweise defektes dünnes Teil in dem FOX zu messen, das dann herausgefiltert werden kann. In Fall eines besonders eigenständigen dünnen Teils kann dies sogar zur Zerstörung des FOX führen, so dass das Bauelement (zum Beispiel ein Transistor) dann mit Gewissheit herausgefiltert werden kann. Alternativ kann eine Spannung, die im Vergleich zur Source negativ ist, an die Poly-S-Elektrode angelegt werden, und eine positive Spannung kann gleichzeitig an Drain angelegt werden. Somit kann in einer oder mehreren Ausführungsformen ein Grabenboden stärker belastet werden, während erforderlichenfalls eine Spannung in einer Region eines Oxidanstiegs reduziert werden kann.
In einer oder mehreren Ausführungsformen kann ein direkter Test eines Zwischenelektroden-Dielektrikums (oder anders ausgedrückt: einer dielektrischen Schicht zwischen zwei Elektroden in dem Graben), zum Beispiel einer Oxidschicht zwischen zwei Polyelektroden (im vorliegenden Text auch als POLOX-Schicht bezeichnet), ausgeführt werden. Zum Beispiel kann gemäß einigen Ausführungsformen Poly-G im Vergleich zu Poly-S getestet werden. Oder anders ausgedrückt: Ein Zwischenelektroden-Dielektrikum zwischen Poly-G und Poly-S kann auf dünne Teile getestet werden. Der Testablauf kann ähnlich sein wie beim FOX-Test, wobei die Spannung zwischen den zwei Elektroden (zum Beispiel Polyelektroden (Polys), zum Beispiel Poly-G und Poly-S) in dem Graben angelegt wird.
In einer oder mehreren Ausführungsformen können zwei oder drei oder noch mehr Elektroden (zum Beispiel Polys) in dem Graben in einer ähnlichen Weise wie oben beschrieben getestet werden. Insbesondere kann ein Zwischenelektroden-Dielektrikum (zum Beispiel Zwischenelektroden-Oxid) zwischen einem jeweiligen Elektrodenpaar (zum Beispiel Poly-Paar) auf dünne Teile getestet werden.
Gemäß einer oder mehreren Ausführungsformen können, zum Beispiel im Fall von Hochgeschwindigkeits- oder Niedriggeschwindigkeits-Bauelementen oder -Produkten, Elektroden (zum Beispiel Polyelektroden) in dem Graben, die das gleiche Potenzial im Endprodukt haben können, gegeneinander getestet werden.
Gemäß einer oder mehreren Ausführungsformen kann der im vorliegenden Text beschriebene Test auch auf Sensorstrukturen oder -bauelemente angewendet werden.
Gemäß einer oder mehreren Ausführungsformen kann ein Poly-S (immer noch) separat auf Produktebene gebondet werden. In diesem Fall können, wenn eine geeignete Poly-S-Spannung angelegt wird, gepulste einzelne oder wiederholte Hochstrom-Lawinentests ausgeführt werden, die sehr empfindlich auf Defekte ansprechen können, die zum Beispiel bei herkömmlichen einzelnen Lawinentests (bei denen die Poly-S-Spannung = 0 V ist) möglicherweise überhaupt nicht bemerkt werden. Dies kann eine weitere Art und Weise darstellen, um defekte Bauelemente oder Komponenten mittels Messung herauszufiltern oder auszusortieren. In dem Produkt kann das erforderliche Poly-S-Potenzial oder die erforderliche Poly-S-Spannung zum Beispiel in einer schaltungsartigen Weise oder über Sicherungen, Zapdioden oder auf andere geeignete Weise angelegt werden. Dies kann auch den Effekt haben, dass Bauelemente oder Komponenten mit Bezug auf ihre Defekteigenschaften analysiert werden können, nachdem Lawinenbelastungs-, Glüh- oder andere Belastungstests ausgeführt wurden.
Ein Aspekt von Testanordnungen und -verfahren gemäß einer oder mehreren Ausführungsformen kann darin gesehen werden, dass ein arbiträrer Graben, der ein arbiträres elektrisches Potenzial in dem Endprodukt transportieren kann, auf verschiedene Zuverlässigkeitskriterien (wie zum Beispiel Dicke oder Durchschlagspannung der dielektrischen Schicht (zum Beispiel Oxid)) auf einer Zwischenstufe getestet werden kann. Unter Verwendung einer geeigneten Anordnung kann gemäß einer oder mehreren Ausführungsformen auch eine Halbleiterregion zwischen zwei oder mehr ausgewählten Gräben (zum Beispiel eine Driftzone, eine Akkumulationszone usw.) getestet werden. Zum Beispiel kann ein Defekt-Scan ähnlich einer Tomografie beim Menschen unter Verwendung separat steuerbarer Elektroden und variierender unterschiedlicher Potenziale (zum Beispiel kontinuierlich) innerhalb zuvor festlegbarer Wertebereiche möglich sein. Das separate Steuern der Elektrodenpotenziale kann zum Beispiel durch Bereitstellen einer oder mehrerer zusätzlicher Kontaktinseln erreicht werden, die mit den jeweiligen Elektroden gekoppelt sein können.
In einer oder mehreren Ausführungsformen braucht eine Abschirmelektrode (zum Beispiel ein Feldplatten-Poly) nicht direkt mit einer Source-Kontaktinsel über ein oder mehrere Kontaktlöcher verbunden zu sein, aber mindestens ein Bonddraht (oder sonstige Verbindungsstrukturen) können an der Herstellung der elektrischen Verbindung beteiligt sein. Zum Beispiel kann eine zu testende Elektrode (zum Beispiel Poly) oder auch eine zu testende Halbleiterregion strukturell vollkommen separat oder isoliert vom übrigen Chipaufbau angeordnet sein und kann mit dem übrigen Chipaufbau mittels einer oder mehrerer nachträglich (zum Beispiel erst nach dem Testen) hinzugefügter elektrischer Verbindungen verbunden sein.
7A zeigt ein Testverfahren 700 gemäß verschiedenen Ausführungsformen.
Bei 702 kann ein zu testendes Halbleiterbauelement bereitgestellt werden. Dieses Halbleiterbauelement kann mindestens eine Bauelementzelle enthalten. Die mindestens eine Bauelementzelle kann mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion und mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode, und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, enthalten. Ein elektrisches Potenzial der mindestens einen zusätzlichen Elektrode kann von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion, der mindestens einen zweiten Anschlusselektrodenregion und der mindestens einen Gate-Elektrode separat gesteuert werden. Zum Beispiel kann die mindestens eine zusätzliche Elektrode elektrisch von der mindestens einen ersten Anschlusselektrodenregion, der mindestens einen zweiten Anschlusselektrodenregion und der mindestens einen Gate-Elektrode getrennt oder isoliert sein.
Bei 704 kann mindestens ein elektrisches Testpotenzial an mindestens eine der mindestens einen zusätzlichen Elektrode angelegt werden, um Defekte in der mindestens einen Bauelementzelle zu detektieren.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement in einem Halbleiterwerkstück, zum Beispiel einem Wafer oder einem Chip, ausgebildet sein oder einen Teil davon bilden.
In einer oder mehreren Ausführungsformen kann das Halbleiterwerkstück mindestens eine Kontaktinsel, zum Beispiel mehrere Kontaktinseln, enthalten. In einer oder mehreren Ausführungsformen kann das Halbleiterwerkstück mindestens eine erste Kontaktinsel enthalten, die elektrisch mit der mindestens einen ersten Anschlusselektrodenregion verbunden ist. In einer oder mehreren Ausführungsformen kann das Halbleiterwerkstück mindestens eine zweite Kontaktinsel enthalten, die elektrisch mit der mindestens einen zweiten Anschlusselektrodenregion verbunden ist. In einer oder mehreren Ausführungsformen kann das Halbleiterwerkstück mindestens eine dritte Kontaktinsel enthalten, die elektrisch mit der mindestens einen Gate-Elektrode verbunden ist. In einer oder mehreren Ausführungsformen kann das Halbleiterwerkstück mindestens eine vierte Kontaktinsel enthalten, die elektrisch mit der mindestens einen zusätzlichen Elektrode verbunden ist.
In einer oder mehreren Ausführungsformen kann das Halbleiterwerkstück mindestens eine separate Kontaktinsel enthalten, die der mindestens einen zusätzlichen Elektrode zugewiesen ist. Somit kann ein Potenzial der mindestens einen zusätzlichen Elektrode von Potenzialen anderer Elektroden separat gesteuert werden. Oder anders ausgedrückt: Das Potenzial der mindestens einen zusätzlichen Elektrode kann geändert werden, ohne die Potenziale anderer Elektroden oder Elektrodenregionen (zum Beispiel das Gate-Elektrodenpotenzial und/oder das Source/Drain-Potenzial) zu verändern.
In einer oder mehreren Ausführungsformen können die Kontaktinseln separate Kontaktinseln sein. In einer oder mehreren Ausführungsformen können die Kontaktinseln elektrisch voneinander getrennt sein.
In einer oder mehreren Ausführungsformen kann mindestens eine der Kontaktinseln ein elektrisch leitfähiges Material enthalten oder daraus bestehen, zum Beispiel ein Metall oder eine Metalllegierung.
In einer oder mehreren Ausführungsformen kann mindestens eine der Kontaktinseln an oder über einer Vorderseite des Halbleiterwerkstücks angeordnet sein. In einer oder mehreren Ausführungsformen kann mindestens eine der Kontaktinseln an oder über einer Rückseite des Halbleiterwerkstücks angeordnet sein.
In einer oder mehreren Ausführungsformen kann das Halbleiterwerkstück einen Halbleiterkorpus enthalten, wobei der mindestens eine Graben in dem Halbleiterkorpus ausgebildet sein oder sich dort hinein erstrecken kann.
In einer oder mehreren Ausführungsformen kann der Halbleiterkorpus Silizium enthalten oder daraus bestehen, obgleich gemäß anderen Ausführungsformen auch andere Halbleitermaterialien, einschließlich Verbund-Halbleitermaterialien, verwendet werden können.
In einer oder mehreren Ausführungsformen kann das mindestens eine Testpotenzial dafür konfiguriert sein, Grabendefekte in der mindestens einen Bauelementzelle zu detektieren.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement mehrere Bauelementzellen enthalten, zum Beispiel Hunderte von Bauelementzellen oder Tausende von Bauelementzellen oder Zehntausende von Bauelementzellen oder Hunderttausende von Bauelementzellen oder Millionen von Bauelementzellen oder noch mehr Bauelementzellen. In einer oder mehreren Ausführungsformen können die Bauelementzellen als ein Zellenfeld konfiguriert oder angeordnet sein.
In einer oder mehreren Ausführungsformen können die mehreren Bauelementzellen alle im Wesentlichen in der gleichen Weise konfiguriert sein und können zum Beispiel alle im Wesentlichen die gleiche Struktur haben und können zum Beispiel alle im Wesentlichen die gleichen Elemente oder Regionen haben.
In einer oder mehreren Ausführungsformen kann das mindestens eine elektrische Potenzial an mindestens einen Teil der Zellen gleichzeitig angelegt werden.
In einer oder mehreren Ausführungsformen kann das mindestens eine elektrische Potenzial an alle Zellen gleichzeitig angelegt werden.
In einer oder mehreren Ausführungsformen kann das mindestens eine elektrische Potenzial an mindestens eine gemeinsame Elektrode, die mit allen Zellen verbunden ist, angelegt werden.
In einer oder mehreren Ausführungsformen kann das mindestens eine elektrische Testpotenzial dafür konfiguriert sein, Defekte in den mehreren Bauelementzellen zu detektieren, zum Beispiel Grabendefekte und/oder Kontaktgrabendefekte.
In einer oder mehreren Ausführungsformen kann das mindestens eine elektrische Testpotenzial dafür konfiguriert sein, eine oder mehrere defekte Bauelementzellen unter den mehreren Bauelementzellen des Halbleiterbauelements zu detektieren.
In einer oder mehreren Ausführungsformen kann die erste Anschlusselektrodenregionen dafür konfiguriert sein, ein erstes Stromversorgungspotenzial während des normalen Betriebes des Halbleiterbauelements zu empfangen, zum Beispiel ein unteres Stromversorgungspotenzial oder ein oberes Stromversorgungspotenzial, zum Beispiel ein Source/Drain-Potenzial, zum Beispiel ein Source-Potenzial oder ein Emitter/Kollektor-Potenzial, zum Beispiel ein Emitter-Potenzial.
In einer oder mehreren Ausführungsformen kann die zweite Anschlusselektrodenregion dafür konfiguriert sein, ein zweites Stromversorgungspotenzial während des normalen Betriebes des Halbleiterbauelements zu empfangen, zum Beispiel ein oberes Stromversorgungspotenzial oder ein unteres Stromversorgungspotenzial, zum Beispiel ein Source/Drain-Potenzial, zum Beispiel ein Drain-Potenzial oder ein Emitter/Kollektor-Potenzial, zum Beispiel ein Kollektor-Potenzial.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement als ein Transistor konfiguriert sein, zum Beispiel als ein Feldeffekttransistor (FET), zum Beispiel ein MOSFET (zum Beispiel NMOS oder PMOS), oder als ein Bipolartransistor, zum Beispiel ein Bipolartransistor mit isolierter Steuerelektrode (IGBT).
In einer oder mehreren Ausführungsformen kann die mindestens eine erste Anschlusselektrodenregion eine erste Source/Drain-Region enthalten oder sein, zum Beispiel ein Source-Region oder eine Drain-Region.
In einer oder mehreren Ausführungsformen kann die mindestens eine zweite Anschlusselektrodenregion eine zweite Source/Drain-Region enthalten oder sein, zum Beispiel eine Drain-Region oder eine Source-Region.
In einer oder mehreren Ausführungsformen kann die mindestens eine erste Anschlusselektrodenregion eine erste Emitter/Kollektor-Region enthalten oder sein, zum Beispiel eine Emitter-Region oder eine Kollektor-Region.
In einer oder mehreren Ausführungsformen kann die mindestens eine zweite Anschlusselektrodenregion eine zweite Emitter/Kollektor-Region enthalten oder sein, zum Beispiel eine Kollektor-Region oder eine Emitter-Region.
In einer oder mehreren Ausführungsformen kann der Transistor als ein Grabentransistor konfiguriert sein.
In einer oder mehreren Ausführungsformen kann der Transistor als ein Leistungstransistor konfiguriert sein.
In einer oder mehreren Ausführungsformen kann die mindestens eine Gate-Elektrode dafür konfiguriert sein, einen Schaltzustand des Halbleiterbauelements zu steuern, zum Beispiel einen Schaltzustand des Transistors.
In einer oder mehreren Ausführungsformen kann die mindestens eine Gate-Elektrode mindestens teilweise in dem mindestens einen Graben angeordnet sein.
In einer oder mehreren Ausführungsformen können die mindestens eine Gate-Elektrode und die mindestens eine zusätzliche Elektrode mindestens teilweise in dem mindestens einen Graben angeordnet sein.
In einer oder mehreren Ausführungsformen können die mindestens eine Gate-Elektrode und die mindestens eine zusätzliche Elektrode im selben Graben angeordnet sein. In einer oder mehreren Ausführungsformen kann die mindestens eine Gate-Elektrode in einem oberen Abschnitt des Grabens angeordnet sein, und die mindestens eine zusätzliche Elektrode kann in einem unteren Abschnitt des Grabens unter der mindestens einen Gate-Elektrode angeordnet sein. In einer oder mehreren Ausführungsformen können die mindestens eine Gate-Elektrode und die mindestens eine zusätzliche Elektrode in dem Graben voneinander isoliert sein, zum Beispiel mittels einer Isolierschicht oder eines Zwischenelektroden-Dielektrikums, zum Beispiel einer Oxidschicht.
In einer oder mehreren Ausführungsformen können die mindestens eine Gate-Elektrode und die mindestens eine zusätzliche Elektrode seitlich nebeneinander in dem mindestens einen Graben angeordnet sein. In einer oder mehreren Ausführungsformen kann sich die mindestens eine zusätzliche Elektrode tiefer in dem Graben erstrecken als die Gate-Elektrode.
In einer oder mehreren Ausführungsformen können die mindestens eine Gate-Elektrode und die mindestens eine zusätzliche Elektrode in verschiedenen Gräben angeordnet sein.
In einer oder mehreren Ausführungsformen kann die mindestens eine Zelle mindestens einen ersten Graben und mindestens einen zweiten Graben enthalten, wobei die mindestens eine zusätzliche Elektrode in dem mindestens einen ersten Graben angeordnet sein kann und die mindestens eine Gate-Elektrode in dem mindestens einen zweiten Graben angeordnet sein kann.
In einer oder mehreren Ausführungsformen kann die mindestens eine Gate-Elektrode über dem Halbleiterkorpus angeordnet sein, zum Beispiel über einer Vorderseite des Halbleiterkorpus.
In einer oder mehreren Ausführungsformen kann die mindestens eine Gate-Elektrode von dem Halbleiterkorpus isoliert sein. In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement mindestens eine erste Isolierschicht enthalten, um die mindestens eine Gate-Elektrode zu isolieren. In einer oder mehreren Ausführungsformen kann die mindestens eine erste Isolierschicht mindestens teilweise die mindestens eine Gate-Elektrode umgeben. In einer oder mehreren Ausführungsformen kann die mindestens eine erste Isolierschicht ein Oxid enthalten oder daraus bestehen. Gemäß anderen Ausführungsformen kann die mindestens eine erste Isolierschicht andere isolierende Materialien enthalten oder daraus bestehen.
In einer oder mehreren Ausführungsformen kann die mindestens eine zusätzliche Elektrode als eine Abschirmelektrode konfiguriert sein, zum Beispiel als eine Feldplatte.
In einer oder mehreren Ausführungsformen kann die mindestens eine zusätzliche Elektrode von dem Halbleiterkorpus und/oder der Gate-Elektrode isoliert sein. In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement mindestens eine zweite Isolierschicht enthalten, um die mindestens eine zusätzliche Elektrode zu isolieren. In einer oder mehreren Ausführungsformen kann die mindestens eine zweite Isolierschicht in dem mindestens einen Graben angeordnet sein. In einer oder mehreren Ausführungsformen kann die mindestens eine zweite Isolierschicht die mindestens eine zusätzliche Elektrode mindestens teilweise umgeben. In einer oder mehreren Ausführungsformen kann die mindestens eine zweite Isolierschicht ein Oxid enthalten oder daraus bestehen. Gemäß anderen Ausführungsformen kann die mindestens eine zweite Isolierschicht andere isolierende Materialien enthalten oder daraus bestehen.
In einer oder mehreren Ausführungsformen kann die mindestens eine Gate-Elektrode ein elektrisch leitfähiges Material enthalten oder daraus bestehen, zum Beispiel Polysilizium oder ein Metall oder eine Metalllegierung, obgleich gemäß anderen Ausführungsformen auch elektrisch leitfähige Materialien verwendet werden können.
In einer oder mehreren Ausführungsformen kann die mindestens eine zusätzliche Elektrode ein elektrisch leitfähiges Material enthalten oder daraus bestehen, zum Beispiel Polysilizium oder ein Metall oder eine Metalllegierung, obgleich gemäß anderen Ausführungsformen auch elektrisch leitfähige Materialien verwendet werden können.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement ein oder mehrere Merkmale enthalten oder gemäß einem oder mehreren Merkmalen konfiguriert sein, die in Verbindung mit einem oder mehreren der Halbleiterbauelemente 100, 150, 200, 300, 400 und 500 beschrieben sind.
In einer oder mehreren Ausführungsformen kann das Anlegen mindestens eines Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode das Anlegen mehrerer Testpotenziale an die mindestens eine zusätzliche Elektrode enthalten, zum Beispiel eine Sequenz zunehmender Testpotenziale (oder anders ausgedrückt: eine Sequenz von Testpotenzialen, wobei jedes Testpotenzial eine feste Größenordnung hat und die Größenordnungen von Testpotenzial zu Testpotenzial zunehmen, d. h. V1 < V2 < V3 < ... < Vn-1 < Vn, wobei Vi das i-te Potenzial der Sequenz ist) oder eine Sequenz abnehmender Testpotenziale (oder anders ausgedrückt: eine Sequenz von Testpotenzialen, wobei jedes Testpotenzial eine feste Größenordnung hat und die Größenordnungen von Testpotenzial zu Testpotenzial abnehmen, d. h. V1 > V2 > V3 > ... > Vn-1 > Vn, wobei Vi das i-te Potenzial der Sequenz ist).
In einer oder mehreren Ausführungsformen kann das Anlegen mindestens eines Testpotenzials an mindestens eine der mindestens einen zusätzliche Elektrode das Anlegen mehrerer verschiedener Testpotenziale an die mindestens eine zusätzliche Elektrode enthalten, während ein festes Potenzial (zum Beispiel Erdungspotenzial, zum Beispiel 0 V) an die mindestens eine Gate-Elektrode, die mindestens eine erste Anschlusselektrodenregion und die mindestens eine zweite Anschlusselektrodenregion angelegt wird. Zum Beispiel kann das Anlegen mindestens eines Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode das Ansteigen eines Potenzials an der mindestens einen zusätzlichen Elektrode enthalten, während die Potenziale der mindestens einen ersten Anschlusselektrodenregion, der mindestens einen zweiten Anschlusselektrodenregion und der Gate-Elektrode auf einem festen Wert gehalten werden, zum Beispiel auf Erdungspotenzial, zum Beispiel 0 V.
In einer oder mehreren Ausführungsformen kann das Verfahren das Anlegen des mindestens einen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode und das Messen eines Tunnelstroms durch die mindestens eine zweite Isolierschicht enthalten. Oder anders ausgedrückt: Das mindestens eine Testpotenzial kann dafür konfiguriert sein, einen Tunnelstrom durch die mindestens eine zweite Isolierschicht zu messen.
In einer oder mehreren Ausführungsformen kann das Verfahren das Anlegen des mindestens einen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode und das Bestimmen einer Durchschlagspannung des Halbleiterbauelements enthalten. Oder anders ausgedrückt: Das mindestens eine Testpotenzial kann dafür konfiguriert sein, eine Durchschlagspannung des Halbleiterbauelements zu bestimmen.
In einer oder mehreren Ausführungsformen kann das Anlegen des mindestens einen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode das Ausführen einer oder mehrerer Durchschlagspannungsmessungen enthalten, zum Beispiel Niedrigstrom-Durchschlagspannungsmessungen, mit variierenden Vorspannungen an der mindestens einen zusätzlichen Elektrode, zum Beispiel eine Niedrigstrom-Parabelmessung. In einer oder mehreren Ausführungsformen kann die Vorspannung von einer unteren Vorspannung zu einer oberen Vorspannung, die höher als die untere Vorspannung ist, variiert (zum Beispiel angehoben) werden. In einer oder mehreren Ausführungsformen kann die untere Vorspannung etwa -20 V betragen, und die obere Vorspannung kann etwa +50 V betragen. In einer oder mehreren Ausführungsformen kann die untere Vorspannung etwa -5 V betragen, und die obere Vorspannung kann etwa +25 V betragen. In einer oder mehreren Ausführungsformen kann die untere Vorspannung etwa 0 V betragen, und die obere Vorspannung kann etwa +12 V betragen.
In einer oder mehreren Ausführungsformen kann jede Durchschlagspannungsmessung (d. h. für jeden Wert der Vorspannung an der mindestens einen zusätzlichen Elektrode) das Erhöhen eines Potenzials an der mindestens einen zweiten Anschlusselektrodenregion (zum Beispiel Drain-Region), während ein festes Potenzial (zum Beispiel Erdungspotenzial, zum Beispiel 0 V) an die mindestens eine Gate-Elektrode und die mindestens eine erste Anschlusselektrodenregion (zum Beispiel Source-Region) angelegt wird, und das Messen eines elektrischen Stroms, der zwischen der mindestens einen ersten Anschlusselektrodenregion (zum Beispiel Source-Region) und der mindestens einen zweiten Anschlusselektrodenregion (zum Beispiel Drain-Region) fließt, enthalten. Das Potenzial an der mindestens einen zweiten Anschlusselektrodenregion (zum Beispiel Drain-Region) kann zum Beispiel, ausgehend von einem unteren Wert U_lower (zum Beispiel 0 V) angehoben werden, bis ein gewünschter Wert des elektrischen Stroms (zum Beispiel 1 mA) an einem oberen Wert U_upper des Potenzials gemessen wird. Die Differenz zwischen dem Potenzial U_upper an der mindestens einen zweiten Anschlusselektrodenregion und dem Potenzial an der mindestens einen ersten Anschlusselektrodenregion (zum Beispiel Erdungspotenzial, zum Beispiel 0 V) kann dann die Durchschlagspannung Ubr anzeigen, die der jeweiligen Vorspannung an der mindestens einen zusätzlichen Elektrode entspricht. Durch das Ausführen von Durchschlagspannungsmessungen für eine Reihe verschiedener Vorspannungen an der mindestens einen zusätzlichen Elektrode kann die Abhängigkeit der Durchschlagspannung von der Vorspannung bestimmt werden, was zum Beispiel einer der in 6A und 6B gezeigten Kurven ähnlich sehen kann.
In einer oder mehreren Ausführungsformen kann mindestens eine der mindestens einen ersten Anschlusselektrodenregion und der mindestens einen zweiten Anschlusselektrodenregion eine Kontaktgrabenregion enthalten oder als eine solche konfiguriert sein.
In einer oder mehreren Ausführungsformen kann das mindestens eine Testpotenzial dafür konfiguriert sein, einen oder mehrere Defekte in der Kontaktgrabenregion oder den Kontaktgrabenregionen zu detektieren.
In einer oder mehreren Ausführungsformen kann das Anlegen des mindestens einen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode enthalten, das Halbleiterbauelement einem Defektdichte-Scan und/oder einem Zuverlässigkeits-Scan zu unterziehen.
In einer oder mehreren Ausführungsformen kann das Anlegen des mindestens einen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode enthalten, das Halbleiterbauelement einem Feldoxid (FOX)-Belastungstest zu unterziehen.
In einer oder mehreren Ausführungsformen kann das Anlegen mindestens eines Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode enthalten, einen zuvor festlegbaren elektrischen Strom durch das Halbleiterbauelement (zum Beispiel Transistor) zu zwingen. Der elektrische Strom kann eine konstante oder im Wesentlichen konstante Stromdichte haben. Zum Beispiel kann die Stromdichte des elektrischen Stroms über einen zuvor festlegbaren Zeitraum konstant oder im Wesentlichen konstant gehalten werden.
In einer oder mehreren Ausführungsformen kann die Stromdichte mindestens etwa 0,5 A/mm² (Ampere je mm² aktiver Bauelementfläche) betragen, zum Beispiel mindestens etwa 10 A/mm², zum Beispiel mindestens etwa 50 A/mm², zum Beispiel mindestens etwa 100 A/mm². In einer oder mehreren Ausführungsformen kann die Stromdichte nahe einer Zerstörungsgrenze des Bauelement (zum Beispiel Transistors) liegen.
In einer oder mehreren Ausführungsformen kann das Anlegen mindestens eines Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode das Ausführen eines Lawinentests enthalten.
In einer oder mehreren Ausführungsformen kann der Lawinentest das Anlegen eines oder mehrerer Lawinenimpulse an das Halbleiterbauelement enthalten. Oder anders ausgedrückt: Der Lawinentest kann ein gepulster Lawinentest sein.
In einer oder mehreren Ausführungsformen kann das Verfahren des Weiteren das Analysieren der aus den Halbleiterbauelement-Tests gewonnenen Testergebnisse enthalten. In einer oder mehreren Ausführungsformen kann das Analysieren oder Evaluieren der Testergebnisse ein Evaluierungsregime oder einen Evaluierungsalgorithmus enthalten oder dadurch erreicht werden, wie zum Beispiel ein dynamisches Part Average Testing (PAT).
In einer oder mehreren Ausführungsformen kann das Anlegen des mindestens einen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode eine oder mehrere Sonden enthalten oder unter Verwendung einer oder mehrerer Sonden ausgeführt werden, zum Beispiel unter Verwendung einer Sondenkarte, die eine oder mehrere Sonden enthält. Die Sonden können zum Beispiel eine oder mehrere Kontaktinseln berühren, die mit der mindestens einen ersten und zweiten Anschlusselektrodenregionen, der mindestens einen Gate-Elektrode und der mindestens einen zusätzlichen Elektrode verbunden sind.
In einer oder mehreren Ausführungsformen kann das Anlegen des mindestens einen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode während oder am Ende einer Frontend-Verarbeitungsstufe ausgeführt werden.
In einer oder mehreren Ausführungsformen kann die mindestens eine zusätzliche Elektrode elektrisch mit der mindestens einen ersten Anschlusselektrodenregion (zum Beispiel Source-Region) oder der mindestens einen Gate-Elektrode nach dem Anlegen des mindestens einen Testpotenzials, zum Beispiel nach dem Ausführen einer oder mehrerer der im vorliegenden Text beschriebenen Tests, verbunden werden. Das Verbinden der mindestens einen zusätzlichen Elektrode mit der mindestens einen ersten Anschlusselektrodenregion oder der mindestens einen Gate-Elektrode kann zum Beispiel durch Herstellen einer elektrischen Verbindung zwischen jeweiligen Kontaktinseln erreicht werden, zum Beispiel zwischen einer Kontaktinsel, die mit der mindestens einen zusätzlichen Elektrode gekoppelt ist, und einer Kontaktinsel, die mit der mindestens einen ersten Anschlusselektrodenregion (zum Beispiel Source-Kontaktinsel) gekoppelt ist, oder einer Kontaktinsel, die mit der mindestens einen Gate-Elektrode (Gate-Kontaktinsel) gekoppelt ist.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement eine Oberfläche (zum Beispiel Chipfläche) von mindestens etwa 1 mm² haben, zum Beispiel mindestens etwa 2 mm², zum Beispiel mindestens etwa 5 mm², zum Beispiel mindestens etwa 10 mm², zum Beispiel mindestens etwa 20 mm².
7B zeigt ein Testverfahren 750 gemäß verschiedenen Ausführungsformen.
Bei 752 kann ein Werkstück bereitgestellt werden. Das Werkstück kann einen zu testenden Transistor enthalten. Der Transistor kann mehrere Zellen enthalten, die elektrisch parallel geschaltet sind. Jede Zelle kann mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion und mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode, und mindestens eine zusätzliche Elektrode enthalten, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, wobei ein elektrisches Potenzial der mindestens einen zusätzlichen Elektrode von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion, der mindestens einen zweiten Anschlusselektrodenregion und der mindestens einen Gate-Elektrode separat gesteuert werden kann.
Bei 754 können mehrere Testpotenziale an mindestens eine der mindestens einen zusätzlichen Elektrode der Zellen angelegt werden, um defekte Zellen unter den mehreren Zellen zu detektieren.
Das Verfahren 750 kann des Weiteren gemäß einer oder mehreren der im vorliegenden Text beschriebenen Ausführungsformen konfiguriert sein.
Testverfahren gemäß einer oder mehreren Ausführungsformen zum Beispiel Verfahren 700 und/oder Verfahren 750, können zum Beispiel durch eine Testanordnung, wie zum Beispiel die Testanordnung 800', die in 8 gezeigt ist, ausgeführt werden.
8 zeigt eine Testanordnung 800' gemäß verschiedenen Ausführungsformen.
Die Testanordnung 800' kann ein zu testendes Halbleiterbauelement 800 enthalten. Das Halbleiterbauelement 800 kann mindestens eine Bauelementzelle 120 enthalten. Die mindestens eine Bauelementzelle 120 kann mindestens einen Graben 130 enthalten. Die mindestens eine Bauelementzelle 120 kann des Weiteren mindestens eine erste Anschlusselektrodenregion 102 enthalten. Die mindestens eine Bauelementzelle 120 kann des Weiteren mindestens eine zweite Anschlusselektrodenregion 103 enthalten. Die mindestens eine Bauelementzelle 120 kann des Weiteren mindestens eine Gate-Elektrode 109 enthalten. Die mindestens eine Bauelementzelle 120 kann des Weiteren mindestens eine zusätzliche Elektrode 111 enthalten. Die mindestens eine zusätzliche Elektrode 111 kann mindestens teilweise in dem mindestens einen Graben 130 angeordnet sein. Ein elektrisches Potenzial der mindestens einen zusätzlichen Elektrode 111 kann von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion 102, der mindestens einen zweiten Anschlusselektrodenregion 103 und der mindestens einen Gate-Elektrode 109 separat gesteuert werden.
Die Testanordnung 800' kann des Weiteren eine Testvorrichtung 850 enthalten. Die Testvorrichtung 850 kann dafür konfiguriert sein, mindestens ein elektrisches Testpotenzial an mindestens eine der mindestens einen zusätzlichen Elektrode 111 anzulegen, um Defekte in der mindestens einen Bauelementzelle 120 zu detektieren.
In einer oder mehreren Ausführungsformen kann die Testvorrichtung 850 elektrisch mit dem Halbleiterbauelement 800 zum Beispiel mittels einer oder mehrerer elektrischer Verbindungen 851, 852, 853, 854 gekoppelt oder verbunden sein.
Zum Beispiel kann die Testvorrichtung 850 mit der mindestens einen ersten Anschlusselektrodenregion 102 über eine erste elektrische Verbindung 851 gekoppelt sein. In einer oder mehreren Ausführungsformen kann die erste elektrische Verbindung 851 zum Beispiel eine elektrische Verbindung zwischen der Testvorrichtung 850 und einer ersten Kontaktinsel (zum Beispiel einer ersten Chipkontaktfläche, zum Beispiel einer Source-Kontaktinsel) des Halbleiterbauelements 800 enthalten, die mit der mindestens einen Anschlusselektrodenregion 102 gekoppelt ist (oder mit einer ersten Anschlusselektrode, die mit der mindestens einen Anschlusselektrodenregion 102 gekoppelt ist).
Zum Beispiel kann die Testvorrichtung 850 mit der mindestens einen zweiten Anschlusselektrodenregion 103 über eine zweite elektrische Verbindung 852 gekoppelt sein. In einer oder mehreren Ausführungsformen kann die zweite elektrische Verbindung 852 zum Beispiel eine elektrische Verbindung zwischen der Testvorrichtung 850 und einer zweiten Kontaktinsel (zum Beispiel einer zweiten Chipkontaktfläche, zum Beispiel einer Drain-Kontaktinsel) des Halbleiterbauelements 800 enthalten, die mit der mindestens einen zweiten Anschlusselektrodenregion 102 gekoppelt ist.
Zum Beispiel kann die Testvorrichtung 850 mit der mindestens einen Gate-Elektrode 109 über eine dritte elektrische Verbindung 853 gekoppelt sein. In einer oder mehreren Ausführungsformen kann die dritte elektrische Verbindung 853 zum Beispiel eine elektrische Verbindung zwischen der Testvorrichtung 850 und einer dritten Kontaktinsel (zum Beispiel einer dritten Chipkontaktfläche, zum Beispiel einer Gate-Kontaktinsel) des Halbleiterbauelements 800 enthalten, die mit der mindestens einen Gate-Elektrode 109 gekoppelt ist.
Zum Beispiel kann die Testvorrichtung 850 mit der mindestens einen zusätzlichen Elektrode 111 über eine vierte elektrische Verbindung 854 gekoppelt sein. In einer oder mehreren Ausführungsformen kann die vierte elektrische Verbindung 854 zum Beispiel eine elektrische Verbindung zwischen der Testvorrichtung 850 und einer vierten Kontaktinsel (zum Beispiel einer vierten Chipkontaktfläche) des Halbleiterbauelements 800 enthalten, die mit der mindestens einen zusätzlichen Elektrode 111 gekoppelt ist.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement 800 in einem Chip oder Wafer ausgebildet sein oder Teil eines Chips oder Wafers sein. In einer oder mehreren Ausführungsformen kann mindestens eine der Kontaktinseln über einer Vorderseite des Chips oder Wafers angeordnet sein. In einer oder mehreren Ausführungsformen kann mindestens eine der Kontaktinseln über einer Rückseite des Chips oder Wafers angeordnet sein.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement 800 als ein Transistor konfiguriert sein, zum Beispiel als ein Feldeffekttransistor (FET), zum Beispiel ein MOSFET, oder als ein Bipolartransistor, zum Beispiel ein Bipolartransistor mit isolierter Steuerelektrode (IGBT).
Das Halbleiterbauelement 800 oder ein oder mehrere Elemente des Halbleiterbauelements 800 können zum Beispiel des Weiteren gemäß einer oder mehreren der im vorliegenden Text beschriebenen Ausführungsformen konfiguriert sein, zum Beispiel gemäß einer oder mehreren Ausführungsformen die in Verbindung mit dem Verfahren 700 beschrieben sind, und/oder gemäß einem oder mehreren Merkmalen, die in Verbindung mit einem oder mehreren der Halbleiterbauelemente 100, 150, 200, 300, 400 und 500 beschrieben sind.
In einer oder mehreren Ausführungsformen kann die Testvorrichtung 850 einen Testschaltkreis enthalten oder kann ein Testschaltkreis sein. In einer oder mehreren Ausführungsformen kann die Testvorrichtung 850 Testausrüstung enthalten oder kann Testausrüstung sein. In einer oder mehreren Ausführungsformen kann die Testvorrichtung 850 eine oder mehrere Sonden enthalten, zum Beispiel eine Sondenkarte, die eine oder mehrere Sonden enthält. Die eine oder die mehreren Sonden oder die Sondenkarte können zum Beispiel dazu dienen, eine oder mehrere Kontaktinseln zu kontaktieren, die elektrisch mit einer oder mehreren Elektroden oder Elektrodenregionen des Halbleiterbauelements 800 verbunden sind, zum Beispiel einer oder mehreren der oben beschriebenen ersten bis vierten Kontaktinseln.
In einer oder mehreren Ausführungsformen kann die Testvorrichtung 850 dafür konfiguriert sein, einen oder mehrere Tests oder Testverfahren gemäß einer oder mehreren der im vorliegenden Text beschriebenen Ausführungsformen auszuführen, zum Beispiel einen Defektdichte-Scan und/oder einen Zuverlässigkeits-Scan. Zu diesem Zweck kann die Testvorrichtung 850 dafür konfiguriert sein, ein oder mehrere, zum Beispiel mehrere, Testpotenziale an mindestens eine der mindestens einen zusätzlichen Elektrode 111 anzulegen. In einer oder mehreren Ausführungsformen kann die Testvorrichtung 850 zum Beispiel dafür konfiguriert sein, eine Sequenz zunehmender oder abnehmender Potenziale an mindestens eine der mindestens einen zusätzlichen Elektrode 111 anzulegen. In einer oder mehreren Ausführungsformen kann die Testvorrichtung 850 zum Beispiel dafür konfiguriert sein, einen zuvor festlegbaren elektrischen Strom durch das Halbleiterbauelement 800 zu zwingen. In einer oder mehreren Ausführungsformen kann die Testvorrichtung 850 zum Beispiel dafür konfiguriert sein, einen Lawinentest auszuführen, zum Beispiel einen gepulsten Lawinentest.
In einer oder mehreren Ausführungsformen kann die Testvorrichtung 850 dafür konfiguriert sein, erhaltene Testergebnisse (zum Beispiel gemessene Durchschlagspannungen) zum Beispiel unter Verwendung eines Evaluierungsregimes oder Evaluierungsalgorithmus zu evaluieren, wie zum Beispiel eines Part Average Testing (PAT).
9 zeigt ein Halbleiterbauelement 900 mit verschiedenen Zellendefekten, und zeigt des Weiteren eine elektrische Scan-Kurve zum Veranschaulichen von Aspekten einer oder mehrerer Ausführungsformen.
Das Halbleiterbauelement 900 kann mehrere Bauelementzellen 120 enthalten. Jede Zelle kann einen Graben 130 enthalten. Die Gräben 130 können innerhalb eines Halbleiterkorpus 101 ausgebildet sein oder sich dort hinein erstrecken. Die Gräben 130 können dafür konfiguriert sein, eine Gate-Elektrode 109 und eine zusätzliche Elektrode 111 aufzunehmen, die in dem jeweiligen Graben 130 angeordnet sind. Die Gate-Elektrode 109 kann durch eine erste Isolierschicht (zum Beispiel Gate-Oxid (GOX)) isoliert sein, und die zusätzliche Elektrode 111 kann durch eine zweite Isolierschicht (zum Beispiel Feldoxid (FOX)) isoliert sein. Die Gate-Elektrode 109 kann dazu dienen, einen Schaltzustand des Halbleiterbauelements 900 zu steuern, während die zusätzliche Elektrode 111 zum Beispiel als eine Abschirmelektrode dienen kann, um eine elektrische Feldstärke an dem Gate-Dielektrikum 110, das die Gate-Elektrode 109 isoliert, zu reduzieren. Ein Kontaktgraben 115 kann in jedem Fall zwischen zwei benachbarten Gräben 130 angeordnet sein. Das Halbleiterbauelement 900 kann weitere Elemente enthalten, zum Beispiel erste Anschlusselektrodenregionen (zum Beispiel Source-Regionen), die zwischen den Kontaktgräben 115 und den Gräben 130 angeordnet sind, oder mindestens eine zweite Anschlusselektrodenregion, und/oder sonstige Elemente (aus Gründen einer besseren Übersichtlichkeit nicht gezeigt).
Drei verschiedene Zellendefekte 901, 902, 903 sind als ein Beispiel gezeigt. Ein erster Zellendefekt kann ein Defekt in einem Graben 130 sein, und zwar, dass eine Dicke der zweiten Isolierschicht (zum Beispiel FOX), die die zusätzliche Elektrode 111 isoliert, wesentlich von einer gewünschten Dicke abweicht, insbesondere eine beträchtliche Dünnung der zweiten Isolierschicht (zum Beispiel FOX), zum Beispiel am Boden des Grabens 130, wie durch die eingekreiste Region 901 angedeutet. Ein zweiter Zellendefekt kann ein weiterer Defekt eines Grabens 130 sein, und zwar, dass die zusätzlichen Elektrode 111 in dem Graben 130 fehlt, wie durch die eingekreiste Region 902 angedeutet. Ein dritter Zellendefekt kann ein Defekt eines Kontaktgrabens 115 sein, und zwar, dass eine Tiefe des Kontaktgrabens 115 zu tief ist, wie durch die eingekreiste Region 903 veranschaulicht.
Zellendefekte 901, 902 und/oder 903 können zu einer beträchtlichen Abweichung beim Verhalten der entsprechenden Zelle oder Zellen 120 im Vergleich zu anderen (nichtdefekten) Zellen 120 führen, was sich negativ auf die Leistung des Halbleiterbauelements 900 auswirken kann oder sogar dazu führen kann, dass das Halbleiterbauelement 900 unbrauchbar wird, wie oben beschrieben.
Testverfahren und/oder Testanordnungen gemäß einer oder mehreren der im vorliegenden Text beschriebenen Ausführungsformen können dafür befähigt sein, defekte Zellen mit einer oder mehreren Zellendefekten zu detektieren, wie zum Beispiel Zellendefekte 901, 902 und/oder 903 (oder andere Defekte), so dass Bauelemente mit defekten Zellen zum Beispiel herausgefiltert werden können.
In einer oder mehreren Ausführungsformen kann die Detektion von defekten Zellen durch Anlegen eines oder mehrerer Testpotenziale an die Bauelementzellen 120 oder an eine oder mehrere Elektroden oder Elektrodenregionen der Zellen 120 ausgeführt werden, um zum Beispiel Durchschlagspannungsmessungen und/oder Belastungstests von dielektrischen Schichten usw. auszuführen.
Zum Beispiel kann das Testen in einer oder mehreren Ausführungsformen enthalten oder erreicht werden durch: Variieren eines Vorspannpotenzials an der mindestens einen zusätzlichen Elektrode 111 des Halbleiterbauelements 900 zwischen einem ersten Wert (zum Beispiel 0 V) und einem zweiten Wert (zum Beispiel einer zuvor festlegbaren Obergrenze), zum Beispiel Erhöhen des Vorspannpotenzials von dem ersten Wert auf den zweiten Wert, und Ausführen einer Niedrigstrom-Durchschlagspannungsmessung für jedes der angelegten Vorspannpotenziale. Eine Abweichung der gemessenen Durchschlagspannung von einem nominalen oder gewünschten Wert bei einem Wert des Vorspannpotenzials kann dann zum Beispiel anzeigen, dass das Halbleiterbauelement 900 eine oder mehrere defekte Zellen haben kann.
Zum Beispiel kann gemäß einer oder mehreren Ausführungsformen eine elektrische Scan-Kurve veranschaulichend durch die eine oder die mehreren Zellen 120 geschoben werden, um Anomalien (Defekte) 901, 902, 903 in dem Halbleiterbauelement 900 zu detektieren, wie in 9 veranschaulicht.
9 zeigt (in der linken Hälfte der Figur) das elektrische Hindurchschieben (durch Pfeile 920 angedeutet) der Scan-Kurve für den Fall einer oder mehrerer zusätzlicher Elektroden 111 (zum Beispiel Poly-S-Elektroden), die sich auf einem ersten Vorspannpotenzial befinden, zum Beispiel 0 V, (durch eine erste Potenzialkurve 910a im Grabenbodenbereich dargestellt), und den Fall einer oder mehrerer zusätzlicher Elektroden 111, die sich auf einem zweiten Vorspannpotenzial befinden, zum Beispiel +12 V, (durch eine zweite Potenzialkurve 910b im Bereich der Zwischenelektroden-Dielektrikumschicht (zum Beispiel POLOX) dargestellt). Veranschaulichend können die Kurven 910a und 910b elektrische Potenziallinien in dem Halbleiterbauelement 900 für zwei verschiedene Werten des Vorspannpotenzials an der einen oder den mehreren Elektroden 111 (d. h. 0 V und +12 V) und einen bestimmten Wert des Potenzials an den ersten Anschlusselektrodenregionen (zum Beispiel 0 V) und einen bestimmten Wert des Potenzials an der zweiten Anschlusselektrodenregion (zum Beispiel +30 V oder +40 V) darstellen. Die elektrische Scan-Kurve kann gemäß der Vorspannung, die an die eine oder die mehreren zusätzlichen Elektroden 111 (zum Beispiel die eine oder die mehreren Poly-S-Elektroden) angelegt wird, von unten nach oben in die eine oder die mehreren Zellen 120 geschoben werden. Anomalien (Defekte) 901, 902, 903 in den verschiedenen Zellen 120 des Halbleiterbauelements 900 können bei niedrigen Stromdichten detektiert werden, da sie eine andere Form der Potenzialkurve und somit einen anderen Wert der Durchschlagspannung Ubr hervorrufen können. In einer oder mehreren Ausführungsformen kann ein dynamischer PAT-Evaluierungsalgorithmus auf die Ubr-Verteilung angewendet werden und kann anomale (defekte) Bauelemente (zum Beispiel Chips) herausfiltern.
10 zeigt eine Querschnittsansicht eines weiteren beispielhaften Halbleiterbauelements 1000 zur Verwendung mit einer oder mehreren Ausführungsformen.
Das Halbleiterbauelement 1000 kann in einem gewissen Grad dem oben beschriebenen Halbleiterbauelement 100 ähneln. Insbesondere können Bezugszahlen, welche die gleichen sind wie dort, die gleichen oder ähnliche Elemente bezeichnen, die darum hier nicht noch einmal ausführlich beschrieben werden.
Das Halbleiterbauelement 1000 unterscheidet sich von dem Halbleiterbauelement 100 darin, dass das Halbleiterbauelement 1000 als eine Diode konfiguriert ist. Die ersten Anschlusselektrodenregionen 102 können vom gleichen Leitfähigkeitstyp sein wie die Korpusregionen 108 und können vom entgegengesetzten Leitfähigkeitstyp wie die zweite Anschlusselektrodenregion 103 sein. Zum Beispiel können die ersten Anschlusselektrodenregionen 102 p-dotiert (zum Beispiel ,,p+„-dotiert) sein, während die zweite Anschlusselektrodenregion 103 n-dotiert sein kann, einschließlich beispielsweise einer stark n-dotierten (zum Beispiel ,,n+“-dotierten) ersten Teilregion 103a und einer gering n-dotierten (zum Beispiel ,,n-"-dotierten) zweiten Teilregion 103b. Es versteht sich, dass der Leitfähigkeitstyp aller dotierten Regionen umgekehrt werden kann. Die ersten Anschlusselektrodenregionen 102 können Anodenregionen sein, und die erste Anschlusselektrode 104 kann eine Anode der Diode sein, während die zweite Anschlusselektrodenregion 103 eine Katodenregion sein kann und die zweite Anschlusselektrode 105 eine Katode der Diode sein kann, oder umgekehrt.
Jede Bauelementzelle 120 des Halbleiterbauelements 1000 kann mindestens einen Graben 130 enthalten. Eine Elektrode 1011 kann in dem Graben 130 angeordnet sein und kann elektrisch von dem Halbleiterkorpus 101 mittels einer elektrisch isolierenden Schicht 1012 isoliert sein, die die Elektrode 1011 umgeben kann. Die Elektroden 1011 können sich entlang von Korpusregionen 108 und entlang mindestens eines Teils der zweiten Anschlusselektrodenregion 103 erstrecken (zum Beispiel mindestens eines Teils der zweiten Teilregion 103b der zweiten Anschlusselektrodenregion 103, wie gezeigt). Die Elektroden 1011 können elektrisch miteinander verbunden sein. Die Elektroden 1011 können ein elektrisch leitfähiges Material enthalten oder daraus bestehen, wie zum Beispiel Polysilizium oder ein Metall oder eine Metalllegierung; aber andere elektrisch leitfähige Materialien können ebenfalls verwendet werden. Die elektrisch isolierende Schicht 1012 kann ein elektrisch isolierendes Material enthalten oder daraus bestehen, wie zum Beispiel ein Oxid, aber andere elektrisch isolierende Materialien können ebenfalls verwendet werden.
11 zeigt ein Testverfahren 1100 gemäß verschiedenen Ausführungsformen.
Bei 1102 kann ein zu testendes Halbleiterbauelement bereitgestellt werden. Das Halbleiterbauelement kann als eine Diode konfiguriert sein. Das Halbleiterbauelement kann mindestens eine Bauelementzelle enthalten. Die mindestens eine Bauelementzelle kann mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion und mindestens eine zweite Anschlusselektrodenregion und mindestens eine Elektrode enthalten, die mindestens teilweise in dem mindestens einen Graben angeordnet ist. Ein elektrisches Potenzial der mindestens einen Elektrode kann von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion und der mindestens einen zweiten Anschlusselektrodenregion separat gesteuert werden. Zum Beispiel kann die mindestens eine Elektrode elektrisch von der mindestens einen ersten Anschlusselektrodenregion und der mindestens einen zweiten Anschlusselektrodenregion getrennt oder isoliert sein.
Bei 1104 kann mindestens ein elektrisches Testpotenzial an mindestens eine der mindestens einen Elektrode angelegt werden, um Defekte in der mindestens einen Bauelementzelle zu detektieren.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement des Weiteren ein oder mehrere Merkmale enthalten oder gemäß einem oder mehreren Merkmalen konfiguriert sein, die oben in Verbindung mit dem Halbleiterbauelement 1000 beschrieben sind.
In einer oder mehreren Ausführungsformen kann das als eine Diode konfigurierte Halbleiterbauelement einem oder mehreren der oben beschriebenen Testverfahren oder Tests unterzogen werden, um Defekte in der mindestens einen Bauelementzelle zu detektieren, zum Beispiel einem Defektdichte-Scan, einem Zuverlässigkeits-Scan, einem Elektrodenisolierschicht-Belastungstest, einer Durchschlagspannungsmessung und/oder einem Lawinentest, indem mindestens ein elektrisches Testpotenzial an mindestens eine der mindestens einen Elektroden in einer ähnlichen Weise angelegt wird, wie es oben beschrieben wurde. Zu diesem Zweck kann vorgesehen werden, dass die mindestens eine Elektrode, die in dem mindestens einen Graben angeordnet ist, elektrisch von der ersten und der zweiten Anschlusselektrodenregion getrennt werden kann und zum Beispiel mit einer separaten Kontaktinsel gekoppelt werden kann, wie es oben beschrieben wurde. In einer oder mehreren Ausführungsformen kann die separate Kontaktinsel später (zum Beispiel nachdem der Test oder die Tests ausgeführt wurden) mit einer weiteren Kontaktinsel gekoppelt werden, die während des normalen Betriebes des Halbleiterbauelements ein gewünschtes Potenzial aufweist, wie es oben beschrieben wurde.
Zur Veranschaulichung kann das Halbleiterbauelement, das als eine Diode konfiguriert ist und mindestens eine Elektrode aufweist, die in einem Graben angeordnet ist, den gleichen oder ähnlichen Tests unterzogen werden wie die im vorliegenden Text beschriebenen Halbleiterbauelemente, die mindestens eine Gate-Elektrode aufweisen und mindestens eine zusätzliche Elektrode haben, die in einem Graben angeordnet ist. Zum Beispiel kann eine Testanordnung gemäß einer oder mehreren Ausführungsformen die das zu testende Halbleiterbauelement (d. h. in diesem Fall die Diode) und die Testvorrichtung (zum Beispiel einen Testschaltkreis oder Testausrüstung) enthält, in der gleichen oder einer ähnlichen Weise konfiguriert sein wie die Testanordnung 800', die oben in Verbindung mit 8 beschrieben wurde, außer dass die Gate-Elektrode 109 und folglich die elektrische Verbindung 853 fehlen.
Eine oder mehrere der oben beschriebenen Ausführungsformen betreffen einen dualen Poly-MOSFET mit einer separaten Kontaktinsel für den Quellen-Poly (im Folgenden auch als S-Poly oder Poly-S bezeichnet), mitunter auch als „XFET“ bezeichnet, und ein entsprechendes Messverfahren im Frontend, das zum Herausfiltern kritischer Defekte verwendet werden kann. Ein Aspekt dieses Konzepts kann darin gesehen werden, dass der Quellen-Poly (Poly-S) möglicherweise separat mit einem unabhängigen elektrischen Potenzial im Front-End gekoppelt werden muss und später im Back-End möglicherweise wieder mit der (zum Beispiel großen) Source-Kontaktinsel in der üblichen Weise gekoppelt werden muss. Im Allgemeinen kann es wünschenswert sein, dass zwei oder mehr Kontaktinseln eines Halbleiterbauelements, wie zum Beispiel der oben erwähnte duale Poly-MOSFET, während der Fertigung des Bauelements elektrisch voneinander getrennt werden, um beispielsweise die Möglichkeit zu haben, separate elektrische Potenziale an die Kontaktinseln anzulegen (zum Beispiel während des Front-End-Tests), und dass die Kontaktinseln in dem fertig verarbeiteten Bauelement dauerhaft elektrisch miteinander verbunden sind, um eine gewünschte Funktionalität des Bauelements zu erreichen.
Eine Vorgehensweise zum Erreichen des oben erwähnten Anlegens separater Potenziale kann sein, separate Kontaktinseln im Front-End bereitzustellen, die später im Back-End mittels eines Bondungsprozesses miteinander verbunden werden können. Zu Beispielen dieses Konzepts gehören die Verwendung mehrerer separater Kontaktinseln, oder die Verwendung einer zusätzlichen Kontaktinsel und das Bonden an eine große Source-Kontaktinsel, oder auch die Verwendung einer sogenannten „geteilten Kontaktinsel“. Dieses Konzept kann allerdings schwierig zu implementieren sein, da Änderungen am Back-End-Prozess nur als langfristige Änderungen geplant werden können und mit einem erheblichen Aufwand verbunden sein können.
Verschiedene im vorliegenden Text beschriebene Ausführungsformen stellen eine Möglichkeit bereit, die oben erwähnten Schwierigkeiten zu überwinden, indem das Design oder Layout bereits auf Wafer-Ebene im Front-End geändert wird.
Gemäß einigen Ausführungsformen können Metallisierungsstrukturen, die mindestens zwei Schichten enthalten, zum Beispiel Zweischichtmetallisierungen (zum Beispiel AlCu und Cu), und entsprechende Fototechniken verwendet werden, um Tests oder Untersuchungen auf Defekte auf einer ersten Metallisierungsschichtebene (zum Beispiel der AlCu-Ebene) auszuführen (während die Kontaktinseln, zum Beispiel die Poly-S-Kontaktinsel und die Source-Kontaktinsel eines dualen Poly-MOSFET, noch elektrisch voneinander getrennt sind) und die elektrische Verbindung zwischen den separaten Kontaktinseln (zum Beispiel der Poly-S-Kontaktinsel und der (zum Beispiel großen) Source-Kontaktinsel) durch eine zweite (anschließende) Metallisierungsschichtebene (zum Beispiel eine Cu-Ebene) im Back End of Line (BEOL) (oder anders ausgedrückt: in der BEOL-Verarbeitungsstufe der Front-End-Verarbeitungsstufe) zum Beispiel mittels einer Cu-Brücke wiederherzustellen. Auf diese Weise können komplexe und/oder kostenintensive Maßnahmen zum Kurzschließen der Kontaktinseln in der Back-End-Verarbeitungsstufe vermieden werden.
Gemäß verschiedenen Ausführungsformen können Defektuntersuchungsmessungen, zum Beispiel an einem dualen Poly-MOSFET mit einer separaten Kontaktinsel für den Quellen-Poly (ein sogenannter XFET) oder an anderen Bauelementen (zum Beispiel Grabenbauelementen mit zwei oder mehr Gate-Elektroden (zum Beispiel Polys) im Graben), im Front-End auf einer AlCu-Basis mit separaten Potenzialen (Kontaktinseln) ausgeführt werden, und anschließend können diese Potenziale (Kontaktinseln) in der BEOL-Montage mittels einer oder mehrerer Cu-Brücken wieder kurzgeschlossen werden. Zum Beispiel können zwei oder mehr Kontaktinseln ein und desselben Bauelements (zum Beispiel ein und desselben Transistors) während der Defektuntersuchung elektrisch voneinander getrennt (isoliert) werden, um verschiedene Potenziale an die Kontaktinseln anzulegen, und können im Anschluss an die Defektuntersuchung elektrisch miteinander verbunden (kurzgeschlossen) werden, um ein und dasselbe Potenzial an die Kontaktinseln anzulegen. Zu diesem Zweck kann eine Mehrschichtmetallisierung (oder anders ausgedrückt: ein Metallisierungsschichtstapel) verwendet werden, der mindestens zwei Metallisierungsschichten (zum Beispiel eine AlCu-Schicht und eine Cu-Schicht auf der AlCu-Schicht) enthält, wobei mindestens eine (aber nicht alle) der mindestens zwei Metallisierungsschichten eine Verbindungsbrücke in der fertig verarbeiteten Stufe der Mehrschichtmetallisierung bildet. Die mindestens eine Metallisierungsschicht, die die Verbindungsbrücke bildet, kann eine andere Schicht als die unterste Schicht der Mehrschichtmetallisierung sein. Die mindestens eine Metallisierungsschicht, die die Verbindungsbrücke bildet, kann zum Beispiel Cu enthalten oder daraus bestehen. Jedoch können gemäß einigen Ausführungsformen auch andere elektrisch leitfähige Materialien, zum Beispiel andere Metalle oder Metalllegierungen, verwendet werden.
Gemäß anderen Ausführungsformen kann eine dauerhaft leitfähige Verbindung zwischen den separaten Kontaktinseln angeordnet werden (zum Beispiel zwischen der Poly-S-Kontaktinsel und der Source-Kontaktinsel oder zwischen anderen separaten Kontaktinseln). Diese dauerhaft leitfähige („Normally-on“ oder Abschalt-) Verbindung kann zum Beispiel durch einen Schalter, wie zum Beispiel einen Transistor, implementiert werden, der in seinem Ruhezustand „an“ sein kann, zum Beispiel, wenn keine Spannung an die Gate-Elektrode des Transistors angelegt wird (Abschalttransistor). Durch Anlegen einer zweckmäßigen Steuerspannung an einen Steuerungsanschluss des Schalters, zum Beispiel an die Gate-Elektrode eines Abschalttransistors, kann der Schalter (zum Beispiel ein Transistor) für die Dauer des Zeitraums abgeschaltet werden, während dem die Defektuntersuchung oder die Defekttests ausgeführt werden. Oder anders ausgedrückt: Die elektrische Verbindung zwischen den Kontaktinseln (zum Beispiel der Poly-S-Kontaktinsel und der Source-Kontaktinsel) kann (vorübergehend) unterbrochen werden. Im Anschluss an die Defektuntersuchung oder die Testmessungen kann der Ruhezustand des Schalters, zum Beispiel des Abschalttransistors, d. h. die leitfähige Verbindung zwischen den Kontaktinseln (zum Beispiel der Poly-S-Kontaktinsel und der Source-Kontaktinsel) wiederhergestellt werden, zum Beispiel durch Beenden der Zufuhr der Steuerspannung zum Steuerungsanschluss des Schalters (zum Beispiel der Gate-Elektrode des Transistors). In diesem Zustand kann die gesamte Back-End-Verarbeitung oder -Montage in einer herkömmlichen Weise ausgeführt werden.
Verschiedene im vorliegenden Text beschriebene Ausführungsformen können die Notwendigkeit einer komplexen und/oder kostenintensiven Back-End-Verarbeitung, um zwei oder mehr separate Kontaktinseln elektrisch kurzzuschließen, vermeiden.
12 zeigt ein Verfahren 1200 zur Verarbeitung eines Halbleiterbauelements gemäß verschiedenen Ausführungsformen.
Das Verfahren 1200 kann Folgendes enthalten: Bereitstellen eines Halbleiterbauelements mit einer ersten Kontaktinsel und einer zweiten Kontaktinsel, die elektrisch von der ersten Kontaktinsel getrennt ist (in 1202); Anlegen mindestens eines elektrischen Testpotenzials an die erste Kontaktinsel und/oder die zweite Kontaktinsel (in 1204); und elektrisches Verbinden der ersten Kontaktinsel und der zweiten Kontaktinsel miteinander nach dem Anlegen des mindestens einen elektrischen Testpotenzials (in 1206).
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement als ein Grabentransistor konfiguriert sein, der eine Source-Anschlussregion, eine Drain-Anschlussregion, eine Gate-Elektrode und mindestens eine zusätzliche Elektrode, die mindestens teilweise in einem Graben angeordnet ist, enthält, wobei die erste Kontaktinsel mit der Source-Anschlussregion gekoppelt sein kann und die zweite Kontaktinsel mit der mindestens einen zusätzlichen Elektrode gekoppelt sein kann.
In einer oder mehreren Ausführungsformen kann die mindestens eine zusätzliche Elektrode als eine Abschirmelektrode konfiguriert sein. In einer oder mehreren Ausführungsformen kann die mindestens eine zusätzliche Elektrode als eine Feldplatte konfiguriert sein.
In einer oder mehreren Ausführungsformen kann das in 1202 bereitgestellte Halbleiterbauelement gemäß einer oder mehreren der oben beschriebenen Ausführungsformen konfiguriert sein, zum Beispiel als ein Dualpoly-Grabentransistor (zum Beispiel MOSFET) mit einer separaten Kontaktinsel für den Quellen-Poly (den sogenannten XFET), oder als ein anderes Bauelement, das das Anlegen individueller oder separater elektrischer Potenziale oder Signale an Kontaktinseln während der Bauelement-Tests erfordert, wobei die Kontaktinseln in dem fertig verarbeiteten Bauelement kurzgeschlossen sind.
Oder anders ausgedrückt: Gemäß verschiedenen Ausführungsformen können die erste Kontaktinsel und die zweite Kontaktinsel (und eventuell eine oder mehrere zusätzliche Kontaktinseln des Halbleiterbauelements) Kontaktinseln sein, die während einer Testmessung (zum Beispiel während eines Defektuntersuchungstests) möglicherweise elektrisch voneinander getrennt werden müssen, und die möglicherweise nach der Testmessung elektrisch miteinander verbunden werden müssen.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement mehrere Bauelementzellen enthalten, und das mindestens eine elektrische Testpotenzial kann dafür konfiguriert sein, Defekte in den mehreren Bauelementzellen zu testen.
In einer oder mehreren Ausführungsformen kann das Anlegen des ersten und des zweiten elektrischen Testpotenzials an die erste und die zweite Kontaktinsel in 1204 gemäß einer oder mehreren der oben beschriebenen Ausführungsformen ausgeführt werden. Zum Beispiel kann das Halbleiterbauelement gemäß einer oder mehreren Ausführungsformen einem Defektuntersuchungstest, wie oben beschrieben, unterzogen werden.
In einer oder mehreren Ausführungsformen kann das elektrische Verbinden der ersten und der zweiten Kontaktinsel miteinander in 1206 durch ein beliebiges geeignetes Verbindungselement erreicht werden.
In einer oder mehreren Ausführungsformen kann das elektrische Verbinden der ersten und der zweiten Kontaktinsel miteinander in 1206 das Abscheiden einer elektrisch leitfähigen Schicht über mindestens einem Abschnitt der ersten und der zweiten Kontaktinsel enthalten.
In einer oder mehreren Ausführungsformen kann die elektrisch leitfähige Schicht ein Metall und/oder eine Metalllegierung enthalten oder daraus bestehen.
In einer oder mehreren Ausführungsformen kann die elektrisch leitfähige Schicht eine größere Dicke als die erste und/oder die zweite Kontaktinsel haben.
In einer oder mehreren Ausführungsformen kann das elektrische Verbinden der ersten und der zweiten Kontaktinsel miteinander in 1206 durch eine elektrisch leitfähige Brücke oder Brückenschicht erreicht werden, zum Beispiel eine Metall- oder Metalllegierungsbrücke, zum Beispiel eine Brücke aus Cu oder Cu-Legierung (zum Beispiel AlCu). Alternativ kann die elektrisch leitfähige Brücke auch andere elektrisch leitfähige Materialien enthalten oder daraus bestehen, zum Beispiel andere Metalle oder Metalllegierungen, zum Beispiel ein Sperrschichtmaterial wie zum Beispiel Ti, TiN, TiW oder dergleichen.
In einer oder mehreren Ausführungsformen kann die elektrisch leitfähige Brücke durch mindestens eine Schicht (zum Beispiel eine obere Schicht, zum Beispiel die oberste Schicht) einer Mehrschichtmetallisierung gebildet werden, zum Beispiel durch die Cu-Schicht eines AlCu/Cu- oder AlSiCu/Cu-Metallisierungsstapels, oder durch die obere AlCu-Schicht eines AlCu/AlCu-Metallisierungsstapels, oder durch die obere Cu-Schicht eines Cu/Cu-Metallisierungsstapels oder dergleichen. In diesem Zusammenhang kann der Begriff „Mehrschichtmetallisierung“ oder „Metallisierungsstapel“ so verstanden werden, dass er auch Schichtanordnungen enthält, wo mindestens eine der Schichten ein anderes leitfähiges Material als ein Metall oder eine Metalllegierung, wie zum Beispiel Polysilizium, oder andere elektrisch leitfähige Materialien enthält oder daraus besteht. Zum Beispiel kann in einer Ausführungsform eine Mehrschichtmetallisierung als ein Polysilizium/Metallschichtstapel konfiguriert sein, zum Beispiel ein Polysilizium/Cu-Stapel (d. h. ein Schichtstapel, der eine Polysiliziumschicht und eine Cu-Schicht auf der Polysiliziumschicht enthält).
In einer oder mehreren Ausführungsformen kann die Schicht oder können die Schichten, die die elektrisch leitfähige Brücke bilden, ein oder mehrere andere Materialien als die andere Schicht oder anderen Schichten der Mehrschichtmetallisierung enthalten oder daraus bestehen.
In einer oder mehreren Ausführungsformen kann die Schicht oder können die Schichten, die die elektrisch leitfähige Brücke bilden, das gleiche Material oder die gleichen Materialien wie die andere Schicht oder die anderen Schichten der Mehrschichtmetallisierung enthalten oder daraus bestehen.
In einer oder mehreren Ausführungsformen kann die Schicht oder können die Schichten, die die elektrisch leitfähige Brücke bilden, eine größere Dicke als die andere Schicht oder die anderen Schichten der Mehrschichtmetallisierung haben.
In einer oder mehreren Ausführungsformen kann die Schicht oder können die Schichten, die die elektrisch leitfähige Brücke bilden (zum Beispiel in einer oder mehreren Ausführungsformen die Cu-Schicht in einer AlCu/Cu-Mehrschichtmetallisierung) eine Dicke von mindestens etwa 3 µm, zum Beispiel im Bereich von etwa 3 µm bis etwa 40 µm, zum Beispiel im Bereich von etwa 3 µm bis etwa 15 µm, haben.
In einer oder mehreren Ausführungsformen kann die andere Schicht oder können die anderen Schichten (oder anders ausgedrückt: die Schicht oder die Schichten, die nicht die elektrisch leitfähige Brücke bilden) (zum Beispiel in einer oder mehreren Ausführungsformen die AlCu-Schicht in einer AlCu/Cu-Mehrschichtmetallisierung) eine Dicke von mindestens etwa 1 µm, zum Beispiel im Bereich von etwa 1 µm bis etwa 10 µm, zum Beispiel im Bereich von etwa 3 µm bis etwa 5 µm, haben.
In einer oder mehreren Ausführungsformen können die erste und die zweite Kontaktinsel auf einer ersten Seite (zum Beispiel der Hauptverarbeitungsfläche, zum Beispiel der Vorderseite) des Halbleiterbauelements angeordnet sein. Im Allgemeinen können die erste und die zweite Kontaktinsel an willkürlichen Positionen auf der ersten Seite angeordnet sein. In einer oder mehreren Ausführungsformen können die erste und die zweite Kontaktinsel benachbarte Kontaktinseln des Halbleiterbauelements sein, zum Beispiel ohne ein elektrisch leitfähiges Element (zum Beispiel einen Gate-Anguss) zwischen der ersten und der zweiten Kontaktinsel.
In einer oder mehreren Ausführungsformen kann das elektrische Verbinden der ersten und der zweiten Kontaktinsel miteinander in 1206 durch ein anderes beliebiges geeignetes Verbindungselement als einen Bonddraht oder eine Klammer erreicht werden.
In einer oder mehreren Ausführungsformen kann das elektrische Verbinden der ersten und der zweiten Kontaktinsel miteinander in 1206 durch mindestens einen Bonddraht erreicht werden.
In einer oder mehreren Ausführungsformen kann das elektrische Verbinden der ersten und der zweiten Kontaktinsel miteinander in 1206 durch mindestens eine Klammer erreicht werden.
In einer oder mehreren Ausführungsformen kann das elektrische Verbinden der ersten und der zweiten Kontaktinsel miteinander in einem Back End of Line (BEOL)-Prozess oder einer Back End of Line (BEOL)-Verarbeitungsstufe ausgeführt werden.
13A zeigt eine Grundrissansicht, und 13B zeigt eine Querschnittsansicht entlang der Linie A-A in 13A eines Halbleiterbauelements 1300 während einer ersten Verarbeitungsstufe, die zum Beispiel 1202 in 12 entspricht, gemäß verschiedenen Ausführungsformen.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement 1300 in einem Halbleiterwerkstück, zum Beispiel einem Wafer oder einem Chip, gebildet werden oder ein Teil davon sein.
Das Halbleiterbauelement 1300 kann mehrere Kontaktinseln 1302, 1303, 1304 enthalten, die auf einer ersten Seite 1323 (zum Beispiel einer Vorderseite, zum Beispiel einer Hauptverarbeitungsfläche) des Halbleiterbauelements 1300 angeordnet sind. Das Halbleiterbauelement 1300 kann als ein duales Poly-MOSFET-Bauelement mit einer separaten Kontaktinsel für den Quellen-Poly (ein sogenannter XFET) konfiguriert sein. Das Halbleiterbauelement 1300 kann mehrere (nicht gezeigte) Bauelementzellen enthalten und kann zum Beispiel in einer ähnlichen Weise wie eines der oben beschriebenen Halbleiterbauelemente, zum Beispiel eines der in den 1A bis 5 gezeigten Halbleiterbauelemente, konfiguriert sein.
Insbesondere kann das Halbleiterbauelement 1300 Folgendes enthalten: eine erste Kontaktinsel 1302, die eine Source-Kontaktinsel des XFET sein kann, eine zweite Kontaktinsel 1303, die eine Quellen-Poly (Poly-S oder S-Poly)-Kontaktinsel des XFET sein kann, und eine dritte Kontaktinsel 1304, die eine Gate-Elektroden-Kontaktinsel des XFET sein kann. Die ersten bis dritten Kontaktinseln 1302, 1303, 1304 können elektrisch mit jeweiligen Anschlusselektrodenregionen oder Elektroden der individuellen Bauelementzellen des Halbleiterbauelements 1300 gekoppelt sein, um elektrische Potenziale an die Anschlusselektrodenregionen oder Elektroden anzulegen.
Zum Beispiel kann in dem Fall, dass das Halbleiterbauelement 1300 in einer ähnlichen Weise wie das Halbleiterbauelement 100 von 1A konfiguriert ist, die erste Kontaktinsel (Source-Kontaktinsel) 1302 mit den ersten Anschlusselektrodenregionen (Source-Regionen) 102 gekoppelt sein, die zweite Kontaktinsel (S-Poly-Kontaktinsel) 1303 kann mit den zusätzlichen Elektroden 111 gekoppelt sein, und die dritte Kontaktinsel (Gate-Elektroden-Kontaktinsel) 1304 kann mit den Gate-Elektroden 109 in 1A gekoppelt sein. In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement 1300 eine (in 13A und 13B nicht gezeigte) vierte Kontaktinsel enthalten, die mit der in 1A gezeigten zweiten Anschlusselektrodenregion (Drain-Region) 103 gekoppelt sein kann. Die vierte Kontaktinsel kann zum Beispiel auf einer gegenüberliegenden Seite (zum Beispiel der Rückseite) des Halbleiterbauelements 1300 angeordnet sein.
In einer oder mehreren Ausführungsformen kann mindestens eine (zum Beispiel alle) der Kontaktinseln 1302, 1303, 1304 eine einzelne Schicht (zum Beispiel eine einzelne Metall- oder Metalllegierungsschicht oder eine sonstige elektrisch leitfähige Schicht) oder einen Schichtstapel, der mehrere Schichten enthält (zum Beispiel mehrere Metall- oder Metalllegierungsschichten oder sonstige elektrisch leitfähige Schichten), enthalten oder daraus bestehen.
In einer oder mehreren Ausführungsformen kann mindestens eine (zum Beispiel alle) der Kontaktinseln 1302, 1303, 1304 mittels eines geeigneten Abscheidungsprozesses gebildet worden sein, der dem Fachmann an sich bekannt sein kann.
Die Kontaktinseln 1302, 1303, 1304 sind elektrisch voneinander getrennt. Oder anders ausgedrückt: Das Anlegen oder Ändern eines elektrischen Potenzials an einer der Kontaktinseln 1302, 1303, 1304 hat keine (oder allenfalls eine vernachlässigbare) Auswirkung auf elektrische Potenziale an den anderen Kontaktinseln. Oder noch anders ausgedrückt: Die Potenziale an den Kontaktinseln 1302, 1303, 1304 können unabhängig voneinander eingestellt und/oder geändert werden.
In einer oder mehreren Ausführungsformen kann die erste Kontaktinsel (Source-Kontaktinsel) 1302 einen relativ großen Prozentsatz der Fläche der ersten Seite 1323 des Halbleiterbauelements 1300 beanspruchen, zum Beispiel mehr als 50 % der Fläche, wie gezeigt.
In einer oder mehreren Ausführungsformen kann die zweite Kontaktinsel (S-Poly-Kontaktinsel) 1303 neben der ersten Kontaktinsel 1302 angeordnet sein. Oder anders ausgedrückt: die erste und die zweite Kontaktinsel 1302, 1303 können benachbarte Kontaktinseln sein. Zum Beispiel braucht kein elektrisch leitfähiges Element zwischen der ersten Kontaktinsel 1302 und der zweiten Kontaktinsel 1303 auf der ersten Seite 1323 angeordnet zu sein, wie gezeigt.
In einer oder mehreren Ausführungsformen kann die zweite Kontaktinsel (S-Poly-Kontaktinsel) 1303 in einer Ecke der ersten Seite 1323 des Halbleiterbauelements 1300 angeordnet sein, zum Beispiel der oberen rechten Ecke in 13A.
In einer oder mehreren Ausführungsformen kann die dritte Kontaktinsel (Gate-Elektroden-Kontaktinsel) 1304 neben der ersten Kontaktinsel 1302 angeordnet sein. Oder anders ausgedrückt: Die erste und die dritte Kontaktinsel 1302, 1303 können benachbarte Kontaktinseln sein. Zum Beispiel braucht kein elektrisch leitfähiges Element zwischen der ersten Kontaktinsel 1302 und der dritten Kontaktinsel 1304 auf der ersten Seite 1323 angeordnet zu sein, wie gezeigt.
In einer oder mehreren Ausführungsformen kann die dritte Kontaktinsel (Gate-Elektroden-Kontaktinsel) 1304 in einer Ecke der ersten Seite 1323 des Halbleiterbauelements 1300 angeordnet sein, zum Beispiel der unteren rechten Ecke in 13A.
In einer oder mehreren Ausführungsformen kann die dritte Kontaktinsel (Gate-Elektroden-Kontaktinsel) 1304 mit einer oder mehreren Verlängerungen 1304a, 1304b gekoppelt sein, die an Rändern der ersten Seite 1323 des Halbleiterbauelements 1300 entlang verlaufen können, wie in 13A gezeigt. Die elektrisch leitfähigen Verlängerungen 1304a, 1304b können mitunter auch als Gate-Angüsse bezeichnet werden und können dazu dienen, das elektrische Potenzial, das über die dritte Kontaktinsel (Gate-Elektroden-Kontaktinsel) 1304 zugeführt wird, zu den individuellen Gate-Elektroden 109 in den Bauelementzellen (zum Beispiel den Bauelementzellen 120 in 1A) zu leiten.
Das Halbleiterbauelement 1300 kann des Weiteren eine Isolierschicht 1301 (zum Beispiel eine Oxidschicht oder dergleichen) enthalten, die auf der ersten Seite 1323 des Halbleiterbauelements 1300 angeordnet ist, wobei die Kontaktinseln 1302, 1303, 1304 und/oder die leitfähigen Verlängerungen 1304a, 1304b elektrisch von anderen elektrisch leitfähigen Elementen oder anderen Regionen des Halbleiterbauelements 1300 mittels der Isolierschicht 1301 isoliert sein können.
In einer oder mehreren Ausführungsformen können die Kontaktinseln 1302, 1303, 1304 und/oder die leitfähigen Verlängerungen 1304a, 1304b gemäß einigen Ausführungsformen ein elektrisch leitfähiges Material, wie zum Beispiel ein Metall oder eine Metalllegierung, zum Beispiel AlCu, enthalten oder daraus bestehen. Zum Beispiel können die Kontaktinseln 1302, 1303, 1304 und/oder die leitfähigen Verlängerungen 1304a, 1304b mindestens eine elektrisch leitfähige Schicht, zum Beispiel mindestens eine Metall- oder Metalllegierungsschicht, enthalten oder daraus bestehen.
In der in 13A und 13B gezeigten Verarbeitungsstufe kann das Halbleiterbauelement 1300 einer oder mehreren Testmessungen unterzogen werden, zum Beispiel einem Defektuntersuchungstest, wie oben beschrieben, und beispielsweise entsprechend 1204 in 12. Das heißt, es können separate Testpotenziale an die erste und die zweite Kontaktinsel 1302, 1303 (und eventuell an die dritte Kontaktinsel 1304 und/oder die vierte Kontaktinsel (nicht gezeigt)) angelegt werden, um zum Beispiel Defekte in den Bauelementzellen des Halbleiterbauelements 1300 zu detektieren. Da die erste Kontaktinsel 1302 und die zweite Kontaktinsel 1303 elektrisch voneinander getrennt sind, können individuelle Testpotenziale an die Kontaktinseln 1302, 1303 angelegt werden. Die jeweiligen Testpotenziale können gleichzeitig oder nacheinander an die Kontaktinseln 1302, 1303 angelegt werden. Auf diese Weise können eine Vielzahl unterschiedlicher Defektuntersuchungstests an dem Halbleiterbauelement 1300 ausgeführt werden, die dafür verwendet werden können, defekte Bauelementzellen zu detektieren, wie oben beschrieben wurde. Eine Testanordnung zum Anlegen jeweiliger Testpotenziale an die erste und die zweite Kontaktinsel 1302, 1303 (und eventuell an andere Kontaktinseln) des Halbleiterbauelements 1300 kann zum Beispiel in einer ähnlichen Weise wie in 8 gezeigt konfiguriert sein.
14A zeigt eine Grundrissansicht, und 14B zeigt eine Querschnittsansicht entlang der Linie A'-A' in 14A des Halbleiterbauelements 1300 während einer zweiten Verarbeitungsstufe, die zum Beispiel 1206 in 12 entspricht, gemäß verschiedenen Ausführungsformen.
Wie in 14A und 14B gezeigt, wurden die erste Kontaktinsel (Source-Kontaktinsel) 1302 und die zweite Kontaktinsel (S-Poly-Kontaktinsel) 1303 des Halbleiterbauelements 1300 elektrisch miteinander verbunden. Zu diesem Zweck wurde eine elektrisch leitfähige Brücke gebildet, die die erste Kontaktinsel 1302 mit der zweiten Kontaktinsel 1303 verbindet. Die leitfähige Brücke kann in einer Ausführungsform aus einer elektrisch leitfähigen Schicht 1305, zum Beispiel einer Metall- oder Metalllegierungsschicht, zum Beispiel einer Cu-Schicht, gebildet werden, die sowohl die erste Kontaktinsel 1302 als auch die zweite Kontaktinsel 1303 berührt (zum Beispiel direkt berührt), wie gezeigt. In einer oder mehreren Ausführungsformen kann die leitfähige Schicht 1305 eine große Fläche, zum Beispiel mehr als 50 %, zum Beispiel mehr als 75 %, zum Beispiel mehr als 80 %, zum Beispiel mehr als 90 %, der ersten Kontaktinsel 1302 und/oder der zweiten Kontaktinsel 1303 bedecken. Die leitfähige Schicht, zum Beispiel eine Metall- oder Metalllegierungsschicht, 1305 kann zum Beispiel mittels eines geeigneten Abscheidungsprozesses gebildet werden.
In einer oder mehreren Ausführungsformen kann eine Isolierschicht 1306 (zum Beispiel ein Zwischenschichtdielektrikum (Interlayer Dielectric, ILD), zum Beispiel eine Oxidschicht oder dergleichen) zwischen der ersten Kontaktinsel 1302 und der zweiten Kontaktinsel 1303 gebildet werden, bevor die leitfähige Schicht 1305 gebildet wird, wie gezeigt. In anderen Ausführungsformen kann die Isolierschicht 1306 weggelassen werden.
In einer oder mehreren Ausführungsformen kann eine Dicke der leitfähigen Schicht 1305 (durch den Pfeil 1307 in 14B angedeutet) größer sein als eine Dicke der ersten Kontaktinsel 1302 und/oder der zweiten Kontaktinsel 1303. Zum Beispiel kann in einer oder mehreren Ausführungsformen eine Dicke der ersten Kontaktinsel 1302 und/oder der zweiten Kontaktinsel 1303 mindestens etwa 1 µm betragen und zum Beispiel im Bereich von etwa 1 µm bis etwa 10 µm liegen, zum Beispiel im Bereich von etwa 3 µm bis etwa 5 µm, während eine Dicke der leitfähigen Schicht 1305 mindestens etwa 3 µm betragen kann und zum Beispiel im Bereich von etwa 3 µm bis etwa 40 µm liegen kann, zum Beispiel im Bereich von etwa 3 µm bis etwa 15 µm, obgleich auch andere Dicken möglich sein können.
Zur Veranschaulichung enthält das in 14A und 14B gezeigte Halbleiterbauelement 1300 eine Mehrschichtmetallisierung, die mindestens zwei Metallisierungsschichten oder -ebenen enthält, wobei eine erste (untere) Metallisierungsschicht oder -ebene der Mehrschichtmetallisierung durch die Schicht oder die Schichten gebildet wird, die die erste und die zweite Kontaktinsel 1302, 1303 bilden, und eine zweite (obere) Metallisierungsschicht oder -ebene der Mehrschichtmetallisierung durch die leitfähige Schicht 1305 gebildet wird, und wobei die zweite (obere) Metallisierungsschicht oder -ebene eine leitfähige Brücke bildet, die die erste und die zweite Kontaktinsel 1302, 1303 elektrisch kurzschließt. Gemäß einer oder mehreren Ausführungsformen kann die zweite Metallisierungsschicht oder -ebene (die elektrisch leitfähige Brücke) in einer Back End of Line-Verarbeitungsstufe gebildet werden, nachdem eine oder mehrere Testmessungen (zum Beispiel ein Defektuntersuchungstest) an dem Halbleiterbauelement 1300 mit elektrisch getrennten Kontaktinseln 1302, 1303 ausgeführt wurde.
In einer oder mehreren Ausführungsformen kann das in 14A und 14B gezeigte Halbleiterbauelement 1300 nach dem Ausbilden der elektrisch leitfähigen Brücke anschließend einem oder mehreren zusätzlichen Verarbeitungsschritten oder -prozessen unterzogen werden, zum Beispiel einem oder mehreren Back-End-Verarbeitungsschritten oder -prozessen.
In dem fertig verarbeiteten Bauelement 1300 können die erste und die zweite Kontaktinsel 1302, 1303 über die leitfähige Schicht 1305 dauerhaft elektrisch miteinander verbunden sein, so dass während des normalen Betriebes des Bauelements 1300 ein und dasselbe elektrische Potenzial an beide Kontaktinseln 1302 und 1303 und somit an die Anschlusselektrodenregionen oder Elektroden, die mit den Kontaktinseln 1302, 1303 gekoppelt sind, angelegt werden kann.
Verschiedene Ausführungsformen stellen ein Halbleiterbauelement bereit, das Folgendes enthalten kann: mindestens eine Bauelement-Zelle, die mindestens einen Graben, mindestens eine erste Anschlusselektroden-Anschlussregion (zum Beispiel eine erste Source/Drain-Region, zum Beispiel eine Source-Region), mindestens eine zweite Anschlusselektrodenregion (zum Beispiel eine zweite Source/Drain-Region, zum Beispiel eine Drain-Region), mindestens eine Gate-Elektrode und mindestens eine zusätzliche Elektrode (zum Beispiel eine Abschirmelektrode, zum Beispiel eine Feldplatte), die mindestens teilweise in dem mindestens einen Graben angeordnet ist, enthält; eine erste Kontaktinsel, die mit der mindestens einen ersten Elektroden-Anschlussregion gekoppelt ist; eine zweite Kontaktinsel, die mit der mindestens einen zusätzlichen Elektrode gekoppelt ist; und eine elektrisch leitfähige Schicht, die über mindestens einem Abschnitt der ersten Kontaktinsel und der zweiten Kontaktinsel angeordnet ist und die erste Kontaktinsel elektrisch mit der zweiten Kontaktinsel verbindet.
Verschiedene Ausführungsformen stellen ein duales Poly-MOSFET-Bauelement mit einer separaten Kontaktinsel für den Quellen-Poly (den sogenannten XFET) bereit, in dem die Kontaktinsel für den Quellen-Poly (Poly-S) elektrisch von einer anderen Kontaktinsel des Transistorbauelements getrennt ist. In verschiedenen Ausführungsformen wird die Quellen-Poly-Kontaktinsel elektrisch mit der anderen Kontaktinsel über eine oder mehrere Schichten einer Mehrschichtmetallisierung verbunden, nachdem eine oder mehrere Testmessungen (zum Beispiel Defektuntersuchungstests) in einem Zustand ausgeführt wurden, in dem die Kontaktinseln elektrisch voneinander getrennt waren.
Verschiedene Ausführungsformen stellen ein Verfahren zur Verarbeitung eines Halbleiterbauelements bereit, wobei das Verfahren Folgendes enthält: Bereitstellen eines zu testenden Halbleiterbauelements, wobei das Halbleiterbauelement mindestens zwei elektrisch voneinander getrennte Kontaktinseln aufweist; Anlegen individueller Testpotenziale an die mindestens zwei Kontaktinseln; und elektrisches Kurzschließen der mindestens zwei Kontaktinseln, nachdem die Testpotenziale angelegt wurden.
Verschiedene Ausführungsformen stellen ein Verfahren zur Verarbeitung eines Halbleiterbauelements bereit, wobei das Verfahren Folgendes enthält: Bereitstellen eines zu testenden Halbleiterbauelements, wobei das Halbleiterbauelement mehrere Bauelementzellen aufweist und mindestens zwei Kontaktinseln aufweist, die elektrisch voneinander getrennt sind und die mit jeweiligen Elektrodenregionen oder Elektroden gekoppelt sind, die in den Bauelementzellen ausgebildet sind; Anlegen eines oder mehrerer Testpotenziale an die mindestens zwei Kontaktinseln zum Detektieren von Defekten in den mehreren Bauelementzellen; Ausbilden einer dauerhaften elektrischen Verbindung zwischen den mindestens zwei Kontaktinseln, nachdem das eine oder die mehreren Testpotenziale angelegt wurden.
15 zeigt ein Verfahren 1500 zur Verarbeitung eines Halbleiterbauelements gemäß verschiedenen Ausführungsformen.
Das Verfahren 1500 kann Folgendes enthalten: Bereitstellen eines Halbleiterbauelements mit einer ersten Kontaktinsel, einer zweiten Kontaktinsel und einem Schaltelement, das zwischen der ersten Kontaktinsel und der zweiten Kontaktinsel gekoppelt ist und zwischen einem ersten Zustand, in dem die erste und die zweite Kontaktinsel elektrisch miteinander über das Schaltelement verbunden sind, und einem zweiten Zustand, in dem die erste und die zweite Kontaktinsel elektrisch voneinander getrennt sind, geschaltet werden kann (in 1502); Anlegen mindestens eines elektrischen Testpotenzials an die erste Kontaktinsel und/oder die zweite Kontaktinsel, während sich das Schaltelement in dem zweiten Zustand befindet (in 1504); und Schalten des Schaltelements aus dem zweiten Zustand in den ersten Zustand nach dem Anlegen des mindestens einen elektrischen Testpotenzials an die erste und/oder die zweite Kontaktinsel (in 1506).
In einer oder mehreren Ausführungsformen kann das Bereitstellen des Halbleiterbauelements das Bereitstellen des Halbleiterbauelements enthalten, während sich das Schaltelement in dem ersten Zustand befindet. Oder anders ausgedrückt: Das Schaltelement kann sich in dem ersten Zustand befinden, wenn das Halbleiterbauelement bereitgestellt wird.
In einer oder mehreren Ausführungsformen kann das Schaltelement vor dem Anlegen des mindestens einen elektrischen Testpotenzials aus dem ersten Zustand in den zweiten Zustand geschaltet werden.
In einer oder mehreren Ausführungsformen kann der erste Zustand ein Ruhezustand des Schaltelements sein.
In einer oder mehreren Ausführungsformen kann das Schaltelement als ein Ausschalttransistor konfiguriert sein.
In einer oder mehreren Ausführungsformen kann ein erster Source/Drain-Anschluss des Ausschalttransistors mit der ersten Kontaktinsel gekoppelt sein, und ein zweiter Source/Drain-Anschluss des Ausschalttransistors kann mit der zweiten Kontaktinsel gekoppelt sein.
In einer oder mehreren Ausführungsformen kann der Begriff „Ausschalttransistor“ einen selbstleitenden Transistor enthalten oder meinen. In einer oder mehreren Ausführungsformen kann der Begriff „Ausschalttransistor“ einen Transistor enthalten oder meinen, der sich in einem leitenden Zustand oder „Ein“-Zustand befindet, wenn keine Steuerspannung an eine Gate-Elektrode des Transistors angelegt wird, oder wenn eine an die Gate-Elektrode des Transistors angelegte Steuerspannung null oder im Wesentlichen null ist.
In einer oder mehreren Ausführungsformen kann das Schalten des Schaltelements aus dem ersten Zustand in den zweiten Zustand das Anlegen einer Steuerspannung an einen Steuerungsanschluss des Schaltelements (zum Beispiel das Anlegen einer Steuerspannung an einen Gate-Elektrodenanschluss des Ausschalttransistors) enthalten, und das Schalten des Schaltelements aus dem zweiten Zustand in den ersten Zustand kann das Abschalten des Anlegens der Steuerspannung enthalten.
In einer oder mehreren Ausführungsformen kann die Steuerspannung eine Spannung von ungleich null sein. In einer oder mehreren Ausführungsformen kann die Steuerspannung eine Spannung von weniger als null sein. In einer oder mehreren Ausführungsformen kann die Steuerspannung eine Spannung größer als null sein.
In einer oder mehreren Ausführungsformen kann das Schaltelement ein Ausschalttransistor sein, wobei der Transistor in einen „Aus“-Zustand geschaltet werden kann, zum Beispiel durch Anlegen einer geeigneten Gate-Elektroden-Steuerspannung an die Gate-Elektrode des Transistors, während das mindestens eine elektrische Testpotenzial angelegt wird.
In einer oder mehreren Ausführungsformen kann der Ausschalttransistor aus dem „Aus“-Zustand in den „Ein“-Zustand zurückschalten, sobald die Gate-Elektroden-Steuerspannung nicht mehr an die Gate-Elektrode des Transistors angelegt wird.
Zur Veranschaulichung kann ein normaler Zustand oder Ruhezustand des Schaltelements, zum Beispiel des Ausschalttransistors, leitend oder „ein“ sein, so dass die erste Kontaktinsel und die zweite Kontaktinsel über das Schaltelement elektrisch miteinander verbunden sein können, und das Schaltelement, zum Beispiel der Ausschalttransistor, kann vorübergehend in einen nichtleitenden oder „Aus“-Zustand, zum Beispiel für die Zeitdauer eines Defektuntersuchungstests, gebracht werden. Das heißt, während des Defektuntersuchungstests können die erste und die zweite Kontaktinsel elektrisch voneinander getrennt sein, weil das Schaltelement „aus“ geschaltet ist. Im Anschluss an die Defektuntersuchung (oder eine sonstige Testmessung) kann das Schaltelement in seinen Ruhezustand zurückkehren, beispielsweise durch Abschalten der Steuerspannung, die an die Gate-Elektrode des Ausschalttransistors angelegt wird, und die erste und die zweite Kontaktinsel können zum Beispiel dauerhaft über das „ein“-geschaltete Schaltelement elektrisch miteinander verbunden sein.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement als dualer Poly-MOSFET mit einer separaten Kontaktinsel für den Quellen-Poly (XFET) konfiguriert sein, wobei die erste Kontaktinsel zum Beispiel die Quellen-Poly-Kontaktinsel sein kann und die zweite Kontaktinsel die Source-Kontaktinsel des XFET sein kann, wie oben beschrieben wurde. Jedoch kann das Halbleiterbauelement in anderen Ausführungsformen auch gemäß anderen im vorliegenden Text beschriebenen Ausführungsformen konfiguriert sein, oder kann allgemein ein beliebiges Bauelement sein, für das es erforderlich sein kann, dass zwei (oder mehr) Kontaktinseln während einer Testmessung (zum Beispiel einer Defektuntersuchung) elektrisch getrennt sind, um individuelle Testpotenziale an die Kontaktinseln anlegen zu können, und im Anschluss an die Tests wieder elektrisch verbunden werden.
In einer oder mehreren Ausführungsformen kann der Ausschalttransistor mindestens einen Graben enthalten oder darin ausgebildet sein.
In einer oder mehreren Ausführungsformen kann der Ausschalttransistor als ein Transistor mit lateralem Stromfluss konfiguriert sein. In einer oder mehreren Ausführungsformen kann der Begriff „lateraler Stromfluss“ einen Stromfluss enthalten oder meinen, der parallel oder im Wesentlichen parallel zu einer Chipfläche, zum Beispiel einer Chip-Hauptverarbeitungsfläche, zum Beispiel der Vorderseite und/oder Rückseite des Chips, verläuft.
In einer oder mehreren Ausführungsformen kann der Ausschalttransistor vom gleichen Leitfähigkeitstyp wie ein Haupttransistor (zum Beispiel ein Leistungstransistor, zum Beispiel ein Grabentransistor, zum Beispiel ein XFET) des Halbleiterbauelements sein. In einer oder mehreren Ausführungsformen kann der Begriff „Haupttransistor“ einen Transistor enthalten oder meinen, der durch die Bauelementzellen oder das Zellenfeld des Halbleiterbauelements realisiert wird.
In einer oder mehreren Ausführungsformen kann der Ausschalttransistor so konfiguriert sein, dass er eine höhere Durchschlagspannung als der Haupttransistor hat. Dies kann zum Beispiel durch das Layoutdesign und/oder das Grabenbreitendesign und/oder das Dotandenprofil realisiert werden. Zum Beispiel kann eine Driftzone des Ausschalttransistors in einer oder mehreren Ausführungsformen anders dotiert sein (zum Beispiel mittels einer Gegendotandenimplantation) als eine Driftzone des Haupttransistors.
In einer oder mehreren Ausführungsformen kann der Ausschalttransistor relativ zu einer kristallografischen Orientierung des Chiphalbleitermaterials (zum Beispiel Silizium) mit einer anderen Orientierung versehen werden als der Haupttransistor. Zum Beispiel kann ein Layout des Ausschalttransistors um einen Winkel, zum Beispiel 45°, mit Bezug auf ein Layout des Haupttransistors gedreht werden. Zum Beispiel kann in einer oder mehreren Ausführungsformen der Ausschalttransistor um einen Winkel von etwa 45° relativ zu einer kristallografischen Hauptorientierung des Chiphalbleitermaterials und/oder relativ zu einer Orientierung des Haupttransistors gedreht werden. Zum Beispiel können in einer oder mehreren Ausführungsformen Zellengräben des Haupttransistors parallel oder im Wesentlichen parallel zu einer Chipkante ausgerichtet sein, während Zellengräben des Ausschalttransistors in einem Winkel von zum Beispiel 45° zur Chipkante ausgerichtet sein können. Zur Veranschaulichung kann der Ausschalttransistor (zum Beispiel ein oder mehrere Gräben des Transistors) in einer oder mehreren Ausführungsformen in einer „diagonalen“ Richtung auf einem Chip oder Chip-Layout ausgerichtet sein.
16 zeigt eine Layout-Ansicht eines Halbleiterbauelements 1600 gemäß verschiedenen Ausführungsformen.
Das Halbleiterbauelement 1600 kann als ein Leistungstransistor konfiguriert sein, zum Beispiel ein Leistungsfeldeffekttransistor, zum Beispiel ein Leistungs-MOSFET (wie gezeigt), wobei 16 eine Layout-Ansicht der oberen rechten Chip-Ecke des Leistungstransistors zeigt. Das Halbleiterbauelement 1600 kann als ein Grabenbauelement konfiguriert sein, das mehrere Bauelementzellen enthält, wie oben beschrieben wurde, zum Beispiel in einer ähnlichen Weise, wie zum Beispiel in 1A gezeigt. Das Halbleiterbauelement 1600 kann als ein XFET-Bauelement konfiguriert sein.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement 1600 in einem Halbleiterwerkstück, zum Beispiel einem Wafer oder einem Chip, ausgebildet werden oder kann ein Teil davon sein.
Das Halbleiterbauelement 1600 kann eine erste Kontaktinsel 1602 enthalten, die eine Source-Kontaktinsel sein kann, die mit dem Source-Zellenfeld (zum Beispiel dem MOS-Source-Zellenfeld, wie gezeigt) des Leistungstransistors gekoppelt ist. Zum Beispiel kann die erste Kontaktinsel (Source-Kontaktinsel) 1602 mit Source-Regionen in den Bauelementzellen gekoppelt sein (zum Beispiel den Regionen 102 in den Bauelementzellen 120 in 1A), wie oben beschrieben wurde. Die erste Kontaktinsel 1602 kann zum Beispiel mit der in 13A gezeigten ersten Kontaktinsel 1302 vergleichbar sein. Das Halbleiterbauelement 1600 kann des Weiteren eine zweite Kontaktinsel 1603 enthalten, die eine Quellen-Poly (S-Poly)-Kontaktinsel sein kann, die mit den zusätzlichen Elektroden (zum Beispiel Abschirmelektroden) in den Bauelementzellen gekoppelt sein kann, wie oben beschrieben wurde (zum Beispiel den Elektroden 111 in den Bauelementzellen 120 in 1A). Die zweite Kontaktinsel 1603 kann zum Beispiel mit der in 13A gezeigten zweiten Kontaktinsel 1303 vergleichbar sein.
Das Halbleiterbauelement 1600 kann des Weiteren ein Schaltelement 1607 enthalten, das zwischen der ersten Kontaktinsel (Source-Kontaktinsel) 1602 und der zweiten Kontaktinsel (S-Poly-Kontaktinsel) 1603 gekoppelt ist. Das Schaltelement 1607 kann als ein Ausschalttransistor konfiguriert sein, wie gezeigt. Der Transistor 1607 kann einen ersten Source/Drain-Anschluss, einen zweiten Source/Drain-Anschluss und einen Gate-Elektrodenanschluss haben. Der erste Source/Drain-Anschluss kann mit der ersten Kontaktinsel 1602 gekoppelt sein, und der zweite Source/Drain-Anschluss kann mit der zweiten Kontaktinsel 1603 gekoppelt sein. Der Transistor 1607 kann einen Grabentransistor enthalten oder kann als ein Grabentransistor konfiguriert sein.
Das Halbleiterbauelement 1600 kann des Weiteren eine (nicht gezeigte) dritte Kontaktinsel enthalten, die eine Gate-Elektroden-Kontaktinsel des Leistungstransistors sein kann, die mit den Gate-Elektroden in den Bauelementzellen gekoppelt ist (zum Beispiel den Gate-Elektroden 109 in den Bauelementzellen 120 in 1A). Die dritte Kontaktinsel kann zum Beispiel in der unteren rechten Chip-Ecke (in 16 nicht gezeigt) angeordnet sein, zum Beispiel in einer ähnlichen Weise wie die in 13A gezeigte dritte Kontaktinsel 1304. Das Halbleiterbauelement 1600 kann des Weiteren eine (nicht gezeigte) vierte Kontaktinsel enthalten, die eine Drain-Kontaktinsel des Leistungstransistors sein kann, die mit der Drain-Region des Leistungstransistors gekoppelt ist. Die vierte Kontaktinsel (Drain-Kontaktinsel) kann zum Beispiel auf der Rückseite des Chips angeordnet sein, während die erste Kontaktinsel (Source-Kontaktinsel) 1602, die zweite Kontaktinsel (Quellen-Poly-Kontaktinsel) 1603 und die dritte Kontaktinsel (Gate-Elektroden-Kontaktinsel) (nicht gezeigt) auf der Vorderseite des Chips angeordnet sein können.
Das Halbleiterbauelement 1600 kann des Weiteren eine fünfte Kontaktinsel 1608 enthalten, die eine Gate-Elektroden-Kontaktinsel des Ausschalttransistors 1607 sein kann. Das heißt, die fünfte Kontaktinsel 1608 kann mit dem Gate-Elektrodenanschluss des Ausschalttransistors 1607 gekoppelt sein, so dass eine Steuerspannung an den Gate-Elektrodenanschluss des Ausschalttransistors 1607 über die fünfte Kontaktinsel 1608 angelegt werden kann.
Wie in 16 gezeigt ist, kann das MOS-Source-Zellenfeld um eine gewisse Distanz von den Rändern des Chips eingerückt sein, um den Ausschalttransistor (und die entsprechende Gate-Elektroden-Kontaktinsel 1608) und die zusätzliche Quellen-Poly-Kontaktinsel 1603 für den XFET aufzunehmen. Oder anders ausgedrückt: Die zwei Kontaktinseln 1603 und 1608 und der Ausschalttransistor können gemäß einigen Ausführungsformen in den frei gemachten Raum der Ecke des Chips (zum Beispiel in der oberen rechten Ecke in dem in 16 gezeigten Beispiel) integriert werden.
17 zeigt eine vergrößerte Ansicht eines Abschnitts von 16.
In 17 ist die direkte Umgebung des Ausschalttransistors 1607 deutlicher zu sehen. Eine MOS-Source-Metallleitung (in der Figur als „MOS-Source“ bezeichnet) nähert sich dem Kreis 1607 (der den Ausschalttransistor andeutet) von unten links in der Figur, und eine Quellen-Poly-Metallleitung (in der Figur als „Quellen-Poly“ bezeichnet) nähert sich dem Ausschalttransistor 1607 in der Figur von oben rechts und verläuft in der Figur nach links zu den Quellen-Polys in den Zellenfeldgräben und in der Figur nach unten zu der XFET-Quellen-Poly-Kontaktinsel 1603 (siehe 16). Eine Spannung von ungleich null (zum Beispiel eine positive Spannung) kann an die Gate-Elektrode des Abschalttransistors 1607 (in der Figur als „Abschaltgatter“ bezeichnet) während der XFET-Defektuntersuchungsmessung angelegt werden, so dass die leitfähige Verbindung zwischen der MOS-Source und den Quellen-Polys in den Zellenfeldgräben, die anderenfalls vorhanden wären, für die Dauer dieser Defektuntersuchungsmessung unterbrochen werden können.
Gemäß einer oder mehreren Ausführungsformen kann eine hochohmische Verbindung von der MOS-Source zu der Gate-Elektrode des Ausschalttransistors 1607 gebildet werden (zum Beispiel eine hochohmische Verbindung, die in der Figur als „MOhml-4“ bezeichnet ist). In einer oder mehreren Ausführungsformen kann die hochohmische Verbindung einen Widerstandswert im Megaohm (MΩ)-Bereich haben, zum Beispiel einen Widerstandswert von mindestens 1 MΩ, zum Beispiel von mindestens 2 MΩ, zum Beispiel von mindestens 5 MΩ, zum Beispiel von mindestens 10 MΩ, zum Beispiel von mindestens 20 MΩ, zum Beispiel von mindestens 50 MΩ, zum Beispiel von mindestens 100 MΩ, obgleich auch andere Widerstandswerte möglich sein können. Diese hochohmische Verbindung kann dafür verwendet werden, die Zuverlässigkeit des Bauelements während der Lebensdauer des Bauelements zu erhöhen. Zum Beispiel kann in einer oder mehreren Ausführungsformen diese hochohmische Verbindung verhindern, dass eine eventuell floatende Abschalt-Gate-Elektrode (Gate-Elektrode des Ausschalttransistors 1607) Ladungen sammelt und letztendlich die elektrische Verbindung der MOS-Source zu den Quellen-Polys in den Zellenfeldgräben unterbricht. Die hochohmische Verbindung kann sicherstellen, dass Entladeströme fließen können und dass die Abschalt-Gate-Elektrode auf dem Source-Potenzial bleibt. Oder anders ausgedrückt: In einer oder mehreren Ausführungsformen kann die hochohmische Verbindung verhindern, dass sich der Ausschalttransistor an irgend einem Punkt während seiner Lebensdauer aufgrund einer Ladungsansammlung an seiner Gate-Elektrode abschaltet.
In einer oder mehreren Ausführungsformen kann diese hochohmische Verbindung in einem langen Dual-Poly-Grabenmäander (bei „MOhm2“) gebildet werden. Die hochohmische Verbindung kann (bei „MOhm1“) mit einem Kontakt zu dem unteren Poly in dem Graben beginnen, kann (bei „MOhm3“) von dem unteren Poly zu dem oberen Poly in dem Graben wechseln und kann schließlich die Abschalt-Gate-Elektrode (bei „MOhm4“) kontaktieren. Oder anders ausgedrückt: Es kann ein Graben mit einer mäandrierenden Struktur 1609 bereitgestellt werden, wobei ein unterer Poly und ein oberer Poly in dem mäandrierenden Graben 1609 ausgebildet werden, und wobei an einem Ende des mäandrierenden Grabens 1609 der untere Poly mit der MOS-Source gekoppelt ist und der obere Poly mit der Gate-Elektrode des Ausschalttransistors gekoppelt ist, und wobei am anderen Ende des mäandrierenden Grabens 1609 der untere Poly mit dem oberen Poly gekoppelt ist. Somit kann ein Strom in der mäandrierenden Grabenstruktur 1609 „vor und zurück“ fließen.
18 zeigt eine vergrößerte Ansicht eines Abschnitts von 17.
18 dient der weiteren Veranschaulichung der Konfiguration des Ausschalttransistors 1607 des Halbleiterbauelements 1600.
Gemäß einer oder mehreren Ausführungsformen kann der Ausschalttransistor 1607 mit einem Layout implementiert werden, das um 45° zum Beispiel im Vergleich zu einem Layout der Zellenfeldgräben gedreht ist. Dies kann den Effekt haben, dass eine Feldoxiddicke in dem Graben signifikant größer als in dem Zellenfeld ist. Dies kann den Effekt haben, dass in einer Lawinensituation eine Umkehrspannung (auch als Sperrspannung bezeichnet) des Transistors 1607 in einigen Ausführungsformen zum Beispiel um etwa 10 V höher sein kann als im Hauptzellenfeld, und somit wird das Hauptzellenfeldsystem nicht gestört. Außerdem können die Grabenbreiten, und somit auch die Grabentiefen, größer sein als in dem Zellenfeld, was ebenfalls zu einer höheren Durchschlagfestigkeit führen kann. Dieselben Source- und Korpusregionen wie im Hauptzellenfeld können in dem um 45° gedrehten Layout bereitgestellt werden. Dies kann ohne zusätzlichen Aufwand realisiert werden. Jedoch kann der Ausschalttransistor 1607 auch als ein lateraler Transistor (oder anders ausgedrückt: ein Transistor mit lateraler Stromflussrichtung) konfiguriert werden, wobei der Strom im „Ein“-Zustand - im Gegensatz zum Hauptzellenfeld mit vertikalem Stromfluss - lateral (oder anders ausgedrückt: parallel zur Chipfläche) fließt. Um eine Beginnspannung für den Ausschalttransistor zu justieren, kann die Korpusregion gemäß einer oder mehreren Ausführungsformen nahe der Oberfläche mittels einer geringfügigen Gegenimplantation gegendotiert werden. Diese Gegenimplantation ist möglicherweise der einzige zusätzliche Prozess im Vergleich zu einem herkömmlichen MOS-Prozessfluss.
Gemäß einer oder mehreren Ausführungsformen kann der laterale Ausschalttransistor auch in den Gräben realisiert werden, die bereits vorhanden sind, oder in einem Graben, der mit einer extremen Breite (einer sehr breiten Grabenmulde) gezogen wurde, und kann in jedem Fall gemäß einigen Ausführungsformen durch eingebettete Polystrukturen realisiert werden.
Verschiedene Ausführungsformen stellen ein Halbleiterbauelement bereit, das Folgendes enthalten kann: mindestens eine Bauelement-Zelle, die mindestens einen Graben, mindestens eine erste Anschlusselektroden-Anschlussregion, mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, enthält; eine erste Kontaktinsel, die mit der mindestens einen ersten Elektroden-Anschlussregion gekoppelt ist; eine zweite Kontaktinsel, die mit der mindestens einen zusätzlichen Elektrode gekoppelt ist; ein Schaltelement, das elektrisch zwischen der ersten Kontaktinsel und der zweiten Kontaktinsel gekoppelt ist und zwischen einem ersten Zustand, in dem die erste und die zweite Kontaktinsel elektrisch miteinander über das Schaltelement verbunden sind, und einem zweiten Zustand, in dem die erste und die zweite Kontaktinsel elektrisch voneinander getrennt sind, geschaltet werden kann.
In einer oder mehreren Ausführungsformen kann der erste Zustand ein Ruhezustand des Schaltelements sein.
In einer oder mehreren Ausführungsformen kann das Schaltelement ein Ausschalttransistor sein.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement des Weiteren eine zusätzliche Kontaktinsel enthalten, die mit einer Gate-Elektrode des Ausschalttransistors gekoppelt ist.
In einer oder mehreren Ausführungsformen kann das Halbleiterbauelement des Weiteren eine hochohmische elektrische Verbindung enthalten, welche die erste Kontaktinsel mit einer Gate-Elektrode des Ausschalttransistors koppelt.
In einer oder mehreren Ausführungsformen kann die hochohmische elektrische Verbindung eine mäandrierende Grabenstruktur enthalten.
In einer oder mehreren Ausführungsformen kann der Ausschalttransistor eine höhere Durchschlagspannung haben als ein Transistor, der aus der mindestens einen Bauelement-Zelle gebildet ist.
In einer oder mehreren Ausführungsformen kann ein Layout des Ausschalttransistors im Vergleich zu einem Layout eines Transistors, der aus der mindestens einen Bauelement-Zelle gebildet ist, um einen Winkel gedreht sein.

Claims

Testverfahren (700), das Folgendes umfasst: Bereitstellen eines zu testenden Halbleiterbauelements, wobei das Halbleiterbauelement mindestens eine Bauelementzelle umfasst, wobei die mindestens eine Bauelementzelle Folgendes umfasst: mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion und mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode, und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, wobei ein elektrisches Potenzial der mindestens einen zusätzlichen Elektrode von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion, der mindestens einen zweiten Anschlusselektrodenregion und der mindestens einen Gate-Elektrode separat gesteuert werden kann (702); und Anlegen mindestens eines elektrischen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode, um Defekte in der mindestens einen Bauelementzelle zu detektieren (704).
Verfahren (700) nach Anspruch 1, wobei das Halbleiterbauelement als ein Transistor konfiguriert ist.
Verfahren (700) nach Anspruch 1 oder 2, wobei die mindestens eine Gate-Elektrode mindestens teilweise in dem mindestens einen Graben angeordnet ist.
Verfahren (700) nach einem der Ansprüche 1 bis 3, wobei die mindestens eine zusätzliche Elektrode als eine Abschirmelektrode konfiguriert ist.
Verfahren (700) nach einem der Ansprüche 1 bis 4, wobei das mindestens eine Testpotenzial dafür konfiguriert ist, einen oder mehrere Defekte in dem mindestens einen Graben zu detektieren.
Verfahren (700) nach einem der Ansprüche 1 bis 5, wobei die mindestens eine Zelle mindestens einen Kontaktgraben umfasst und wobei das mindestens eine Testpotenzial dafür konfiguriert ist, einen oder mehrere Defekte in dem mindestens einen Kontaktgraben zu detektieren.
Verfahren (700) nach einem der Ansprüche 1 bis 6, wobei das mindestens eine Testpotenzial dafür konfiguriert ist, eine Durchschlagspannung des Halbleiterbauelements zu bestimmen.
Verfahren (700) nach einem der Ansprüche 1 bis 7, wobei das Anlegen (704) mindestens eines Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode umfasst, einen zuvor festlegbaren elektrischen Strom durch das Halbleiterbauelement zu zwingen.
Verfahren (700) nach einem der Ansprüche 1 bis 8, wobei das Anlegen (704) mindestens eines Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode das Ausführen eines Lawinentests umfasst; wobei vorzugsweise der Lawinentest das Anlegen eines oder mehrerer Lawinenimpulse an das Halbleiterbauelement umfasst.
Verfahren (700) nach einem der Ansprüche 1 bis 9, wobei das Anlegen (704) mindestens eines Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode das Anlegen mehrerer Testpotenziale an die mindestens eine zusätzliche Elektrode umfasst, und wobei das Verfahren (700) des Weiteren Folgendes umfasst: Messen einer Durchschlagspannung des Halbleiterbauelements für jedes der mehreren Testpotenziale.
Verfahren (700) nach einem der Ansprüche 1 bis 10, wobei das mindestens eine Testpotenzial dafür konfiguriert ist, eine Durchschlagfestigkeit einer Isolierschicht in dem mindestens einen Graben zu bestimmen.
Verfahren (700) nach einem der Ansprüche 1 bis 11, wobei die mindestens eine zusätzliche Elektrode durch eine Isolierschicht isoliert ist, die in dem mindestens einen Graben angeordnet ist, wobei das Anlegen (704) mindestens eines Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode das Anlegen mehrerer Testpotenziale an die mindestens eine zusätzliche Elektrode umfasst, und wobei das Verfahren (700) des Weiteren Folgendes umfasst: Messen eines Tunnelstroms durch die Isolierschicht für jedes der mehreren Testpotenziale.
Verfahren (700) nach einem der Ansprüche 1 bis 12, wobei mindestens eine der mindestens einen Gate-Elektrode und der mindestens einen zusätzlichen Elektrode Polysilizium umfasst.
Verfahren (700) nach einem der Ansprüche 1 bis 13, wobei das Halbleiterbauelement mehrere Bauelementzellen umfasst, die elektrisch parallel geschaltet sind, wobei jede Bauelementzelle Folgendes umfasst: mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion und mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode, und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, wobei ein elektrisches Potenzial der mindestens einen zusätzlichen Elektrode von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion, der mindestens einen zweiten Anschlusselektrodenregion und der mindestens einen Gate-Elektrode separat gesteuert werden kann, wobei das mindestens eine Testpotenzial an alle Bauelementzellen der mehreren Bauelementzellen gleichzeitig angelegt wird.
Verfahren (700) nach einem der Ansprüche 1 bis 14, wobei das Anlegen (704) des mindestens einen Testpotenzials umfasst, das Halbleiterbauelement einem Defektdichte-Scan und/oder einem Zuverlässigkeits-Scan zu unterziehen.
Verfahren (700) nach einem der Ansprüche 1 bis 15, das des Weiteren Folgendes umfasst: Analysieren der durch das Anlegen des mindestens einen Testpotenzials erhaltenen Testergebnisse mittels dynamischem Teil Average Testing (PAT).
Verfahren (700) nach einem der Ansprüche 1 bis 16, wobei das Halbleiterbauelement in einem Halbleiterwerkstück ausgebildet wird, wobei das Werkstück mehrere Kontaktinseln umfasst, die Folgendes enthalten: mindestens eine erste Kontaktinsel, die mit der mindestens einen ersten Anschlusselektrodenregion gekoppelt ist, eine zweite Kontaktinsel, die mit der mindestens einen zweiten Anschlusselektrodenregion gekoppelt ist, eine dritte Kontaktinsel, die mit der mindestens einen Gate-Elektrode gekoppelt ist, und eine vierte Kontaktinsel, die mit der mindestens einen zusätzlichen Elektrode gekoppelt ist, wobei die vierte Kontaktinsel, die mit der mindestens einen zusätzlichen Elektrode gekoppelt ist, elektrisch von den ersten bis dritten Kontaktinseln isoliert ist.
Verfahren (700) nach Anspruch 17, das des Weiteren Folgendes umfasst: elektrisches Verbinden der vierten Kontaktinsel mit mindestens einer der ersten bis dritten Kontaktinseln nach dem Anlegen des mindestens einen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode; wobei vorzugsweise das elektrische Verbinden der vierten Kontaktinsel mit mindestens einer der ersten bis dritten Kontaktinseln in einer Backend-Verarbeitungsstufe des Halbleiterbauelements ausgeführt wird.
Verfahren (700) nach Anspruch einem der Ansprüche 1 bis 18, wobei das Anlegen (704) des mindestens einen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode das Verwenden mehrerer Sonden umfasst.
Verfahren (700) nach einem der Ansprüche 1 bis 19, wobei das Anlegen (704) des mindestens einen Testpotenzials an mindestens eine der mindestens einen zusätzlichen Elektrode in einer Front-Ende-Verarbeitungsstufe des Halbleiterbauelements ausgeführt wird.
Testverfahren, das Folgendes umfasst: Bereitstellen eines Werkstücks, wobei das Werkstück einen zu testenden Transistor umfasst, wobei der Transistor mehrere Zellen umfasst, die elektrisch parallel geschaltet sind, wobei jede Zelle Folgendes umfasst: mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion und mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode, und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, wobei ein elektrisches Potenzial der mindestens einen zusätzlichen Elektrode von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion, der mindestens einen zweiten Anschlusselektrodenregion und der mindestens einen Gate-Elektrode separat gesteuert werden kann; und Anlegen mehrerer Testpotenziale an mindestens eine der mindestens einen zusätzlichen Elektrode der Zellen, um defekte Zellen unter den mehreren Zellen zu detektieren.
Verfahren nach Anspruch 21, wobei das Anlegen der mehreren Testpotenziale an mindestens eine der mindestens einen zusätzlichen Elektrode der Zellen das Anlegen mehrerer verschiedener Vorspannpotenziale an die mindestens eine zusätzliche Elektrode umfasst, wobei das Verfahren des Weiteren das Messen einer Durchschlagspannung des Transistors für jedes der Vorspannpotenziale umfasst.
Verfahren nach Anspruch 21 oder 22, wobei die mindestens eine zusätzliche Elektrode durch eine Isolierschicht isoliert ist, die in dem jeweiligen Graben angeordnet ist, wobei das Anlegen der mehreren Testpotenziale an mindestens eine der mindestens einen zusätzlichen Elektrode das Anlegen mehrerer Testpotenziale an die mindestens eine zusätzliche Elektrode umfasst, und wobei das Verfahren des Weiteren Folgendes umfasst: Messen eines Tunnelstroms durch die Isolierschicht für jedes der mehreren Testpotenziale.
Verfahren nach einem der Ansprüche 21 bis 23, wobei das Werkstück des Weiteren mehrere Kontaktinseln umfasst, die Folgendes enthalten: mindestens eine erste Kontaktinsel, die mit der mindestens einen ersten Anschlusselektrodenregion gekoppelt ist, eine zweite Kontaktinsel, die mit der mindestens einen zweiten Anschlusselektrodenregion gekoppelt ist, eine dritte Kontaktinsel, die mit der mindestens einen Gate-Elektrode gekoppelt ist, und eine vierte Kontaktinsel, die mit der mindestens einen zusätzlichen Elektrode jeder Zelle gekoppelt ist, wobei die vierte Kontaktinsel, die mit der mindestens einen zusätzlichen Elektrode gekoppelt ist, elektrisch von den ersten bis dritten Kontaktinseln isoliert ist.
Verfahren nach Anspruch 24, wobei das Anlegen der mehreren Testpotenziale an mindestens eine der mindestens einen zusätzlichen Elektrode der Zellen in einer Front-Ende-Verarbeitungsstufe des Werkstücks ausgeführt wird; und das Verfahren, das des Weiteren Folgendes umfasst: elektrisches Verbinden der vierten Kontaktinsel mit mindestens einer der ersten bis dritten Kontaktinseln in einer Backend-Verarbeitungsstufe des Werkstücks.
Testanordnung, die Folgendes umfasst: ein zu testendes Halbleiterbauelement, wobei das Halbleiterbauelement mindestens eine Bauelementzelle umfasst, wobei die mindestens eine Bauelementzelle Folgendes umfasst: mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion, mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode, und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, wobei ein elektrisches Potenzial der mindestens einen zusätzlichen Elektrode von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion, der mindestens einen zweiten Anschlusselektrodenregion und der mindestens einen Gate-Elektrode separat gesteuert werden kann; und eine Testvorrichtung, die dafür konfiguriert ist, mindestens ein elektrisches Testpotenzial an mindestens eine der mindestens einen zusätzlichen Elektrode anzulegen, um Defekte in der mindestens einen Bauelementzelle zu detektieren.
Testverfahren, das Folgendes umfasst: Bereitstellen eines zu testenden Halbleiterbauelements, wobei das Halbleiterbauelement als eine Diode konfiguriert ist und mindestens eine Bauelementzelle umfasst, wobei die mindestens eine Bauelementzelle Folgendes umfasst: mindestens einen Graben, mindestens eine erste Anschlusselektrodenregion, mindestens eine zweite Anschlusselektrodenregion und mindestens eine Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, wobei ein elektrisches Potenzial der mindestens einen Elektrode von elektrischen Potenzialen der mindestens einen ersten Anschlusselektrodenregion und der mindestens einen zweiten Anschlusselektrodenregion separat gesteuert werden kann; und Anlegen mindestens eines elektrischen Testpotenzials an mindestens eine der mindestens einen Elektrode, um Defekte in der mindestens einen Bauelementzelle zu detektieren.
Verfahren (1200) zur Verarbeitung eines Halbleiterbauelements, das Folgendes umfasst: Bereitstellen eines Halbleiterbauelements mit einer ersten Kontaktinsel und einer zweiten Kontaktinsel, die elektrisch von der ersten Kontaktinsel getrennt ist (1202), wobei das Halbleiterbauelement als ein Grabentransistor konfiguriert ist, der eine Source-Anschlussregion, eine Drain-Anschlussregion, eine Gate-Elektrode und mindestens eine zusätzliche Elektrode, die mindestens teilweise in einem Graben angeordnet ist, umfasst, wobei die erste Kontaktinsel mit der Source-Anschlussregion gekoppelt ist und die zweite Kontaktinsel mit der mindestens einen zusätzlichen Elektrode gekoppelt ist; Anlegen mindestens eines elektrischen Testpotenzials an die erste Kontaktinsel und/oder die zweite Kontaktinsel (1204); und elektrisches Verbinden der ersten Kontaktinsel und der zweiten Kontaktinsel miteinander nach dem Anlegen des mindestens einen elektrischen Testpotenzials (1206).
Verfahren (1200) nach Anspruch 28, wobei das Halbleiterbauelement mehrere Bauelementzellen umfasst, und wobei das mindestens eine elektrische Testpotenzial dafür konfiguriert ist, Defekte in den mehreren Bauelementzellen zu detektieren.
Verfahren (1200) nach Anspruch 28 oder 29, wobei die mindestens eine zusätzliche Elektrode als eine Abschirmelektrode konfiguriert ist.
Verfahren (1200) nach einem der Ansprüche 28 bis 30, wobei das elektrische Verbinden der ersten und der zweiten Kontaktinsel miteinander das Abscheiden einer elektrisch leitfähigen Schicht über mindestens einem Abschnitt der ersten und der zweiten Kontaktinsel umfasst.
Verfahren (1200) nach Anspruch 31, wobei die elektrisch leitfähige Schicht ein Metall und/oder eine Metalllegierung umfasst.
Verfahren (1200) nach Anspruch 31 oder 32, wobei die elektrisch leitfähige Schicht eine größere Dicke als die erste und/oder die zweite Kontaktinsel hat.
Verfahren (1200) nach einem der Ansprüche 28 bis 33, wobei die erste und die zweite Kontaktinsel benachbarte Kontaktinseln ohne ein elektrisch leitfähiges Element zwischen der ersten und der zweiten Kontaktinsel sind.
Verfahren (1200) nach einem der Ansprüche 28 bis 34, wobei das elektrische Verbinden der ersten und der zweiten Kontaktinsel miteinander in einer Back Ende of Line-Verarbeitungsstufe ausgeführt wird.
Halbleiterbauelement (1300), das Folgendes umfasst: mindestens eine Bauelement-Zelle, die mindestens einen Graben, mindestens eine erste Anschlusselektroden-Anschlussregion, mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, umfasst; eine erste Kontaktinsel (1302), die mit der mindestens einen ersten Elektroden-Anschlussregion gekoppelt ist; eine zweite Kontaktinsel (1303), die mit der mindestens einen zusätzlichen Elektrode gekoppelt ist; eine elektrisch leitfähige Schicht (1305), die über mindestens einem Abschnitt der ersten Kontaktinsel und der zweiten Kontaktinsel angeordnet ist und die erste Kontaktinsel elektrisch mit der zweiten Kontaktinsel verbindet.
Verfahren (1500) zur Verarbeitung eines Halbleiterbauelements, das Folgendes umfasst: Bereitstellen eines Halbleiterbauelements mit einer ersten Kontaktinsel, einer zweiten Kontaktinsel und einem Schaltelement, das zwischen der ersten Kontaktinsel und der zweiten Kontaktinsel gekoppelt ist und zwischen einem ersten Zustand, in dem die erste und die zweite Kontaktinsel über das Schaltelement elektrisch miteinander verbunden sind, und einem zweiten Zustand, in dem die erste und die zweite Kontaktinsel nicht über das Schaltelement elektrisch miteinander verbunden sind, geschaltet werden kann (1502); Anlegen mindestens eines elektrischen Testpotenzials an die erste und/oder die zweite Kontaktinsel, während sich das Schaltelement in dem zweiten Zustand befindet (1504); und Schalten des Schaltelements aus dem zweiten Zustand in den ersten Zustand nach dem Anlegen des mindestens einen elektrischen Testpotenzials an die erste und/oder die zweite Kontaktinsel (1506).
Verfahren (1500) nach Anspruch 37, wobei das Bereitstellen des Halbleiterbauelements das Bereitstellen des Halbleiterbauelements umfasst, während sich das Schaltelement in dem ersten Zustand befindet, wobei das Verfahren des Weiteren Folgendes umfasst: Schalten des Schaltelements aus dem ersten Zustand in den zweiten Zustand vor dem Anlegen des mindestens einen elektrischen Testpotenzials.
Verfahren (1500) nach Anspruch 37 oder 38, wobei der erste Zustand ein Ruhezustand des Schaltelements ist.
Verfahren (1500) nach einem der Ansprüche 37 bis 39, wobei das Schaltelement als ein Ausschalttransistor konfiguriert ist.
Verfahren (1500) nach einem der Ansprüche 38 bis 40, wobei das Schalten des Schaltelements aus dem ersten Zustand in den zweiten Zustand das Anlegen einer Steuerspannung an einen Steuerungsanschluss des Schaltelements umfasst, und wobei das Schalten des Schaltelements aus dem zweiten Zustand in den ersten Zustand das Abschalten des Anlegens der Steuerspannung umfasst.
Halbleiterbauelement (1600), das Folgendes umfasst: mindestens eine Bauelement-Zelle, die mindestens einen Graben, mindestens eine erste Anschlusselektroden-Anschlussregion, mindestens eine zweite Anschlusselektrodenregion, mindestens eine Gate-Elektrode und mindestens eine zusätzliche Elektrode, die mindestens teilweise in dem mindestens einen Graben angeordnet ist, umfasst; eine erste Kontaktinsel (1602), die mit der mindestens einen ersten Elektroden-Anschlussregion gekoppelt ist; eine zweite Kontaktinsel (1603), die mit der mindestens einen zusätzlichen Elektrode gekoppelt ist; ein Schaltelement (1607), das elektrisch zwischen der ersten Kontaktinsel und der zweiten Kontaktinsel gekoppelt ist und zwischen einem ersten Zustand, in dem die erste und die zweite Kontaktinsel elektrisch miteinander über das Schaltelement verbunden sind, und einem zweiten Zustand, in dem die erste und die zweite Kontaktinsel elektrisch voneinander getrennt sind, geschaltet werden kann, wobei das Schaltelement ein Ausschalttransistor ist, und wobei der Ausschalttransistor eine höhere Durchschlagspannung als ein Transistor hat, der aus der mindestens einen Bauelement-Zelle gebildet ist.
Halbleiterbauelement (1600) nach Anspruch 42, wobei der erste Zustand ein Ruhezustand des Schaltelements ist.
Halbleiterbauelement (1600) nach Anspruch 42 oder 43, das des Weiteren eine zusätzliche Kontaktinsel umfasst, die mit einer Gate-Elektrode des Ausschalttransistors gekoppelt ist.
Halbleiterbauelement (1600) nach einem der Ansprüche 42 bis 44, das des Weiteren eine hochohmische elektrische Verbindung umfasst, welche die erste Kontaktinsel mit einer Gate-Elektrode des Ausschalttransistors koppelt.
Halbleiterbauelement (1600) nach Anspruch 45, wobei die hochohmische elektrische Verbindung eine mäandrierende Grabenstruktur umfasst.