DE10211543B4 - Schaltungsanordnung mit einem Feldeffekttransistor und Verfahren zum Betrieb der Schaltungsanordnung - Google Patents

Schaltungsanordnung mit einem Feldeffekttransistor und Verfahren zum Betrieb der Schaltungsanordnung Download PDF

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Abstract

Schaltungsanordnung mit einem Feldeffekttransistor (1), insbesondere Leistungsfeldeffekttransistor, der wenigstens einen Sourceelektrodenbereich (S) und wenigstens einen Drainelektrodenbereich (D) und wenigstens eine erste und zweite Gateelektrode (Gate 1, Gate 2) aufweist, die vertikal in einem in einem Halbleiterkörper gebildeten tiefen Graben und voneinander und von dem Sourceelektrodenbereich (S) und dem Drainelektrodenbereich (D) isoliert gebildet und durch eine über den Feldeffekttransistor verteilte Kapazität miteinander kapazitiv gekoppelt sind, und mit einer Treiberanordnung dafür,
dadurch gekennzeichnet,
dass beide Gateelektroden (Gate 1, Gate 2) getrennt an äußere Gateanschlüsse (2, 3) des Feldeffekttransistors (1) geführt sind, und
dass die Treiberanordnung eine erste und zweite Treiberschaltung (4, 5) und Erzeugungsmittel (6) jeweils zur Erzeugung eines ersten, zum ersten Gateanschluß (2) geführten Gateansteuersignals (G1) und eines zweiten zum zweiten Gateanschluß (3) geführten Gateansteuersignals (G2) aufweist, wobei die Erzeugungsmittel (6) das zweite Gateansteuersignal (G2) gegenüber dem ersten Gateansteuersignal (G1) verzögert erzeugen.

Description

  • Die Erfindung betrifft eine Schaltungsanordnung mit einem Feldeffekttransistor und einer Treiberanordnung dafür sowie ein Verfahren zum Betrieb einer Schaltungsanordnung mit einem Feldeffekttransistor, insbesondere Leistungsfeldeffekttransistor, mit denen sich die maximale Betriebsfrequenz des Feldeffekttransistors erhöhen lässt.
  • Beim Ein- und Ausschalten von DMOS-Leistungstransistoren entsteht durch die Rückwirkungskapazität zwischen Gate und Drain das sogenannte Millerplateau, währenddessen fast die gesamte Verlustleistung erzeugt wird. Damit ist die Verlustleistung nahezu proportional der Anzahl der Ein- und Ausschaltzyklen pro Zeit. Je länger das Millerplateau ist, desto geringer ist die maximale Betriebsfrequenz. Für zukünftige Anwendungen sind jedoch Feldeffektleistungstransistoren mit höherer Betriebsfrequenz gefordert.
  • Um die Schaltverluste eines MOS-Leistungstransistors zu verringern, werden normalerweise die geometrischen Abmessungen des Transistors so optimiert, dass dessen Gate-Drain-Kapazität minimiert wird. Dadurch kann die Millerphase bei einem Schaltvorgang verkürzt werden. Bei lateralen DMOS-Transistoren kann dazu der Polysteg verkleinert oder im Gate-Drain-Überlappbereich ein Oxid verwendet werden, das wesentlich dicker als das Gateoxid ist. Bei Trenchtransistoren, bei denen die Gateelektrode in einem tiefen Graben im Halbleiterkörper isoliert eingebettet ist, wird im Stand der Technik die Eintauchtiefe des Grabens in das Gebiet des Halbleiterkörpers minimiert.
  • Die DE 100 38 177 A1 beschreibt eine neue Möglichkeit, die Gate-Drain-Kapazität zu minimieren. Dies geschieht durch eine zweite Steuer- bzw. Gateelektrode, und diese Patentanmeldung schlägt vor, diese weitere Steuerelektrode vorzugsweise auf Sourcepotential zu legen und durch ein umgebendes Oxid zu isolieren.
  • Übliche Ansteuerschaltungen für DMOS-Leistungstransistoren sind darauf optimiert, eine Gateelektrode möglichst schnell auf eine hohe Spannung gegenüber der Sourceelektrodenspannung aufzuladen bzw. möglichst schnell auf Sourcepotential zu entladen. Dabei sind insbesondere die Einschaltwiderstände der Treibertransistoren und der Gate-Bahnwiderstand des Leistungs-MOS wichtige Optimierungsparameter. Schaltungen, die bei der Ansteuerung von IGBTs (Insulated Gate Bipolar Transistor) üblich sind und die zum Ausschalten eine negative Gatespannung bereitstellen, sind für MOSFET-Ansteuerungen zu teuer. Allerdings lässt sich mit derartigen Ansteuerschaltungen eine Erhöhung der Schaltgeschwindigkeit erzielen.
  • Standard-Leistungs-MOSFETs benötigen 10 V Gatespannung für einen niedrigen Einschaltwiderstand, während für Logikpegel-Transistoren eine Gatespannung von 5 V bis 6 V genügt. Das Millerplateau liegt bei etwa 4 V bzw. 2,5 V. Bei dieser Gatespannung muss ein Großteil der Gateladung aufgebracht bzw. entfernt werden. Bei Logikpegel-Transistoren ist die Eingangskapazität um den gleichen Faktor höher und die insgesamt aufzubringende Gateladung bei beiden Bauelementen nahezu gleich. Logikpegel-Transistoren sind bezüglich der Schaltgeschwindigkeit von Nachteil, weil bei gleichem Gatebahnwiderstand und kleinerer Spannungsdifferenz weniger Strom über den Gatebahnwiderstand fließen kann, um die gleiche Gateladung auf- bzw. abzubauen. Treiberschaltungen für 5 V bis 6 V sind jedoch technologisch leichter realisierbar und schneller als Treiberschaltungen für 10 V. Dadurch wird der Vorteil von Normalpegeltransistoren teilweise relativiert.
  • In US 5,561,393 wird für einen IGBT, der im Transistorbetrieb und im Tyristorbetrieb arbeiten kann und der zwei getrennte Gates hat, ein Ansteuerverfahren bzw. eine Ansteuerschaltungsanordnung für die Gateelektroden beschrieben, das bzw. die das Halbleiterelement vor Fehlfunktionen, z. B. einem zu hohem Überstrom schützt und zum andern ein sicheres Ein- und Ausschalten und ein zuverlässiges Überführen von der Transistorbetriebsweise in die Tyristerbetriebsweise und umgekehrt ermöglicht. Dazu wird bei diesem bekannten Halbleiterschaltelement das eine Gateansteuersignal wenigstens mit einer seiner Flanken gegenüber der entsprechenden Rückflanke des anderen Gateansteuersignals verzögert.
  • DE 195 28 998 A1 beschreibt einen bidirektionalen Halbleiterschalter sowie ein Verfahren zu seiner Steuerung. Dieser bekannte Halbleiterschalter kann in bipolarer Betriebsweise d.h. als IGBT oder als Tyristor oder in unipolarer Betriebsweise d.h. als MOSFET betrieben werden. Um die Abschaltverluste gering zu halten, wird der bekannte bipolare Halbleiterschalter unmittelbar vor dem Abschalten in die MOSFET-Betriebsart umgeschaltet, so dass der bekannte Halbleiterschalter ein niedrige Durchlassspannung sowie einen geringen Abschaltverlust hat und ein Schalten mit hoher Geschwindigkeit ermöglicht. Die in den 4a und 4b dieser Druckschrift gezeigten Zeitdiagramme zeigen das Ansteuerverfahren für die beiden getrennten Gateelektroden des Halbleiterschalters, welches für einen Fall gestaltet ist, wo das Potenzial der einen Hauptelektrode niedriger ist als das Potenzial der anderen Hauptelektrode. Man erkennt aus diesen Figuren, dass die Signale VG1 und VG2 in der Einschaltphase so sind, dass der tiefe Zustand des Signals VG2 vollständig vom hohen Zustand des Signals VG1 überlappt wird in 4a bzw. in 4b der tiefe Zustand des Signals VG1 vollständig vom hohen Zustand des Signals VG2 überlappt wird. Im Ausschaltzustand ist es dann jeweils umgekehrt.
    •
  • Die Erfindung geht aus von einem der in DE 100 38 177 A1 beschriebenen Leistungsfeldeffekttransistoren und hat als Ziel, eine Schaltungsanordnung und ein Verfahren zur Ein-/Ausschaltsteuerung eines derartigen Feldeffekttransistors so zu ermöglichen, dass die Millerphase nahezu vollständig verschwindet und die maximale Betriebsfrequenz des Bauteils deutlich erhöht werden kann.
  • Die erfindungsgemäße Schaltungsanordnung und das erfindungsgemäße Verfahren wird demnach für einen Leistungs-MOSFET mit zwei kapazitiv gekoppelten Gateelektroden eingesetzt, bei denen die Koppelkapazität über den Chip des Leistungs-MOSFET verteilt ist. Dadurch liegt die Koppelkapazität elektrisch näher an den MOSFET-Zellen als der Gate-Bahnwiderstand. Wesentlich ist bei einem derartigen MOSFET, dass, anders als bei den in der obigen Patentanmeldung vorgeschlagenen DMOS-Leistungstransistoren, beide Gateelektroden getrennt an äußere Gateanschlüsse des Bauteils geführt sind und dass nicht eine Gateelektrode fest mit Sourcepotential verbunden ist.
  • Gemäß einem ersten wesentlichen Aspekt zeichnet sich eine die obige Aufgabe lösende Schaltungsanordnung mit einem Feldeffekttransistor, insbesondere Leistungsfeldeffekttransistor, der wenigstens einen Sourceelektrodenbereich und wenigstens einen Drainelektrodenbereich und wenigstens eine erste und zweite Gateelektrode aufweist, die vertikal in einem in einem Halbleiterkörper gebildeten tiefen Graben und voneinander und von dem Sourceelektrodenbereich und dem Drainelektrodenbereich isoliert gebildet und durch eine über den Feldeffekttransistor verteilte Kapazität miteinander kapazitiv gekoppelt sind, und mit einer Treiberanordnung dafür erfindungsgemäß dadurch aus, dass beide Gateelektroden getrennt an äußere Gateanschlüsse des Feldeffekttransistors geführt sind, und dass die Treiberanordnung eine erste und zweite Treiberschaltung und Erzeugungsmittel jeweils zur Erzeugung eines ersten, zum ersten Gateanschluss geführten Gateansteuersignals und eines zweiten zum zweiten Gateanschluss geführten Gateansteuersignals aufweist, wobei die Erzeugungsmittel das zweite Gateansteuersignal gegenüber dem ersten Gateansteuersignal verzögert erzeugen.
  • Die erste Gateelektrode, die den Kanal im MOSFET bildet, wird von der Schaltungsanordnung zuerst auf- bzw. entladen. Die Gatespannung ändert sich aufgrund des Gatestroms zunächst schneller, die Spannungsänderung verlangsamt sich jedoch aufgrund des Millereffekts, sobald die Drainspannung beginnt, sich zu ändern. Ab diesem Zeitpunkt wird der Umladevorgang durch eine von der erfindungsgemäßen Schaltungsanordnung bewirkte Aufladung bzw. Entladung der zweiten mit der ersten Gateelektrode kapazitiv gekoppelten Gateelektrode unterstützt. Im Gegensatz zur ersten Gateelektrode, bei der als Spannungsabfall am Gatebahnwiderstand maximal die Differenz aus der Millerplateauspannung und der Ansteuerspannung zur Verfügung steht, kann an dem zweiten Gate noch die volle Ansteuerspannung als Spannungsabfall über den Bahnwiderstand des zweiten Gate genutzt werden. Im Gegensatz zu einer ebenfalls möglichen, jedoch von der Erfindung nicht vorgeschlagenen äußeren kapazitiven Kopplung der beiden Gateansteuersignale mittels eines diskreten Kondensators besteht bei einer geteilten Koppelkapazität nicht die Gefahr, dass sich die Spannung an einem Transistor der Treiberschaltungen umkehrt.
  • Bei einem ersten Ausführungsbeispiel weisen die Erzeugungsmittel ein Verzögerungselement auf, und die von diesem Ver zögerungselement bewirkte Verzögerungszeit für das zweite Gateansteuersignal gegenüber dem ersten Gateansteuersignal ist entsprechend einem jeweiligen Feldeffekttransistortyp gewählt.
  • Bei einem alternativen zweiten Ausführungsbeispiel weisen die Erzeugungsmittel ebenfalls ein Verzögerungselement auf, und die von ihm bewirkte Verzögerungszeit des zweiten Gateansteuersignals gegenüber dem ersten Gateansteuersignal ist so festgelegt, dass die durch das zweite Gateansteuersignal bewirkte Ansteuerung der zweiten Gateelektrode beginnt, wenn die innere Gatespannung der ersten Gateelektrode das Millerplateau erreicht hat.
  • Gemäß einem weiteren alternativen Ausführungsbeispiel hat die erfindungsgemäße Schaltungsanordnung Erfassungsmittel, die entweder die beim Erreichen des Millerplateaus an der ersten Gateelektrode auftretende negative Drainspannungsflanke oder den in der zweiten Gateelektrode beim Anlegen des ersten Gateansteuersignals an die erste Gateelektrode induzierten Stromfluss erfassen und ein Triggersignal erzeugen, so dass die Erzeugungsmittel angesteuert von diesem Triggersignal das zweite Gateansteuersignal entweder unmittelbar auf die erfasste negative Drainspannungsflanke hin oder unmittelbar auf den von den Erfassungsmitteln erfassten Stromfluss in der zweiten Gateelektrode hin erzeugen.
  • Die Reduktion des Millerplateaus beim Ausschalten wird bei diesem Ausführungsbeispiel erreicht, indem das Gateansteuersignal auf die Erfassung entweder der positiven Drainspannungsflanke oder auf die Erfassung des dabei in der zweiten Gateelektrode induzierten Stromflusses hin beendet wird und auf das Sourcepotential zurückkehrt.
  • Bei einem weiteren Ausführungsbeispiel werden das erste und zweite Gateansteuersignal rechteckförmig erzeugt.
  • Bei einem weiteren alternativen Ausführungsbeispiel kann das erste Gateansteuersignal treppenförmig und das zweite Gateansteuersignal rechteckförmig erzeugt werden. Die erste und zweite Treiberschaltung und die Erzeugungsmittel können entweder außerhalb des Gehäuses des Leistungsfeldeffekttransistors liegen oder zusammen mit dem Leistungsfeldeffekttransistor in einem Gehäuse untergebracht sein. Der Aufwand für den zusätzlichen Gateanschluss kann dadurch gering gehalten werden. Auch für die monolithische Integration von Treiberschaltung, Erzeugungsmittel und Leistungs-MOSFET ist die Erfindung geeignet.
  • Gemäß einem zweiten wesentlichen Aspekt ist ein die obige Aufgabe lösendes Verfahren zum Betrieb einer Schaltungsanordnung mit einem Feldeffekttransistor, insbesondere Leistungsfeldeffekttransistor, der wenigstens einen Sourceelektrodenbereich und wenigstens einen Drainelektrodenbereich und wenigstens eine erste und zweite Gateelektrode aufweist, die vertikal in einem in einem Halbleiterkörper gebildeten tiefen Graben und voneinander und von dem Sourceelektrodenbereich und dem Drainelektrodenbereich isoliert gebildet und durch eine über den Feldeffekttransistor verteilte Kapazität miteinander kapazitiv gekoppelt sind, und mit einer Treiberanordnung dafür erfindungsgemäß dadurch gekennzeichnet, dass von der Treiberanordnung getrennt ein erstes und zweites Gateansteuersignal erzeugt und an getrennte Gateanschlüsse jeweils für die erste und zweite Gateelektrode angelegt werden, wobei das zweite Gateansteuersignal verzögert zum ersten Gateansteuersignal erzeugt und verzögert dem zweiten Gateanschluss angelegt wird.
  • Eine weitere Verwendung für den mit der erfindungsgemäßen Ansteuerschaltung versehenen Leistungs-MOSFET mit zwei durch eine über den Chip des Leistungs-MOSFET verteilte Koppelkapazität kapazitiv gekoppelten, voneinander getrennten und separat ansteuerbaren Gateelektroden ergibt sich in Verbindung mit dem deutschen Patent 44 42 466 C1. Dort ist ein linearer Spannungsregler mit einem Leistungs-MOSFET als Stellglied und kapazitiver Kopplung beschrieben. Wenn, wie bei dem bei der Erfindung eingesetzten Leistungs-MOSFET die Koppelkapazität in dem Bauteil verteilt ist, kann eine Verbesserung der Unterdrückung von hochfrequenten Störsignalen auf der Eingangsspannung erreicht werden.
    •
  • Weitere vorteilhafte Merkmale der erfindungsgemäßen Schaltungsanordnung und des erfindungsgemäßen Ansteuerverfahrens werden anhand der nachstehenden Beschreibung noch deutlicher, die sich auf die Figuren der beiliegenden Zeichnung bezieht. Die Zeichnungsfiguren zeigen im einzelnen:
  • 1 einen schematischen Schnitt durch einen bei der Erfindung zum Einsatz kommenden DMOS-Leistungstransistor mit zwei separaten Gateelektroden;
  • 2 ein erstes Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung, die den als Ersatzschaltbild dargestellten DMOS-Leistungstransistor gemäß 1 ansteuert;
  • 3 ein Impuls-Zeitdiagramm, das die zeitlichen Verläufe von Signalen gemäß 2 veranschaulicht;
  • 4 ein Impuls-Zeitdiagramm, das Signalverläufe in einem zweiten Ausführungsbeispiel der Erfindung veranschaulicht, und
  • 5 ein zweites Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung.
  • Die schematische Schnittdarstellung in 1 zeigt einen DMOS-Leistungstransistor 1, der bei der Erfindung verwendet wird und bei dem in einem Halbleiterkörper 100 mehrere Sourcebereiche S, ein Drainbereich D und pro Sourcebereich S zwei Gateelektroden „Gate 1" und „Gate 2" vorgesehen sind, von denen sich die zweite Gateelektrode „Gate 2" bis in den Drainbereich D erstreckt. Die beiden Gateelektroden „Gate 1" und „Gate 2" bestehen aus Metall zum Beispiel aus Wolfram oder aus Polysilizium, und sind gegenüber dem Halbleiterkörper 100 und gegeneinander durch eine Isolierschicht isoliert. Der Drainbereich D ist über eine Metallisierungsebene an einen äußeren Drainanschluss Da gelegt, und die Sourcebereiche sind gemeinsam über eine Metallisierungsebene an einen äußeren Sourceanschluss Sa geführt. Die erste und zweite Gateelektrode „Gate 1" und „Gate 2" sind jeweils getrennt mit äußeren Gateelektrodenanschlüssen 2 und 3 verbunden. Angedeutet sind Gatebahnwiderstände Rb1 und Rb2, die jeweils durch die Verbindungsleiter zwischen den (inneren) Gateelektroden „Gate 1" und „Gate 2" und deren äußere Elektrodenanschlüssen 2 und 3 verursacht sind.
  • Die Gateelektroden „Gate 1" und „Gate 2" sind so in einem tiefen vertikalen Graben im Halbleiterkörper 100 angeordnet, dass sie kapazitiv miteinander gekoppelt sind und dass die Koppelkapazität über den Halbleiterkörper 100 bzw. den Chip des DMOS-Leistungstransistors verteilt ist. Dadurch liegt die Koppelkapazität elektrisch näher an den MOSFET-Zellen als die Gatebahnwiderstände Rb1 und Rb2.
  • 2 zeigt schematisch ein erstes Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung zur Ein-/Ausschaltsteuerung des in 1 gezeigten DMOS-Leistungstransistors 1, der in 2 beispielhaft als N-Kanal-MOSFET symbolisch dargestellt ist. Deutlich zu erkennen sind die beiden kapazitiv gekoppelten Gateelektroden „Gate 1" und „Gate 2" mit jeweils ihren Bahnwiderständen Rb1 und Rb2, den äußeren Gateelektrodenanschlüssen 2 und 3, der Drainbereich D mit dem äußeren Drainanschluss Da, der im Lastkreis über einen Lastwiderstand RL mit einer Spannung VL verbunden ist, und der Sourcebereich S mit dem äußeren Sourceanschluss Sa, der direkt an Masse liegt. Die beiden Gateelektroden „Gate 1" und „Gate 2" werden über getrennte Treiberschaltungen 4 und 5 nacheinander, jeweils durch die mit G1 und G2 bezeichneten Treiberausgangssignale angesteuert, die jeweils zu inneren Ansteuersignalen Gi und Gii an der Gateelektrode „Gate 1" und der Gateelektrode „Gate 2" werden. Die Treiber 4 und 5 werden aus einer gemeinsamen Ansteuerspannung VA gespeist. Die beiden Treiberschaltungen 4 und 5 erhalten ihre Eingangssignale getrennt von einer Erzeugungsschaltung 6, die in dem in 2 gezeigten Ausführungsbeispiel ein Verzögerungselement 7 enthält, welches eine Verzögerung des der zweiten Treiberschaltung 5 zugeführten Eingangssignals gegenüber dem der ersten Treiberschaltung 4 zugeführten Eingangssignal IN um eine bestimmte Verzögerungszeit τ verursacht. Das Verzögerungselement 7 ist so abgestimmt, dass die Ansteuerung des zweiten Gate „Gate 2" beginnt, wenn die innere Gatespannung Gi des ersten Gate „Gate 1" das Millerplateau erreicht hat. Statt für einen N-Kanal-MOSFET-Transistor kann die Schaltungsanordnung ohne weiteres auch für einen P-Kanal-MOSFET-Transistor gestaltet sein.
  • Die Funktion der Schaltungsanordnung gemäß 2 wird nun in dem in 3 dargestellten Impuls-Zeitdiagramm näher beschrieben. Die Signale G1 und G2 bezeichnen jeweils die Ausgangssignale der Treiber 4 und 5 zur Ansteuerung des ersten Gate „Gate 1" und des zweiten Gate „Gate 2", während die Signale Gi und Gii die Spannungsverläufe an den inneren Gateelektroden nach den Bahnwiderständen Rb1, Rb2 bezeichnen. In den Signalverläufen der 3 sind die Treiberschaltungen 4 und 5 als ideal angenommen. Bei den Signalen Gi und D (Drainspannung) ist außerdem strichliert der Signalverlauf entsprechend dem Stand der Technik angedeutet. Die kleine Treppe im Signal Gii zu Beginn jedes Schaltvorgangs entsteht dadurch, dass durch den Umladevorgang an Gate1 auch die (über den Chip des MOS-Leistungstransistors verteilte) Koppelkapazität aufgeladen wird. Der Ladestrom erzeugt einen Spannungsabfall am Bahnwiderstand Rb2 von Gate2. Mit dem vom Eingangssignal IN verstärkten Signal G1 wird zuerst die erste Gateelektrode „Gate 1", die den Kanal im MOSFET bildet, auf- bzw. entladen (Zeitpunkte t0 und t10). Sobald sich zu den Zeitpunkten t1 bzw. t11 die Drainspannung D zu ändern beginnt, verlangsamt sich die Spannungsänderung des am (inneren) ersten Gate „Gate 1" anliegenden Signals Gi aufgrund des Millereffekts. Ab diesen Zeitpunkten t1 bzw. t11 wird der Umladevorgang durch Aufladung bzw. Entladung der zweiten mit der ersten Gateelektrode kapazitiv gekoppelten Gateelektrode „Gate 2" unterstützt (Signalverlauf G2).
  • Im Gegensatz zur ersten Gateelektrode, bei der als Spannungsabfall am Gatebahnwiderstand Rb1 maximal die Differenz aus Plateauspannung und Ansteuerspannung zur Verfügung steht, kann am zweiten Gate „Gate 2" noch die volle Ansteuerspannung als Spannungsabfall über diesen Bahnwiderstand Rb2 genutzt werden (siehe Signalverlauf Gii). Die ausgezogenen Signalverläufe der inneren Gatespannung Gi am ersten Gate „Gate 1" und der Drainspannung D zeigen im Vergleich mit den entsprechenden gestrichelt eingezogenen Signalverläufen des Standes der Technik deutlich, dass durch die getrennte und mit dem Signal G2 gegenüber dem Signal G1 verzögerte Ansteuerung des zweiten Gate „Gate 2" die Millerphase deutlich reduziert und die Steilheit der Flanken der Drainspannung D deutlich erhöht werden kann (siehe Ein- und Ausschaltzeitpunkte t2 und t12). Dies führt zu einer erhöhten Betriebsfrequenz und zu einer Verringerung der Verlustleistung des mit der erfindungsgemäßen Schaltungsanordnung angesteuerten DMOS-Leistungstransistors.
  • Wenn, wie in der oben zitierten deutschen Patentanmeldung DE 100 38 177 A1 der DMOS-Leistungstransistor vorteilhaft so ausgestaltet ist, dass das zweite Gate „Gate 2" zumindest einen Teil der Millerkapazität vom ersten Gate „Gate 1" abschirmt, wird der Bahnwiderstand Rb1 des ersten Gate „Gate 1" während des Schaltvorgangs weiter vom Stromfluss entlastet.
  • Dies ist im oberen Teil der beiliegenden 4 veranschaulicht. Der Signalverlauf des an der ersten Gateelektrode Gatel anliegenden inneren Signals Gi der 4 und der Spannungsverlauf der Drainspannung D zeigen deutlich, dass die Millerphase gegenüber 3 weiter verkürzt und die Flankensteilheit des Spannungsverlaufs der Drainspannung weiter vergrößert werden kann. Hier ändert sich die Spannung Gii am zweiten Gate erst nach der Millerphase, das heißt zum Umladen der Millerkapazität steht der maximale Gatestrom am zweiten Gate „Gate 2" während der gesamten Millerphase zur Verfügung.
  • Auf diesem, oben erwähnten Fall, dass das zweite Gate „Gate 2" einen Großteil der Millerkapazität übernimmt, beruht ein zweites ebenfalls in 4 veranschaulichtes Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung. Hier ist die Verzögerungszeit zwischen den am ersten Gate „Gate 1" und am zweiten Gate „Gate 2" anliegenden Ansteuersignalen G1 und G2 durch eine Erfassung entweder der Änderung des Gatestroms I(G2) am zweiten Gate oder durch Erfassung der Änderung der Drainspannung D adaptiv gestaltet. Zu den Zeitpunkten t1 und t11 wird jeweils zum Einschalten die negative Flanke der Drainspannung D und zum Ausschalten die positive Flanke der Drainspannung D erfasst und in ein Triggersignal zum (verzögerten) Triggern des dem zweiten Gate „Gate 2" anzulegenden Ansteuerimpulses G2 verwendet. Ein alternatives Ausführungsbeispiel verwendet als Triggerereignis den durch Anlegen einer hohen bzw. niedrigen Spannung an das erste Gate Gatel durch die Koppelkapazität am zweiten Gate „Gate 2" verursachten Stromfluss I(G2) der gleichen Polarität, wenn das zweite Gate „Gate 2" zunächst auf konstantem Potential gehalten wird. Falls sich dann die Drainspannung D zu ändern beginnt, setzt der Millereffekt ein und es fließt ein Strom I(G2) mit umgekehrten Vorzeichen am zweiten Gate „Gate 2". Dieser Polaritätswechsel kann als Triggerereignis zum Auslösen der Schaltflanke des Ansteuersignals G2 für das zweite Gate „Gate 2" dienen (Zeitpunkte t1 und t11 in 4).
  • Das in 5 gezeigte Ausführungsbeispiel realisiert die obige Methode, bei der das zweite Gateansteuersignal G2 durch den Stromnulldurchgang des Stroms I (G2) am zweiten Gateanschluss „Gate 2" getriggert wird. Genauso wie in 2 wird die erste Gateelektrode „Gate 1" von einem ersten Gatetreiber 4 angesteuert. Die zweite Gateelektrode „Gate 2" wird zunächst von einem zweiten Gatetreiber 5 auf einer konstanten Spannung gehalten, bis der am Ausgang des zweiten Gatetreibers 5 mit Hilfe einer Strommesseinrichtung SM gemessene Strom I (G2) die Polarität wechselt (zum Zeitpunkt t1). Dieser Polaritätswechsel wird von einem in den Erzeugungsmitteln 6 enthaltenen Nulldurchgangskomparator NK durch Wechsel des Logikpegels seines Ausgangssignals angezeigt. Die Logikpegel am Ausgang des ersten Gatetreibers 4 und des Nulldurchgangskomparators NK werden durch in den Erzeugungsmitteln 6 enthaltene Logikglieder AND und NOR verglichen. Bei Übereinstimmung der Logikpegel wird ein den Logikgliedern AND und NOR nachfolgendes Flip-Flop FF entsprechend gesetzt. Wenn beispielsweise der Feldeffekttransistor 1 eingeschaltet wird und der Ausgang des ersten Gatetreibers 4 von „T" nach „H" wechselt, fließt aufgrund der kapazitiven Kopplung zwischen den Gateelektroden aus der zweiten Gateelektrode „Gate 2" zunächst ein Strom heraus. Der durch die Strommesseinrichtung SM erfasste Stromfluss ist negativ, der Nulldurchgangskomparator NK gibt darauf hin an seinem Ausgang einen Tiefpegel ab, und die Eingangssignale der Logikglieder AND und NOR sind ungleich. Der Zustand des Flip-Flops FF bleibt zunächst erhalten und damit auch der Ein gangspegel des nachfolgenden zweiten Gatetreibers 5. Erst wenn die Drainspannung D zum Zeitpunkt t1 abzufallen beginnt und der Verschiebestrom über die Koppelkapazität zwischen Drain und von der zweiten Gateelektrode „Gate 2" größer wird als der Verschiebestrom über die Kapazität zwischen der ersten Gateelektrode Gate 1 und der zweiten Gateelektrode Gate 2, kehrt sich die Stromrichtung in der Strommesseinrichtung SM um und der Ausgang des Nulldurchgangskomparators NK wechselt auf „Hoch". Dann sind die Eingangssignale der Logikglieder AND und NOR gleich und das Flip-Flop FF wird gesetzt. Darauf hin wechselt der Ausgang des zweiten Gatetreibers 5 ebenfalls auf „Hoch" und unterstützt den Einschaltvorgang des Feldeffekttransistors 1.
  • Der Ausschaltvorgang läuft entsprechend ab. Durch den Abgriff des Ausgangssignals des ersten Gatetreibers 4 ist sicher gestellt, dass der Gatestrom I (G2) des zweiten Gate über die Strommesseinrichtung SM bereits fließt, wenn das Eingangssignal der Logikglieder AND und NOR wechselt, und damit ist das Ausgangssignal des Nulldurchgangskomparators NK eindeutig.
  • Alternativ dazu kann auch das Eingangssignal IN des ersten Gatetreibers 4 an die Logikglieder AND und NOR gelegt werden. Dann muss in diesen Signalweg jedoch ein Verzögerungselement eingesetzt werden, das etwa die Verzögerung des ersten Gatetreibers 4 hat. Alternativ könnte der Nulldurchgangskomparator NK mit einer ausreichend großen Hysterese ausgestattet sein.
    • 1
    DMOS-Leistungstransistor
    2, 3
    Gateelektrodenanschlüsse
    D
    Drainbereich
    S
    Sourcebereich
    CH
    Kanalbereich
    Rb1, Rb2
    Gateelektrodenbahnwiderstände
    Gate1, Gate2
    erste Gateelektrode, zweite Gateelektrode
    100
    Halbleiterkörper
    Sa, Da
    Sourceelektrodenanschluss, Drainelek
    trodenanschluss
    Rl
    Lastwiderstand
    Vl
    Lastspannung
    4, 5
    erste und zweite Treiberschaltung
    G1, G2
    Ausgangssignale der ersten und zweiten Trei
    berschaltung
    Gi, Gii
    innere Signale an der ersten und zweiten
    Gateelektrode
    VA
    Versorgungsspannung der Treiberschaltungen 4
    und 5
    6
    Erzeugungsmittel
    7
    Verzögerungselement
    τ
    Verzögerungszeit
    IN
    Eingangssignal
    t0, t1, t2, t10, t11, t12
    Zeitpunkte
    I(G2)
    Stromverlauf am zweiten Gate Gate2
    SM
    Strommesseinrichtung
    NK
    Nulldurchgangskomparator
    FF
    Flip-Flop

Claims (13)

  1. Schaltungsanordnung mit einem Feldeffekttransistor (1), insbesondere Leistungsfeldeffekttransistor, der wenigstens einen Sourceelektrodenbereich (S) und wenigstens einen Drainelektrodenbereich (D) und wenigstens eine erste und zweite Gateelektrode (Gate 1, Gate 2) aufweist, die vertikal in einem in einem Halbleiterkörper gebildeten tiefen Graben und voneinander und von dem Sourceelektrodenbereich (S) und dem Drainelektrodenbereich (D) isoliert gebildet und durch eine über den Feldeffekttransistor verteilte Kapazität miteinander kapazitiv gekoppelt sind, und mit einer Treiberanordnung dafür, dadurch gekennzeichnet, dass beide Gateelektroden (Gate 1, Gate 2) getrennt an äußere Gateanschlüsse (2, 3) des Feldeffekttransistors (1) geführt sind, und dass die Treiberanordnung eine erste und zweite Treiberschaltung (4, 5) und Erzeugungsmittel (6) jeweils zur Erzeugung eines ersten, zum ersten Gateanschluß (2) geführten Gateansteuersignals (G1) und eines zweiten zum zweiten Gateanschluß (3) geführten Gateansteuersignals (G2) aufweist, wobei die Erzeugungsmittel (6) das zweite Gateansteuersignal (G2) gegenüber dem ersten Gateansteuersignal (G1) verzögert erzeugen.
  2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Erzeugungsmittel (2) ein Verzögerungselement (7) aufweisen und dass die von dem Verzögerungselement (7) bewirkte Verzögerungszeit (τ) des zweiten Gateansteuersignals (G2) für einen bestimmten Feldeffekttransistortyp festgelegt ist.
  3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Erzeugungsmittel (6) ein Verzögerungselement (7) aufweisen und dass die von dem Verzögerungselement (7) bewirkte Verzögerungszeit (τ) des zweiten Gateansteuersignals (G2) so festgelegt ist, dass die durch das zweite Gateansteuersignal (G2) bewirkte Ansteuerung der zweiten Gateelektrode (Gate 2) beginnt, wenn die innere Gatespannung (Gi) der ersten Gateelektrode (Gate 1) gerade das Miller-Plateau erreicht hat.
  4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass für den Fall, dass der Feldeffekttransistor (1) so gestaltet ist, dass die zweite Gateelektrode (Gate 2) zumindest einen Teil der Millerkapazität von der ersten Gateelektrode (Gate 1) übernimmt, die Schaltungsanordnung Erfassungsmittel (SM) zur Erfassung eines Stroms aufweist (I(G2)), der beim Anlegen des ersten Gateansteuersignals (G1) an den ersten Gateanschluß (2) in der zweiten Gateelektrode (Gate 2) mit einer zum Stromfluss in der ersten Gateelektrode (Gate 1) umgekehrten Polarität induziert wird, wobei die Erzeugungsmittel (6), angesteuert von den Erfassungsmitteln (SM) das zweite Gateansteuersignal (G2) unmittelbar auf den an der zweiten Gateelektrode (Gate 2) erfassten Stromfluss (I(G2)) hin erzeugen.
  5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Erzeugungsmittel (6) das erste und zweite Gateansteuersignal (G1, G2) rechteckförmig erzeugen.
  6. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Erzeugungsmittel (6) das erste Gateansteuersignal (G1) treppenförmig und das zweite Gateansteuersignal (G2) rechteckförmig erzeugen.
  7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die erste und zweite Treiberschaltung (4, 5) und die Erzeugungsmittel (6) in einem Gehäuse zusammen mit dem Feldeffekttransistor (1) integriert sind.
  8. Verfahren zum Betrieb einer Schaltungsanordnung mit einem Feldeffekttransistor (1), insbesondere Leistungsfeldeffekttransistor, der wenigstens einen Sourceelektrodenbereich (S) und wenigstens einen Drainelektrodenbereich (D) und wenigstens eine erste und zweite Gateelektrode (Gate 1, Gate 2) aufweist, die vertikal in einem in einem Halbleiterkörper gebildeten tiefen Graben und voneinander und von dem Sourceelektrodenbereich (S) und dem Drainelektrodenbereich (D) isoliert gebildet und durch eine über den Feldeffekttransistor verteilte Kapazität miteinander kapazitiv gekoppelt sind, und mit einer Treiberanordnung dafür, dadurch gekennzeichnet, dass von der Treiberanordnung getrennt ein erstes und zweites Gateansteuersignal (G1, G2) erzeugt und an getrennte Gateanschlüsse (2, 3) jeweils für die erste und zweite Gateelektrode (Gate 1, Gate 2) angelegt werden, wobei das zweite Gateansteuersignal (G2) verzögert zum ersten Gateansteuersignal (G1) erzeugt und verzögert dem zweiten Gateanschluß (3) angelegt wird.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Verzögerungszeit (τ), um die das zweite Gateansteuersignal (G2) gegenüber dem ersten Gateansteuersignal (G1) verzögert erzeugt und dem zweiten Gateanschluß (3) zugeführt wird, jeweils für jeden Feldeffekttransistortyp festgelegt wird.
  10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die Verzögerungszeit (τ), um die das zweite Gateansteuersignal (G2) gegenüber dem ersten Gateansteuersignal (G1) verzögert erzeugt und dem zweiten Gateanschluß (3) zugeführt wird, so festgelegt wird, dass die durch das zweite Gateansteuersignal (G2) bewirkte Steuerung der zweiten Gateelektrode (Gate 2) beginnt, wenn die innere Gatespannung der ersten Gateelektrode (Gate 1) gerade das Millerplateau erreicht hat.
  11. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass für den Fall, dass die zweite Gateelektrode (Gate 2) zumindest einen Teil der Millerkapazität von der ersten Gateelektrode (Gate 1) übernimmt, ein Strom (I(G2)) erfasst wird, der beim Anlegen des ersten Gateansteuersignals (G1) an den ersten Gateanschluß (2) in der zweiten Gateelektrode (Gate 2) mit einer zum Stromfluss in der ersten Gateelektrode (Gate 1) umgekehrten Polarität fließt, und dass das zweite Gateansteuersignal (G2) unmittelbar auf diesen an der zweiten Gateelektrode (Gate 2) erfassten Stromfluss (I(G2)) hin erzeugt wird.
  12. Verfahren nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass das erste und zweite Gateansteuersignal (G1, G2) rechteckförmig erzeugt werden.
  13. Verfahren nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass das erste Gateansteuersignal (G1) treppenförmig und das zweite Gateansteuersignal (G2) rechteckfömig erzeugt wird.
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