JP5795729B2 - 多チャネル量子化器および量子化の方法 - Google Patents
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Description
Vresidue=G・Vsig (ただし、GはS/H回路の利得)
For I=Nから1まで (ただし、Nはビットすなわちランプステップの数)
If Vresidue(i−1)≧Vramp(i)
Vresidue(i)=Vresidue(i−1)−Vramp(i); (残留値からランプが減算される)
D(i)=1; (デジタルビットは「1」にセットされる)
Elseif Vresidue(i)=Vresidue(i−1);
D(i)=0; (デジタルビットは「0」にセットされる)
END
END
したがって動作時は、時間的に変化する基準電圧が主バイアスチャネル118に発生される。この基準電圧は、すべてのチャネル102に供給される。サンプルされた入力アナログ信号が基準電圧より大きい場合は、SAR制御ロジック108は先へ進み、デジタルビットを「1」にセットする。オペアンプ104内の電荷減算回路は、アナログサンプル信号から基準を減算する。入力アナログサンプル信号が基準より小さい場合は、デジタルビット「0」が記録される。そのときは電荷減算回路は、何もしない。この動作の終わりでのオペアンプ104内の残留信号が、新しいアナログサンプル信号となる。主バイアスチャネルにおいて基準電圧は1/2だけ変化され、量子化が完了するまで、前回のステップがNビット比較器のLSBまで続けて繰り返される。
図8は、一実施形態により、S2スイッチ406が開いた状態でのSHA動作を示す。クランプクロック信号552、S2Nクロック信号(図示せず)、およびSubOSNクロック信号564はハイである。さらにトラッククロック信号554、S2クロック信号556、およびSubOSクロック信号566はローである。このクロッキングによりスイッチS2 406は開かれ、Vsig408信号がCfb114に蓄積されるのを可能にする。それにより基準信号が蓄積される。さらに基準電圧Vref410がオペアンプ104に印加される。
102 チャネル
104 オペアンプ
106 比較器
108 論理回路
110 一時蓄積コンデンサ
112 コンデンサ
114 帰還コンデンサ
116 ランプ発生器
117 スイッチ
118 主バイアスチャネル
120 帰還
122 入力アナログ信号
126 チャネル
140 Vref
200 コンデンサアレイ
202 コンデンサグループ
204 コンデンサグループ
206 コンデンサグループ
300 抵抗性ラダー
302 抵抗器
400 SAR構成
402 クランプスイッチ
404 トラックスイッチ
406 S2スイッチ
408 入力信号(Vsig)
410 Vref
412 SubOSNスイッチ
414 SubOSスイッチ
416 サンプルスイッチ
418 スイッチ
422 比較コンデンサ
424 Cs
500 クロック信号
504 SubOSNクロック信号
552 クランプクロック信号
554 トラッククロック信号
556 S2クロック信号
558 サンプルクロック信号
560 ホールドクロック信号
564 SubOSNクロック信号
566 SubOSクロック信号
600 方法
602 ADCはアナログ信号(Vsig)を受け取る
604 SHAはVsigをサンプルし、Vsigを保持する
606 ランプ発生器は時間的に変化する基準電圧(Vref)を生じる
608 比較器は入力VsigとVrefを比較する
610 比較器は比較結果を論理回路に通信する
612 Vsig>Vrefであるか?
614 論理回路はビットを「1」にセットする
616 減算回路はVsigからVrefを減算する
618 残留電圧はコンデンサに蓄積される
620 論理回路はビットを「0」にセットする
622 Vrefコンデンサを放電する
624 Nビットが処理されたか?
626 終了
702 トラッククロック信号554、S2クロック信号556、およびSubOSNクロック信号564はハイとなる
902 トラック信号554、クランプ信号552、およびS2信号556クロックはゼロとなり、したがってそれぞれのスイッチはデフォルトの(開いた)位置となる
Claims (7)
- アナログ−デジタル変換器(ADC)(100)であって、
入力アナログ信号を受け取る複数のチャネル(102)と、
各チャネル内の演算増幅器(104)と、
前記演算増幅器に接続された比較器(106)と、
前記比較器に接続され、前記比較器から受け取った比較器信号に基づいて出力を発生するように構成された、各チャネル内の論理回路(108)と、
前記複数のチャネルに接続され、時間的に変化する基準信号を供給するように構成されたランプ発生器(116)と、
各チャネル内の一時蓄積コンデンサ(110)と、
を備え、
前記一時蓄積コンデンサ(110)が、第1のスイッチ(117)と第2のスイッチ(117)に接続された一端と、接地に接続して前記一時蓄積コンデンサ(110)を放電する他端とを有し、
前記第1のスイッチ(117)は、回路を完結するように閉じられたときは前記ランプ発生器(116)から基準電圧を受け取り、前記第2のスイッチは、回路を完結するように閉じられたときは前記一時蓄積コンデンサから前記蓄積された基準電圧を前記演算増幅器に渡す、
アナログ−デジタル変換器(ADC)。 - 前記演算増幅器(104)が、前記入力アナログ信号からのサンプルを蓄積するためのサンプルホールド回路(400)と、前記入力アナログ信号のサンプルから基準信号を減算するための電荷減算回路と、減算後の残留電荷を保持するための帰還コンデンサ(114)と、残留カウントの数を追跡するためのカウンタとをさらに備える、請求項1記載のADC。
- 前記ランプ発生器(116)の出力が、前記比較器(106)に直接印加される、請求項1または2に記載のADC(100)。
- 前記ランプ発生器(116)の出力が2進重み付けされる、請求項1乃至3のいずれかに記載のADC(100)。
- 前記ランプ発生器が、抵抗性ラダー(300)およびコンデンサアレイ(200)のうちの少なくとも1つである、請求項1乃至3のいずれかに記載のADC(100)。
- 前記ADCが、前記複数のチャネル(102)のすべてに共通なデジタル−アナログ変換器(DAC)を備える、請求項1乃至5のいずれかに記載のADC(100)。
- アナログ−デジタル変換器を用いてアナログ信号をデジタル信号に変換する方法(600)であって、
複数のチャネルにて入力アナログ信号を受け取るステップ(602)と、
各チャネル内で前記入力アナログ信号から入力電圧信号をサンプルするステップ(604)と、
各チャネル内で前記入力電圧信号を保持するステップ(604)と、
時間的に変化する基準電圧が、ある繰り返しにおける基準電圧と後続の繰り返しにおける基準電圧とで所定の係数だけ変化するように、前記複数のチャネル用にランプ発生器を用いて時間的に変化する基準電圧を繰り返し生成するステップ(606)と、
回路を完結するように第1のスイッチ(117)を閉じることにより、前記ランプ発生器(116)から各チャネル内の一時蓄積コンデンサ(110)内に前記時間的に変化する基準電圧を受けるステップと、
回路を完結するように第2のスイッチを閉じることにより、前記一時蓄積コンデンサから蓄積された前記時間的に変化する基準電圧を演算増幅器に渡すステップと、
前記時間的に変化する基準信号を前記入力アナログ信号と比較するステップ(608)と、
前記入力アナログ信号が前記時間的に変化する基準信号より大きい場合は、前記入力アナログ信号から前記時間的に変化する基準信号を減算するステップ(608)と、
減算後の残留電荷を後続の繰り返しにおける前記入力信号として使用するステップ(610)と、
デジタル化が完了するまで前記ステップを繰り返すステップと、
を含み、
前記一時蓄積コンデンサ(110)の一端が、第1のスイッチ(117)と第2のスイッチ(117)に接続され、前記一時蓄積コンデンサ(110)の他端が、接地に接続して前記一時蓄積コンデンサ(110)を放電する、
方法。
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