JP5795729B2 - 多チャネル量子化器および量子化の方法 - Google Patents

Description

本明細書で開示される主題は概して、電子的量子化器に関する。より詳細には、本明細書で開示される主題は、アナログ−デジタル変換器（ＡＤＣ）に関する。

診断医用画像などの多くの応用分野では、複数のアナログ信号を同時にまたは平行してそれぞれのデジタル値に変換する必要がある。たとえばコンピュータ断層撮影（ＣＴ）システム、デジタルＸ線システム、単光子放出コンピュータ断層撮影（ＳＰＥＣＴ）システムなどの診断医用画像システムは、画像取得および／または再構成時に量子化を用いる。一部のこれらの医用画像システムは、取得したデータの量子化のために８から１４ビットの高速多チャネルＡＤＣを用いる。

ほとんどの従来型のＡＤＣは、チャネルごとに低ノイズ、高精度の比較器およびデジタル−アナログ変換器（ＤＡＣ）を用いる。ＤＡＣは、サンプルされ保持された信号に対する基準として動作するランプ電圧を供給する。ＡＤＣの速度は、ランプが最小信号から最大信号まで増加する速度、ランプ整定特性、およびランプバッファの電力使用量によって制限される。それに応じてＡＤＣの速度は、全体的なシステムの処理速度を制限し、それによりシステムの全体的な性能に影響を及ぼす。処理速度の制約を克服するための、今までのものに代わるＡＤＣ構成が提案されている。１つのそのような構成は、逐次近似レジスタ（ＳＡＲ）アルゴリズムと共に、チャネルごとにＤＡＣを用いるものである。しかし、チャネルごとにＤＡＣを用いることは、ＡＤＣのサイズおよび電力消費を増加させる。

一実施形態によれば、入力アナログ信号を受け取る複数のチャネルと、各チャネル内の演算増幅器と、演算増幅器に接続された比較器とを含むアナログ−デジタル変換器（ＡＤＣ）が提供される。ＡＤＣはさらに、比較器に接続され、比較器から受け取った比較器信号に基づいて出力を発生するように構成された、各チャネル内の論理回路を含む。ＡＤＣはまた、複数のチャネルに接続され、時間的に変化する基準信号を供給するように構成されたランプ発生器を含む。

他の実施形態によれば、アナログ−デジタル変換器を用いてアナログ信号をデジタル信号に変換する方法が提供される。方法は、複数のチャネルにてアナログ信号を受け取るステップと、各チャネル内で入力アナログ信号から入力電圧信号をサンプルするステップと、各チャネル内で入力電圧信号を保持するステップとを含む。方法はさらに、複数のチャネル用にランプ発生器を用いて時間的に変化する基準信号を生じるステップと、変化する基準信号を入力アナログ信号と比較するステップと、入力アナログ信号が変化する基準信号より小さい場合は、入力アナログ信号から変化する基準信号を減算するステップとを含む。方法はまた、減算後の残留電荷を蓄積するステップを含む。

図面は、概して、本文書において述べられる様々な実施形態を例示として示すものであり、限定するものではない。開示される主題は、本明細書において機能および／または論理ブロック構成要素および様々な処理ステップによって述べられる場合がある。このようなブロック構成要素は、任意の数の、特定の機能を行うように構成されたハードウェア、ソフトウェア、および／またはファームウェア構成要素によって実現できることが理解されるべきである。

一実施形態による、チャネルのうちの１つの構成要素を示す、多チャネルアナログ−デジタル変換器（ＡＤＣ）を表す概略図である。 一実施形態による、コンデンサアレイをベースとするランプ発生器を示す図である。 一実施形態による、抵抗性ラダーをベースとするランプ発生器を示す図である。 一実施形態による、チャネルのうちの１つの構成を示す図である。 一実施形態による、ＡＤＣの動作を制御するための例示のクロック信号の相対タイミングを示す図である。 一実施形態による、１つの状態におけるサンプルホールド回路（ＳＨＡ）を示す図である。 一実施形態による、他の状態におけるＳＨＡを示す図である。 一実施形態による、他の状態におけるＳＨＡを示す図である。 一実施形態による、他の状態におけるＳＨＡを示す図である。 一実施形態による、基準電圧を入力信号サンプルと比較するＡＤＣを示す図である。 一実施形態による、入力信号サンプルが基準電圧より大きい場合のＡＤＣを示す図である。 一実施形態による、入力信号サンプルが基準電圧より小さい場合のＡＤＣを示す図である。 様々な実施形態による、逐次近似レジスタ（ＳＡＲ）動作のフローチャートである。

以下の詳細な説明は本質的に単に例示的なものであり、本明細書で開示される主題、または述べられる主題の様々な実施形態の応用および使用を限定するものではない。さらに上記の技術分野、背景技術、発明の概要、または以下の詳細な説明で示される、いかなる明示的または暗黙の理論によっても限定されるものではない。さらに当業者には、本明細書で開示される主題は、任意の数の応用例に関連して実施することができ、本明細書で述べられるアナログ−デジタル変換器（ＡＤＣ）構成を含む量子化器は、単に本明細書で開示される主題の例示の応用例であることが理解されよう。

本明細書で用いられる「スイッチ」とは、所与の信号、論理レベル、電圧、データパターン、電流、または量がそこに存在する、任意の内部または外部基準点、接続点、接合、信号線、導通要素などを意味する。さらに１つの物理的要素により、２つ以上のスイッチを実現することができる。

また以下の説明では、スイッチまたは機構が共に「接続される」または「結合される」ことに言及する。本明細書で用いられる場合は別に明記しない限り、スイッチが「閉じる」または「閉じられる」とは、スイッチが導通状態にあるスイッチの状態を指す。本明細書では導通状態とは、信号、電圧、電流、または任意の導通要素が、電気回路において、１つの点／ノードから別の点／ノードへスイッチを通じて流れることができるスイッチの状態を意味する。本明細書で用いられる場合は別に明記しない限り、スイッチが「開く」または「開かれる」とは、そのスイッチが非導通状態にあるスイッチの状態を指す。本明細書では非導通状態とは、信号、電圧、電流、または任意の導通要素が、電気回路において、１つの点／ノードから別の点／ノードへスイッチを通じて流れることができないスイッチの状態を意味する。たとえば１つのスイッチは、複数のノードに「結合」され得るが、これらのノードのすべてが常に互いに「接続」される必要はない。したがって、スイッチはスイッチの状態に応じて、異なるノードを互いに接続することができる。さらに本明細書で示される様々な概略図は、いくつかの、要素の例示の構成を示すが、実施形態には追加の介在要素、デバイス、機構、または構成要素が存在することができる。また、構成要素も回路と呼ばれる場合があり、構成要素は任意のタイプのデバイスとすることができる。

以下の説明では全体にわたって、同様な部分または要素を参照するために、同様な番号または参照記号が用いられる。さらに、用語「ａ」または「ａｎ」は、１つまたは２つ以上を含むように用いられる。

様々な実施形態ではＡＤＣが提供され、Ｎビット変換を処理するように構成され、ただしＮは任意の数とすることができる。たとえば、ＡＤＣは８ビットとすることができる。あるいは、ＡＤＣは１６ビット分解能のものとすることができる。

図１は、一実施形態による、複数のチャネル１０２のうちの１つの構成要素を示す、多チャネルアナログ−デジタル変換器（ＡＤＣ）１００の概略図を示す。ＡＤＣ１００は、１群のチャネル１２６を定義することができる複数の別々のチャネル１０２を含む。たとえば、ＡＤＣ１００内のチャネル１０２の数は、１０２４とすることができる。１つのチャネル１０２のみが示されるが、チャネル１０２のそれぞれは同様な構成要素を有することができる。

ＡＤＣ１００の各チャネル１０２は、演算増幅器（オペアンプ）１０４、比較器１０６、論理回路１０８、および一時蓄積コンデンサ１１０を含む。オペアンプ１０４は、入力アナログ信号１２２と比較器１０６の間に接続される。比較器１０６出力は、論理回路１０８によって受け取られ、論理回路１０８は、オペアンプ１０４に（図示の帰還経路を通じて）帰還１２０を供給し、この帰還１２０は、本明細書で述べられるように減算動作を行うかどうかを判定するのに用いられる。さらに、単一のランプ発生器１１６は、複数のチャネル１０２に接続され、時間的に変化する基準信号を供給するように構成される。ランプ発生器１１６からの電荷は、一時蓄積コンデンサ１１０に蓄積され、一時蓄積コンデンサ１１０は、オペアンプ１０４および比較器１０６に基準電圧（Ｖｒｅｆ）を供給する。

様々な実施形態においてオペアンプ１０４は、サンプルホールド動作、電荷減算、および増幅を行うように動作する。たとえばオペアンプ１０４は、入力アナログ信号をサンプルホールドするためのＳＨＡ回路（以下ではＳＨＡとも呼ぶ）として動作する。オペアンプ１０４はまた、逐次近似レジスタ（ＳＡＲ）動作時には、サンプルされたアナログ信号から基準信号を減算する電荷減算回路として動作する。帰還コンデンサ１１４は、減算動作後の残留電荷を保持することに留意されたい。カウンタ（図示せず）は、実行される特定の減算動作の数のカウントを保持または維持する。さらにオペアンプ１０４は、サンプルされたアナログ信号および／または残留信号を増幅するように動作し、それによってＳＡＲ動作の一部として追加の利得をもたらす。

具体的には、様々な実施形態においてＳＨＡ動作時は、オペアンプ１０４は、たとえばアナログ−デジタル変換を含む特定の動作時に、アナログ信号を受け取りかつ／または捕捉し、信号を保持する。ＳＨＡ動作は２つの動作モードを含み、それらはサンプルモードおよびホールドモードである。ＳＨＡがサンプル（すなわちトラック）モードにあるときは、出力は、小さな電圧オフセットだけを有しながら入力に追従する。ホールドモードでは、入力アナログ電圧とコンデンサ１１２の間のスイッチ（図示せず）が開かれ、コンデンサ１１２は、コンデンサが入力バッファから切断される前に存在した電圧を持ち続ける。ＳＨＡがホールドモードに置かれるときは、「１」にセットされる最上位ビット（ＭＳＢ）を除くＳＡＲのすべてのビットは「０」にリセットされる。ＳＨＡは、ＳＡＲ動作が完了するまでサンプルされたアナログ電圧を保持する。

たとえば各チャネル１０２内で、比較器１０６に接続された論理回路１０８は、比較器１０６から受け取った比較器信号に基づいて出力を発生するように構成される。比較器信号ＶｓｉｇがＶｒｅｆより大きい場合は、論理回路１０８はデジタルビットを「１」にセットする。あるいは、比較器信号ＶｓｉｇがＶｒｅｆより小さい場合は、論理回路１０８はデジタルビットを「０」にセットする。

アナログのサンプルされた電圧からの基準電圧の帰還減算は、逐次近似で用いられる基本プロセスとなる。帰還減算は、オペアンプ１０４を用いて行われる電荷減算動作を用い、本明細書で詳細に述べられるように行われる。具体的には電荷減算回路は、ＳＡＲ動作時に、サンプルされたアナログ信号から基準信号を減算する。電荷減算回路の出力信号はさらに、帰還コンデンサ１１４に蓄積される。カウンタ（図示せず）は、減算動作後の残留電荷を保持することに加えて、行われた残留動作のカウントを保持する。

さらにオペアンプ１０４は、ＳＡＲ動作の一部として、サンプルされたアナログ信号および／または残留信号に追加の利得をもたらす。利得は、コンデンサ１１２に蓄積された電荷を帰還コンデンサ１１４に蓄積された電荷で割った比として計算される。

したがって動作時には、サンプルされた入力信号（Ｖｓｉｇ）は、比較器１０６で基準電圧（Ｖｒｅｆ）と比較される。本明細書でより詳しく述べるように、信号経路およびＶｒｅｆの伝送を制御するために、１つまたは複数のスイッチ１１６を設けることができる。比較器オフセットは、このオフセットが全体的な伝達特性におけるオフセットとして現れるので、全体的な直線性には影響を及ぼさないことに留意されたい。さらに、比較器オフセットを低減するために、任意の適当なオフセットキャンセル技術を適用することができる。一部の比較器１０６の実施形態では、入力換算ノイズは１ＬＳＢ未満である。さらに、様々な実施形態では、比較器１０６は、全体的なシステムの精度内で電圧を分解し、言い換えれば比較器１０６は、全体的なシステムと同じ精度となるように構成される。

本明細書で述べられるように、またランプ発生器１１６が設けられ、すべてのチャネル１０２に対する単一の基準電圧源となる。ランプ発生器１１６は、時間的に変化する基準電圧を生じる。時間的に変化する基準電圧はたとえば、前回の基準電圧から、１／２だけ、または他の係数値だけ変化する電圧とすることができる。基準電圧は、主バイアスチャネル１１８を通じてすべてのチャネル１０２に供給される。ＳＡＲ動作時は任意の所与の時点で、すべてのチャネル１０２内の一時蓄積コンデンサ１１０は、同じＶｒｅｆ電圧を蓄積する。一時蓄積コンデンサ１１０は、オペアンプ１０４、および比較器１０６内の比較コンデンサ４２２にＶｒｅｆ電圧を供給する。各ビット比較サイクルの終わりに、一時蓄積コンデンサ１１０および比較コンデンサ４２２は放電される。次いで次の基準電圧が一時蓄積コンデンサ１１０に蓄積される。ＭＳＢの決定が完了した後に、サイクルは２番目のビットに対して、新しい、より低い基準電圧を用いて続行される。新しい電圧はたとえば、前回のＶｒｅｆの半分（Ｖｒｅｆ／２）に等しくすることができる。前回のステップの量子化決定ロジックが繰り返され、Ｎビット比較器に対するＬＳＢまで続けられる。

逐次近似レジスタはたとえば、ＭＳＢがデジタル１に等しくなるように初期化される。サンプルされた入力信号が基準電圧より大きい場合は、ロジックは先へ進み、デジタルビットは「１」のままにする。電荷減算回路は、オペアンプ１０４内のＶｓｇｎからＶｒｅｆを減算する。しかしＶｓｇｎがＶｒｅｆより小さい場合は、デジタルビット「０」が記録され、電荷減算回路は何もしない。この動作の終わりでのオペアンプ１０４内の残留信号が、新しいＶｓｇｎ信号となる。次いでこの新しいＶｓｇｎは、次の変化するＶｒｅｆと比較され、以下同様である。

一実施形態では、ランプ発生器１１６は、コンデンサアレイ２００とすることができる。そこで図２は、コンデンサアレイ２００をベースとするランプ発生器１１６を示す。説明を簡単にするために、コンデンサアレイの出力をすべてのチャネルに駆動するためのバッファオペアンプ、およびコンデンサアレイの諸部分を接地に接続することによって時間的に変化する基準を発生するスイッチは示していないことに留意されたい。この実施形態ではランプ発生器１１６は、ＤＡＣとすることができ、信号と基準の間の差は判定しない。ランプ発生器１１６は、基準電圧全体を分割するためにコンデンサアレイ２００を用いる。

動作時はコンデンサアレイ２００は、最大基準電圧を、最大から最小基準電圧まで順次分割する。たとえば、次の基準電圧ごとに、前回の基準電圧の１／２とすることができる。このステッピングは、アレイ内の各コンデンサグループ２０２、２０４、および２０６を接地または基準に接続することによって得られる。したがって電圧基準を供給するために、すべてのチャネル１０２に対して１つだけのコンデンサアレイ２００が用いられる。たとえば、１０２４チャネルすべてに対して１つのコンデンサアレイ２００が用いられる。したがってこの実施形態では、外部ＤＡＣは設けられない。単一のコンデンサアレイ２００により、ＡＤＣ１００の電力消費は低減され、設計は簡単になり、ＡＤＣ１００のサイズは縮小される。さらにＡＤＣ１００内のクロストークは低減することができ、較正は容易になる。

別法としてランプ発生器１１６は、抵抗性ラダー３００とすることができる。そこで図３は、抵抗性ラダー３００をベースとするランプ発生器１１６を示す。説明を簡単にするために、抵抗性ラダーの出力をすべてのチャネルに駆動するためのバッファオペアンプ、および抵抗性ラダーの諸部分を接地に接続することによって時間的に変化する基準を発生するスイッチは、示していないことに留意されたい。抵抗性ラダー３００は、抵抗器３０２の繰り返し単位から形成される電気回路である。たとえば抵抗性ラダー３００は、共に直列に接続された複数の抵抗素子３０２を含むことができる。さらに、抵抗性ラダー３０２内に複数のスイッチ（図示せず）を設けることができる。一時に１つのスイッチだけが閉じられるようにして、これらのスイッチを順次的に動作させることにより、出力端にてステップ型のランプ電圧を得ることができる。抵抗器３０２は、基準用電圧の間の分圧器として働き、それによって２進重み付けされたランプを発生する。

適宜、ランプ発生器は、コンデンサアレイ２００と抵抗性ラダー３００の複合体とすることができる。たとえばランプ発生器は、ＭＳＢ用の抵抗性ラダー３００と、ＬＳＢ用の２進重み付けの原理とを組み合わせることができる。この選択は、たとえば、精度（抵抗性ラダーを用いることによる）、およびサイズ、すなわち抵抗性または電流源（２進重み付けの原理を用いることによる）の数などの設計仕様に基づくものとすることができる。たとえば抵抗性ラダー３００は大きなＭＳＢ用に用いることができ、コンデンサアレイ２００はより小さなステップサイズのＬＳＢ用に用いることができる。したがってすべてのＭＳＢをもたらすためにＳＡＲ手法を用い、すべてのＬＳＢをもたらすためにランプをベースとする手法を用いることによって、ＳＡＲ手法とランプをベースとする手法とを組み合わせることができる。

一実施形態では、ＡＤＣ１００は、ＳＡＲ動作を行うために、以下に従って動作することができる。
Ｖｒｅｓｉｄｕｅ＝Ｇ・Ｖｓｉｇ （ただし、ＧはＳ／Ｈ回路の利得）
Ｆｏｒ Ｉ＝Ｎから１まで （ただし、Ｎはビットすなわちランプステップの数）
Ｉｆ Ｖｒｅｓｉｄｕｅ（ｉ−１）≧Ｖｒａｍｐ（ｉ）
Ｖｒｅｓｉｄｕｅ（ｉ）＝Ｖｒｅｓｉｄｕｅ（ｉ−１）−Ｖｒａｍｐ（ｉ）； （残留値からランプが減算される）
Ｄ（ｉ）＝１； （デジタルビットは「１」にセットされる）
Ｅｌｓｅｉｆ Ｖｒｅｓｉｄｕｅ（ｉ）＝Ｖｒｅｓｉｄｕｅ（ｉ−１）；
Ｄ（ｉ）＝０； （デジタルビットは「０」にセットされる）
ＥＮＤ
ＥＮＤ
したがって動作時は、時間的に変化する基準電圧が主バイアスチャネル１１８に発生される。この基準電圧は、すべてのチャネル１０２に供給される。サンプルされた入力アナログ信号が基準電圧より大きい場合は、ＳＡＲ制御ロジック１０８は先へ進み、デジタルビットを「１」にセットする。オペアンプ１０４内の電荷減算回路は、アナログサンプル信号から基準を減算する。入力アナログサンプル信号が基準より小さい場合は、デジタルビット「０」が記録される。そのときは電荷減算回路は、何もしない。この動作の終わりでのオペアンプ１０４内の残留信号が、新しいアナログサンプル信号となる。主バイアスチャネルにおいて基準電圧は１／２だけ変化され、量子化が完了するまで、前回のステップがＮビット比較器のＬＳＢまで続けて繰り返される。

図４から１２は、量子化、特にＳＡＲ動作を行うときのＡＤＣ１００の様々な状態を示す。具体的には図４は、一実施形態によるチャネル１０２のうちの１つのための構成を示す。図４は、すべてのスイッチが開いた位置にある状態でのＳＡＲ構成４００を示す。この状態ではすべてのクロック信号はゼロ電位にあり、それによってスイッチをデフォルトの開いた位置のままにする。ＡＤＣ１００の入力段の動作は、任意の適当な入力技術を用いて行い得ることに留意されたい。

図１に示されるＳＡＲロジックの他の実装形態では、図４において、コンデンサが比較器１０６に先行する。この実施形態では、クロックサイクルごとにコンデンサＣｓ４２４は、ＳＨＡからの前回のクロックサイクルの残留部分をサンプルする。コンデンサＣｄａｃ４２２およびＣｏｓ１１０は同時にまたは平行して、新しい時間的に変化する基準電圧Ｖｒｅｆをサンプルする。比較器は、Ｃｄａｃ４２２およびＣｓ４２４に蓄積された電荷を比較する。

動作時は、時間的に変化する基準電圧Ｖｒｅｆは最初はＭＳＢで開始し、Ｖｒｅｆは各サイクルごとに次第に小さくなる。非常に小さな時間的に変化する基準電圧を避けるために、残留部分には利得が加えられる。利得は、Ｃｓ４２４とＣｄａｃ４２２の比として計算することができる。あるいは残留電圧は、帰還コンデンサＣｆｂ１１４内の電荷を再分配することにより、またはＣｓ４２４とＣｄａｃ４２２の比を変化させることにより、利得を変化させることによって増幅することができる。

ＡＤＣ１００の入力段内のスイッチは、図５に示されるクロック信号によって制御することができ、クロック信号発生器はＡＤＣ１００のための適切な同期信号を供給する。たとえば図５に示されるように、クロック信号の相対タイミングによってＡＤＣ１００の動作が制御される。図５は、左から右への時間軸に沿って、チャネル１０２上のクロック信号の異なる状態を示す。ＡＤＣ１００内のスイッチは、クロック信号により、および論理回路１０８によって発生されるスイッチ制御信号によって制御される。クロック信号５００がハイのときは関連するスイッチは閉じられ、クロック信号５００がローのときは関連するスイッチは開かれる。たとえば、クランプクロック信号５５２がハイで、トラッククロック信号５５４がローの場合は、クランプスイッチ４０２は閉じられ、トラックスイッチ４０４は開かれる。この動作状態では、ホールドクロック信号がハイのときに、ＶｒｅｆはＣｄａｃ４２２上に蓄積される。あるいは、サンプルクロック信号５５８がハイのときは、Ｃｄａｃ４２２は放電される。別の実装形態では、サンプルクロック信号５５８がハイのときにＶｒｅｆはＣｄａｃ４２２に印加され、ホールドクロック信号５６０がハイのときにＣｄａｃ４２２は接地へ放電される。

図６は、一実施形態により、クランプスイッチ４０２が閉じられ、トラックスイッチ４０４が開かれた状態でのＳＨＡ動作を示す。図６に対するクロックサイクルの動作状態は、６０２に示される。６０２では、クランプクロック信号５５２、Ｓ２クロック信号５５６、およびＳｕｂＯＳＮクロック信号５６４はハイである。さらにトラッククロック信号５５４、およびＳｕｂＯＳクロック信号５６６はローである。このクロッキングにより、クランプスイッチ４０２、Ｓ２スイッチ４０６、およびＳｕｂＯＳＮスイッチ４１２は閉じられ、トラックスイッチ４０４、およびＳｕｂＯＳ４１４スイッチは開かれる。この状態ではオペアンプ１０４は、バッファとしておよび電圧フォロワとして動作する。さらに６０２では、入力ＶｓｉｇおよびＶｒｅｆ電圧はゼロである。

図７は、一実施形態により、クランプスイッチ４０２が開かれ、トラックスイッチ４０４が閉じられた状態でのＳＨＡ動作を示す。図７の場合のクロックサイクルの動作状態は、７０２となる。７０２では、トラッククロック信号５５４、Ｓ２クロック信号５５６、およびＳｕｂＯＳＮクロック信号５６４はハイである。さらにクランプクロック信号５５２、およびＳｕｂＯＳクロック信号５６６はローである。このクロッキングにより、クランプスイッチ４０２は開かれ、トラックスイッチ４０４は閉じられる。さらに、入力アナログ信号（Ｖｓｉｇ）が印加される。この状態では入力アナログ信号Ｖｓｉｇは増幅され、たとえばコンデンサＣｄｓａ１１２とＣｆｂ１１４の比がオペアンプ１０４の利得を表す。増幅された出力電圧（Ｖｏ）は、以下のようにＶｓｉｇの反転と利得の積に等しい。

Ｖｏ＝−Ｖｓｉｇ（Ｃｄｓａ／Ｃｆｂ）
図８は、一実施形態により、Ｓ２スイッチ４０６が開いた状態でのＳＨＡ動作を示す。クランプクロック信号５５２、Ｓ２Ｎクロック信号（図示せず）、およびＳｕｂＯＳＮクロック信号５６４はハイである。さらにトラッククロック信号５５４、Ｓ２クロック信号５５６、およびＳｕｂＯＳクロック信号５６６はローである。このクロッキングによりスイッチＳ２ ４０６は開かれ、Ｖｓｉｇ４０８信号がＣｆｂ１１４に蓄積されるのを可能にする。それにより基準信号が蓄積される。さらに基準電圧Ｖｒｅｆ４１０がオペアンプ１０４に印加される。

図９は、一実施形態により、サンプルスイッチ４１６が閉じられ、比較器１０６が自動ゼロ化される状態でのＳＨＡ動作を示す。９０２では、トラック信号５５４、クランプ信号５５２、およびＳ２信号５５６クロックはゼロにあり、したがってそれぞれのスイッチはデフォルトの（開いた）位置にある。さらにサンプルクロック信号５５８はハイで、ホールドクロック信号５６０はローであり、それによりサンプルスイッチ４１６は閉じられ、ホールドスイッチ４１８は開かれる。これによりコンデンサＣｄａｃ４２２がＶｒｅｆ４１０レベルまで充電することが可能になる。さらにオペアンプ１０４の出力はＣｓ４２４に蓄積され、比較器１０６は自動ゼロ化（接地）される。

図１０は、一実施形態により、ＡＤＣ１００が基準電圧（Ｖｒｅｆ）４１０と入力信号サンプル（Ｖｓｉｇ）４０８を比較するのを示す。すなわち図１０は、ＳＡＲ動作のための比較を示す。この状態では、サンプルクロック信号５５８はローになり、ホールドクロック信号５６０はハイになる。そのときはコンデンサＣｄａｃ４２２は、電荷Ｖｒｅｆ４１０を保持する。さらにサンプルされた入力信号は、Ｃｓ４２４に保持される。比較器１０６は、入力としてＣｄａｃ４２２に蓄積されたＶｒｅｆ４１０と、Ｃｓ４２４に蓄積されたＶｓｉｇ４０８とを取り込み、比較を行う。次いで比較器１０６は、論理制御１０８に信号を送り、本明細書でより詳細に述べられるように、Ｖｓｉｇ４０８がＶｒｅｆ４１０より大きいか小さいかを論理回路１０８に通信する。

図１１は、一実施形態により、入力信号４０８サンプルが基準電圧Ｖｒｅｆ４１０より大きいときの動作を示す。入力信号Ｖｓｉｇ４０８が基準信号Ｖｒｅｆ４１０より大きいときは、論理回路１０８はビットを１にセットする。このハイビットはクロック信号発生器（図示せず）に通信され、クロック信号発生器はＳｕｂＯＳＮクロック信号５６４をローにし、ＳｕｂＯＳクロック信号５６６をハイにする。これにより、利得フェーズの間は、ＳｕｂＯＳスイッチ４１４は閉じられる。次いでＶｓｉｇ４０８からＶｒｅｆ４１０が減算される。コンデンサＣｓｕｂ（図示せず）は、結果としての残留信号を蓄積する。ＳｕｂＯＳスイッチ４１４は閉じられ、帰還コンデンサＣｆｂ１１４は放電（接地）される。このプロセスは、次のクロックサイクルに対して続けられる。Ｃｓｕｂ（図示せず）に蓄積された電圧が、新しい信号電圧（Ｖｓｈ）となる。次のサイクルに対する減算プロセスを表す式は、次の通りである。

図１２は、一実施形態により、入力信号４０８サンプルが基準電圧より小さいときの動作を示す。入力信号Ｖｓｉｇが基準信号Ｖｒｅｆより小さいときは、論理回路１０８はビットを０にセットする。このロービットはクロック信号発生器に通信され、クロック信号発生器はＳｕｂＯＳＮクロック信号５０６をハイに、ＳｕｂＯＳクロック信号５６６をローに変化する。これによりＳｕｂＯＳスイッチ４１４は開かれ、スイッチＳｕｂＯＳＮ４１２は閉じられる。古いＶｒｅｆ４１０信号はコンデンサＣｏｓ１１０から接地へ放電され、次の時間的に変化する基準信号がコンデンサを充電することを可能にする。ＡＤＣ１００は、減算は行わない。Ｖｓｉｇ４０８がＶｒｅｆ１４０より小さい時のプロセスを表す式は、次の通りである。

次のクロックサイクルが発生され、図１０、１１、および１２に示されるプロセスが反復プロセスにて繰り返される。ＳＡＲ動作は、量子化動作における必要なビット数に対して続行される。

様々な実施形態はまた、図１３のフローチャートに示されるＳＡＲを行う方法６００を提供する。具体的には６０２でＡＤＣは、入力端（Ｖｓｉｇ）にてアナログ信号を受け取る。たとえば信号は、１つまたは複数のＣＴ検出器または任意の他の形の放射線検出器からのものとすることができる。しかし信号は、他の医用または非医用システムからのものでもよい。あるいはアナログ信号は、任意の形の連続信号とすることができる。６０４では入力信号Ｖｓｉｇは、サンプルされ、保持され、たとえば一時的に蓄積される。ＳＨＡ動作は、各チャネル内の別個のＳＨＡ回路によるなど、データチャネルごとに行われることに留意されたい。

６０６では、単一のランプ発生器によって時間的に変化する基準電圧（Ｖｒｅｆ）が発生され、主バイアスチャネルを通じて各チャネルに供給される。たとえば、時間的に変化する基準は、前回の基準信号の１／２とすることができる。６０８では、入力ＶｓｉｇおよびＶｒｅｆ信号が比較される。その後に６１０では、比較結果がたとえば論理回路に通信される。６１２で論理回路は、その比較を用いてＶｓｉｇがＶｒｅｆより大きいかどうかを判定する。入力ＶｓｉｇがＶｒｅｆより大きい場合は、信号が供給され、６１４でたとえば論理回路はデジタルビットを「１」にセットする。この決定ビットはクロック発生器に通信され、クロック発生器はたとえば本明細書で述べられるように、減算を行うための適切なクロック信号を生じる。それにより６１６では、たとえば、本明細書で述べられるようなオペアンプの一部を形成することができる電荷減算回路により、減算が行われる。６１８では減算後の残留電荷が、たとえばコンデンサに蓄積され、これはまた行われた減算動作の回数のカウントを維持する。６１８の終わりでの残留信号は、新しいＶｓｉｇとして用いられる。Ｖｒｅｆは、約１／２だけ変化され、それにより新しいＶｒｅｆは前回のＶｒｅｆの半分となる。しかし他の係数値も用い得ることに留意されたい。方法は６２４へ続き、これは以下でより詳細に述べる。

６１２に戻り、入力ＶｓｉｇがＶｒｅｆより小さい場合は、信号が供給され、６２０でたとえば論理回路はデジタルビットを「０」にセットする。次いで論理回路は、この決定をクロック発生器に通信し、クロック発生器はＶｒｅｆを保持するコンデンサの放電を行うための適切なクロック信号を生じる。６２２ではコンデンサはＶｒｅｆを放電し、方法は６２４へ続く。

６２４では、たとえばＮビット量子化に対するすべてのビットが処理されたかどうかの判定がなされる。すべてのビットが処理されていない場合は、方法は６０６へ進む。たとえば８ビットＡＤＣでは、ステップ６０６〜６２４は合計８回行われる。６０６〜６２４のステップは、反復プロセスにてＮビット比較器のＬＳＢまで繰り返され、続けられる。その後に、方法は６２６で終了する。

様々な実施形態によるＳＡＲ動作は、受けるノイズを低くすることができることに留意されたい。概して、Ｖｒｅｆ４１０を減算するためにスイッチＣｏｓ１１０が閉じられるたびに、ノイズを受ける。ＡＤＣ１００は、（ｋＴＣｏｓ）／Ｃｆｂの平方根に等しいノイズを受ける。しかし一部の実施形態では量子化は、ＳＡＲ動作を用いてＭＳＢに対してのみ行われ、最も小さい信号はこのようなノイズの影響を受けない。最も小さい信号は、連続する線形ランプを印加し、比較器がＮビットすべてを比較するのにかかるクロックサイクルの数をカウントすることによって量子化される。ランプ発生器で発生されるランプは、すべてのチャネルに共通である。ＳＡＲおよびランプをベースとする基準電圧発生の複合により、ＡＤＣの速度を損なうことなく較正の要件が軽減される。たとえばＣＴ／Ｘ線用途では、ＣＴ／Ｘ線の場合はより高い信号ではより大きなノイズが許容されるが、放射線検出器の場合は許容されない。放射線検出器の場合は、Ｃｏｓ１１０は、（Ｎ・ｋＴＣｏｓ）／Ｃｆｂの平方根≦１ＬＳＢとなるように寸法設定することができ、ただしＮは逐次近似を用いて実現されるＭＳＢの数である。

画像システムでは、たとえば高速ＡＤＣ動作をもたらすために様々な実施形態を実装することができる。少なくとも１つの実施形態の技術的効果は、より低い電力で動作し、物理的構成要素のために用いられる面積およびクロストークを低減することができるＡＤＣを提供することである。様々な実施形態は医療分野に限定されず、たとえばオフセット補正設計および自動較正をもたらすために多くの電子回路にわたって用いることができる。

上記の説明は例示的なものであり、限定するものではないことが理解されるべきである。たとえば上述の実施形態（および／またはその態様）は互いに組み合わせて用いることができる。さらに特定の状況または材料に適合するように、本明細書で開示される主題の様々な実施形態の教示に対してそれらの範囲を逸脱することなく多くの変更を行うことができる。本明細書で述べられる材料の寸法およびタイプは、本明細書で開示される主題の様々な実施形態のパラメータを明瞭に示すものであり、実施形態は、全く限定するものでなく、例示的実施形態である。当業者には、上記の説明を読むことにより多くの他の実施形態が明らかとなるであろう。したがって本明細書で開示される主題の様々な実施形態の範囲は、添付の特許請求の範囲、ならびにそのような特許請求の範囲が権利を有する全ての範囲の等価物を参照して決定されるべきである。添付の特許請求の範囲では、用語「ｉｎｃｌｕｄｉｎｇ」および「ｉｎ ｗｈｉｃｈ」は、それぞれ用語「ｃｏｍｐｒｉｓｉｎｇ」および「ｗｈｅｒｅｉｎ」の平易な英語での等価なものとして用いられる。さらに添付の特許請求の範囲では、用語「第１の」、「第２の」、および「第３の」などは単にラベルとして用いられ、それらの物に対して数に関する要件を課すものではない。さらに、添付の特許請求の範囲の限定事項は、ｍｅａｎｓ−ｐｌｕｓ−ｆｕｎｃｔｉｏｎ形式では書かれておらず、そのような特許請求の限定事項が明示的に語句「ｍｅａｎｓ ｆｏｒ」を用いてさらなる構造なしに機能の記述が続かない限り、またはそのように記述されるまで、米国特許法第１１２条第６パラグラフに基づいて解釈されることを意図するものではない。

本文書による説明は、最良の形態を含む、本明細書で開示される主題の様々な実施形態を開示するため、およびまた任意の装置またはシステムを製造することおよび使用すること、ならびに任意の組み込まれた方法を実行することを含めて、当業者が本明細書で開示される主題の様々な実施形態を実施することを可能にするために、実施例を用いている。本明細書で開示される主題の様々な実施形態の特許性のある範囲は、特許請求の範囲によって定義され、当業者が思い付く他の実施例を含み得る。このような他の実施例は、実施例が特許請求の範囲の文言と異ならない構造要素を有する場合、または実施例が特許請求の範囲の文言から大幅に異ならない等価な構造要素を含む場合は、特許請求の範囲に包含されるものとする。

１００ ＡＤＣ
１０２ チャネル
１０４ オペアンプ
１０６ 比較器
１０８ 論理回路
１１０ 一時蓄積コンデンサ
１１２ コンデンサ
１１４ 帰還コンデンサ
１１６ ランプ発生器
１１７ スイッチ
１１８ 主バイアスチャネル
１２０ 帰還
１２２ 入力アナログ信号
１２６ チャネル
１４０ Ｖｒｅｆ
２００ コンデンサアレイ
２０２ コンデンサグループ
２０４ コンデンサグループ
２０６ コンデンサグループ
３００ 抵抗性ラダー
３０２ 抵抗器
４００ ＳＡＲ構成
４０２ クランプスイッチ
４０４ トラックスイッチ
４０６ Ｓ２スイッチ
４０８ 入力信号（Ｖｓｉｇ）
４１０ Ｖｒｅｆ
４１２ ＳｕｂＯＳＮスイッチ
４１４ ＳｕｂＯＳスイッチ
４１６ サンプルスイッチ
４１８ スイッチ
４２２ 比較コンデンサ
４２４ Ｃｓ
５００ クロック信号
５０４ ＳｕｂＯＳＮクロック信号
５５２ クランプクロック信号
５５４ トラッククロック信号
５５６ Ｓ２クロック信号
５５８ サンプルクロック信号
５６０ ホールドクロック信号
５６４ ＳｕｂＯＳＮクロック信号
５６６ ＳｕｂＯＳクロック信号
６００ 方法
６０２ ＡＤＣはアナログ信号（Ｖｓｉｇ）を受け取る
６０４ ＳＨＡはＶｓｉｇをサンプルし、Ｖｓｉｇを保持する
６０６ ランプ発生器は時間的に変化する基準電圧（Ｖｒｅｆ）を生じる
６０８ 比較器は入力ＶｓｉｇとＶｒｅｆを比較する
６１０ 比較器は比較結果を論理回路に通信する
６１２ Ｖｓｉｇ＞Ｖｒｅｆであるか？
６１４ 論理回路はビットを「１」にセットする
６１６ 減算回路はＶｓｉｇからＶｒｅｆを減算する
６１８ 残留電圧はコンデンサに蓄積される
６２０ 論理回路はビットを「０」にセットする
６２２ Ｖｒｅｆコンデンサを放電する
６２４ Ｎビットが処理されたか？
６２６ 終了
７０２ トラッククロック信号５５４、Ｓ２クロック信号５５６、およびＳｕｂＯＳＮクロック信号５６４はハイとなる
９０２ トラック信号５５４、クランプ信号５５２、およびＳ２信号５５６クロックはゼロとなり、したがってそれぞれのスイッチはデフォルトの（開いた）位置となる

Claims (7)

1. アナログ−デジタル変換器（ＡＤＣ）（１００）であって、
   入力アナログ信号を受け取る複数のチャネル（１０２）と、
   各チャネル内の演算増幅器（１０４）と、
   前記演算増幅器に接続された比較器（１０６）と、
   前記比較器に接続され、前記比較器から受け取った比較器信号に基づいて出力を発生するように構成された、各チャネル内の論理回路（１０８）と、
   前記複数のチャネルに接続され、時間的に変化する基準信号を供給するように構成されたランプ発生器（１１６）と、
   各チャネル内の一時蓄積コンデンサ（１１０）と、
   を備え、
   前記一時蓄積コンデンサ（１１０）が、第１のスイッチ（１１７）と第２のスイッチ（１１７）に接続された一端と、接地に接続して前記一時蓄積コンデンサ（１１０）を放電する他端とを有し、
   前記第１のスイッチ（１１７）は、回路を完結するように閉じられたときは前記ランプ発生器（１１６）から基準電圧を受け取り、前記第２のスイッチは、回路を完結するように閉じられたときは前記一時蓄積コンデンサから前記蓄積された基準電圧を前記演算増幅器に渡す、
   アナログ−デジタル変換器（ＡＤＣ）。
2. 前記演算増幅器（１０４）が、前記入力アナログ信号からのサンプルを蓄積するためのサンプルホールド回路（４００）と、前記入力アナログ信号のサンプルから基準信号を減算するための電荷減算回路と、減算後の残留電荷を保持するための帰還コンデンサ（１１４）と、残留カウントの数を追跡するためのカウンタとをさらに備える、請求項１記載のＡＤＣ。
3. 前記ランプ発生器（１１６）の出力が、前記比較器（１０６）に直接印加される、請求項１または２に記載のＡＤＣ（１００）。
4. 前記ランプ発生器（１１６）の出力が２進重み付けされる、請求項１乃至３のいずれかに記載のＡＤＣ（１００）。
5. 前記ランプ発生器が、抵抗性ラダー（３００）およびコンデンサアレイ（２００）のうちの少なくとも１つである、請求項１乃至３のいずれかに記載のＡＤＣ（１００）。
6. 前記ＡＤＣが、前記複数のチャネル（１０２）のすべてに共通なデジタル−アナログ変換器（ＤＡＣ）を備える、請求項１乃至５のいずれかに記載のＡＤＣ（１００）。
7. アナログ−デジタル変換器を用いてアナログ信号をデジタル信号に変換する方法（６００）であって、
   複数のチャネルにて入力アナログ信号を受け取るステップ（６０２）と、
   各チャネル内で前記入力アナログ信号から入力電圧信号をサンプルするステップ（６０４）と、
   各チャネル内で前記入力電圧信号を保持するステップ（６０４）と、
   時間的に変化する基準電圧が、ある繰り返しにおける基準電圧と後続の繰り返しにおける基準電圧とで所定の係数だけ変化するように、前記複数のチャネル用にランプ発生器を用いて時間的に変化する基準電圧を繰り返し生成するステップ（６０６）と、
   回路を完結するように第１のスイッチ（１１７）を閉じることにより、前記ランプ発生器（１１６）から各チャネル内の一時蓄積コンデンサ（１１０）内に前記時間的に変化する基準電圧を受けるステップと、
   回路を完結するように第２のスイッチを閉じることにより、前記一時蓄積コンデンサから蓄積された前記時間的に変化する基準電圧を演算増幅器に渡すステップと、
   前記時間的に変化する基準信号を前記入力アナログ信号と比較するステップ（６０８）と、
   前記入力アナログ信号が前記時間的に変化する基準信号より大きい場合は、前記入力アナログ信号から前記時間的に変化する基準信号を減算するステップ（６０８）と、
   減算後の残留電荷を後続の繰り返しにおける前記入力信号として使用するステップ（６１０）と、
   デジタル化が完了するまで前記ステップを繰り返すステップと、
   を含み、
   前記一時蓄積コンデンサ（１１０）の一端が、第１のスイッチ（１１７）と第２のスイッチ（１１７）に接続され、前記一時蓄積コンデンサ（１１０）の他端が、接地に接続して前記一時蓄積コンデンサ（１１０）を放電する、
   方法。