DE102010042381B4 - Verfahren zur Herstellung einer Halbleitervorrichtung - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 204
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims abstract description 136
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 2
- 229910002601 GaN Inorganic materials 0.000 claims 1
- 229910010271 silicon carbide Inorganic materials 0.000 claims 1
- 238000011282 treatment Methods 0.000 description 60
- 238000009413 insulation Methods 0.000 description 29
- 230000015556 catabolic process Effects 0.000 description 27
- 238000009792 diffusion process Methods 0.000 description 26
- 238000005468 ion implantation Methods 0.000 description 22
- 229910052796 boron Inorganic materials 0.000 description 19
- 238000000206 photolithography Methods 0.000 description 17
- 230000005684 electric field Effects 0.000 description 16
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 12
- 238000000034 method Methods 0.000 description 12
- 238000000151 deposition Methods 0.000 description 11
- 230000008021 deposition Effects 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 10
- 238000004088 simulation Methods 0.000 description 9
- 229910018125 Al-Si Inorganic materials 0.000 description 8
- 229910018520 Al—Si Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 6
- -1 boron ions Chemical class 0.000 description 6
- 238000010276 construction Methods 0.000 description 6
- 239000011295 pitch Substances 0.000 description 6
- 230000009467 reduction Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000003303 reheating Methods 0.000 description 2
- 238000012549 training Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
Halbleitervorrichtung mit:
einem Halbleitersubstrat (7), das einen ersten Leitungstyp aufweist und eine obere Oberfläche, an der ein vertiefter Abschnitt (12) ausgebildet ist,
einer Elektrodenschicht (8), die in einer Oberfläche des Halbleitersubstrats so ausgebildet ist, daß sie an den vertieften Abschnitt angrenzt und einen zweiten Leitungstyp aufweist,
einer RESURF-Schicht (9), die in dem Halbleitersubstrat so ausgebildet ist, daß sie in Kontakt zu einer Bodenfläche des vertieften Abschnitts ist und in Kontakt zu einer Bodenfläche der Elektrodenschicht (8) ist und Verunreinigungen des zweiten Leitungstyps in einer Konzentration aufweist, die niedriger ist als die Konzentration der Elektrodenschicht,
einer Isolationsschicht (15), die direkt auf der Deckfläche des Halbleitersubstrats so ausgebildet ist, daß sie den vertieften Abschnitt ausfüllt, und
einer Feldplattenelektrode (11), die auf der Isolationsschicht über dem vertieften Abschnitt ausgebildet ist, wobei die Isolationsschicht eine thermische Oxidschicht ist.
einem Halbleitersubstrat (7), das einen ersten Leitungstyp aufweist und eine obere Oberfläche, an der ein vertiefter Abschnitt (12) ausgebildet ist,
einer Elektrodenschicht (8), die in einer Oberfläche des Halbleitersubstrats so ausgebildet ist, daß sie an den vertieften Abschnitt angrenzt und einen zweiten Leitungstyp aufweist,
einer RESURF-Schicht (9), die in dem Halbleitersubstrat so ausgebildet ist, daß sie in Kontakt zu einer Bodenfläche des vertieften Abschnitts ist und in Kontakt zu einer Bodenfläche der Elektrodenschicht (8) ist und Verunreinigungen des zweiten Leitungstyps in einer Konzentration aufweist, die niedriger ist als die Konzentration der Elektrodenschicht,
einer Isolationsschicht (15), die direkt auf der Deckfläche des Halbleitersubstrats so ausgebildet ist, daß sie den vertieften Abschnitt ausfüllt, und
einer Feldplattenelektrode (11), die auf der Isolationsschicht über dem vertieften Abschnitt ausgebildet ist, wobei die Isolationsschicht eine thermische Oxidschicht ist.
Description
- Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zur Herstellung einer Halbleitervorrichtung, welche anwendbar sind auf eine Leistungshalbleitervorrichtung, die eine hohe Durchbruchsspannung haben muß.
- Bei (Rand-)Abschlüssen von Übergängen von Halbleitervorrichtungen mit hoher Durchbruchsspannung, wie z. B. Dioden, Bipolartransistoren, Leistungs-MOSFETs und IGBTs mit hoher Durchbruchsspannung, muß ein elektrisches Feld an einem Ende einer Verarmungsschicht in der Nähe einer Hauptübergangsfläche abgeschwächt werden. Zum Abschwächen des elektrischen Feldes an dem Ende der Verarmungsschicht wird herkömmlich eine Feldplattenstruktur verwendet oder eine Struktur für ein verringertes Oberflächenfeld (hier im folgenden als RESURF bezeichnet) ausgebildet.
- Beispielsweise offenbart die
japanische Patentoffenlegungsschrift Nr. 08-306937 - Bei dem in
3 derjapanischen Patentoffenlegungsschrift Nr. 08-306937 3 derjapanischen Patentoffenlegungsschrift Nr. 08-306937 - In einem Fall, in dem die Dicke der Isolationsschicht unter der Feldplattenelektrode klein ist, was in der
japanischen Patentoffenlegungsschrift Nr. 08-306937 - Die Dicke der Isolationsschicht verursacht jedoch einen Anstieg im Abstand zwischen dem Halbleitersubstrat und der Isolationsschicht. Der Anstieg im Abstand verursacht beispielsweise eine Unebenheit beim Resistauftrag während der Resistausbildung oder eine Abnahme des Fokussierungsspielraums während der Photolithographie.
-
US 6 429 501 B1 offenbart eine Halbleitervorrichtung mit einer hohen Durchbruchsspannung. Insbesondere ist am Ende eines pn-Übergangs eine RESURF-Schicht ausgebildet, in der sich eine Vertiefung befindet, in welcher eine Polysiliziumschicht ausgebildet ist. Da die Tiefe der Vertiefung jenen Abschnitt der RESURF-Schicht erreicht, der eine hohe Dotierungskonzentration aufweist, ist gemäßUS 6 429 501 B1 die Spannungsfestigkeit der Vorrichtung verbessert. -
US 6 054 748 A beschreibt eine Hochspannungs-Halbleitervorrichtung mit einer Feldabschwächungsstruktur. Das eigentliche Halbleiterelement wird in einem Bereich eines Substrates ausgebildet, der abgedünnt ist. Dadurch kann eine Halbleitervorrichtung mit guten Eigenschaften auch in einem dicken Substrat realisiert werden. -
US 6 476 458 B2 beschreibt eine Halbleitervorrichtung, bei der eine Spannungsfestigkeit in einem Randbereich um ein Element herum hoch ist im Vergleich zu der Spannungsfestigkeit des Elementes selbst. Insbesondere wird die Feldstärke an einem Randbereich einer Wannenregion dadurch vermindert, dass der Krümmungsradius an dieser Stelle vergrößert wird, so dass die elektrische Feldstärke abnimmt. -
US 2005/0 059 256 A1 - Eine Aufgabe der vorliegenden Erfindung ist, bei einem Herstellungsverfahren für eine Halbleitervorrichtung mit einer Feldplattenstruktur und einem RESURF-Ausbildungsaufbau, eine Halbleitervorrichtung bereitzustellen, die in der Lage ist, die Erzeugung einer Unebenheit beim Auftrag während des Resistauftrags zu verhindern und eine Verbesserung beim Fokussierungsspielraum während der Photolithographie erzielen kann, sowie ein Herstellungsverfahren der Halbleitervorrichtung bereitzustellen.
- Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 und ein Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8. Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
- Gemäß der vorliegenden Erfindung enthält eine Halbleitervorrichtung ein Halbleitersubstrat, eine Elektrodenschicht, eine RESURF-Schicht, eine Isolationsschicht und eine Feldplattenelektrode. Das Halbleitersubstrat weist einen ersten Leitungstyp auf und hat eine Deckfläche, auf der ein vertiefter Abschnitt ausgebildet ist. Die Elektrodenschicht weist einen zweiten Leitungstyp auf und ist in einer Oberfläche des Halbleitersubstrats so ausgebildet, daß sie an den vertieften Abschnitt angrenzt. Die RESURF-Schicht enthält Verunreinigungen des zweiten Leitungstyps in einer Konzentration, die niedriger ist als jene der Elektrodenschicht und sie ist in dem Halbleitersubstrat so ausgebildet, daß sie in Kontakt mit einer Bodenfläche des vertieften Abschnitts und der Elektrodenschicht ist. Die Isolationsschicht ist auf der Deckfläche des Halbleitersubstrats so ausgebildet, daß sie den vertieften Abschnitt ausfüllt. Die Feldplattenelektrode ist auf der Isolationsschicht über dem vertieften Abschnitt ausgebildet.
- Folglich wird eine Verringerung der Dicke der Isolationsschicht auf der Deckfläche des Halbleitersubstrats außerhalb des vertieften Abschnitts erzielt. Sogar wenn nach der Ausbildung der Isolationsschicht ausgehend von der Deckfläche des Halbleitersubstrats eine Resistauftragsbehandlung bis zu der Deckfläche der Isolationsschicht hin durchgeführt wird, kann deshalb die Erzeugung einer Unebenheit beim Auftrag herabgedrückt werden. Sogar wenn nach der Ausbildung der Isolationsschicht ausgehend von der Deckfläche der Halbleitervorrichtung zu der Deckfläche der Isolationsschicht hin eine Photolithographie durchgeführt wird, kann zusätzlich der Fokussierungsspielraum verbessert werden. Es ist zu beachten, daß die Dicke der Isolationsschicht über der RESURF-Schicht aufgrund des Vorhandenseins des vertieften Abschnitts vergrößert ist. Deshalb ist es möglich, die Durchbruchsspannung der Vorrichtung ebenfalls zu verbessern.
- Gemäß der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung die Schritte (A), (B), (C), (D) und (E) auf. In dem Schritt (A) wird auf einer Oberfläche eines Halbleitersubstrats mit einem ersten Leitungstyp ein vertiefter Abschnitt ausgebildet. In dem Schritt (B) werden Verunreinigungen eines zweiten Leitungstyps in das Halbleitersubstrat implantiert zum Ausbilden einer Elektrodenschicht benachbart zu dem vertieften Abschnitt in der Oberfläche des Halbleitersubstrats. In dem Schritt (C) werden Verunreinigungen des zweiten Leitungstyps mit einer niedrigeren Konzentration als jener bei der Elektrodenschicht in das Halbleitersubstrat implantiert zum Ausbilden einer RESURF-Schicht in dem Halbleitersubstrat in Kontakt zu einer Bodenfläche des vertieften Abschnitts und der Elektrodenschicht. In dem Schritt (D) wird eine Isolationsschicht so ausgebildet, daß sie den vertieften Abschnitt ausfüllt. In dem Schritt (E) wird eine Feldplattenelektrode auf der Isolationsschicht über dem vertieften Abschnitt ausgebildet.
- Folglich wird eine Verringerung der Dicke der Isolationsschicht auf der Deckfläche des Halbleitersubstrats außerhalb des vertieften Abschnitts erzielt. Sogar wenn nach der Ausbildung der Isolationsschicht die Resistauftragsbehandlung ausgehend von der Deckfläche des Halbleitersubstrats zu der Deckfläche der Isolationsschicht hin durchgeführt wird, wird deshalb die Erzeugung einer Unebenheit beim Auftrag herabgedrückt. Sogar wenn nach der Ausbildung der Isolationsschicht ausgehend von der Deckfläche des Halbleitersubstrats zu der Deckfläche der Isolationsschicht hin eine Photolithographie durchgeführt wird, wird zusätzlich ein Fokussierungsspielraum verbessert. Es ist zu beachten, daß die Dicke der Isolationsschicht über der RESURF-Schicht aufgrund des Vorhandenseins des vertieften Abschnitts vergrößert ist. Deshalb ist es möglich, ebenso die Durchbruchsspannung der Vorrichtung zu verbessern.
- Weitere Merkmale uns Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen. Von den Figuren zeigen:
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1 eine Querschnittsansicht, die einen Aufbau eines (Rand-)Abschlusses eines Übergangs einer Halbleitervorrichtung gemäß einer ersten Ausführungsform zeigt, -
2 –8 Prozessquerschnittsansichten zur Beschreibung eines Verfahrens der Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform, -
9 eine Querschnittsansicht, die einen Aufbau eines Vergleichsbeispiels zeigt, -
10 Simulationsergebnisse, welche die Korrelation zwischen einer Tiefe einer RESURF-Schicht und einer Durchbruchsspannung einer Halbleitervorrichtung mit hoher Durchbruchsspannung zeigen, -
11 Simulationsergebnisse, welche die Beziehung zwischen einer Eindiffusionszeit und einer Tiefe einer Diffusionsschicht zeigen, -
12 –17 Prozeßquerschnittsansichten zum Beschreiben eines Verfahrens der Herstellung einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform, -
18 experimentelle Ergebnisse, welche die Beziehung zwischen dem Vorhandensein/der Abwesenheit der Unebenheit beim Resistauftrag zeigen sowie einen Abstand, der erzeugt wird zwischen einer Deckfläche eines Halbleitersubstrats und einer Deckfläche einer Isolationsschicht, -
19 eine Querschnittsansicht, die einen Zustand zeigt, in dem eine vorbestimmte Spannung an die Halbleitervorrichtung gemäß der vorliegenden Erfindung angelegt ist, -
20 eine vergrößerte Querschnittsansicht, die einen vertieften Abschnitt zeigt, dessen seitliche Oberfläche nicht abgeschrägt ist, sowie einen Aufbau des Außenbereichs des vertieften Abschnitts, -
21 Simulationsergebnisse, die einen Zustand der elektrischen Feldverteilung in der Umgebung des vertieften Abschnitts in einem Fall zeigen, in dem der vertiefte Abschnitt nicht abgeschrägt ist, -
22 eine vergrößerte Querschnittsansicht, die einen vertieften Abschnitt zeigt, dessen seitliche Oberfläche abgeschrägt ist, sowie einen Aufbau des Außenbereichs des vertieften Abschnitts, -
23 Simulationsergebnisse, welche einen Zustand der elektrischen Feldverteilung in der Umgebung des vertieften Abschnitts in einem Fall zeigen, in dem der vertiefte Abschnitt abgeschrägt ist, -
24 –26 Prozeßquerschnittsansichten zum Beschreiben eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer fünften Ausführungsform, -
27 eine Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform zeigen, -
28 eine Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung gemäß einer siebten Ausführungsform zeigt, -
29 eine Querschnittsansicht, die einen Aufbau zeigt, bei dem ein Eckabschnitt eines vertieften Abschnitts nicht mit einer Elektrodenschicht bedeckt ist, -
30 eine Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung gemäß einer achten Ausführungsform zeigt, und -
31 eine Querschnittsansicht, die in der Draufsicht einen Aufbau zeigt, bei dem der Eckabschnitt des vertieften Abschnitts nicht mit einer Feldplattenelektrode bedeckt ist. - Erste Ausführungsform
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1 ist eine Querschnittsansicht, die einen Aufbau eines Rand-Abschlusses eines Übergangs bei einer Halbleitervorrichtung (Diode) mit hoher Durchbruchsspannung gemäß einer ersten Ausführungsform zeigt. - In dem in
1 gezeigten Aufbau ist eine Elektrodenschicht8 mit p-Typ-Leitfähigkeit in einer Oberfläche eines Halbleitersubstrats7 mit n-Leitungstyp ausgebildet. Auf einer Deckfläche des Halbleitersubstrats7 ist ein vertiefter Abschnitt12 ausgebildet. Der vertiefte Abschnitt12 ist so ausgebildet, daß er die Elektrodenschicht8 schneidet und ein Teil des vertieften Abschnitts12 ist in der Elektrodenschicht8 ausgebildet. Dies bedeutet, die Elektrodenschicht8 und der vertiefte Abschnitt12 grenzen aneinander. In dem in1 gezeigten Aufbau ist die Bodenfläche der Elektrodenschicht8 an einer tieferen Position angeordnet als der vertiefte Abschnitt12 . - Eine Oberflächenfeldverringerungs(RESURF)-Schicht
9 ist in dem Halbleitersubstrat7 so ausgebildet, daß sie die Elektrodenschicht8 umgibt. Die RESURF-Schicht9 besteht aus p-Typ(p-Typ)-Verunreinigungen mit einer Konzentration die verglichen mit jener der Elektrodenschicht8 niedriger ist. Wie in1 gezeigt, ist die RESURF-Schicht9 in Kontakt mit einem Teil einer Bodenfläche der Elektrodenschicht8 und einem Teil einer Bodenfläche des vertieften Abschnitts12 , so daß sie einen Abschnitt, an dem der vertiefte Abschnitt12 und die Elektrodenschicht8 einander schneiden, von unten bedeckt. - Weiterhin ist in einem Außenbereichsabschnitt (Randabschnitt) des Halbleitersubstrats
7 eine Kanalstoppschicht10 in der Oberfläche des Halbleitersubstrats7 ausgebildet. Die Kanalstoppschicht10 ist n-Typ-leitend und die Verunreinigungskonzentration der Kanalstoppschicht10 ist höher als die Verunreinigungskonzentration des Halbleitersubstrats7 (n+-Typ). Zusätzlich ist die Kanalstoppschicht10 in der Oberfläche des Halbleitersubstrats7 so ausgebildet, daß sie die entsprechenden Komponenten (Elektrodenschicht8 , RESURF-Schicht9 und vertiefter Abschnitt12 ) mit einem vorbestimmten Abstand umgibt. - Auf der Deckfläche des Halbleitersubstrats
7 ist eine Isolationsschicht15 so ausgebildet, daß sie den vertieften Abschnitt12 ausfüllt. Wie in1 gezeigt, ist die Isolationsschicht15 ebenfalls auf einem Teil einer Deckfläche13 des Halbleitersubstrats7 ausgebildet, der an einer höheren Position angeordnet ist, als der vertiefte Abschnitt12 . Deshalb ist die Dicke der Isolationsschicht15 , die in dem vertieften Abschnitt12 über der RESURF-Schicht9 ausgebildet ist, größer als die Dicke der Isolationsschicht15 , die auf der Deckfläche13 des Halbleitersubstrats7 ausgebildet ist. - Wie in
1 gezeigt, sind weiterhin Feldplattenelektroden11 und14 so ausgebildet, daß sie sich von der Deckfläche des Halbleitersubstrats7 zu der Deckfläche der Isolationsschicht15 erstrecken. Die Feldplattenelektroden11 und14 werden mit einer vorbestimmten Spannung beaufschlagt, was eine in dem Halbleitersubstrat7 erzeugte Verarmungsschicht vergrößert. - Hier ist ein Teil der Feldplattenelektrode
11 in Kontakt zu der Elektrodenschicht8 , die auf der Deckfläche13 des Halbleitersubstrats7 freigelegt ist, und der andere Teil der Feldplattenelektrode11 ist auf der Isolationsschicht15 ausgebildet. Genauer gesagt ist die Feldplattenelektrode11 von der Deckfläche der Elektrodenschicht8 bis zu der Deckfläche der Isolationsschicht15 , die über dem vertieften Abschnitt12 die größere Schichtdicke aufweist, angeordnet. Folglich bedeckt die Feldplattenelektrode11 in der Draufsicht die Elektrodenschicht8 und einen Teil der RESURF-Schicht9 . - Ein Teil der Feldplattenelektrode
14 ist in Kontakt zu der Kanalstoppschicht10 , die an der Deckfläche13 des Halbleitersubstrats7 frei liegt, und der andere Teil der Feldplattenelektrode14 ist auf der Isolationsschicht15 ausgebildet. Mit anderen Worten, die Feldplattenelektrode14 ist von einer Deckfläche der Kanalstoppschicht10 bis zu einer Deckfläche der Isolationsschicht15 angeordnet. Folglich bedeckt die Feldplattenelektrode14 in der Draufsicht zumindest die Kanalstoppschicht10 . - Als nächstes wird ein Verfahren zum Herstellen der Halbleitervorrichtung mit hoher Durchbruchsspannung gemäß der ersten Ausführungsform unter Bezugnahme auf Prozeßquerschnittsansichten beschrieben.
- Zunächst wird beispielsweise das Halbleitersubstrat
7 vom n-Typ, welches einen spezifischen Widerstand ρ von 23 Ω·cm und eine Dicke von 725 μm aufweist, vorbereitet. - Als nächstes wird durch Photolithographie auf dem Halbleitersubstrat
7 ein Resistmuster ausgebildet. Danach wird die Resiststruktur als eine Maske verwendet, um dadurch Borionen in das Halbleitersubstrat7 zu implantieren (nachfolgend als eine erste Borionenimplantationsbehandlung bezeichnet). Die erste Borionenimplantationsbehandlung wird beispielsweise mit den Randbedingungen einer Implantationsenergie von 2,0 MeV und einer Konzentration von 1,0·1012 Atomen/cm2 durchgeführt. Das Resistmuster wird nach der ersten Borionenimplantationsbehandlung entfernt zum Durchführen einer thermischen Diffusionsbehandlung an dem Halbleitersubstrat7 . Wie in2 gezeigt, ist als ein Ergebnis die RESURF-Schicht9 vom p-Typ in der Oberfläche des Halbleitersubstrats7 ausgebildet. In diesem Fall wird die thermische Diffusionsbehandlung beispielsweise mit den Randbedingungen einer Temperatur von 1200°C und einer Zeit von 1200 min durchgeführt. - Als nächstes wird wiederum mittels Photolithographie ein Resistmuster auf dem Halbleitersubstrat
7 ausgebildet. Danach wird das Resistmuster als eine Maske verwendet zum Implantieren von Borionen in das Halbleitersubstrat7 (als eine zweite Borionenimplantationsbehandlung bezeichnet). Die zweite Borionenimplantationsbehandlung wird beispielsweise durchgeführt mit einer Implantationsenergie von 50 keV und einer Konzentration von 3,0·1014 Atomen/cm2. Nach der zweiten Borionenimplantationsbehandlung wird das Resistmuster entfernt zum wiederholten Durchführen einer thermischen Diffusionsbehandlung des Halbleitersubstrats7 . Wie in3 gezeigt, ist als ein Ergebnis die Elektrodenschicht8 vom p-Typ in der Oberfläche des Halbleitersubstrats7 ausgebildet. In diesem Fall wird die thermische Diffusionsbehandlung beispielsweise bei einer Temperatur von 1150°C für eine Zeit von 300 min durchgeführt. - Wie man anhand der Parameter der entsprechenden Borionenimplantationsbehandlungen sieht, ist die Dotierungskonzentration der RESURF-Schicht
9 niedriger als die Dotierungskonzentration der Elektrodenschicht8 . Darüber hinaus ist die Tiefe der RESURF-Schicht9 größer als die Tiefe der Elektrodenschicht8 . Man beachte, daß beide Seiten der Elektrodenschicht8 in Kontakt zu der RESURF-Schicht9 sind und die RESURF-Schicht9 in der Draufsicht die Elektrodenschicht8 umgibt. - Als nächstes wird durch eine dritte Photolithographie ein Resistmuster auf dem Halbleitersubstrat
7 ausgebildet. Danach wird das Resistmuster als eine Maske verwendet und es wird eine Ätzung an dem Halbleitersubstrat7 durchgeführt. Wie in4 gezeigt, ist als Ergebnis der Ätzung der vertiefte Abschnitt12 mit einer Tiefe von 1 μm ausgebildet. Wie in4 gezeigt, wird, obwohl ein Teil der Elektrodenschicht8 (Elektrodenschicht8 , die zwischen den vertieften Abschnitten12 in4 vorhanden ist) zurück bleibt ohne entfernt zu werden, ein oberer Teil des anderen Abschnitts der Elektrodenschicht8 und ein oberer Teil der RESURF-Schicht9 entfernt. Wie in4 gezeigt ist, liegen die Elektrodenschicht8 , die RESURF-Schicht9 und das n-Typ-Halbleitersubstrat7 an der Bodenfläche des vertieften Abschnitts12 frei. Als ein Ergebnis der Ausbildung des vertieften Abschnitts12 besteht die Deckfläche des Halbleitersubstrats7 aus den Bodenflächen der vertieften Abschnitte12 und der oberen Oberfläche13 , die an einer höheren Position angeordnet ist, als die Bodenflächen der vertieften Abschnitte12 . - Danach wird eine thermische Oxidationsbehandlung an der oberen Oberfläche des Halbleitersubstrats
7 , in der die vertieften Abschnitte12 ausgebildet sind, durchgeführt. Als ein Ergebnis der thermischen Oxidationsbehandlung ist die Isolationsschicht15 , welche eine Oxidschicht ist, ausgebildet. Hiernach wird an der oberen Oberfläche der Isolationsschicht15 eine Planarisierungsbehandlung (beispielsweise ein chemisch-mechanisches Polieren (CMP)) durchgeführt. Durch die thermische Oxidationsbehandlung und die Planarisierungsbehandlung ist die Isolationsschicht15 auf der oberen Oberfläche13 des Halbleitersubstrats7 so ausgebildet, daß sie die vertieften Abschnitte12 ausfüllt, wie in5 gezeigt. Die obere Oberfläche der Isolationsschicht15 ist eingeebnet (planarisiert) und die Dicke der Isolationsschicht15 in dem vertieften Abschnitt12 ist ungefähr 1,5 μm. - Danach wird durch eine vierte Photolithographiebehandlung ein Resistmuster auf der Isolationsschicht
15 ausgebildet. Das Resistmuster wird als eine Maske verwendet und eine Trockenätzung wird an der Isolationsschicht15 durchgeführt. Wie in6 gezeigt, ist als ein Ergebnis der Trockenätzung eine Mehrzahl von Öffnungen in der Isolationsschicht15 ausgebildet. Die obere Oberfläche13 des Halbleitersubstrats7 ist teilweise freigelegt an den Bodenflächen eines Teils der Öffnungen. Zusätzlich ist die Elektrodenschicht8 teilweise freigelegt an den Bodenflächen der übrigen Öffnungen. - Danach wird durch eine fünfte Photolithographiebehandlung ein Resistmuster auf der Isolationsschicht
15 und dem Halbleitersubstrat7 ausgebildet. Obwohl das Resistmuster nicht gezeigt ist, ist die obere Oberfläche der Elektrodenschicht8 mit dem Resistmuster bedeckt und ein Teil der oberen Oberfläche13 des Halbleitersubstrats7 liegt in einer Öffnung des Resistmusters frei. - Danach wird das Resistmuster als eine Maske verwendet und Arsenionen werden in die freiliegende obere Oberfläche
13 des Halbleitersubstrats7 implantiert (als eine Arsenionenimplantationsbehandlung bezeichnet). Die Arsenionenimplantationsbehandlung wird beispielsweise mit einer Implantationsenergie von 50 keV und einer Konzentration von 2,0·1015 Atomen/cm2 durchgeführt. Nach der Arsenionenimplantationsbehandlung wird das Resistmuster entfernt zum wiederholten Durchführen einer thermischen Diffusionsbehandlung an dem Halbleitersubstrat7 . Wie in7 gezeigt, ist als ein Ergebnis die Kanalstoppschicht 10 vom n+-Typ in der Oberfläche des Halbleitersubstrats7 ausgebildet. In diesem Fall wird die thermische Diffusionsbehandlung beispielsweise bei einer Temperatur von 1150°C für eine Zeitdauer von 15 min durchgeführt. Man beachte, daß die Kanalstoppschicht10 in der Draufsicht die RESURF-Schicht9 mit einem vorbestimmten Abstand umgibt. - Danach wird ausgehend von der oberen Oberfläche des Halbleitersubstrats
7 eine Sputterbehandlung an dem Halbleitersubstrat7 mit dem in7 gezeigten Aufbau durchgeführt. Als ein Ergebnis der Sputterbehandlung ist eine Aluminium(Al)-Silizium(Si)-Schicht auf der oberen Oberfläche13 des Halbleitersubstrats7 und der oberen Oberfläche der Isolationsschicht15 ausgebildet. In diesem Fall beträgt die Dicke der Al-Si-Schicht auf der oberen Oberfläche13 des Halbleitersubstrats7 beispielsweise 4 μm. - Danach wird durch eine sechste Photolithographie ein Resistmuster auf der Al-Si-Schicht ausgebildet. Danach wird das Resistmuster als eine Maske verwendet zum Durchführen einer Trockenätzung an der Al-Si-Schicht. Die Al-Si-Schicht wird durch die Trockenätzung teilweise entfernt und dadurch werden die Feldplattenelektroden
11 und14 ausgebildet, wie in8 gezeigt. Wie in8 gezeigt ist die Feldplattenelektrode11 mit einem T-förmigen Querschnitt ausgehend von der oberen Oberfläche der Elektrodenschicht8 bis zu der oberen Oberfläche der Isolationsschicht15 ausgebildet. Demgegenüber ist jede Feldplattenelektrode14 mit einem L-förmigen Querschnitt von der oberen Oberfläche der Kanalstoppschicht10 zu der oberen Oberfläche der Isolationsschicht15 ausgebildet. - Sodann werden Wirkungen der ersten Ausführungsform der vorliegenden durch Vergleich mit einem Vergleichsbeispiel beschrieben.
- Im Vergleichsbeispiel wird eine Halbleitervorrichtung durch Weglassen des Ausbildungsschrittes für den vertieften Abschnitt
12 (Schritt von4 ) in dem Herstellungsverfahren für eine Halbleitervorrichtung, das oben beschrieben wurde, ausgebildet. Die Halbleitervorrichtung gemäß dem Vergleichsbeispiel, welche den in9 gezeigten Aufbau hat, wird durch den Herstellungsprozeß ausgebildet, bei dem der Ausbildungsschritt für den vertieften Abschnitt12 weggelassen wird. Es muß nicht erwähnt werden, daß in dem Vergleichsbeispiel der vertiefte Abschnitt nicht auf der oberen Oberfläche des Halbleitersubstrats7 ausgebildet ist. Zusätzlich ist die Dicke der Isolationsschicht15 , die auf dem Halbleitersubstrat7 ausgebildet ist, gleichförmig (in den obigen Strukturen von1 und8 weist die Isolationsschicht15 in dem vertieften Abschnitt eine große Dicke auf und auf der oberen Oberfläche13 des Halbleitersubstrats7 eine kleine Dicke auf). - In dem Vergleichsbeispiel tritt in dem Fall, in dem die Dicke der Isolationsschicht
15 unter der Feldplattenelektrode11 klein ist, ein Avalanche-Durchbruch in der Umgebung des Endes der Feldplattenelektrode11 auf, was die Durchbruchsspannung der Vorrichtung verringert. Deshalb muß die Dicke der Isolationsschicht15 unter der Feldplattenelektrode11 groß sein. Die Dicke der Isolationsschicht15 verursacht jedoch eine Vergrößerung des Abstands zwischen der oberen Oberfläche des Halbleitersubstrats7 und der oberen Oberfläche der Isolationsschicht15 . Eine Vergrößerung des Abstands verursacht eine Unebenheit beim Resistauftrag während der Resistausbildung oder eine Verringerung im Fokussierungsspielraum während der Photolithographie nach der Ausbildung des Abstands. - Demgegenüber wird bei der ersten Ausführungsform der vorliegenden Erfindung der vertiefte Abschnitt
12 ausgebildet und danach die Isolationsschicht15 auf der oberen Oberfläche13 des Halbleitersubstrats7 so ausgebildet, daß sie den vertieften Abschnitt12 füllt (siehe4 bis6 ). Wie in1 und8 gezeigt, weist folglich in der Halbleitervorrichtung gemäß der ersten Ausführungsform die Isolationsschicht15 eine große Dicke über der RESURF-Schicht9 auf und eine kleine Dicke über der oberen Oberfläche13 des Halbleitersubstrats7 auf. - Auf diese Weise ist die Dicke der Isolationsschicht
15 auf der oberen Oberfläche13 des Halbleitersubstrats7 reduziert. Sogar wenn nach dem Ausbilden der Isolationsschicht15 die Resistauftragsbehandlung von der oberen Oberfläche13 des Halbleitersubstrats7 zu der oberen Oberfläche der Isolationsschicht15 hin durchgeführt wird, ist es deshalb möglich, die Erzeugung einer Unebenheit beim Auftrag zu unterdrücken. Sogar wenn von der oberen Oberfläche13 des Halbleitersubstrats7 zu der oberen Oberfläche der Isolationsschicht15 hin eine Photolithographie durchgeführt wird, ist es weiterhin möglich, den Fokussierungsspielraum zu verbessern. Man beachte, daß die Isolationsschicht15 eine große Dicke über der RESURF-Schicht9 haben kann aufgrund der Anwesenheit des vertieften Abschnitts12 . Folglich ist die Durchbruchsspannung der Vorrichtung ebenfalls verbessert. - Man beachte, daß ein Fall beschrieben wurde, in dem das Halbleitersubstrat n-leitend ist, die Elektrodenschicht
8 p-leitend ist, die RESURF-Schicht9 p–-leitend ist und die Kanalstoppschicht10 n+-leitend ist. Alle Leitungstypen können jedoch gegenteilig gewählt werden (also invertiert bzw. vertauscht werden). Dies bedeutet, der Aufbau von1 kann so ausgestaltet sein, daß das Halbleitersubstrat7 p-leitend ist, die Elektrodenschicht8 n-leitend ist, die RESURF-Schicht9 n–-leitend ist und die Kanalstoppschicht p+-leitend ist. Sogar mit einem Aufbau, bei dem jeder Leitungstyp invertiert ist, können ähnliche Wirkungen zu den obigen erhalten werden. - Weiterhin kann das Halbleitersubstrat
7 aus Silizium (Si) ausgebildet sein oder aus einem Halbleiter aus Siliziumcarbid (SiC) oder Galliumnitrid (GaN) ausgebildet sein. Sogar wenn das Halbleitersubstrat7 aus irgendeinem anderen Halbleitermaterial ausgebildet ist, können ähnliche Wirkungen zu den obigen erhalten werden. - Zweite Ausführungsform
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10 zeigt Simulationsergebnisse, welche die Korrelation zwischen der Tiefe der RESURF-Schicht9 und der Durchbruchsspannung der Halbleitervorrichtung mit hoher Durchbruchsspannung (600 V-Klasse) zeigen. - Wie anhand von
10 ersichtlich ist, ist die Tiefe der RESURF-Schicht9 erhöht, wodurch die Durchbruchsspannung der Halbleitervorrichtung verbessert ist. Die Verunreinigungskonzentration der RESURF-Schicht9 ist jedoch ungefähr 1,0·1015 Atome/cm3, was außerordentlich klein ist. Zum Ausbilden einer tiefen RESURF-Schicht9 ist es deshalb erforderlich, die thermische Diffusionsbehandlung für einen außerordentlich langen Zeitraum durchzuführen. -
11 zeigt Simulationsergebnisse, welche die Beziehung zwischen einer Eindiffusionszeit (Zeit der thermischen Diffusionsbehandlung) und einer Tiefe einer Diffusionsschicht für einen Fall zeigen, in dem angenommen wird, daß die thermische Diffusionsbehandlung bei 1200°C durchgeführt wird. In dieser Simulation wird der Fall angenommen, daß Bor in ein n-Typ-Siliziumsubstrat mit einem spezifischen Widerstand von 23 Ω·cm bei einer Beschleunigungsspannung von 1,7 MeV und einem Implantationsbetrag (Dosis) von 1,0·1012 Atomen/cm2 implantiert wird. - Wie anhand von
11 ersichtlich ist, ist zum Erhalt einer Diffusionstiefe von beispielsweise 8,5 μm (mit anderen Worten zum Ausbilden der RESURF-Schicht9 mit einer Tiefe von ungefähr 8,5 μm) eine außerordentlich lange Eindiffusionszeit (thermische Diffusionsbehandlung) von 1200 min erforderlich. - Diese Ausführungsform stellt ein Verfahren zum Herstellen einer Halbleitervorrichtung bereit, welches eine Verringerung in der Eindiffusionszeit beim Ausbilden der RESURF-Schicht
9 erzielt. Man beachte, daß aus der folgenden Beschreibung ersichtlich ist, daß die durch das Herstellungsverfahren, welches in der ersten Ausführungsform beschrieben wurde, hergestellte Halbleitervorrichtung und eine Halbleitervorrichtung, die durch das Herstellungsverfahren hergestellt wurde, welches in einer zweiten Aus führungsform beschrieben wird, den gleichen Aufbau haben. - Das Verfahren zum Herstellen einer Halbleitervorrichtung mit hoher Durchbruchsspannung gemäß der zweiten Ausführungsform wird nachfolgend unter Bezugnahme auf die Prozeßquerschnittsansichten beschrieben.
- Zunächst wird ein n-leitendes Halbleitersubstrat
7 mit einem spezifischen Widerstand ρ von 23 Ω·cm und einer Dicke von 725 μm vorbereitet. - Danach wird ein Resistmuster auf dem Halbleitersubstrat
7 mittels Photolithographie ausgebildet. Hiernach wird das Resistmuster als eine Maske verwendet zum Durchführen einer Ätzung an dem Halbleitersubstrat7 . Durch die Ätzung wird ein vertiefter Abschnitt12 mit einer Tiefe von 1 μm ausgebildet, wie in12 gezeigt. Hier ist das Resistmuster in12 nicht gezeigt. Wie in12 gezeigt, besteht eine obere Oberfläche des Halbleitersubstrats7 als Ergebnis der Ausbildung des vertieften Abschnitts12 aus den Bodenflächen der vertieften Abschnitte12 und der oberen Oberfläche13 , die an einer höheren Position angeordnet ist als die Bodenfläche des vertieften Abschnitts12 . - Als nächstes wird das bei der Ausbildung des vertieften Abschnitts
12 verwendete Resistmuster nochmals verwendet zum Implantieren von Borionen (als eine erste Borionenimplantationsbehandlung bezeichnet) in das Halbleitersubstrat7 (speziell in die Bodenfläche des vertieften Abschnitts12 ). Die erste Borionenimplantationsbehandlung wird durchgeführt mit beispielsweise einer Implantationsenergie von 2,0 MeV und einer Konzentration von 1,0·1012 Atome/cm2. Nach der ersten Borionenimplantationsbehandlung wird das Resistmuster entfernt zum Durchführen einer thermischen Diffusionsbehandlung an dem Halbleitersubstrat7 . Wie in13 gezeigt, ist als ein Ergebnis eine RESURF-Schicht9 vom p-Typ in der Oberfläche des Halbleitersubstrats7 (spezieller in der Bodenfläche des vertieften Abschnitts12 ) ausgebildet. In diesem Fall wird die thermische Diffusionsbehandlung beispielsweise bei einer Temperatur von 1200°C für eine Zeitdauer von 600 min durchgeführt. - Danach wird eine thermische Oxidationsbehandlung an der oberen Oberfläche des Halbleitersubstrats
7 , in dem die vertieften Abschnitte12 ausgebildet sind, durchgeführt. Als ein Ergebnis der thermischen Oxidationsbehandlung ist die Isolationsschicht15 , welche eine Oxidschicht ist, ausgebildet. Danach wird eine Planarisierungsbehandlung bzw. Einebenungsbehandlung (beispielsweise eine CMP-Behandlung) an der oberen Oberfläche der Isolationsschicht15 durchgeführt. Als ein Ergebnis der thermischen Oxidationsbehandlung und der Planarisierungsbehandlung ist die Isolationsschicht15 auf der oberen Oberfläche13 des Halbleitersubstrats7 so ausgebildet, daß sie den vertieften Abschnitt12 ausfüllt, wie in14 gezeigt, und die obere Oberfläche der Isolationsschicht15 ist planarisiert (bzw. eingeebnet). Die Dicke der Isolationsschicht ist ungefähr 1,5 μm in dem vertieften Abschnitt12 . - Danach wird wiederum mittels Photolithographie ein Resistmuster auf der Isolationsschicht
15 ausgebildet. Danach wird das Resistmuster als eine Maske verwendet zum Durchführen einer Trockenätzung an der Isolationsschicht15 . Als ein Ergebnis der Trockenätzung ist eine Öffnung in der Isolationsschicht15 ausgebildet. Die obere Oberfläche13 des Halbleitersubstrats7 , welche durch die vertieften Abschnitte12 umgeben ist, liegt teilweise in der Bodenfläche der Öffnung frei. - Danach werden das Resistmuster (bzw. Photolackmuster) und die Isolationsschicht
15 , welche die Öffnung enthält, als eine Maske verwendet zum Implantieren von Borionen in die obere Oberfläche13 des Halbleitersubstrats7 , die in der Öffnung freiliegt (als eine zweite Borionenimplantationsbehandlung bezeichnet). Die zweite Borionenimplantationsbehandlung wird beispielsweise mit einer Implantationsenergie von 50 keV und einer Konzentration (Dosis) von 3,0·1014 Atome/cm2 durchgeführt. Das Resistmuster wird nach der zweiten Borionenimplantationsbehandlung entfernt zum nochmaligen Durchführen einer thermischen Diffusionsbehandlung an dem Halbleitersubstrat7 . Wie in15 gezeigt, ist als ein Ergebnis die Elektrodenschicht8 vom p-Typ in der Oberfläche des Halbleitersubstrats7 ausgebildet. In diesem Fall wird die thermische Diffusionsbehandlung beispielsweise bei einer Temperatur von 1150°C für eine Zeitdauer von 300 min durchgeführt. - Wie man anhand der Parameter der entsprechenden Borionenimplantationsbehandlungen sehen kann, ist die Dotierungskonzentration der RESURF-Schicht
9 geringer als die Dotierungskonzentration der Elektrodenschicht8 . Wie in15 gezeigt, ist weiterhin die RESURF-Schicht9 an einer tieferen Position angeordnet als die Elektrodenschicht8 . Man beachte, daß beide Seiten der Elektrodenschicht8 in Kontakt zu der RESURF-Schicht9 sind und die RESURF-Schicht9 in der Draufsicht die Elektrodenschicht8 umgibt. Wie in15 gezeigt, schneidet der vertiefte Abschnitt12 teilweise die Elektrodenschicht8 und die Elektrodenschicht8 ist an einer tieferen Position angeordnet als der vertiefte Abschnitt12 . Folglich ist die Elektrodenschicht8 in Kontakt mit einer Bodenfläche des vertieften Abschnitts12 . - Danach wird auf der Isolationsschicht
15 und dem Halbleitersubstrat7 durch eine dritte Photolithographie ein Resistmuster (bzw. Photolackmuster) ausgebildet. Obwohl das Resistmuster nicht gezeigt ist, ist die obere Oberfläche der Elektrodenschicht8 mit dem Resistmuster bedeckt, während ein Teil der Isolationsschicht15 in einer Öffnung des Resistmusters freiliegt. - Danach wird das Resistmuster als eine Maske verwendet zum Durchführen einer Trockenätzung an der Isolationsschicht
15 . Als ein Ergebnis der Trockenätzung ist eine Öffnung in der Isolationsschicht15 ausgebildet. Die obere Oberfläche13 des Halbleitersubstrats7 liegt teilweise in einer Bodenfläche eines Teils der Öffnung frei. - Danach werden das Resistmuster und die Isolationsschicht
15 als eine Maske verwendet und Arsenionen in die freiliegende obere Oberfläche13 des Halbleitersubstrats7 implantiert (als Arsenionenimplantationsbehandlung bezeichnet). Die Arsenionenimplantationsbehandlung wird beispielsweise mit einer Implantationsenergie von 50 keV und einer Konzentration (Dosis) von 2,0·1015 Atome/cm2 durchgeführt. Das Resistmuster wird nach der Arsenionenimplantationsbehandlung entfernt zum wiederholten Durchführen einer thermischen Diffusionsbehandlung an dem Halbleitersubstrat7 . Wie in16 gezeigt, ist als ein Ergebnis die Kanalstoppschicht vom n+-Typ in der Oberfläche des Halbleitersubstrats7 ausgebildet. In diesem Fall wird die thermische Diffusionsbehandlung beispielsweise bei einer Temperatur von 1150°C für eine Zeitdauer von 15 min durchgeführt. Man beachte, daß in der Draufsicht die Kanalstoppschicht10 die RESURF-Schicht9 mit einem vorbestimmten Abstand umgibt. - Danach wird eine Sputterbehandlung an dem Halbleitersubstrat
7 mit dem in16 gezeigten Aufbau ausgehend von der oberen Oberfläche desselben durchgeführt. Als ein Ergebnis der Sputterbehandlung ist eine Aluminium(Al)-Silizium(Si)-Schicht auf der oberen Oberfläche13 des Halbleitersubstrats7 und der oberen Oberfläche der Isolationsschicht15 ausgebildet. In diesem Fall ist die Dicke der Al-Si-Schicht auf der oberen Oberfläche13 des Halbleitersubstrats7 beispielsweise 4 μm. - Danach wird ein Resistmuster auf der Al-Si-Schicht durch eine vierte Photolithographie ausgebildet. Danach wird das Resistmuster als eine Maske verwendet zum Durchführen einer Trockenätzung an der Al-Si-Schicht. Die Al-Si-Schicht wird teilweise durch die Trockenätzung entfernt und somit werden die Feldplattenelektroden
11 und14 ausgebildet, wie in17 gezeigt. Wie in17 gezeigt, ist die Feldplattenelektrode11 mit einem T-förmigen Querschnitt von der oberen Oberfläche der Elektrodenschicht8 bis zu der oberen Oberfläche der Isolationsschicht15 ausgebildet. Weiterhin ist jede Feldplattenelektrode14 mit einem L-förmigen Querschnitt von der oberen Oberfläche der Kanalstoppschicht10 zu der oberen Oberfläche der Isolationsschicht15 hin ausgebildet. - Bei dieser Ausführungsform werden zusätzlich zu den Wirkungen, die bei der ersten Ausführungsform beschrieben wurden, die folgenden Wirkungen erzielt.
- In einem Fall der Anwendung des Herstellungsverfahrens, das bei der ersten Ausführungsform beschrieben wurde (d. h. in einem Fall, in dem die Ionenimplantationsbehandlung für die RESURF-Schicht
9 an der oberen Oberfläche13 des Halbleitersubstrats7 durchgeführt wird), ist eine außerordentlich lange Zeitdauer für die thermische Diffusionsbehandlung zum Ausbilden der RESURF-Schicht9 erforderlich. Dies liegt daran, daß die Dotierungskonzentration der RESURF-Schicht9 außerordentlich klein ist, wie oben beschrieben wurde. - Demgegenüber wird bei dem Herstellungsverfahren, das in dieser Ausführungsform beschrieben wurde, der vertiefte Abschnitt
12 in dem Halbleitersubstrat7 ausgebildet und danach die Ausbildung der RESURF-Schicht9 (beispielsweise durch eine Ionenimplantationsbehandlung) an der Bodenfläche des vertieften Abschnitts12 durchgeführt. - Folglich ist eine effektive Diffusionstiefe der RESURF-Schicht
9 um einen Betrag der Tiefe des vertieften Abschnitts12 vergrößert. Wenn die RESURF-Schicht9 mit einer vorbestimmten Tiefe ausgehend von der oberen Oberfläche13 des Halbleitersubstrats7 ausgebildet wird, ist deshalb die thermische Diffusionsbehandlung zum Ausbilden der RESURF-Schicht9 in einem Fall, in dem das Herstellungsverfahren gemäß dieser Ausführungsform verwendet wird, verkürzt, verglichen zu einem Fall, in dem das Herstellungsverfahren gemäß der ersten Ausführungsform angewendet wird. - Dritte Ausführungsform
- Oben wurde ein Sachverhalt beschrieben, bei dem ein Abstand (bzw. eine Stufe) zwischen der oberen Oberfläche
13 des Halbleitersubstrats7 und der oberen Oberfläche der Isolationsschicht15 vergrößert ist, wodurch eine Unebenheit beim Resistauftrag auftritt, wenn ein Resist auf die Stufe aufgetragen wird.18 zeigt experimentelle Ergebnisse, welche die Erzeugung der Unebenheit beim Resistauftrag zeigen, die aus der Stufe resultiert. Die in18 gezeigten experimentellen Ergebnisse werden erhalten durch Ausbilden mehrerer Arten von Abständen (bzw. Stufen), wobei das Vorhandensein/die Abwesenheit der Erzeugung der Unebenheit beim Resistauftrag für jeden Abstand untersucht wurde. - In dem Experiment, in dem die Ergebnisse von
18 erhalten wurden, wurden Oxidationsschichten mit unterschiedlichen Dicken auf einem 8 Zoll-Siliziumwafer ausgebildet und die mehreren Arten von Abständen (fünf Abstände: 0,5 μm, 0,8 μm, 1,0 μm, 1,5 μm und 2,0 μm), die oben beschrieben wurden, wurden ausgebildet. Danach wurde ein positiver Resist mit einer Viskosität von 19 cp auf die Abstände (Stufen) bei einer Umdrehungszahl von 1400 U/min aufgetragen zum Ausbilden eines Resists mit einer Schichtdicke von 1,8 μm. - Es zeigte sich, daß bei dem Experiment, bei dem die in
18 gezeigten Ergebnisse erhalten wurden, und bei einem anderen Experiment mit typischen Resistauftragsbedingungen eine Unebenheit beim Resistauftrag auftritt, wenn der Abstand zwischen der oberen Oberfläche13 des Halbleitersubstrats7 und der oberen Oberfläche der Isolationsschicht15 größer oder gleich 1,0 μm ist. - Aus dem obigen geht hervor, daß die Wirkungen des Aufbaus der Halbleitervorrichtung gemäß der vorliegenden Erfindung sich wirkungsvoll in einem Fall zeigen, in dem eine Isolationsschicht
15 mit einer Dicke von 1,0 μm oder mehr über der RESURF-Schicht9 ausgebildet werden muß. - Beispielsweise wird angenommen, daß in dem Aufbau die Isolationsschicht
15 mit einer Dicke von ungefähr 1,5 μm zwischen der RESURF-Schicht9 und der Feldplattenelektrode11 ausgebildet werden muß. - In dem Falle des Aufbaus von
9 , welcher ein Vergleichsbeispiel ist, ist eine Größe des Abstands zwischen der oberen Oberfläche des Halbleitersubstrats7 und der oberen Oberfläche der Isolationsschicht15 unverändert 1,5 μm. Deshalb tritt beim Resistauftrag eine Unebenheit auf, da der Abstand (die Stufe) 1,5 μm beträgt. - Im Gegensatz dazu wird bei dem Aufbau gemäß der vorliegenden Erfindung, in dem der vertiefte Abschnitt
12 ausgebildet ist, die Tiefe des vertieften Abschnitts12 beispielsweise auf 1,0 μm gesetzt ist. Sogar wenn die Isolationsschicht15 mit einer Dicke von ungefähr 1,5 μm zwischen der RESURF-Schicht9 und der Feldplattenelektrode11 ausgebildet ist, wird in diesem Fall der Abstand zwischen der oberen Oberfläche13 des Halbleitersubstrats7 und der oberen Oberfläche der Isolationsschicht15 lediglich ungefähr 0,5 μm betragen. Bei einem Abstand von ungefähr 0,5 μm wird eine Unebenheit beim Resistauftrag nicht erzeugt. - Wie oben beschrieben, zeigen sich die Wirkungen der Halbleitervorrichtung gemäß der vorliegenden Erfindung in einem Fall mit einer Struktur, in der die Dicke der Isolationsschicht
15 zwischen der RESURF-Schicht9 und der Feldplattenelektrode11 (mit anderen Worten die Dicke der in dem vertieften Abschnitt12 ausgebildeten Isolationsschicht15 ) 1 μm oder mehr beträgt, deutlich. - Vierte Ausführungsform
- Wie in
19 gezeigt, wird angenommen, daß bei der Halbleitervorrichtung gemäß der vorliegenden Erfindung die Feldplattenelektrode11 mit Masse verbunden ist und an eine untere Oberfläche des Halbleitersubstrats7 600 V angelegt sind. Wie in der vergrößerten Querschnittsansicht von20 gezeigt ist, wird hier angenommen, daß eine seitliche Oberfläche des vertieften Abschnitts12 nicht abgeschrägt ist. Dies bedeutet, es wird angenommen, daß die seitliche Oberfläche des vertieften Abschnitts12 senkrecht zu der Bodenfläche des vertieften Abschnitts12 ausgebildet ist. In diesem Fall bildet sich in den Regionen in der Umgebung des vertieften Abschnitts12 , der Elektrodenschicht8 und der RESURF-Schicht9 die in21 gezeigte elektrische Feldverteilung aus.21 zeigt Simulationsergebnisse für die in19 und20 dargestellten Figuren und die dort angelegte Spannung. In21 entspricht eine horizontale Achse A-B einer Region A-B, die in20 gezeigt ist. Eine vertikale Achse stellt eine Feldstärke (V/cm) dar. - Wie anhand von
21 ersichtlich ist, steigt im Falle einer in20 gezeigten Gestalt des vertieften Abschnitts12 die Feldstärke in einem Eckabschnitt des vertieften Abschnitts12 (Abschnitt, in dem die Bodenfläche des vertieften Abschnitts12 und die Seitenfläche des vertieften Abschnitts12 sich schneiden) abrupt an. Dies bedeutet, der Bereich in der Umgebung des Eckabschnitts des vertieften Abschnitts12 weist die höchste Feldstärke auf. Der abrupte Anstieg in der Feldstärke resultiert in einer instabilen Aufrechterhaltung der Durchbruchsspannung der Halbleitervorrichtung. - Deshalb weist in der Halbleitervorrichtung gemäß dieser Ausführungsform die Seitenfläche des vertieften Abschnitts
12 eine abgeschrägte Gestalt auf. - Wie in der vergrößerten Querschnittsansicht von
22 gezeigt, ist bei dieser Ausführungsform speziell ein Winkel θ zwischen der Bodenfläche des vertieften Abschnitts12 und der Seitenfläche des vertieften Abschnitts12 größer als 90° (θ > 90°). - Die Gestalt von
22 kann als Gestalt des vertieften Abschnitts12 in dem in1 gezeigten Aufbau gewählt werden, die Feldplattenelektrode11 kann mit Masse verbunden werden und 600 V können an die untere Oberfläche des Halbleitersubstrats7 angelegt werden. In diesem Fall bildet sich in den Bereichen in der Umgebung des vertieften Abschnitts12 , der Elektrodenschicht8 und der RESURF-Schicht9 die in23 gezeigte elektrische Feldverteilung aus.23 zeigt Simulationsergebnisse für die Strukturen von1 und22 bei der dort angelegten Spannung. - In
23 entspricht eine horizontale Achse C-D einem in22 gezeigten Bereich C-D. Eine vertikale Achse stellt die Feldstärke (V/cm) dar. - Wie anhand eines Vergleichs von
21 und23 ersichtlich ist, ist in dem Falle der Gestalt des vertieften Abschnitts12 , die in22 gezeigt ist (d. h., wenn die Seitenfläche des vertieften Abschnitts12 abgeschrägt ist), ein elektrisches Feld in der Umgebung des Eckabschnitts des vertieften Abschnitts12 abgeschwächt. - Wie oben beschrieben weist bei der Halbleitervorrichtung gemäß dieser Ausführungsform die Seitenfläche des vertieften Abschnitts
12 eine abgeschrägte Gestalt auf. Folglich ist das elektrische Feld in der Umgebung des Eckabschnitts des vertieften Abschnitts12 abgeschwächt. Deshalb kann die Durchbruchsspannung der Halbleitervorrichtung in stabilerer Weise aufrecht erhalten werden. - Fünfte Ausführungsform
- Bei dieser Ausführungsform wird ein Verfahren zum Ausbilden des vertieften Abschnitts
12 (siehe22 ), dessen Seitenfläche eine abgeschrägte Gestalt aufweist, der in der vierten Ausführungsform beschrieben wurde, unter Bezugnahme auf vergrößerte Prozeßquerschnittsansichten beschrieben. Man beachte, daß jede der vergrößerten Prozeßquerschnittsansichten einen vergrößerten Bereich in der Umgebung der Seitenfläche des auszubildenden vertieften Abschnitts12 zeigt. - Das Herstellungsverfahren, welches bei dieser Ausführungsform beschrieben wird, wird hier speziell bezüglich der Ausbildung des vertieften Abschnitts
12 , die unter Bezugnahme auf4 oder12 beschrieben wurde, beschrieben. - Zunächst wird an der oberen Oberfläche des Halbleitersubstrats
7 eine Photolithographie durchgeführt. Wie in24 gezeigt, ist als ein Ergebnis ein Resistmuster29 mit Öffnungen) auf der oberen Oberfläche des Halbleitersubstrats7 ausgebildet. In diesem Fall liegt ein Bereich, in dem der vertiefte Abschnitt12 an der oberen Oberfläche des Halbleitersubstrats ausgebildet werden soll, in der Bodenfläche der Öffnung frei. - Danach wird ein Nacherhitzen (post-baking) an dem Resistmuster
29 durchgeführt. Hier wird das Nacherhitzen beispielsweise bei einer Temperatur von 130°C für eine Zeitdauer von 150 s durchgeführt. Als ein Ergebnis des Nacherhitzens schrumpft das Resistmuster29 und die Seitenfläche der Öffnung des Resistmusters29 ist abgeschrägt, wie in25 gezeigt. Dies bedeutet, eine Abmessung der Weite der Öffnung des Resistmusters29 nimmt allmählich von der Bodenfläche zu der oberen Oberfläche der Öffnung ab. - Danach wird das Resistmuster
29 als eine Maske verwendet und eine Ätzung wird an der oberen Oberfläche des Halbleitersubstrats7 durchgeführt. Wie in26 gezeigt, wird als ein Ergebnis der Ätzung der vertiefte Abschnitt12 , dessen Seitenfläche eine abgeschrägte Gestalt aufweist, in der Oberfläche des Halbleitersubstrats7 ausgebildet. - Wenn das Halbleitersubstrat
7 um einen größeren Betrag geätzt wird bezüglich des Resistmusters29 (wenn überätzt wird), spiegelt sich die abgeschrägte Gestalt des Resistmusters29 nicht in der Gestalt des vertieften Abschnitts12 wider, der in dem Halbleitersubstrat7 ausgebildet wird. Obwohl es von dem Grad der Neigung der in dem Resistmuster29 auszubildenden abgeschrägten Gestalt abhängt, ist folglich ein Ätzselektivitätsverhältnis (Ätzbetrag des Halbleitersubstrats7 /Ätzbetrag des Resistmuster29 ) wünschenswerter Weise2 oder kleiner. In einem Fall, in dem das Ätzselektivitätsverhältnis Eins beträgt, spiegelt sich die abgeschrägte Gestalt des Resistmusters29 ohne Änderung in der abgeschrägten Gestalt des vertieften Abschnitts12 wider. - Wie oben beschrieben wurde, wird bei dieser Ausführungsform das Resistmuster
29 mit einer Öffnung, deren Seitenfläche abgeschrägt ist, auf dem Halbleitersubstrat7 ausgebildet. Danach wird das Resistmuster29 als eine Maske verwendet zum Durchführen einer Ätzung an dem Halbleitersubstrat7 . - Es ist deshalb möglich, auf einfache Weise den vertieften Abschnitt
12 , dessen Seitenfläche eine abgeschrägte Gestalt aufweist, in der Oberfläche des Halbleitersubstrats7 auszubilden. - Weiterhin wird die Ätzung bevorzugt so durchgeführt, daß das Ätzselektivitätsverhältnis Eins ist, wodurch es möglich ist, die abgeschrägte Gestalt der Öffnung des Resistmusters
29 ohne Veränderung in der Seitenfläche des vertieften Abschnitts12 widerzuspiegeln. - Sechste Ausführungsform
- In einem Eckabschnitt, in dem die Bodenfläche des vertieften Abschnitts
12 und die Seitenfläche des vertieften Abschnitts12 miteinander verbunden sind, ist das in dem Halbleitersubstrat7 erzeugte elektrische Feld mit höherer Wahrscheinlichkeit erhöht. Folglich führt eine Abschwächung des elektrischen Feldes in dem Eckabschnitt dazu, daß die Durchbruchsspannung der Halbleitervorrichtung auf stabile Weise aufrecht erhalten wird. - Deshalb sind bei dieser Ausführungsform die Eckabschnitte
35 und36 , die mit der Bodenfläche des vertieften Abschnitts12 verbunden sind, abgerundet (d. h. sie haben eine runde Gestalt).27 ist eine Querschnittsansicht, die den Aufbau des vertieften Abschnitts12 und seinen Randbereich gemäß dieser Ausführungsform zeigt. - Wie in
27 gezeigt, sind die Eckabschnitte35 und36 , an denen die Bodenfläche des vertieften Abschnitts12 und die Seitenfläche des vertieften Abschnitts12 miteinander verbunden sind, abgerundet (rund). Beispielsweise gestaltet sich ein Verfahren zum Ausbilden des vertieften Abschnitts12 wie folgt. - Zunächst wird in der in
4 oder12 gezeigten Struktur eine thermische Oxidschicht auf dem vertieften Abschnitt12 ausgebildet. Hiernach wird die thermische Oxidschicht entfernt, wodurch die Eckabschnitte35 und36 des vertieften Abschnitts12 abgerundet sind. - Wie oben beschrieben, sind bei dem vertieften Abschnitt
12 gemäß dieser Ausführungsform die Eckabschnitte35 und36 des vertieften Abschnitts12 abgerundet (rund). Verglichen mit einem Fall, in dem die Eckabschnitte eckig sind, ist daher die Erhöhung des elektrischen Feldes an den abgerundeten Eckabschnitten35 und36 abgemildert. Als ein Ergebnis ist es möglich, auf stabile Weise die Durchbruchsspannung der Halbleitervorrichtung aufrecht zu erhalten. - Siebte Ausführungsform
- Wie bei der sechsten Ausführungsform beschrieben wurde, ist bei den Eckabschnitten, die mit der Bodenfläche des vertieften Abschnitts
12 verbunden sind, das in dem Halbleitersubstrat7 erzeugte elektrische Feld mit höherer Wahrscheinlichkeit erhöht. Bei dieser Ausführungsform ist der Eckabschnitt, der in Kontakt zu der Bodenfläche des vertieften Abschnitts12 ist, mit der Elektrodenschicht8 bedeckt.28 ist eine vergrößerte Querschnittsansicht, die den Aufbau der Halbleitervorrichtung gemäß dieser Ausführungsform zeigt. - Wie in
28 gezeigt, ist bei dieser Ausführungsform der Eckabschnitt35 , in dem die Bodenfläche des vertieften Abschnitts12 und die Seitenfläche des vertieften Abschnitts12 miteinander verbunden sind (aneinander stoßen), auf der Seite, die in Kontakt mit der Elektrodenschicht8 ist, von unten mit der Elektrodenschicht8 bedeckt. Daher steht die Elektrodenschicht8 in Kontakt zu der Seitenfläche des vertieften Abschnitts12 und einem Teil der Bodenfläche des vertieften Abschnitts12 . - Wie oben beschrieben, ist bei dieser Ausführungsform der Eckabschnitt
35 des vertieften Abschnitts12 mit der Elektrodenschicht8 bedeckt. Verglichen zu der Struktur, in der der Eckabschnitt35 des vertieften Abschnitts12 nicht mit der Elektrodenschicht8 bedeckt ist (siehe29 ), wird deshalb mit der Struktur von28 die Erhöhung des elektrischen Feldes an dem Eckabschnitt35 abgemildert. Als ein Ergebnis ist es möglich, die Durchbruchsspannung der Halbleitervorrichtung auf stabile Weise aufrecht zu erhalten. - Man beachte, daß in dem Aufbau, in dem der Eckabschnitt
35 des vertieften Abschnitts12 nicht mit der Elektrodenschicht8 bedeckt ist, welcher in29 gezeigt ist, die Elektrodenschicht8 lediglich in Kontakt mit der Seitenfläche des vertieften Abschnitts12 ist. - Achte Ausführungsform
- Wie bei der sechsten und siebten Ausführungsform beschrieben wurde, ist bei dem Eckabschnitt, der mit der Bodenfläche des vertieften Abschnitts
12 verbunden ist, das in dem Halbleitersubstrat7 erzeugte elektrische Feld mit größerer Wahrscheinlichkeit erhöht. Aus diesem Grund ist bei dieser Ausführungsform die Feldplattenelektrode11 so ausgebildet, daß sie in der Draufsicht den mit der Bodenfläche des vertieften Abschnitts12 verbundenen Eckabschnitt35 vollständig überdeckt.30 ist eine vergrößerte Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß dieser Ausführungsform zeigt. - Die Beschreibung konzentriert sich nun auf die mit der Elektrodenschicht
8 zu verbindende Seite des vertieften Abschnitts12 . Wie in30 gezeigt, ist der Eckabschnitt35 des vertieften Abschnitts12 , der mit der Bodenfläche des vertieften Abschnitts12 verbunden ist, abgerundet. Deshalb weist der Eckabschnitt35 in der Draufsicht eine vorbestimmte (von Null verschiedene) Breite auf. Wenn die Halbleitervorrichtung von oben betrachtet wird, dann bedeckt die auf der Isolationsschicht15 ausgebildete Feldplattenelektrode11 vollständig den mit der Bodenfläche des vertieften Abschnitts12 verbundenen Eckabschnitt35 , wie in30 gezeigt. Deshalb ist die Feldplattenelektrode11 so ausgebildet, daß sie sich von einer Position oberhalb der Elektrodenschicht8 zu einer Position oberhalb der Bodenfläche12 , welche mit dem Eckabschnitt35 verbunden ist, erstreckt. - Wie oben beschrieben wurde ist bei dieser Ausführungsform in der Draufsicht der Eckabschnitt
35 des vertieften Abschnitts12 vollständig mit der Feldplattenelektrode11 überdeckt. Verglichen mit dem Aufbau, bei dem der Eckabschnitt35 des vertieften Abschnitts12 nicht vollständig mit der Feldplattenelektrode11 überdeckt ist (siehe31 ), zeigen sich folglich mit dem Aufbau von30 Feldplatteneffekte in deutlicherer Weise. Daher wird eine Erhöhung eines elektrischen Feldes an dem Eckabschnitt35 abgeschwächt und folglich ist es möglich, die Durchbruchsspannung der Halbleitervorrichtung auf stabile Weise aufrecht zu erhalten. - Man beachte, daß bei dem Aufbau, bei dem der Eckabschnitt
35 des vertieften Abschnitts12 nicht vollständig mit der Feldplattenelektrode überdeckt11 ist, welcher in31 gezeigt ist, die Feldplattenelektrode11 in der Draufsicht lediglich einen Teil des abgerundeten Eckabschnitts35 überdeckt. - Bei jeder der oben beschriebenen Ausführungsformen wurde angenommen, daß die Halbleitervorrichtung eine Diode ist. Der Aufbau der Halbleitervorrichtung gemäß jeder der Ausführungsformen, die oben beschrieben wurden, ist jedoch auf eine andere Halbleitervorrichtung mit hoher Durchbruchsspannung, die eine RESURF-Schicht und eine auf der Isolationsschicht
15 ausgebildete Feldplattenelektrode enthält, anwendbar, wie z. B. auf einen Bipolartransistor, einen Leistungs-Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) und einen Bipolartransistor mit isoliertem Gate (IGBT).
Claims (11)
- Halbleitervorrichtung mit: einem Halbleitersubstrat (
7 ), das einen ersten Leitungstyp aufweist und eine obere Oberfläche, an der ein vertiefter Abschnitt (12 ) ausgebildet ist, einer Elektrodenschicht (8 ), die in einer Oberfläche des Halbleitersubstrats so ausgebildet ist, daß sie an den vertieften Abschnitt angrenzt und einen zweiten Leitungstyp aufweist, einer RESURF-Schicht (9 ), die in dem Halbleitersubstrat so ausgebildet ist, daß sie in Kontakt zu einer Bodenfläche des vertieften Abschnitts ist und in Kontakt zu einer Bodenfläche der Elektrodenschicht (8 ) ist und Verunreinigungen des zweiten Leitungstyps in einer Konzentration aufweist, die niedriger ist als die Konzentration der Elektrodenschicht, einer Isolationsschicht (15 ), die direkt auf der Deckfläche des Halbleitersubstrats so ausgebildet ist, daß sie den vertieften Abschnitt ausfüllt, und einer Feldplattenelektrode (11 ), die auf der Isolationsschicht über dem vertieften Abschnitt ausgebildet ist, wobei die Isolationsschicht eine thermische Oxidschicht ist. - Halbleitervorrichtung nach Anspruch 1, bei der die Isolationsschicht, die in dem vertieften Abschnitt ausgebildet ist, eine Schichtdicke von 1 μm oder mehr aufweist.
- Halbleitervorrichtung nach Anspruch 1 oder 2, bei der eine Seitenfläche des vertieften Abschnitts eine abgeschrägte Gestalt aufweist.
- Halbleitervorrichtung nach Anspruch 1 oder 2, bei der ein Eckabschnitt (
35 ) des vertieften Abschnitts, der mit der Bodenfläche des vertieften Abschnitts verbunden ist, abgerundet ist. - Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, bei der ein Eckabschnitt (
35 ) des vertieften Abschnitts, der mit der Bodenfläche des vertieften Abschnitts verbunden ist, mit der Elektrodenschicht bedeckt ist. - Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, bei der die Feldplattenelektrode so ausgebildet ist, daß sie einen Eckabschnitt (
35 ) des vertieften Abschnitts, der mit der Bodenfläche des vertieften Abschnitts verbunden ist, in der Draufsicht überdeckt. - Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, bei der das Halbleitersubstrat Silizium, Siliziumcarbid oder Galliumnitrid aufweist.
- Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten: (A) Ausbilden eines vertieften Abschnitts (
12 ) auf einer Oberfläche eines Halbleitersubstrats (7 ) mit einem ersten Leitungstyp, (B) Implantieren von Verunreinigungen eines zweiten Leitungstyps in das Halbleitersubstrat zum Ausbilden einer Elektrodenschicht (8 ) in der Oberfläche des Halbleitersubstrats dergestalt, daß sie an den vertieften Abschnitt angrenzt, (C) Implantieren von Verunreinigungen des zweiten Leitungstyps mit einer niedrigeren Konzentration als jener der Elektrodenschicht in das Halbleitersubstrat zum Ausbilden einer RESURF-Schicht (9 ) in dem Halbleitersubstrat dergestalt, daß sie in Kontakt mit einer Bodenfläche des vertieften Abschnitts ist und in Kontakt mit einer Bodenfläche der Elektrodenschicht (8 ) ist, (D) Ausbilden einer thermischen Oxidschicht als Isolationsschicht (15 ) direkt auf dem Halbleitersubstrat dergestalt, daß sie den vertieften Abschnitt ausfüllt, und (E) Ausbilden einer Feldplattenelektrode (11 ) auf der Isolationsschicht über dem vertieften Abschnitt. - Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8, bei dem der Schritt (C) nach dem Schritt (A) ausgeführt wird und im Schritt (C) Verunreinigungen in die Bodenfläche des vertieften Abschnitts zum Ausbilden der RESURF-Schicht implantiert werden.
- Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8, bei der der Schritt (A) die Schritte: (A-1) Ausbilden eines Resists (
29 ), der eine Öffnung enthält, auf einer oberen Oberfläche des Halbleitersubstrats, wobei die Öffnung eine Seitenfläche mit schräger Gestalt aufweist, und (A-2) Ätzen des Halbleitersubstrats unter Verwendung des Resists als eine Maske zum Ausbilden des vertieften Abschnitts aufweist. - Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 10, bei dem der Ätzvorgang unter der Randbedingung durchgeführt wird, daß ein Ätzselektivitätsverhältnis von dem Halbleitersubstrat zu dem Resist in dem Schritt (A-2) Eins beträgt.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009235995A JP5409247B2 (ja) | 2009-10-13 | 2009-10-13 | 半導体装置および半導体装置の製造方法 |
JP2009-235995 | 2009-10-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102010042381A1 DE102010042381A1 (de) | 2011-04-21 |
DE102010042381B4 true DE102010042381B4 (de) | 2017-04-06 |
Family
ID=43799032
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102010042381.5A Active DE102010042381B4 (de) | 2009-10-13 | 2010-10-13 | Verfahren zur Herstellung einer Halbleitervorrichtung |
DE102010064653.9A Active DE102010064653B4 (de) | 2009-10-13 | 2010-10-13 | Verfahren zur Herstellung einer Halbleitervorrichtung |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102010064653.9A Active DE102010064653B4 (de) | 2009-10-13 | 2010-10-13 | Verfahren zur Herstellung einer Halbleitervorrichtung |
Country Status (5)
Country | Link |
---|---|
US (1) | US9431479B2 (de) |
JP (1) | JP5409247B2 (de) |
KR (1) | KR101206382B1 (de) |
CN (1) | CN102044559B (de) |
DE (2) | DE102010042381B4 (de) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5906767B2 (ja) * | 2012-01-31 | 2016-04-20 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
US9040384B2 (en) | 2012-10-19 | 2015-05-26 | Freescale Semiconductor, Inc. | High voltage diode |
US9059008B2 (en) | 2012-10-19 | 2015-06-16 | Freescale Semiconductor, Inc. | Resurf high voltage diode |
JP6168961B2 (ja) * | 2013-10-10 | 2017-07-26 | 三菱電機株式会社 | 半導体装置 |
CN105405869A (zh) * | 2015-11-25 | 2016-03-16 | 电子科技大学 | 浅沟槽结终端扩展结构 |
US9653556B1 (en) * | 2016-02-29 | 2017-05-16 | Toshiba Corporation | Field plate for high-voltage field effect transistors |
US10861931B2 (en) * | 2016-12-08 | 2020-12-08 | Cree, Inc. | Power semiconductor devices having gate trenches and buried edge terminations and related methods |
CN107464835A (zh) * | 2017-07-03 | 2017-12-12 | 成都迈斯派尔半导体有限公司 | 一种半导体功率器件及其终端结构 |
DE102017125244B3 (de) * | 2017-10-27 | 2019-02-28 | Infineon Technologies Ag | HALBLEITERVORRICHTUNG MIT JUNCTION-ABSCHLUSSZONE und Verfahren zu deren Herstellung |
CN109411530A (zh) * | 2018-11-30 | 2019-03-01 | 中国振华集团永光电子有限公司(国营第八七三厂) | 一种电力电子半导体芯片终端结构及其制造方法 |
US11617695B1 (en) * | 2022-09-28 | 2023-04-04 | Robert Xianhe Xia | Footrest strap for a wheelchair |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08306937A (ja) * | 1995-04-28 | 1996-11-22 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
US6054748A (en) * | 1997-03-18 | 2000-04-25 | Kabushiki Kaisha Toshiba | High voltage semiconductor power device |
US20010053581A1 (en) * | 1999-01-25 | 2001-12-20 | Dan M. Mosher | Ldmos device with self-aligned resurf region and method of fabrication |
US6429501B1 (en) * | 1999-03-11 | 2002-08-06 | Kabushiki Kaisha Toshiba | Semiconductor device having high breakdown voltage and method for manufacturing the device |
US6476458B2 (en) * | 2000-11-29 | 2002-11-05 | Denso Corporation | Semiconductor device capable of enhancing a withstand voltage at a peripheral region around an element in comparison with a withstand voltage at the element |
US20050059256A1 (en) * | 2003-09-12 | 2005-03-17 | Minoru Watanabe | Method of forming a resist pattern and fabricating tapered features |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6566224B1 (en) * | 1997-07-31 | 2003-05-20 | Agere Systems, Inc. | Process for device fabrication |
JP2005064472A (ja) * | 2003-07-25 | 2005-03-10 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
CN1319137C (zh) | 2004-12-23 | 2007-05-30 | 上海华虹(集团)有限公司 | 提高表面降场型ldmos器件耐压的工艺 |
JP2007180133A (ja) * | 2005-12-27 | 2007-07-12 | Seiko Epson Corp | 半導体基板の製造方法、半導体装置の製造方法、および半導体装置 |
US20080296636A1 (en) * | 2007-05-31 | 2008-12-04 | Darwish Mohamed N | Devices and integrated circuits including lateral floating capacitively coupled structures |
JP2009088385A (ja) * | 2007-10-02 | 2009-04-23 | Sanken Electric Co Ltd | 半導体装置及びその製造方法 |
-
2009
- 2009-10-13 JP JP2009235995A patent/JP5409247B2/ja active Active
-
2010
- 2010-07-28 US US12/845,176 patent/US9431479B2/en active Active
- 2010-08-30 CN CN201010267658.0A patent/CN102044559B/zh active Active
- 2010-09-09 KR KR1020100088206A patent/KR101206382B1/ko active IP Right Grant
- 2010-10-13 DE DE102010042381.5A patent/DE102010042381B4/de active Active
- 2010-10-13 DE DE102010064653.9A patent/DE102010064653B4/de active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08306937A (ja) * | 1995-04-28 | 1996-11-22 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
US6054748A (en) * | 1997-03-18 | 2000-04-25 | Kabushiki Kaisha Toshiba | High voltage semiconductor power device |
US20010053581A1 (en) * | 1999-01-25 | 2001-12-20 | Dan M. Mosher | Ldmos device with self-aligned resurf region and method of fabrication |
US6429501B1 (en) * | 1999-03-11 | 2002-08-06 | Kabushiki Kaisha Toshiba | Semiconductor device having high breakdown voltage and method for manufacturing the device |
US6476458B2 (en) * | 2000-11-29 | 2002-11-05 | Denso Corporation | Semiconductor device capable of enhancing a withstand voltage at a peripheral region around an element in comparison with a withstand voltage at the element |
US20050059256A1 (en) * | 2003-09-12 | 2005-03-17 | Minoru Watanabe | Method of forming a resist pattern and fabricating tapered features |
Also Published As
Publication number | Publication date |
---|---|
CN102044559A (zh) | 2011-05-04 |
JP5409247B2 (ja) | 2014-02-05 |
KR20110040667A (ko) | 2011-04-20 |
US20110084354A1 (en) | 2011-04-14 |
DE102010042381A1 (de) | 2011-04-21 |
DE102010064653B4 (de) | 2018-04-26 |
CN102044559B (zh) | 2015-05-06 |
JP2011086648A (ja) | 2011-04-28 |
KR101206382B1 (ko) | 2012-11-29 |
US9431479B2 (en) | 2016-08-30 |
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|
R018 | Grant decision by examination section/examining division | ||
R006 | Appeal filed | ||
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|
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R019 | Grant decision by federal patent court | ||
R130 | Divisional application to |
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