DE102010016455B4 - Halbleiterbauelement, Herstellungsverfahren für ein Halbleiterbauelement, sowie integrierte Leistungsschaltung - Google Patents

Halbleiterbauelement, Herstellungsverfahren für ein Halbleiterbauelement, sowie integrierte Leistungsschaltung Download PDF

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Abstract

Halbleiterbauelement (100, 200), umfassend: ein erstes Halbleitergebiet (1) von einem ersten Leitfähigkeitstyp; mindestens eine erste und eine zweite Zone (2, 3) von einem zweiten Leitfähigkeitstyp, die jeweilige pn-Übergänge (13, 14) mit dem ersten Halbleitergebiet bilden, wobei die erste und die zweite Zone (2, 3) jeweils mindestens eine Diode oder einen Transistor enthalten; ein vergrabenes hochohmiges Gebiet (4); und mindestens eine Isolierstruktur (30), die die erste Zone (2) von der zweiten Zone (3) isoliert, wobei die Isolierstruktur (30) einen leitenden Plug (5) umfasst, der sich durch das vergrabene hochohmige Gebiet (4) erstreckt und mit dem ersten Halbleitergebiet (1) in ohmschem Kontakt steht.

Description

  • Hintergrund
  • Diese Spezifikation bezieht sich auf integrierte Halbleiterbauelemente, bei einer Ausführungsform auf integrierte Leistungshalbleiterbauelemente (engl. „smart power integrated semiconductor devices”), mit einer Schutzstruktur zwischen verschiedenen Teilen davon und ein Herstellungsverfahren dafür.
  • Viele Funktionen von modernen Einrichtungen bei Kraftfahrzeug-, Consumer- und Industrieanwendungen wie etwa das Ansteuern eines Motors oder einer elektrischen Maschine, werden von elektronischen Steuereinheiten (ECUs – engl. „Electronic Control Units”) gesteuert. Bei Kraftfahrzeugen beispielsweise wird das Zünden eines Airbag, das Ein- und Ausschalten der Ventile eines ABS und das Einspritzen von Kraftstoff in die Zylinder des Motors durch verschiedene dezentralisierte ECUs aktiviert bzw. geregelt. Selbst viele Haushaltsgeräte wie etwa eine Waschmaschine und ein Geschirrspüler werden von ECUs gesteuert. Typischerweise enthält eine ECU analoge, digitale und Leistungsmodule und mindestens einen Mikrocontroller (μC). Um die Kosten, die Größe und das Gewicht der Elektronik zu minimieren, werden die digitalen und analogen Schaltungen einer ECU typischerweise als eine einzelne integrierte Schaltung (IS) auf einem gemeinsamen Substrat monolithisch integriert. Je nach der Anwendung kann dies zum Beispiel in einer HV-CMOS-Technologie oder in einer Smart-Power-Technologie erreicht werden. Während die HV-CMOS-Technologie Hochspannungs-MOS (HV-MOS) und CMOS-Transistoren kombiniert, bietet die Smart-Power-Technologie zusätzlich Bipolartransistoren für hochpräzise analoge Funktionen und DMOS-Transistoren zum Ansteuern von Lasten bis zu mehreren Ampere.
  • Elektrostatische Entladungsimpulse(ESD – engl. „Electrostatic Discharge”), die während der Montage auftreten, und energiereiche elektrische Impulse während des Betriebs, zum Beispiel aufgrund des Schaltens von Aktuatoren, sollten nicht zu einer Fehlfunktion oder zu einer Zerstörung einer ECU führen. Selbst einfache Aktuatoren wie etwa ein Relais erzeugen durch Kontaktprellen sich wiederholende Überspannungsimpulse mit schnellen Anstiegs- und Abfallzeiten. Bei induktiven Lasten können auch während Rückströmen negative Spannungen auftreten. Energiereiche elektrische Impulse dauern typischerweise einige wenige Nanosekunden bis zu mehreren Millisekunden. Viele dieser Impulse sind in der ISO-7637 genormt worden. Einige dieser Impulse, die im Bereich von Nanosekunden liegen, sind ESD-Impulsen ähnlich. Selbst wenn die Impulse die anderen Module nicht zerstören, können solche Impulse Rauschen in das Substrat induzieren („Substratpotentialfluktuationen”) und somit als eine Rauschquelle für die anderen Module fungieren. Dies kann zu einer Verschiebung des Arbeitspunkts oder zu einem vollständigen intermittierenden Fehler dieser Module während des Betriebs führen. Beispielsweise können in ein Motortreibermodul injizierte negative Spannungsimpulse, insbesondere für Ansteuerlasten in dem Amperebereich, eine signifikante Rauschquelle für ein analoges Messmodul und/oder ein Logikmodul darstellen. Um eine hohe Zuverlässigkeit sicherzustellen, ist es deshalb oftmals wünschenswert, die verschiedenen Module des IS effizient voneinander zu isolieren oder zu entkoppeln. Dadurch wird etwaiges Übersprechen zwischen den Modulen eliminiert oder mindestens reduziert. Folglich wird ein in ein Modul des IS injizierter Impuls hauptsächlich innerhalb des jeweiligen Moduls abgeleitet oder absorbiert. Dadurch können die anderen Module geschützt werden. Dies ist besonders wichtig bei Kraftfahrzeugelektronik, für die Zuverlässigkeitsanforderungen um eine oder zwei Größenordnungen über denen von Standardtechnologien liegen. Das Isolieren der Module eines IS voneinander reduziert außerdem das Übersprechen zwischen den verschiedenen Modulen über das gemeinsame Substrat hinweg, das sich aus dem Betrieb der Module selbst ergibt. Typischerweise wird dieses Übersprechen mit zunehmender Integrationshöhe wichtiger. Weiterhin reduziert das Isolieren der Module auf Chipebene die Kosten, da die Schutzelemente in die IS integriert werden.
  • Aus der US 5 889 293 A ist eine SOI-Halbleiterstruktur bekannt, bei der ein leitender Plug zu einem vergrabenen Gebiet führt. Damit kann der Halbleiterträgerwafer der SOI Halbleiterstruktur angeschlossen werden.
  • Angesichts des oben Gesagten wird Folgendes bereitgestellt: ein Halbleiterbauelement nach Anspruch 1, eine integrierte Leistungsschaltung nach Anspruch 14, eine integrierte Leistungsschaltung nach Anspruch 16, ein Verfahren zum Ausbilden eines Halbleiterbauelements nach Anspruch 18 und ein Verfahren zum Ausbilden eines Halbleiterbauelements nach Anspruch 24. Weitere Ausführungsformen und Vorteile ergeben sich aus der folgenden Beschreibung, den Zeichnungen und den beigefügten Ansprüchen.
  • Kurze Beschreibung der Zeichnungen
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein weiteres Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements gemäß einer Ausführungsform.
  • 2 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements gemäß einer Ausführungsform.
  • 3 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements gemäß einer Ausführungsform.
  • 4 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements gemäß einer Ausführungsform.
  • 5 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements gemäß einer Ausführungsform.
  • 6 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements gemäß einer Ausführungsform.
  • 7 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements gemäß einer Ausführungsform.
  • 8–12 veranschaulichen Herstellungsprozesse gemäß einer Ausführungsform.
  • Die 13–16 veranschaulichen Herstellungsprozesse gemäß einer oder mehrerer Ausführungsformen.
  • Die 17–22 veranschaulichen Herstellungsprozesse gemäß einer oder mehrerer Ausführungsformen.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Es wird nun ausführlich auf verschiedene Ausführungsformen Bezug genommen, von denen ein oder mehrere Beispiele in den Figuren dargestellt sind, ohne darauf beschränkt zu sein. Die Zeichnungen sind nicht skaliert und dienen nur zur Veranschaulichung. Der Übersicht halber sind die gleichen Elemente oder Herstellungsprozesse mit den gleichen Referenzen in den verschiedenen Zeichnungen bezeichnet worden, sofern nicht etwas anderes angegeben ist.
  • Der Ausdruck „horizontal”, wie er in dieser Spezifikation verwendet wird, soll eine Orientierung parallel zu einer ersten oder Hauptoberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafer oder eines Die sein.
  • Der Ausdruck „vertikal”, wie er in dieser Spezifikation verwendet wird, soll eine Orientierung beschreiben, die senkrecht zu der ersten Oberfläche, das heißt parallel zu der normalen Richtung der ersten Oberfläche, des Halbleitersubstrats oder -körpers angeordnet ist.
  • In dieser Spezifikation wird p-dotiert als ein erster Leitfähigkeitstyp bezeichnet, während n-dotiert als ein zweiter Leitfähigkeitstyp bezeichnet wird. Es versteht sich, dass die Halbleiterbauelemente mit entgegengesetzten Dotierungsrelationen ausgebildet werden können, so dass der erste Leitfähigkeitstyp n-dotiert sein kann und der zweite Leitfähigkeitstyp p-dotiert sein kann.
  • Weiterhin veranschaulichen einige Figuren relative Dotierungskonzentrationen, indem sie bei dem Dotierungstyp ein „–” oder „+” angeben. Beispielsweise bedeutet „n–” eine Dotierungskonzentration, die kleiner ist als die Dotierungskonzentration eines „n”-Dotierungsgebiets, während ein „n+”-Dotierungsgebiet eine größere Dotierungskonzentration als das „n”-Dotierungsgebiet aufweist. Das Angeben der relativen Dotierungskonzentration bedeutet jedoch nicht, dass Dotierungsgebiete mit der gleichen relativen Dotierungskonzentration die gleiche absolute Dotierungskonzentration aufweisen müssen, sofern nicht etwas anderes angegeben ist. Beispielsweise können zwei verschiedene n+-Gebiete verschiedene absolute Dotierungskonzentrationen aufweisen. Das Gleiche gilt beispielsweise für ein n+- und ein p+-Gebiet.
  • In dieser Spezifikation beschriebene spezifische Ausführungsformen betreffen, ohne darauf beschränkt zu sein, integrierte Halbleiterbauelemente, bei einer Ausführungsform integrierte Leistungshalbleiterbauelemente. Die Ausdrücke „integrierte Leistungsschaltung” und „integriertes Leistungsbauelement”, wie sie in dieser Spezifikation verwendet werden, sollen ein Halbleiterbauelement beschreiben, das Niederspannungsbauelemente oder eine Niederspannungsschaltungsanordnung, meist CMOS, mit Hochspannungs- und/oder Hochstromschaltbauelementen auf einem einzelnen Chip kombiniert. Mit anderen Worten sind integrierte Leistungsschaltungen oder integrierte Leistungsbauelemente für einen starken Strom, typischerweise im Ampere-Bereich, und/oder hohe Spannungen, typischerweise über 500 V bestimmt und kombinieren Leistungshalbleitertechnologie mit einer hochdichten Niederspannungsschaltungsanordnung, das heißt einer IS-Technologie wie etwa einer LSI-Technologie (engl. „Large Scale Integration”) oder sogar einer VLSI-Technologie (engl. „Very Large Scale Integration”) auf einem einzelnen Chip. Zu Beispielen für integrierte Leistungsschaltungen zählen, ohne darauf beschränkt zu sein, Motortreiber für verschiedene Typen, Schalttreiber, Off-Line-Schaltungen, Brückentreiber und vollständige Leistungsschaltregler für Computerperipherie-, Industrie- und Kraftfahrzeuganwendungen. Weiterhin können mehrere Leistungstreiber, zum Beispiel ein Solenoidtreiber und ein Motortreiber, auf einem einzelnen Chip in einem Leistungs-IS integriert sein. Derartige Leistungs-IS werden typischerweise mit einem Mikrocontroller in elektronischen Steuereinheiten kombiniert.
  • Gemäß einer Ausführungsform wird ein Halbleiterbauelement bereitgestellt. Das Halbleiterbauelement enthält ein erstes Halbleitergebiet von einem ersten Leitfähigkeitstyp und mindestens eine erste und eine zweite Zone von einem zweiten Leitfähigkeitstyp. Die erste und die zweite Zone bilden jeweilige pn-Übergänge mit dem ersten Halbleitergebiet. Das Halbleiterbauelement enthält weiterhin ein vergrabenes hochohmiges Gebiet und mindestens eine Isolierstruktur, die die erste Zone von der zweiten Zone isoliert. Die Isolierstruktur enthält einen leitenden Plug, der sich durch das vergrabene hochohmige Gebiet erstreckt und mit dem ersten Halbleitergebiet in ohmschem Kontakt steht.
  • 1 zeigt eine Ausführungsform eines Halbleiterbauelements 100 in einer Sektion eines vertikalen Querschnitts. Das Halbleiterbauelement 100 enthält einen Halbleiterkörper 20 mit einer ersten oder Hauptoberfläche 15 und einer gegenüber der ersten Oberfläche 15 angeordneten zweiten Oberfläche 16. Die Normalrichtung en der ersten Oberfläche 15 verläuft im Wesentlichen parallel oder parallel zu der vertikalen Richtung, das heißt definiert sie. Der Halbleiterkörper 20 kann aus einem beliebigen Halbleitermaterial hergestellt sein, das sich für das Herstellen eines Halbleiterbauelements eignet. Zu Beispielen für solche Materialien zählen unter anderem elementare Halbleitermaterialien wie etwa Silizium (Si), Gruppe-IV-Verbindungshalbleitermaterialien wie etwa Siliziumcarbid (SiC) oder Siliziumgermanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien wie etwa Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaP) oder Indiumgalliumarsenidphosphid (InGaAsP) und binäre oder ternäre II-VI-Halbleitermaterialien wie etwa Cadmiumtellurid (CdTe) und Quecksilbercadmiumtellurid (HgCdTe), um nur einige zu nennen. Die oben erwähnten Halbleitermaterialien werden auch als Homoübergangs-Halbleitermaterialien bezeichnet. Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, entsteht ein Heteroübergangs-Halbleitermaterial. Zu Beispielen für Heteroübergangs-Halbleitermaterialen zählen unter anderem Silizium-Siliziumcarbid (SixCI-x) und SiGe-Heteroübergangs-Halbleitermaterial. Für Leistungshalbleiteranwendungen werden gegenwärtig hauptsächlich Si-, SiC- und GaN-Materialien verwendet.
  • Der Halbleiterkörper 20 kann ein einzelnes monokristallines Volumenmaterial sein. Es ist auch möglich, dass der Halbleiterkörper 20 ein monokristallines Volumenmaterial 50 und mindestens eine darauf ausgebildete Epitaxialschicht 60 enthält. Das Verwenden von Epitaxialschichten 60 liefert mehr Freiheit beim Anpassen der Hintergrunddotierung des Materials, da die Dotierungskonzentration während der Abscheidung der Epitaxialschicht oder -schichten eingestellt werden kann.
  • Typischerweise enthält der Halbleiterkörper 20 einen einzelnen monokristallinen Volumenkörper 50 von einem ersten Leitfähigkeitstyp (p-Typ) und eine oder mehrere einkristalline Schichten 60 von einem zweiten Leitfähigkeitstyp (n-Typ). Der monokristalline Körper 50 kann ein erstes Halbleitergebiet 1 beziehungsweise ein gemeinsames Substrat 1 von dem ersten Leitfähigkeitstyp bilden, und die eine oder die mehreren Schichten 60 können ein zweites Halbleitergebiet 2c vom zweiten Leitfähigkeitstyp bilden. Zwischen dem ersten und dem zweiten Halbleitergebiet entsteht ein pn-Übergang. Typischerweise weist der pn-Übergang eine Grenzfläche 18 auf, die sich parallel zur ersten Oberfläche 15 erstreckt. Die Herstellung des Halbleiterkörpers 20 kann einen epitaxialen Abscheidungsprozess beinhalten. Falls gewünscht, kann die Herstellung separate epitaxiale Abscheidungsprozesse mit unterschiedlichen Dotierstoffen von variierender Konzentration oder mit dem gleichen Dotierstoff, aber mit variierender Konzentration, beinhalten, um die jeweiligen funktionalen Gebiete auszubilden. Es wäre auch möglich, das zweite Halbleitergebiet 2c durch Implantation in Kombination mit einem nachfolgenden Temperungsprozess auszubilden.
  • Gemäß einer Ausführungsform ist ein hochohmiges oder hochresistives Gebiet 4 in das erste Halbleitergebiet 1 eingebettet. Im Kontext der vorliegenden Spezifikation sollen die Ausdrücke „hochohmiges Gebiet” „hochresistives Gebiet”, „hochresistive Schicht” und „hochohmige Schicht” beschreiben, dass dieses Gebiet oder diese Schicht eine dielektrische Isolation oder eine elektrische Verbindung bzw. einen Stromweg mit hohem spezifischem Widerstand und mit einer symmetrischen Strom-Spannungs-Kurve (I-U) zwischen zwei anderen Gebieten, Abschnitten oder Teilen eines Halbleiterbauelements bereitstellt. Der spezifische Widerstand des hochohmigen Gebiets 4 liegt typischerweise um mindestens zwei Größenordnungen höher als der spezifische Widerstand der angrenzenden Halbleitergebiete, das heißt des ersten Halbleitergebiets 1.
  • Typischerweise ist der spezifische Widerstand des hochohmigen Gebiets 4 sogar mindestens zwei Größenordnungen größer als der intrinsische spezifische Widerstand des monokristallinen Halbleitermaterials, das an das hochohmige Gebiet 4 angrenzt. Bei einer oder mehreren Ausführungsformen kann die hochohmige Schicht auch isolierend sein. Bei einer oder mehreren Ausführungsformen liefert die hochohmige Schicht oder das hochohmige Gebiet eine ohmsche elektrische Verbindung beziehungsweise einen ohmschen Stromweg mit hohem spezifischem Widerstand zwischen den beiden anderen Gebieten, Abschnitten oder Teilen des Halbleiterbauelements.
  • Typischerweise wird das hochohmige Gebiet 4 durch eine vergrabene Schicht 4 gebildet, die im Wesentlichen parallel zu der ersten Oberfläche 15 verläuft. Die hochohmige Schicht 4 von 1 ist vollständig eingebettet in und unterteilt das erste Halbleitergebiet 1 in einen ersten Abschnitt 1a über dem hochohmigen Gebiet 4 und einen zweiten Abschnitt 1b, der zwischen der zweiten Oberfläche 16 und dem hochohmigen Gebiet 4 angeordnet ist.
  • Bei einer oder mehreren Ausführungsformen enthält die vergrabene Schicht 4 Gitterdefekte, die durch Implantierung von Protonen erzeugt werden können. Je nach der Konzentration von Gitterdefekten nimmt der spezifische Widerstand der vergrabenen Schicht 4 um bis zu zwei bis vier Größenordnungen zu.
  • Bei einer Ausführungsform enthält das hochohmige Gebiet 4 eine dielektrische, das heißt isolierende, vergrabene Schicht 4. Eine derartige Schicht 4 kann ausgebildet werden, indem Ionen in einer ausreichend hohen, d. h. stöchiometrischen, Konzentration implantiert werden, um einen Isolator auszubilden Beispielsweise können Stickstoff- und/oder Sauerstoffionen in Silizium implantiert werden, um eine Schicht aus Si3N4, SiO2 oder SiOxNy auszubilden, die in das erste Halbleitergebiet 1 eingebettet ist. In diesem Fall liegt der spezifische Widerstand der vergrabenen Schicht 4 bzw. des hochohmigen Gebiets 4 typischerweise um viele Größenordnungen über dem spezifischen Widerstand des umgebenden ersten Halbleitergebiets 1.
  • Bei einer oder mehreren Ausführungsformen enthält der Halbleiterkörper 20 ein Silizium-auf-Isolator-Substrat, d. h. ein SOI-Substrat (engl. „Silicon On Insulator”) oder einen SOI-Wafer. In diesem Fall wird das hochohmige Gebiet 4 durch eine vergrabene Oxidschicht (BOX – engl. „Burried Oxide”) des SOI-Substrats oder des SOI-Wafers ausgebildet. Typischerweise enthält die vergrabene Oxidschicht ein isolierendes dielektrisches Material wie etwa Si3N4, SiO2 und SiOxNy. Die vergrabene Oxidschicht kann auch eine Al2O3-Schicht oder eine Diamantschicht enthalten. Das SOI-Substrat bildet typischerweise das erste Halbleitergebiet 1 mit einem eingebetteten hochohmigen Gebiet 4. Eine oder mehrere epitaxial abgeschiedene Schichten 60 von einem zweiten Leitfähigkeitstyp (n-Typ) können das zweite Halbleitergebiet bilden. Bei einer Ausführungsform kann das zweite Halbleitergebiet durch Implantierung von Dotierstoffen in das SOI-Substrat oder den SOI-Wafer ausgebildet werden.
  • Das Halbleiterbauelement 100 von 1 enthält weiterhin einen tiefen vertikalen Graben 5a, der sich von der ersten Oberfläche 15 durch die eine oder mehreren Schichten 60, das hochohmige Gebiet 4 in den zweiten Abschnitt 1b des ersten Halbleitergebiets 1 erstreckt. Der Graben 5a enthält einen leitenden Plug 5, bzw. ist damit gefüllt, zum Verbinden des ersten Abschnitts 1a und des zweiten Abschnitts 1b mit einem Massepotential GND. Der leitende Plug 5 ist typischerweise aus einem Metall wie etwa Al, Ti, W und Cu hergestellt, kann aber auch aus einem Material mit metallischen oder fast metallischen Eigenschaften hinsichtlich elektrischer Leitfähigkeit hergestellt sein, wie etwa hochdotiertes poly-Si vom n-Typ oder p-Typ, TiN, Kohlenstoff oder einem elektrisch leitenden Silizid wie etwa WSi2. In dem Kontext der vorliegenden Spezifikation sollen die Ausdrücke „in ohmschem Kontakt”, „in elektrischem Kontakt”, „in Kontakt” und „elektrisch verbunden” beschreiben, dass zwischen zwei Gebieten, Abschnitten oder Teilen eines Halbleiterbauelements eine ohmsche elektrische Verbindung oder ein ohmscher Stromweg vorliegt, bei einer Ausführungsform eine Verbindung mit einem niederohmigen Widerstand, selbst wenn keine Spannungen an das Halbleiterbauelement angelegt sind.
  • Weiterhin sind die seitlichen Wände des Grabens 5a in einem oberen Abschnitt des Grabens 5a und in dem dargestellten Querschnitt mit einem ersten Isoliergebiet 6 und einem zweiten Isoliergebiet 7 derart bedeckt, dass der leitende Plug 5 von dem zweiten Halbleitergebiet 2c isoliert ist. Typischerweise werden das erste Isoliergebiet 6 und das zweite Isoliergebiet 7 als Schichten aus einem dielektrischen Material wie etwa Si3N4, SiO2 und SiOxNy ausgebildet, um einen hohen spezifischen Widerstand sicherzustellen. Dabei bilden der leitende Plug 5 und die Isoliergebiete 6 und 7 eine Isolierstruktur 30, die eine erste Zone 2 oder eine erste Wanne (engl. „well”) 2 von einer zweiten Zone 3 oder einer zweiten Wanne 3 des zweiten Halbleitergebiets 2c isoliert. Wie in 1 gezeigt, sind das erste und zweite Isoliergebiet 6, 7 von dem hochohmigen Gebiet 4 beabstandet, um einen elektrischen Kontakt zwischen dem leitenden Plug 5 und dem ersten Abschnitt 1a zu gestatten. Der leitende Plug 5 erstreckt sich durch das hochohmige Gebiet 4, um den zweiten Abschnitt 1b elektrisch mit dem ersten Abschnitt 1a zu verbinden
  • Bei einer Ausführungsform enthält das Halbleiterbauelement 100 ein erstes Halbleitergebiet 1 vom p-Typ oder ein gemeinsames Substrat 1 vom p-Typ mit einer hochohmigen Schicht 4 zwischen einem ersten Abschnitt 1a und einem zweiten Abschnitt 1b des gemeinsamen Substrats 1 und zwei Wannen 2 und 3 vom n-Typ, von denen jede einen jeweiligen pn-Übergang oder Diodenstrukturen 13 und 14 mit dem ersten Abschnitt 1a bildet. Die beiden Wannen 2 und 3 vom n-Typ erstrecken sich zu einer ersten Oberfläche 15 und sind seitlich voneinander durch eine Isolierstruktur 30 getrennt mit zusätzlich einem leitenden Plug 5, der beide Abschnitte 1a und 1b des gemeinsamen Substrats 1 kontaktiert. Dementsprechend gibt es innerhalb des Halbleiterkörpers 20 keinen ohmschen Stromweg oder keine ohmsche Verbindung zwischen der ersten Wanne 2 und der zweiten Wanne 3. Weiterhin kann ein Elektronenstrom (e–), der von einer Wanne, z. B. der ersten Wanne 2, in das gemeinsame Substrat 1 injiziert wird, wie in 1 durch den Pfeil dargestellt, typischerweise durch den leitenden Plug 5 abgeleitet werden.
  • Typischerweise enthalten die erste Wanne 2 und die zweite Wanne 3 mindestens ein Halbleiterbauelement wie etwa eine Diode, einen Transistor oder sogar eine vollständige Schaltungsanordnung. Beispielsweise enthält die erste Wanne 2 einen Leistungstransistor, an den eine induktive Last angeschlossen ist, und die zweite Wanne 3 enthält eine CMOS-Logikschaltungsanordnung. Wenn die induktive Last oder ein ESD-Impuls während eines Arbeitszyklus eine ausreichend hohe negative Spannung Vinj in der ersten Wanne 2 verursacht, wird die Diode 13 in den Durchlassmodus geschaltet, Elektronen e– werden in den ersten Abschnitt 1a injiziert und durch den leitenden Plug 5 zu einem Masseanschluss (GND) abgeleitet. Dadurch wird die Logikschaltungsanordnung der zweiten Wanne 3 vor Änderungen des elektrischen Potentials des gemeinsamen Substrats 1 geschützt. Je nach der induktiven Last können große Ströme bis zu mehreren Ampere injiziert werden. Bei einem Bauelement ohne den leitenden Plug 5 könnte dies zu signifikanten Änderungen oder Fluktuationen des elektrischen Potentials des gemeinsamen Substrats 1 führen. Weiterhin könnte bei einer Struktur ohne die vergrabene hochohmige Schicht oder das Gebiet 4 ein Teil des injizierten Stroms durch Strömungswege in dem zweiten Abschnitt 1b, d. h. unter dem leitenden Plug 5, des gemeinsamen Substrats 1 zu der zweiten Wanne 3 strömen. Dies könnte wiederum zu einer Störung oder sogar Zerstörung der Schaltungsanordnung der zweiten Wanne 3 führen. Mit anderen Worten bilden die vergrabene hochohmige Schicht oder das Gebiet 4 und die Isolierstruktur 30 zusammen mit dem leitenden Plug 5 eine Schutzstruktur, die die erste Wanne 2 von der zweiten Wanne 3 isoliert und die zweite Wanne 3 vor externen Ladungsinjektionen in die erste Wanne 2 schützt. Aufgrund des symmetrischen Aufbaus ist auch die erste Wanne 2 vor externen Ladungsinjektionen in die zweite Wanne 3 geschützt.
  • Da der erste Abschnitt 1a und der zweite Abschnitt 1b über den leitenden Plug 5 mit dem gleichen Massepotential (GND) verbunden sind, kann die vertikale Dicke der vergrabenen hochohmigen Schicht 4 vergleichsweise klein sein. Selbst an die erste Wanne 2 (oder die zweite Wanne 3) angelegte hohe negative oder positive Spannungen Vinj, z. B. –60 V oder –80 V verursachen keinen elektrischen Durchschlag einer dünnen, z. B. weniger als 5 nm oder 10 nm dicken, vergrabenen hochohmigen Schicht 4, da der leitende Plug 5 den ersten Abschnitt 1a mit dem zweiten Abschnitt 1b kurzschließt und den Aufbau einer hohen Spannungsdifferenz zwischen diesen Abschnitten verhindert. Ein elektrischer Durchschlag würde jedoch wahrscheinlich bei einem Halbleiterbauelement ohne den leitenden Plug 5, oder wenn nur einer des ersten und zweiten Abschnitts 1a und 1b mit Masse verbunden ist, erfolgen. Bei jenen Bauelementen ist eine SiO2-Schicht 4 dicker als etwa 500 nm erforderlich, um einem Spannungsabfall von 60 V standzuhalten. Deshalb sind die beiden Abschnitte 1a und 1b des gemeinsamen Substrats 1 typischerweise durch den leitenden Plug 5 mit dem gleichen Potential verbunden. Dadurch kann das Halbleiterbauelement 100 mit einer viel dünneren Isolation zu dem gemeinsamen Substrat 1 im Vergleich zu Bauelementen realisiert werden, bei denen die Wannen vollständig, des heißt dielektrisch, voneinander und dem gemeinsamen Substrat 1 isoliert sind. Dementsprechend kann die vertikale Dicke d der vergrabenen hochohmigen Schicht 4 unter 100 nm betragen, selbst wenn das Halbleiterbauelement 100 ein Leistungshalbleiterbauelement ist. Bei einigen Ausführungsformen ist die vertikale Dicke d kleiner als 50 nm, kleiner als 20 nm, kleiner als 10 nm oder sogar kleiner als 1 nm. Selbst eine Monoschicht von Atomen oder Molekülen eines dielektrischen Materials wie etwa SiO2 oder SiOxNy kann verwendet werden, solange ein ausreichend hoher Widerstand zwischen dem ersten Abschnitt 1a und dem zweiten Abschnitt 1b durch die hochohmige Schicht 4 sichergestellt ist. Typischerweise ist der spezifische Widerstand mal der vertikalen Dicke d der vergrabenen hochohmigen Schicht 4 größer als etwa 1 Ohm·m2, typischerweise größer als 100 Ohm·m2.
  • Bei einer Ausführungsform für Leistungshalbleiterbauelemente ist eine dünne hochohmige Schicht 4 erwünschenswert, um eine ausreichende Kühlung des Halbleiterbauelements 100 über die zweite Oberfläche 16 sicherzustellen. Eine dünne hochohmige Schicht 4 stellt einen ausreichend hohen Wärmefluss von den Wannen 2 bzw. 3 durch das gemeinsame Substrat 1 und die vergrabene hochohmige Schicht 4 zu der zweiten Oberfläche 16 sicher. Typischerweise weist die vergrabene hochohmige Schicht 4 einen Wärmeübergangskoeffizienten auf, der größer ist als etwa 108 W/(K·m2). Dies entspricht einer vergrabenen hochohmigen Schicht 4, die aus SiO2 hergestellt ist, die weniger als etwa 15 nm dick ist. Wenn die vergrabene hochohmige Schicht 4 aus Diamant, Saphir (Al2O3), SiC oder dem Halbleitermaterial des gemeinsamen Substrats 1 mit Gitterdefekten in einer ausreichend hohen Konzentration hergestellt ist, um eine ausreichend niedrige elektrische Leitfähigkeit sicherzustellen, kann die vertikale Dicke d auch größer gewählt werden, zum Beispiel bis zu einigen wenigen Mikrometer. Dies ist auf die höhere Wärmeleitfähigkeit dieser Materialien im Vergleich zu SiO2 oder SiOxNy zurückzuführen.
  • Bei einer Ausführungsform ermöglicht die Schutzstruktur mit einer vergrabenen hochohmigen Schicht oder einem Gebiet 4 und einer Isolierstruktur 30 mit einem leitenden Plug 5 ein Halbleiterbauelement 100 sowohl mit guten thermischen Eigenschaften als auch einer hohen Robustheit oder Widerstandsfähigkeit gegenüber ESD-Impulsen und energetischen elektrischen Impulsen während des Betriebs, d. h. eine hohe Rückstromstabilität. Es braucht nicht erwähnt zu werden, dass eine derartige Schutzstruktur auch dazu verwendet werden kann, mehr als zwei Wannen 2 und 3 zu schützen. Weiterhin können die vergleichsweise preiswerten SOI-Wafer mit dünnen vergrabenen Oxidschichten dazu verwendet werden, komplexe integrierte Leistungsbauelemente bzw. -schaltungen herzustellen.
  • Unter Bezugnahme auf 2 wird eine weitere Ausführungsform erläutert. Das Halbleiterbauelement 100 von 2 ist ähnlich dem Halbleiterbauelement von 1. Außerdem sind hoch dotierte Kontaktgebiete 1c und 1d vom p-Typ in den ersten Abschnitt 1a bzw. zweiten Abschnitt 1b des gemeinsamen Substrats 1 eingebettet. Wie mit den Symbolen „p+” und „p” angegeben, weisen die Kontaktgebiete 1c und 1d eine höhere Dotierungskonzentration als der jeweilige Abschnitt auf, in dem sie eingebettet sind. Die Kontaktgebiete 1c und 1d stehen in Kontakt mit dem leitenden Plug 5 und liefern eine bessere ohmsche Verbindung zwischen dem Plug 5 und dem jeweiligen Abschnitt 1a und 1b des ersten Halbleitergebiets 1. Es ist jedoch auch möglich, dass nur einer der Abschnitte 1a und 1b mit dem leitenden Plug 5 über ein jeweiliges Kontaktgebiet 1c bzw. 1d kontaktiert wird.
  • 3 veranschaulicht eine Ausführungsform eines Halbleiterbauelements 200 in einer Sektion eines vertikalen Querschnitts. Das Halbleiterbauelement 200 von 3 ist ebenfalls ähnlich dem Halbleiterbauelement von 1. Das hochohmige Gebiet 4 ist jedoch vollständig in die erste Wanne 2 und die zweite Wanne 3 in dem Halbleiterbauelement 200 eingebettet. Folglich unterteilt das hochohmige Gebiet 4 die Wannen 2 und 3 in erste Abschnitte 2a bzw. 3a über dem hochohmigen Gebiet 4 und die zweiten Abschnitte 2b bzw. 3b, die zwischen der Grenzfläche 18 des pn-Übergangs und dem hochohmigen Gebiet 4 angeordnet sind.
  • Bei einer Ausführungsform veranschaulicht 3 ein Halbleiterbauelement 200, das einen Halbleiterkörper mit einem gemeinsamen ersten Halbleitergebiet 1 vom p-Typ oder einem gemeinsamen Substrat 1 und einem zweiten Halbleitergebiet vom n-Typ, beispielsweise durch eine Epitaxialschicht 60 darauf ausgebildet, enthält. Die Grenzfläche 18 zwischen dem gemeinsamen Substrat 1 und dem zweiten Halbleitergebiet bildet einen pn-Übergang. Das zweite Halbleitergebiet nimmt eine erste Wanne 2 vom n-Typ und eine zweite Wanne 3 vom n-Typ auf, die pn-Übergänge 13 bzw. 14 mit dem gemeinsamen Substrat 1 ausbilden und eine Hauptoberfläche 15 definieren. Eine hochohmige Schicht 4 ist von der Hauptoberfläche 15 und der Grenzfläche 18 beabstandet und dazwischen angeordnet, das heißt, die hochohmige Schicht 4 ist völlig in der ersten Wanne 2 und der zweiten Wanne 3 vergraben. Die Wannen 2 und 3 sind durch einen tiefen vertikalen Graben 5a, der sich von der Hauptoberfläche 15 durch die hochohmige Schicht 4 in das gemeinsame Substrat 1 erstreckt, seitlich voneinander isoliert. Außerdem enthält der tiefe Graben 5a einen leitenden Plug 5 zum Verbinden des gemeinsamen Substrats 1 mit einem Massepotential GND. In dem dargestellten Querschnitt ist der leitende Plug 5 durch ein erstes Isoliergebiet 6 bzw. ein zweites Isoliergebiet 7 gegenüber der ersten Wanne 2 und der zweiten Wanne 3 isoliert. Typischerweise bestehen die Isoliergebiete 6 und 7 aus einem dielektrischen Material, wie unter Bezugnahme auf 1 erläutert wurde. Für eine niedrigohmige Verbindung kann der leitende Plug 5 das gemeinsame Substrat 1 über ein optionales hoch dotiertes Kontaktgebiet 1c vom p-Typ kontaktieren.
  • Typischerweise ist das Halbleiterbauelement 200 eine integrierte Leistungsschaltung, die beispielsweise einen Bipolar- oder einen DMOS-Leistungstransistor in der ersten Wanne 2 und eine Logik-CMOS-Schaltungsanordnung in der zweiten Wanne 3 oder umgekehrt enthält. Wenn ein ESD-Impuls oder ein energetischer elektrischer Impuls während des Betriebs des Leistungstransistors eine negative Spannung Vinj bewirkt, d. h. eine Injektion von Elektronen e– in die erste Wanne 2, kann ein Teil der Ladungen, wie durch den gestrichelten Pfeil angegeben, durch den leitenden Plug 5 abgeleitet werden, da die hochohmige Schicht 4 nicht vollständig isoliert. Es gibt zwei Gründe für die Verwendung einer nicht vollständig isolierenden hochohmigen Schicht 4 in dem Bauelement 200 von 3. Es ist erstens wünschenswert, dass der Strom die hochohmige Schicht 4 nicht nur kapazitiv duchfließt, und zweitens, dass der Abschnitt 2a der ersten Wanne 2 mit dem Abschnitt 2b der ersten Wanne 2 in ohmschem Kontakt steht. Dies stellt sicher, dass der Potentialabfall über der hochohmigen Schicht 4 nicht die Durchschlagspannung der hochohmigen Schicht 4 übersteigt, und erleichtert, dass die Diode 13 in eine Vorwärtsvorspannung geschaltet wird, wenn ein ESD-Impuls oder ein energetischer elektrischer Impuls teilweise abgeleitet werden soll. Das Gleiche gilt typischerweise für den Abschnitt 3a und 3b der zweiten Wanne 3. Wie durch den ganzen Pfeil angegeben, wird der verbleibende Teil der injizierten Ladungen typischerweise wieder in das Bauelement injiziert, das den Leistungstransistor ansteuert. Das Verhältnis von wieder injizierten Ladungen hängt von dem Widerstandsverhältnis ab, das durch den spezifischen Widerstand und die vertikale Dicke d der hochohmigen Schicht 4 angepasst werden kann. Deshalb wird die vergrabene Schicht 4 typischerweise durch eine Schicht aus dem Halbleitermaterial des zweiten Halbleitergebiets gebildet, das Gitterdefekte enthält. Diese Gitterdefekte können durch Implantieren von Protonen hergestellt werden. Die vertikale Abmessung d dieser Schicht liegt typischerweise in einem Bereich von 0,2 μm bis 2 μm und kann durch die Protonenenergie eingestellt werden. Die Gitterdefekte werden hauptsächlich am Ende der Reichweite (engl. „end of range”) der Protonenimplantierung erzeugt. Die vertikale Abmessung d der vergrabenen Schicht 4 beträgt typischerweise etwa 10% der finalen Tiefe, die durch die Protonenenergie eingestellt werden kann. Die Konzentration von Gitterdefekten und somit die Leitfähigkeit der hochohmigen Schicht 4 kann durch die Protonendosis während der Implantierung eingestellt werden. Ein folgender Temperungsprozess wird typischerweise für die Stabilisierung der strahlungsinduzierten Gitterdefekte verwendet.
  • Bei einer Ausführungsform weist das Halbleitermaterial der ersten Wanne 2 und der zweiten Wanne 3 eine intrinsische Leitfähigkeit auf, die mindestens zwei Größenordnungen höher ist als die Leitfähigkeit der hochohmigen Schicht 4.
  • Außerdem ist die hochohmige Schicht 4 typischerweise von der Grenzfläche 18 und dem angrenzenden Raumladungsgebiet des nicht vorgespannten pn-Übergangs 13 und 14 beabstandet. Dies soll mögliche Leckströme reduzieren.
  • Den Halbleiterbauelementen 100 und 200, wie hierin erläutert, ist gemein, dass sie Folgendes enthalten: ein erstes Halbleitergebiet 1 vom ersten Leitfähigkeitstyp (p-Typ), mindestens eine erste Zone 2 und eine zweite Zone 3 von einem zweiten Leitfähigkeitstyp (n-Typ), die jeweilige pn-Übergänge 13 und 14 mit dem ersten Halbleitergebiet 1 bilden und sich zu einer ersten Oberfläche 15 erstrecken, eine Isolierstruktur 30 und ein vergrabenes hochohmiges Gebiet 4. Die Isolierstruktur 30 erstreckt sich durch das vergrabene hochohmige Gebiet 4 und enthält einen leitenden Plug 5, der sich von der ersten Oberfläche 15 mindestens durch das vergrabene hochohmige Gebiet 4 erstreckt und das erste Halbleitergebiet 1 kontaktiert. Der leitende Plug 5 ist gegenüber der ersten Zone 2 und der zweiten Zone 3 isoliert. Typischerweise ist der leitende Plug 5 in einem zu der ersten Oberfläche 15 orthogonal Querschnitt zwischen einem ersten Isoliergebiet 6 und dem zweiten Isoliergebiet 7 angeordnet. Dadurch sind die erste Zone 2 und die zweite Zone 3 seitlich voneinander isoliert, das heißt in eine Richtung senkrecht zu der normalen Richtung der ersten Oberfläche 15, die die vertikale Richtung definiert. Das hochohmige Gebiet 4 ist typischerweise von den pn-Übergängen 13 und 14 beabstandet und entweder vollständig in das erste Halbleitergebiet 1 oder in die erste Zone 2 und die zweite Zone 3 eingebettet. Die Isolierstruktur 30 und das vergrabene hochohmige Gebiet 4 bilden eine Schutzstruktur, die die Bauelemente oder ganze Schaltungen, die in der ersten Wanne 2 bzw. zweiten Wanne 3 untergebracht sind, vor ESD und vor in eine der beiden Wannen 2 und 3 injizierten hochenergetischen Impulsen schützt. Typischerweise enthält eine der Wannen 2 und 3 ein Leistungshalbleiterbauelement wie etwa einen Leistungstransistor und die andere Wanne ein Niederspannungsbauelement wie etwa eine logische CMOS-Struktur. Detailliertere Beispiele für solche integrierten Bauelemente werden bezüglich der 4 bis 7 vorgelegt.
  • Das Halbleiterbauelement 100 von 4 ist ähnlich dem Halbleiterbauelement 100 von 1. Bei der in 4 gezeigten Ausführungsform enthält die erste Wanne 2 einen DMOS-Leistungstransistor mit einem an ein Drainpotential VD angeschlossenen Draingebiet 12b vom n+-Typ und einem Bodygebiet 12 vom p-Typ. Das Bodygebiet 12 nimmt ein Sourcegebiet 12a vom n+-Typ und ein Kontaktgebiet 12c vom p+-Typ auf, die beide mit dem Sourcepotential Vs verbunden sind. Der Strom zwischen dem Sourcegebiet 12a und dem Draingebiet 12b wird typischerweise durch die Spannung VG einer Gateelektrode gesteuert. Um einen ohmschen Kontakt mit niedrigem Widerstand zu realisieren, ist die Dotierungskonzentration des Bodykontaktgebiets 12c vom p+-Typ typischerweise höher als die Dotierungskonzentration des Bodygebiets 12. Typische Dotierungskonzentrationen liegen im Bereich zwischen etwa 1015 cm–3 bis etwa 1017 cm–3 für das erste Halbleitergebiet 1 (p–), zwischen etwa 1016 cm–3 und etwa 1019 cm–3 für das Bodykontaktgebiet 12c (p+), zwischen etwa 1012 cm–3 und etwa 1015 cm–3 für die Wannen 2 und 3 (n–) und zwischen etwa 1017 cm–3 und etwa 1020 cm–3 für das Draingebiet 12b (n+) bzw. das Sourcegebiet 12a. Die zweite Wanne 3 nimmt eine beispielhafe CMOS-Struktur auf, die aus einem p-Kanal und einem n-Kanal-MOSFET besteht. Der n-Kanal-MOSFET enthält ein Bodygebiet 10 vom p-Typ, in das ein Sourcegebiet 10a vom n+-Typ, ein Draingebiet 10b vom n+-Typ und ein Kontaktgebiet 10c vom p+-Typ eingearbeitet sind. Das Sourcegebiet 10a und das Kontaktgebiet 10c sind mit einem Sourcepotential VS verbunden, das typischerweise von dem Sourcepotential Vs des DMOS-Leistungstransistors differiert. Das Draingebiet 10b ist an ein Drainpotential VD angeschlossen, das typischerweise von dem Drainpotential VD des DMOS-Leistungstransistors verschieden ist. Der Strom zwischen dem Sourcegebiet 10a und dem Draingebiet 10b wird typischerweise durch die Spannung VG einer Gateelektrode gesteuert. Wieder ist die Gatespannung VG des n-Kanal-MOSFET typischerweise von der Gatespannung VG des DMOS-Leistungstransistors verschieden. Der p-Kanal-MOSFET ist dem n-Kanal-MOSFET ähnlich. Die Dotierungstypen sind jedoch vertauscht. Das Sourcegebiet 11a vom p+-Typ und das Kontaktgebiet 11c vom n+-Typ sind an das Sourcepotential VS angeschlossen, das typischerweise das Gleiche ist wie für den p-Kanal-MOSFET. Das Draingebiet 11c vom p+-Typ ist mit dem Drainpotential VD verbunden, das typischerweise das Gleiche ist wie für den p-Kanal-MOSFET. Weiterhin wird auch der Strom zwischen dem Sourcegebiet 11a und dem Draingebiet 11c von der Gatespannung VG des n-Kanal-MOSFET gesteuert.
  • Typischerweise ist der DMOS-Leistungstransistor mit einer induktiven Last verbunden, z. B. einem Elektromotor. Wenn während des Betriebs ein ausreichend hohes negatives Potential an das Draingebiet 12b angelegt wird, so dass der pn-Übergang 13 und der pn-Übergang zwischen der ersten Wanne 2 und dem Bodygebiet 12 in einen Durchlassmodus geschaltet werden, wird der injizierte Elektronenstrom e teilweise über den leitenden Plug 5 abgeleitet, wie durch die ganzen Pfeile angegeben, und teilweise über das Kontaktgebiet 12c wieder zu dem Motor injiziert, wie durch die gestrichelten Pfeile angegeben. Folglich bleibt die CMOS-Struktur in der zweiten Wanne von der Strominjektion unbeeinflusst, und ein Teil der elektrischen Energie kann zu dem Motor zurückgespeist werden. Wie viel der elektrischen Energie zurückgespeist wird, hängt von der Widerstandsbeziehung zwischen beiden Stromwegen ab. Dies kann durch die vertikale Dicke d und/oder die Leitfähigkeit des hochohmigen Gebiets 4 angepasst werden.
  • Unter Bezugnahme auf 5 wird eine Ausführungsform erläutert. Das Halbleiterbauelement 200 von 5 ist ähnlich dem Halbleiterbauelement von 4. Jedoch ist das hochohmige Gebiet 4 vollständig in die erste Wanne, die einen DMOS-Leistungstransistor enthält, und die zweite Wanne 3, die die gleiche CMOS-Struktur enthält, 2 eingebettet, wie in 5 dargestellt. Wenn eine negative Spannung an das Draingebiet 12b des DMOS-Leistungstransistors angelegt wird, ist die CMOS-Struktur wieder geschützt, da die injizierten Elektronen über den leitenden Plug 5 abgeleitet und/oder wieder in die Treiberbrücke injiziert werden, mit der der DMOS-Leistungstransistor typischerweise verbunden ist, zum Beispiel als ein hochspannungsseitiger DMOS-Schalter. Die Energiemenge, die zurückgespeist wird, kann wieder durch die vertikale Dicke d und/oder die Leitfähigkeit des hochohmigen Gebiets 4 angepasst werden.
  • 6 veranschaulicht eine Ausführungsform eines Halbleiterbauelements 100 in einer Sektion eines vertikalen Querschnitts. Das Halbleiterbauelement 100 von 6 ist dem Halbleiterbauelement von 4 ähnlich. Jedoch enthalten sowohl die erste Wanne 2 als auch die zweite Wanne 3 weiterhin eine herkömmliche Schutzstruktur oder einen Schutzring zum Reduzieren des Übersprechens zwischen verschiedenen Wannen. Die herkömmliche Schutzstruktur enthält eine hoch n-dotierte vergrabene Schicht 8, die zwischen der ersten Oberfläche 15 und dem hochohmigen Gebiet 4 angeordnet ist, und hoch n-dotierte Sinkergebiete 9, die sich zwischen der ersten Oberfläche 15 und der hoch dotierten vergrabenen Schicht 8 erstrecken. Mit anderen Worten enthält die zweite Wanne 3 eine zusätzliche Schutzstruktur, die mit einem Potential verbunden ist. Typischerweise entspricht Vnwell auch dem Massepotential. Eine zusätzliche Schutzstruktur kann zum Beispiel dann nützlich sein, wenn die Schaltungsanordnung in der zweiten Wanne für Rauschen besonders anfällig ist, wie etwa eine sehr dicht integrierte CMOS- oder empfindliche analoge Messschaltung. Das Sinkergebiet 9 der ersten Wanne 2, das ein nicht dargestelltes Leistungshalbleiterbauelement enthält, kann zusätzlich ein Draingebiet des Leistungsbauelements bilden. Es versteht sich, dass eine derartige Schutzstruktur, die zusätzlich über der vergrabenen hochohmigen Schicht 4 angeordnet ist, auch in dem Halbleiterbauelement 200 verwendet werden kann, wie in 3 und 5 gezeigt, bei denen das hochohmige Gebiet 4 vollständig in die erste Wanne 2 und die zweite Wanne 3 eingebettet ist.
  • Das Halbleiterbauelement 100 von 7 ist ähnlich dem Halbleiterbauelement 100 von 6. Bei der in 7 dargestellten Ausführungsform enthält die zweite Wanne 3 jedoch anstatt einer CMOS-Struktur einen beispielhaften Niederspannungs-DMOS-Transistor, der zum Beispiel Teil einer Messschaltung bildet. Ohne das hochohmige Gebiet 4 können Ladungen, die aufgrund einer negativen Spannung von der ersten Wanne 2 aus injiziert werden, den zweiten Abschnitt 1b des gemeinsamen Substrats 1 erreichen, wie durch die gestrichelten Pfeile angegeben, und der Niederspannungs-DMOS-Transistor kann über einen parasitären pnp-Transistor 19 gestört werden. Dies wird durch das hochohmige Gebiet 4 vermieden. Mit anderen Worten liefert die die Isolierstruktur 30 und das hochohmige Gebiet 4 enthaltende Schutzstruktur einen effizienten Schutz der Wannen 2 und 3, vermeidet aber die parasitären Transistoren, die üblicherweise in Bauelementen mit herkömmlichen Schutzstrukturen vorliegen.
  • Nachfolgend werden Verfahren zum Ausbilden der oben erläuterten Halbleiterbauelemente beschrieben.
  • Bezüglich der 8 bis 12 wird ein erstes Verfahren zum Ausbilden eines Halbleiterbauelements 100 gemäß einer oder mehrerer Ausführungsformen dargestellt. In einem ersten Prozess wird ein SOI-Wafer vom p-Typ bereitgestellt. Der SOI-Wafer ist in einem Schnitt eines Querschnitts in 8 dargestellt. Der SOI-Wafer enthält ein erstes Halbleitergebiet 1 vom p-Typ und eine vergrabene Oxidschicht (BOX), ein hochohmiges Gebiet oder eine hochohmige Schicht 4 bildend, die vollständig in das erste Halbleitergebiet 1 eingebettet ist. Bei einem zweiten Prozess wird ein zweites Halbleitergebiet 2c vom n-Typ ausgebildet, indem entweder zum Beispiel Arsen (As) oder Phosphor (P) implantiert wird oder indem ein vordotiertes Halbleitermaterial zum Beispiel unter Verwendung einer epitaxialen Abscheidung von Silizium oder eines Prozesses der chemischen Abscheidung aus der Dampfphase (CVD) an der ersten Oberfläche 15 bzw. 15a abgeschieden wird, wie durch die Pfeile angegeben. Darauf folgt typischerweise ein Hochtemperaturprozess. Dadurch wird ein Halbleiterbauelement 100 ausgebildet, das Folgendes aufweist: ein erstes Halbleitergebiet 1 vom ersten Leitfähigkeitstyp, ein zweites Halbleitergebiet 2c vom zweiten Leitfähigkeitstyp, das mit dem ersten Halbleitergebiet 1 einen pn-Übergang bildet, und ein hochohmiges Gebiet 4, das in dem ersten Halbleitergebiet 1 vergraben ist. Dies ist in 9 dargestellt.
  • Danach wird eine strukturierte Maske 17 auf der ersten Oberfläche ausgebildet und ein Graben 5b durch das zweite Halbleitergebiet 2c in den ersten Abschnitt 1a des ersten Halbleitergebiets 1 geätzt, wobei ein anisotroper Ätzprozess verwendet wird. Das Ätzen stoppt typischerweise, bevor es die vergrabene Schicht 4 erreicht. Dadurch werden eine erste Wanne oder Zone 2 und eine zweite Wanne oder Zone 3 ausgebildet, die durch den Graben 5b voneinander getrennt sind. Dies ist in 10 dargestellt.
  • Danach wird ein thermischer Oxidationsprozess verwendet, um Isoliergebiete, d. h. dielektrische SiO2-Schichten, 6 und 7 auf den Seitenwänden des Grabens 5b auszubilden, wie in 11 dargestellt. Bei einer Ausführungsform können die Isoliergebiete oder dielektrischen Schichten 6 und 7 durch einen CVD-Prozess ausgebildet werden.
  • Danach werden anisotrope Ätzprozesse ausgeführt, um die Isolierschicht am Boden des Grabens 5b zu entfernen und um einen tiefen Graben 5a auszubilden, der sich ebenfalls durch die verbleibende Sektion des ersten Abschnitts 1a und das hochohmige Gebiet 4 und in den zweiten Abschnitt 1b des ersten Halbleitergebiets 1 erstreckt. Danach wird typischerweise die Maske 7 entfernt und ein hoch dotiertes poly-Si abgeschieden, um den tiefen Graben 5a zu füllen, um einen leitenden Plug 5 auszubilden. Falls erforderlich, wird das abgeschiedene poly-Si zurückgeätzt. Bei einer Ausführungsform wird der tiefe Graben 5a mit einem Metall, einem Silizid, einem Kohlenstoff oder Graphit gefüllt, um den ersten Abschnitt 1a und den zweiten Abschnitt 1b des ersten Halbleitergebiets 1 elektrisch zu verbinden.
  • Unter Verwendung von Standardtechniken werden ein DMOS-Leistungsbauelement in der ersten Wanne 2 und eine CMOS-Struktur in der zweiten Wanne 3 ausgebildet. Das resultierende integrierte Halbleiterbauelement 100 ist in 12 dargestellt. Typischerweise ist das integrierte Halbleiterbauelement 100 von 12 eine integrierte Leistungsschaltung. Je nach der Anwendung der integrierten Leistungsschaltung können mehrere Leistungshalbleiterbauelemente wie etwa Leistungstransistoren oder Thyristoren und mehrere Niederspannungslogik- und/oder -messschaltungen auf einem einzelnen Chip integriert werden.
  • Außerdem kann eine hoch n-dotierte vergrabene Schicht 8 und ein hoch n-dotiertes Sinkergebiet 9 vom zweiten Leitfähigkeitstyp in der ersten Wanne 2 und/oder der zweiten Wanne 3, d. h. im zweiten Halbleitergebiet, durch Implantieren von Dotierstoffen ausgebildet werden. Die hoch n-dotierte vergrabene Schicht 8 kann vor dem Ausbilden des Grabens 5b als eine kontinuierliche Schicht ohne Maske ausgebildet werden.
  • Weiterhin können zusätzlich hochdotierte Kontaktgebiete 1c und 1d vom p-Typ durch Implantieren von Dotierstoffen, zum Beispiel nach dem Ausbilden des Grabens 5b, in dem ersten Halbleitergebiet 1 ausgebildet werden, um einen besseren ohmschen Kontakt mit dem leitenden Plug 5 herzustellen.
  • Bezüglich der 13 bis 16 ist ein weiteres Verfahren zum Ausbilden eines Halbleiterbauelements 100 gemäß mehreren Ausführungsformen in einer Querschnittsansicht dargestellt. In einem ersten Prozess wird ein Halbleiterkörper bereitgestellt, der bereits ein erstes Halbleitergebiet 1 vom p-Typ und ein zweites Halbleitergebiet 2c vom n-Typ, zum Beispiel als eine dünne Schicht 60 auf dem ersten Halbleitergebiet 1 ausgebildet, enthält. Dies ist in 13 dargestellt. In einem zweiten Prozess werden Sauerstoff (O) und/oder Stickstoff (N) von der ersten Oberfläche 15 aus in einer stöchiometrischen Konzentration implantiert, um eine vergrabene hochohmige Schicht 4 innerhalb des ersten Halbleitergebiets 1 auszubilden. Dadurch werden ein erster Abschnitt 1a und ein zweiter Abschnitt 1b, die voneinander durch die vergrabene hochohmige Schicht 4 getrennt sind, ausgebildet. Das resultierende Halbleiterbauelement 100 ist ähnlich dem in 9 dargestellten Bauelement 100.
  • Bei einer Ausführungsform wird das Halbleiterbauelement 100 ausgebildet, indem in einem ersten Prozess ein Halbleiterwafer oder ein Substrat 1 vom p-Typ mit einer Hauptoberfläche bereitgestellt wird. In einem zweiten Prozess werden Sauerstoff und/oder Stickstoff von der Hauptoberfläche aus in einer stöchiometrischen Konzentration implantiert, um eine vergrabene hochohmige Schicht 4 zwischen einem ersten Abschnitt 1a und einem zweiten Abschnitt 1b des Halbleitersubstrats 1 auszubilden In einem dritten Prozess wird ein zweites Halbleitergebiet 2c vom n-Typ auf der Hauptoberfläche zum Beispiel durch Abscheiden von vordotiertem Silizium ausgebildet.
  • Danach wird ein vertikaler Graben 5b unter Verwendung einer Maske 7 und eines anisotropen Ätzprozesses ausgebildet. Die resultierende Halbleiterstruktur 100 mit einem Graben 5b, der sich von der ersten Oberfläche 15 aus durch das zweite Halbleitergebiet 2c in den ersten Abschnitt 1a erstreckt, ohne bis zu der vergrabenen hochohmigen Schicht 4 des ersten Halbleitergebiets 1 zu reichen, ist in 14 dargestellt. Dementsprechend werden eine erste Wanne 2 und eine zweite Wanne 3 ausgebildet.
  • Danach werden Isoliergebiete oder dielektrische Schichten 6 und 7 auf den Wänden des Grabens 5b ausgebildet, wie unter Bezugnahme auf 11 erläutert wurde. Die resultierende Halbleiterstruktur 100 ist in 15 dargestellt.
  • Danach werden anisotrope Ätzprozesse ausgeführt, um die Isolierschicht am Boden des Grabens 5b zu entfernen und um einen tiefen vertikalen Graben 5a auszubilden, der sich durch die vergrabene hochohmige Schicht 4 in den zweiten Abschnitt 1b des ersten Halbleitergebiets 1 erstreckt. Wie unter Bezugnahme auf 12 erläutert wurde, wird typischerweise die Maske 17 danach entfernt und der tiefe Graben 5a wird mit einem leitenden Material gefüllt, um den ersten und zweiten Abschnitt 1a und 1b des ersten Halbleitergebiets 1 zu kontaktieren.
  • Schließlich wird ein Leistungshalbleiterbauelement in der ersten Wanne 2 und ein Niederspannungsbauelement in der zweiten Wanne 3 ausgebildet, wie in 16 dargestellt. Das erste Halbleitergebiet 1 bildet typischerweise ein gemeinsames Substrat 1, das durch den leitenden Plug 5 mit Masse verbunden ist, für die beiden Wannen 2 und 3.
  • Unter Bezugnahme auf die 17 bis 21 ist ein Verfahren zum Ausbilden eines Halbleiterbauelements 100 oder 200 gemäß mehreren Ausführungsformen in einer Querschnittsansicht dargestellt. In einem ersten Prozess wird ein Halbleiterkörper bereitgestellt, der ein erstes Halbleitergebiet 1 vom p-Typ und ein auf dem ersten Halbleitergebiet 1 ausgebildetes zweites Halbleitergebiet 2c vom n-Typ enthält. Dies ist in 17 dargestellt.
  • Bei einem zweiten Prozess wird ein vertikaler Graben 5b durch anisotropes Ätzen durch eine strukturierte Maske 17 so ausgebildet, dass sich der Graben 5b in das erste Halbleitergebiet 1 erstreckt, wie in 18 dargestellt.
  • Danach werden Isoliergebiete oder dielektrische Schichten 6 und 7 auf den Wänden des Grabens 5b ausgebildet, wie unter Bezugnahme auf 11 erläutert wurde. Die resultierende Halbleiterstruktur 200 ist in 19 dargestellt.
  • Danach werden anisotrope Ätzprozesse durchgeführt, um die Isolierschicht am Boden des Grabens 5b zu entfernen und um einen tiefen vertikalen Graben 5a auszubilden. Wie bezüglich 12 erläutert wurde, wird die Maske 17 danach entfernt und der tiefe Graben 5a wird mit einem leitenden Material gefüllt, um das erste Halbleitergebiet 1 zu kontaktieren. Die Maske 17 kann jedoch auch nach dem Füllen des tiefen Grabens 5a mit dem leitenden Material entfernt werden.
  • Danach wird ein Leistungshalbleiterbauelement wie etwa ein DMOS-Transistor oder ein HV-MOS-Bauelement in der ersten Wanne 2 und ein Niederspannungsbauelement wie etwa ein CMOS-Logikbauelement in der zweiten Wanne 3 ausgebildet. Die resultierende Struktur ist in 20 dargestellt.
  • Danach werden Protonen (H) von der zweiten Oberfläche 16 aus, die sich der ersten Oberfläche 15 gegenüber befindet, oder bei einer Ausführungsform von der ersten Oberfläche 15 aus in die erste Wanne 2 und die zweite Wanne 3 implantiert, um eine vergrabene hochohmige Schicht 4 aus Gitterdefekten darin auszubilden. Das resultierende Halbleiterbauelement 200 ist in 21 dargestellt. Typischerweise liegt die Protonenenergie in einem Bereich von etwa 2 MeV bis etwa 15 MeV zur Bestrahlung von der zweiten Oberfläche 16 aus, wohingegen die erforderliche Protonenenergie von der Dicke des Wafers abhängt. Für eine Bestrahlung von der ersten Oberfläche 15 aus liegt die Protonenenergie typischerweise im Bereich von etwa 300 keV bis etwa 2 MeV. Bei einer oder mehreren Ausführungsformen liegt die Protonendosis im Bereich von etwa 1012 cm–2 bis etwa 1014 cm–2. Typischerweise folgt auf den Bestrahlungsprozess ein Temperungsprozess in einem Temperaturbereich von etwa 180°C bis etwa 250°C, besonders bevorzugt in einem Bereich von etwa 200°C bis etwa 230°C, was typischerweise eine Stunde bis zu mehreren Stunden dauert. Falls erforderlich wird schließlich eine Rückmetallisierung auf der zweiten Oberfläche 16 ausgebildet.
  • Protonen können auch von der zweiten Oberfläche 16 aus oder bei einer Ausführungsform von der ersten Oberfläche 15 aus in das erste Halbleitergebiet 1 implantiert werden, um eine vergrabene hochohmige Schicht 4 aus Gitterdefekten darin auszubilden. Das resultierende Halbleiterbauelement 100 ist in 22 dargestellt.

Claims (25)

  1. Halbleiterbauelement (100, 200), umfassend: ein erstes Halbleitergebiet (1) von einem ersten Leitfähigkeitstyp; mindestens eine erste und eine zweite Zone (2, 3) von einem zweiten Leitfähigkeitstyp, die jeweilige pn-Übergänge (13, 14) mit dem ersten Halbleitergebiet bilden, wobei die erste und die zweite Zone (2, 3) jeweils mindestens eine Diode oder einen Transistor enthalten; ein vergrabenes hochohmiges Gebiet (4); und mindestens eine Isolierstruktur (30), die die erste Zone (2) von der zweiten Zone (3) isoliert, wobei die Isolierstruktur (30) einen leitenden Plug (5) umfasst, der sich durch das vergrabene hochohmige Gebiet (4) erstreckt und mit dem ersten Halbleitergebiet (1) in ohmschem Kontakt steht.
  2. Halbleiterbauelement (100, 200) nach Anspruch 1, wobei das Halbleiterbauelement (100, 200) weiterhin eine erste Oberfläche (15) umfasst, zu der sich die erste und zweite Zone (2, 3) erstrecken, wobei die erste Oberfläche (15) eine normale Richtung umfasst, die eine vertikale Richtung definiert, und wobei das hochohmige Gebiet (4) durch eine Schicht gebildet wird, die im Wesentlichen parallel zu der ersten Oberfläche (15) verläuft.
  3. Halbleiterbauelement (100, 200) nach Anspruch 1 oder 2, wobei die Isolierstruktur (30) in einem vertikalen Querschnitt ein erstes (6) und ein zweites Isoliergebiet (7) umfasst und wobei der leitende Plug (5) zwischen dem ersten (6) und dem zweiten Isoliergebiet (7) angeordnet ist.
  4. Halbleiterbauelement (100, 200) nach Anspruch 2 oder 3, wobei das hochohmige Gebiet (4) eine vertikale Dicke umfasst, die unter 10 nm liegt.
  5. Halbleiterbauelement (100, 200) nach einem der vorhergehenden Ansprüche, wobei das hochohmige Gebiet (4) im ersten Halbleitergebiet (1) oder in der ersten und zweiten Zone (2, 3) vergraben ist.
  6. Halbleiterbauelement (100, 200) nach einem der vorhergehenden Ansprüche, wobei das hochohmige Gebiet (4) einen Wärmeübertragungskoeffizienten umfasst, der größer ist als etwa 108 W/(K·m2).
  7. Halbleiterbauelement (100, 200) nach einem der vorhergehenden Ansprüche, wobei das hochohmige Gebiet (4) ein dielektrisches Material umfasst.
  8. Halbleiterbauelement (100, 200) nach einem der vorhergehenden Ansprüche, wobei das Halbleiterbauelement (100, 200) ein SOI-Substrat umfasst und wobei das hochohmige Gebiet (4) eine vergrabene Oxidschicht des SOI-Substrats ist.
  9. Halbleiterbauelement (100, 200) nach einem der vorhergehenden Ansprüche, wobei die erste Zone (2), die zweite Zone (3) und das erste Halbleitergebiet (1) ein Halbleitermaterial umfassen, und wobei das hochohmige Gebiet (4) ein Halbleitermaterial umfasst, das Gitterdefekte umfasst, so dass die Leitfähigkeit des hochohmigen Gebiets (4) mindestens zwei Größenordnungen kleiner ist als die intrinsische Leitfähigkeit des Halbleitermaterials der ersten Zone (2), der zweite Zone (3) und des ersten Halbleitergebiets (1).
  10. Halbleiterbauelement (100, 200) nach einem der vorhergehenden Ansprüche, weiterhin umfassen: mindestens ein Kontaktgebiet (1c, 1d) von dem ersten Leitfähigkeitstyp, das in das erste Halbleitergebiet (1) eingebettet ist und den leitenden Plug kontaktiert (5), wobei das erste Halbleitergebiet (1) eine erste Dotierungskonzentration umfasst und wobei das Kontaktgebiet (1c, 1d) eine über der ersten Dotierungskonzentration liegende Dotierungskonzentration umfasst.
  11. Halbleiterbauelement (100, 200) nach einem der Ansprüche 2 bis 10, wobei mindestens eine der ersten und zweiten Zone (2, 3) weiterhin eine zwischen der ersten Oberfläche (15) und dem hochohmigen Gebiet (4) angeordnete hoch dotierte vergrabene Schicht (8) umfasst.
  12. Halbleiterbauelement (100, 200) nach Anspruch 11, wobei mindestens eine der ersten und zweiten Zone (2, 3) weiterhin ein hoch dotiertes Sinkergebiet (9) umfasst, das sich von der ersten Oberfläche (15) zu der hoch dotierten vergrabenen Schicht (8) erstreckt.
  13. Halbleiterbauelement (100, 200) nach einem der vorhergehenden Ansprüche, wobei die erste Zone (2) eine analoge Schaltungsanordnung umfasst und wobei die zweite Zone (2) eine digitale Schaltungsanordnung umfasst.
  14. Integrierte Leistungsschaltung (200), umfassend einen Halbleiterkörper (20), umfassend: ein erstes Halbleitergebiet (1) von einem ersten Leitfähigkeitstyp; eine erste und eine zweite Wanne (2, 3) von einem zweiten Leitfähigkeitstyp, die jeweilige pn-Übergänge (13, 14) mit dem ersten Halbleitergebiet (1) bilden und eine Hauptoberfläche (15) definieren; eine hochohmige Schicht (4), die von der Hauptoberfläche (15) beabstandet ist und in der ersten und der zweiten Wanne (2, 3) vergraben ist; einen vertikalen Graben (5a), der die erste Wanne (2) gegenüber der zweiten Wanne (3) isoliert und sich von der Hauptoberfläche (15) durch die hochohmige Schicht (4) in das erste Halbleitergebiet (1) erstreckt, wobei der vertikale Graben (5a) einen leitenden Plug (5) zum elektrischen Anschließen des ersten Halbleitergebiets (1) umfasst, wobei der leitende Plug (5) gegenüber der ersten und zweiten Wanne (2, 3) isoliert ist.
  15. Integrierte Leistungsschaltung (200) nach Anspruch 14, wobei die erste und zweite Wanne (2, 3) ein Halbleitermaterial umfassen, das eine intrinsische Leitfähigkeit umfasst, und wobei die hochohmige Schicht (4) eine zweite Leitfähigkeit umfasst, die mindestens zwei Größenordnungen unter der ersten Leitfähigkeit liegt.
  16. Integrierte Leistungsschaltung (100), umfassend einen Halbleiterkörper (20), umfassend: ein erstes Halbleitergebiet (1) von einem ersten Leitfähigkeitstyp; eine erste und eine zweite Wanne (2, 3) von einem zweiten Leitfähigkeitstyp, die eine Hauptoberfläche (15) definieren wobei die erste und die zweite Wanne (2, 3) jeweils mindestens eine Diode oder einen Transistor enthalten; eine hochohmige Schicht (4), die sich im Wesentlichen parallel zu der Hauptoberfläche (15) erstreckt und in dem ersten Halbleitergebiet (1) vergraben ist, wobei das erste Halbleitergebiet (1) einen über der hochohmigen Schicht (4) angeordneten ersten Abschnitt (1a) und einen unter der hochohmigen Schicht angeordneten zweiten Abschnitt (1b) umfasst, wobei der erste Abschnitt (1a) jeweilige pn-Übergänge (13, 14) mit der ersten und der zweiten Wanne (2, 3) bildet; und einen vertikalen Graben (5a), der die erste und die zweite Wanne (2, 3) voneinander isoliert und sich von der Hauptoberfläche (15) durch das hochohmige Gebiet (4) in den zweiten Abschnitt (1b) des ersten Halbleitergebiets (1) erstreckt, wobei der vertikale Graben (5a) einen leitenden Plug (5) zum elektrischen Verbinden des ersten Abschnitts (1a) und des zweiten Abschnitts (1b) des ersten Halbleitergebiets (1) umfasst, wobei der leitende Plug (5) gegenüber der ersten und zweiten Wanne (2, 3) isoliert ist.
  17. Integrierte Leistungsschaltung (100) nach Anspruch 16, wobei das erste Halbleitergebiet (1) einen ersten spezifischen Widerstand umfasst und wobei die hochohmige Schicht (4) einen zweiten spezifischen Widerstand umfasst, der mindestens zwei Größenordnungen höher ist als der erste spezifische Widerstand.
  18. Verfahren zum Ausbilden eines Halbleiterbauelements (100, 200), umfassend: Bereitstellen eines Halbleitersubstrats (20), das ein erstes Halbleitergebiet (1) von einem ersten Leitfähigkeitstyp und ein zweites Halbleitergebiet (2c) von einem zweiten Leitfähigkeitstyp umfasst, wobei das erste Halbleitergebiet (1) und das zweite Halbleitergebiet (2c) einen pn-Übergang bilden, wobei das Halbleitersubstrat weiterhin ein vergrabenes hochohmiges Gebiet (4) umfasst; Ausbilden einer Isolierstruktur (30) durch das zweite Halbleitergebiet (2c) und durch das vergrabene hochohmige Gebiet (4), so dass eine erste Zone (2) und eine zweite Zone (3) in dem zweiten Halbleitergebiet ausgebildet werden, die voneinander durch die Isolierstruktur (30) isoliert sind, wobei das Ausbilden der Isolierstruktur das Ausbilden eines leitenden Plug (5) in ohmschem Kontakt mit dem ersten Halbleitergebiet (1) umfasst; und Ausbilden eines Leistungshalbleiterbauelements in der ersten Zone (2) und eines Niederspannungshalbleiterbauelements in der zweiten Zone (3).
  19. Verfahren nach Anspruch 18, wobei das Bereitstellen eines Halbleitersubstrats (20) das Bereitstellen eines SOI-Wafers umfassend ein vergrabenes hochohmiges Gebiet (4) umfasst.
  20. Verfahren nach Anspruch 18 oder 19, wobei das Bereitstellen eines Halbleitersubstrats (20), das ein vergrabenes hochohmiges Gebiet (4) umfasst, das Ausbilden eines vergrabenen hochohmigen Gebiets (4) durch einen Implantierungsprozess umfasst.
  21. Verfahren nach Anspruch 20, weiterhin umfassend einen Temperungsprozess nach dem Implantierungsprozess.
  22. Verfahren nach einem der Ansprüche 18 bis 21, wobei das Ausbilden der Isolierstruktur (30) Folgendes umfasst: Ausbilden eines vertikalen Grabens (5a) durch das zweite Halbleitergebiet (2c) und das vergrabene hochohmige Gebiet (4) in das erste Halbleitergebiet (1); Ausbilden einer dielektrischen Schicht (6, 7) an den an die erste und zweite Zone (2, 3) angrenzenden Seitenwänden des vertikalen Grabens (5a); und Füllen des Grabens (5a) mit einem leitenden Material.
  23. Verfahren nach einem der Ansprüche 18 bis 22, weiterhin umfassen: Ausbilden eines Kontaktgebiets (1c, 1d) vom ersten Leitfähigkeitstyp innerhalb des ersten Halbleitergebiets, so dass das Kontaktgebiet (1c, 1d) eine höhere Dotierungskonzentration als das erste Halbleitergebiet umfasst.
  24. Verfahren zum Ausbilden eines Halbleiterbauelements (100, 200), umfassend: Bereitstellen eines Halbleitersubstrats (20), das Folgendes umfasst: eine Hauptoberfläche (15), ein erstes Halbleitergebiet (1) von einem ersten Leitfähigkeitstyp und ein zweites Halbleitergebiet (2c) von einem zweiten Leitfähigkeitstyp zwischen der Hauptoberfläche (15) und dem ersten Halbleitergebiet (1), wobei das erste Halbleitergebiet (1) und das zweite Halbleitergebiet (1c) einen pn-Übergang bilden; Ätzen eines Grabens (5a) von der Hauptoberfläche (15) in das erste Halbleitergebiet (1); Ausbilden einer dielektrischen Schicht (6, 7) an den Seitenwänden des Grabens (5a) in einem oberen Abschnitt der and das zweiten Halbleitergebiet (2c) angrenzt; Füllen des Grabens (5a) mit einem leitenden Material zum Kontaktieren des ersten Halbleitergebiets (1); und Ausbilden einer vergrabenen Schicht (4), die Gitterdefekte umfasst, innerhalb des Halbleitersubstrats (20) durch Implantierung.
  25. Verfahren nach Anspruch 24, wobei das Ausbilden einer vergrabenen Schicht (4) das Implantieren von Protonen umfasst und wobei das Verfahren weiterhin einen Temperungsprozess in einem Temperaturbereich von etwa 180°C bis etwa 250°C umfasst, wobei der Temperungsprozess auf die Implantierung folgt.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7982284B2 (en) * 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
US8093677B2 (en) * 2009-04-17 2012-01-10 Infineon Technologies Austria Ag Semiconductor device and manufacturing method
US8987778B1 (en) * 2009-12-16 2015-03-24 Maxim Integrated Products, Inc. On-chip electrostatic discharge protection for a semiconductor device
US8749018B2 (en) 2010-06-21 2014-06-10 Infineon Technologies Ag Integrated semiconductor device having an insulating structure and a manufacturing method
US8502338B2 (en) * 2010-09-09 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via waveguides
JP5766462B2 (ja) * 2011-02-24 2015-08-19 ローム株式会社 半導体装置およびその製造方法
US20120261804A1 (en) * 2011-04-15 2012-10-18 International Business Machines Corporation Vertical substrate diode, method of manufacture and design structure
US8809995B2 (en) * 2012-02-29 2014-08-19 International Business Machines Corporation Through silicon via noise suppression using buried interface contacts
US9025288B2 (en) * 2013-03-15 2015-05-05 Nxp B.V. Cross talk mitigation
US9148923B2 (en) 2013-12-23 2015-09-29 Infineon Technologies Ag Device having a plurality of driver circuits to provide a current to a plurality of loads and method of manufacturing the same
DE102017103782B4 (de) * 2017-02-23 2021-03-25 Infineon Technologies Ag Halbleitervorrichtung mit einer vergrabenen Schicht und Herstellungsverfahren hierfür
US10804267B2 (en) * 2017-09-28 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded semiconductor region for latch-up susceptibility improvement
JP2020047715A (ja) * 2018-09-18 2020-03-26 株式会社東芝 半導体装置
EP3882966A4 (de) * 2018-12-29 2021-12-08 Huawei Technologies Co., Ltd. Signaltrennvorrichtung und signaltrennungsverfahren

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5889293A (en) * 1997-04-04 1999-03-30 International Business Machines Corporation Electrical contact to buried SOI structures
US6214750B1 (en) * 1999-01-04 2001-04-10 Industrial Technology Research Institute Alternative structure to SOI using proton beams

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3159237B2 (ja) 1996-06-03 2001-04-23 日本電気株式会社 半導体装置およびその製造方法
DE102006031538A1 (de) 2006-07-07 2008-01-17 Infineon Technologies Ag Integrierte Halbleiteranordnung und Herstellverfahren dafür
US8093677B2 (en) * 2009-04-17 2012-01-10 Infineon Technologies Austria Ag Semiconductor device and manufacturing method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5889293A (en) * 1997-04-04 1999-03-30 International Business Machines Corporation Electrical contact to buried SOI structures
US6214750B1 (en) * 1999-01-04 2001-04-10 Industrial Technology Research Institute Alternative structure to SOI using proton beams

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Publication number Publication date
US20100264508A1 (en) 2010-10-21
US8093677B2 (en) 2012-01-10
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US8183125B2 (en) 2012-05-22
DE102010016455A1 (de) 2010-12-09

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