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Die Erfindung betrifft eine Halbleiteranordnung
nach dem Oberbegriff des Anspruchs 1.
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Mit zunehmender Kompliziertheit integrierter Schaltungskomponenten
wird die Verdrahtungs- und Verpackungstechnik immer wichtiger für die Auslegung
solcher Komponenten, weil die Verdrahtungs- und Verpackungstechnik
einen erheblichen Einfluß auf
die Funktionalität
und die Brauchbarkeit einer solchen Komponente haben kann.
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Verdrahtungstechniken werden verwendet, um
mehrere Einheiten kleinerer Funktionalität elektrisch in kompliziertere
Komponenten zu verbinden und um einzelne und mehrere Gruppen kleinerer
Einheiten mit dem Gehäuse
oder der Verpackung oder dem Baustein zu verbinden, worin sie enthalten
sind. Verdrahtungsverfahren sind wichtig, weil sie die Geschwindigkeit,
mit der die Komponenten arbeiten, den Oberflächenbedarf für die Komponente
und die Verläßlichkeit
der Komponente über
längere
Zeitperioden beeinflussen. Verpackungsverfahren sind auch wichtig,
weil sie die Geschwindigkeit, die Kosten und die Verläßlichkeit
der Komponente beeinflussen und die Komponente mit Leistungs- und
Eingangssignalen versorgen. Infolge des Wunsches, die Fähigkeiten
der Komponenten zu vergrößern, während ein hoher
Grad von Verläßlichkeit
und minimale Kosten aufrechterhalten werden sollen, ist die Verdrahtungs- und
Verpackungstechnik, angewandt bei der Herstellung einer bestimmten
Komponente, ein wichtiger Gesichtspunkt bei deren Auslegung.
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Ein übliches Verfahren der Herstellung
komplizierter Komponenten aus mehreren einzelnen Komponenten ist
die Verwendung einer Mehrchipmodul-Verpackungs- oder -Bausteintechnik,
abgekürzt MCM.
Die MCM-Technik kombiniert zwei oder mehr einzelne integrierte Schaltkreise
(ICs) in Chipform in einem einzigen Baustein, der in der Lage ist,
kompliziertere Funktionen als ein einzelner IC-Chip auszuführen. Die
einzelnen Chips werden auf einem gemeinsamen Substrat montiert und
mit dem Substrat (und miteinander) dank dem Verdrahtungsnetz auf oder
innerhalb des Substrats und mit Bausteinkontakten mittels einer
von verschiedenen Verfahren verbunden, beispielsweise Drahtbonden
oder Löthöckertechnik.
Das Drahtbonden benötigt
Anschlußbondkissen
oder Kontakte auf einem IC-Chip zu einem Leiterrahmen oder zu Kissen
oder Kontakten auf anderen Chips mittels feiner Drähte. Verbindungen zwischen
Kontakten auf unterschiedlichen IC-Chips können auch ausgeführt werden,
indem man Verbindungsdrähte
zwischen ihnen lötet
oder indem man metallische Verdrahtungsleitungen anwendet.
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Während
die Verwendung feiner Drähte
oder metallischer Verdrahtungsleitungen für das Verbinden von IC-Chips
in jedem gewünschten
Ausmaß theoretisch
möglich
ist, ist die Anzahl der erforderlichen Verbindungen oftmals nicht
praktisch wegen der Beschränkungen
hinsichtlich des Platzbedarfs für das
Verlegen von Verdrahtungsdrähten
oder -leitungen, wegen der Notwendigkeit, die Anzahl von Verbindungen
zu begrenzen, um Kurzschlüsse
zu vermeiden, und wegen der kapazitiven und induktiven Kopplung
zwischen den Drähten
oder Leitungen, welche das Verhalten der Schaltung verschlechtern können. Wegen
dieser Überlegungen
hat man Anstrengungen unternommen, die Verdrahtungsschemata zu optimieren
und andere Verfahren für
das Verdrahten mehrerer IC-Chips in eine größere und höhere Funktionalität aufweisende
komplexe Komponente zu entwickeln.
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Einzelne Chips können auch auf einem gemeinsamen
Substrat unter Verwendung von Löthöckern oder
Flipchiptechnik montiert werden.
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Bei diesen Verfahren werden Löthöcker auf dem
Chip plaziert und der Chip wird gewendet, wobei man die Löthöcker in
Kontakt mit leitenden Kissen auf dem Substrat bringt. Das Lot wird
dann zum Rückfließen gebracht
und etabliert einen guten elektrischen Kontakt. Die einzelnen Chips
sind wiederum miteinander verdrahtet unter Verwendung eines Verdrahtungsnetzes,
das in oder auf dem Substrat eingebettet ist. Dabei wird der Ausdruck "Substrat" natürlich nicht
in dem Sinne verwendet, daß das
Basissubstrat eines Halbleiters gemeint wäre, sondern im Sinne von "Träger". Ein Beispiel einer
MCM-Technik, die für
Anwendungsfälle
geeignet ist, bei denen eine große Anzahl von Verdrahtungsleitungen
zwischen einzelnen Chips erforderlich ist und ein solches Verdrahtungsnetz
verwendet, ist die Flächenmatrixtechnik.
Bei diesem Packverfahren werden Verbindungen vom Inneren eines Chips
zu einem anderen über
Verbindungsleitungen hergestellt, eingebettet auf oder innerhalb
eines mehrlagigen MCM-Substrats. Die Verdrahtungslagen des Substrats
sind über
Matrizen von leitenden Kissen zugänglich, die so konstruiert sind,
daß sie
den Positionen der Metallhöcker
auf Chips entsprechen, wobei die Flipchipmethode angewandt wird.
Die metallischen Höcker
werden mit den Matrixkissen verlötet,
um die Chips miteinander elektrisch zu verbinden.
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Die Notwendigkeit für zusätzliche
Verdrahtungskapazität über jene
hinaus, die man durch Drahtbonden oder metallische Verdrahtungsleitungen
erzielen kann, ist besonders kritisch, wenn Matrizen von Logikzellen
oder Chips, bestehend aus mehreren Logikzellmatrizen, in größere und
kompliziertere Komponenten zu verdrahten sind. Da Logikzellmatrizen
typischerweise eine große
Anzahl von Verbindungen benötigen,
damit die kleineren Matrizen in eine Logikkomponente höherer Funktionalität kombiniert
werden können,
wird schnell eine Schranke gegen weitere Expansion erreicht, wenn
die Endmatrize noch größer werden
soll. Dies ist so wegen der Notwendigkeit, inhärente Probleme mit Drahtbonden oder
metallischen Verdrahtungsleitungen, wie oben erwähnt wurde, zu vermeiden. Das
Ergebnis ist, daß die
Matrix darauf beschränkt
wird, entweder klein zu sein, jedoch begrenzt in ihren Fähigkeiten,
oder kompliziert, jedoch größer und
teurer, als für
einen gegebenen Anwendungsfall gewünscht werden kann.
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Ein Verfahren zur Bildung einer LSI-Schaltung
durch Stapeln von zwei oder mehr Schichten von Chips aufeinander
und deren Verbindung über Drahtbonden
ist in der japanischen Patentanmeldungsveröftentlichung Nr. 1-28856 entsprechend
der Anmeldung Nr. 62-182307 beschrieben. Hier wird zwar ein Mittel
zum Kombinieren von zwei oder mehr IC-Chips offenbart, um eine größere Schaltung
zu bilden, doch macht die Anwendung von Drahtbonden, um die Chips
miteinander zu verbinden, den Baustein anfällig hinsichtlich der räumlichen
Verfügbarkeit, Kurzschlußbildung
und kapazitiver und induktiver Kopplungsprobleme, die oben erwähnt wurden. Demgemäß ist die
Verdrahtungsmöglichkeit
einer solchen Komponente erheblich begrenzt.
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Während
die oben beschriebene zweidimensionale ausdehnbare Architektur und
andere MCM-Verpackungsverfahren die Herstellung von mehr kosteneffizienten
Komponenten hoher Fähigkeit
ermöglichen,
existiert nach wie vor ein Problem bezüglich des Verdrahtungsnetzwerkes,
das darin verwendet wird. Dieses Problem betrifft die Laufzeitverzögerungen,
die durch das Leiten von Signalen zu der Peripherie eines Chips
eingeführt
wird, bevor Verbindungen zu anderen Elementen hergestellt werden.
Ein solchen Führen
kann erheblich die Betriebsgeschwindigkeit einer Komponente herabsetzen,
da möglicherweise
ein Signal sich längs
exzessiv langer Wege oder durch zusätzliche Schaltungselemente
ausbreiten muß,
bevor es an seiner beabsichtigten Bestimmung angekommen ist.
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Aus der
EP 0 509 825 A2 ist eine
Halbleiteranordnung bekannt, bei der ein Verdrahtungssubstrat vorgesehen
ist, mit dessen einer Seite eine Vielzahl von Halbleiterchips über Lötkontaktstellen
mechanisch und elektrisch verbunden ist, während die Halbleiterchips,
da sie eine sehr große
Vielzahl von Lötkontaktstellen
besitzen und kaum Wärme
auf das Verdrahtungssubstrat übertragen,
auf der dem Verdrahtungssubstrat abgekehrten Seite mit einer Wärmesenke
verbunden sind.
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Aufgabe der Erfindung ist es, eine
Halbleiteranordnung nach dem Oberbegriff des Anspruchs 1 zu schaffen,
die es ermöglicht,
bei Gattermatrizen die Gatterausnutzung zu steigern und die Betriebsgeschwindigkeit
zu erhöhen.
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Die erfindungsgemäße Lösung dieser Aufgabe ergibt
sich durch Anwendung der kennzeichnenden Merkmale des Patentanspruchs
1.
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Die Unteransprüche definieren bevorzugte Weiterbildungen
dieses Konzepts. Weitere Merkmale und Vorteile der Erfindung lassen
sich der nachfolgenden Beschreibung von Ausführungsbeispielen entnehmen,
wobei auf die beigefügten
Zeichnungen Bezug genommen wird.
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1A bis 1C illustrieren einige Merkmale einer
Logikzellenmatrix oder eines Chips, der aus solchen Matrizen besteht,
geeignet zur Verwendung gemäß der vorliegenden
Erfindung.
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2 zeigt
ein mögliches
Layout der Kontaktkissen, um zu ermöglichen, daß die Logikzellenmatrix der 1A bis 1C in eine komplexere Komponente verdrahtet
werden können.
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3 zeigt
ein zweites mögliches
Layout von Kontaktkissen, um zu ermöglichen, daß die Logikzellenmatrizen der 1A bis 1C in komplexere Komponenten verdrahtet
werden können.
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4 zeigt,
wie die Logikzellenmatrizen der 1A bis 1C mit einem Substrat verdrahtet
werden können,
um die Verbindungen zwischen mehreren kleineren Logikzelluntermatrizen
herzustellen.
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5 zeigt
ein mögliches
Verdrahtungsnetz für
eine Matrize, gebildet aus mehreren kleineren programmierbaren Gattermatrizen
oder Chips, die auf einem MCM-Substrat plaziert sind, wobei die Substratverdrahtungsleitungen
einen äquivalenten Punkt
auf jeder der kleineren Matrizen oder Chips verbindet.
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6 zeigt
das dreidimensionale Analogon des zweidimensionalen Verdrahtungsnetzes
gemäß 5.
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Die 1A bis 1C illustrieren einige Merkmale
einer Logikzellenmatrix oder eines Chips, der aus solchen Matrizen
besteht, und die geeignet sind, um gemäß der vorliegenden Erfindung
verwendet zu werden. Das in 1A bis 1C dargestellte Beispiel hat
eine "ausdehnbare" Architektur, was
bedeutet, daß die
Architektur skalierbar ist, so daß mehrere kleinere Funktionseinheiten
kombiniert werden können,
um eine Komponente mit höheren
Fähigkeiten zu
erhalten, jedoch verbesserter Funktionalität und ähnlicher Architektur wie die
Komponenteneinheiten, aus denen sie aufgebaut ist. In der vorliegenden
Anmeldung bedeutet das Konzept der Ausdehnbarkeit, daß die Chiparchitektur
derart ist, daß einzelne
Chips oder Logikzellenmatrizen in komplexere Komponenten kombiniert
werden können,
indem man eine Stelle auf einem Chip oder einer Matrize mit der äquivalenten
oder entsprechenden Stelle auf einem anderen Chip oder einer anderen
Matrize verbindet. Dies ergibt ein dreidimensional wirkendes oder
quasi-dreidimensionales Verdrahtungsnetz und definiert eine Form
der dreidimensionalen Ausdehnbarkeit. Ein Vorteil dieser Ausdehnbarkeit
besteht darin, daß die mittlere
Verbindungsleitungslänge
zwischen jeweils zwei Elementen unterschiedlicher Chips mini miert wird,
wodurch eine Optimierung der Gesamtarbeitsgeschwindigkeit der Endkomponente
angestrebt wird.
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Das Beispiel einer ausdehnbaren Architektur,
das in 1A bis 1C gezeigt ist, ist eine
konfigurierbare Logikmatrize (CLA), insbesondere ein konfigurierbarer
Logikmatrizenchip, hergestellt von der Anmelderin unter der Bezeichnung
CLAy. Es handelt sich um einen Satz von feldprogrammierbaren Gattermatrizen
(FPGA), von denen einige auch für
die Verwendung gemäß der vorliegenden
Erfindung geeignet sind. Ein anderer Typ von Komponente mit einer
ausdehnbaren Architektur, geeignet für die Anwendung gemäß der vorliegenden
Erfindung, wäre eine
maskenprogrammierbare Gattermatrix. Zusätzlich können Kombinationen einiger
Arten von Chips in dem Ausmaß ausdehnbar
sein, wie es für
die vorliegende Anmeldung benötigt
wird, beispielsweise FPGA und statische Randomspeicherchipkombinationen.
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Wie in 1A gezeigt,
besteht die Architektur eines konfigurierbaren Logikmatrixchips
der CLAy-Serie aus einer zweidimensionalen Matrix 30, gebildet
durch Stapeln kleinerer Untermatrizen 31 von verdrahteten
programmierbaren Logikzellen 12. In 1A ist die Matrix 30 eine 7 × 7 Matrix
von kleineren Untermatrizen 31, und jede kleinere Untermatrize 31 ist
eine 8 × 8
Matrix von Logikzellen 12. Eingangs-/Ausgangstreiber 33
befinden sich an den Rändern
der Matrix 30 zur Aussendung von Signalen in die Matrix
oder aus der Matrix 30 heraus. Die einzelne Logikfunktion
und die aktiven Eingänge
und Ausgänge
jeder Logikzelle 12 werden durch Parameterspeicherbits
und Logikgatter innerhalb der Zelle bestimmt, anstatt durch das
physische Ausbilden der Matrix während
ihrer Herstellung. Demgemäß sind die
einzelnen Zellfunktionen und die Verbindungen zwischen Zellen feldprogrammierbar,
was eine breite Vielzahl von möglichen
Funktionen schafft. Je größer die
Anzahl von Zellen in der Matrix, desto größer ist die Funktionalität der CLAy-Komponente.
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Eine CLAy-Schaltung kann als eine
Matrix programmierbarer Logikzellen angesehen werden, der ein flexibles
Busnetzwerk überlagert
ist. 1B ist eine vergrößerte Ansicht
einer der 8 × 8
Untermatrizen 31 aus Logikzellen 12, enthalten
in der Matrix 30. Obwohl die Logikzel len 12 für das Führen von
Signalen verwendet werden können,
kann dies zu unakzeptabel langen Verzögerungen führen, wenn dies über größere Distanzen
erfolgt. Um dieses Problem anzugehen, werden die Verbindungen zwischen
benachbarten Zellen 12 um zwei Arten von programmierbaren Bussen
erweitert: Lokalbus und Expressbus. Demgemäß erfolgen die Verbindungen
zwischen einzelnen Zellen 12 in den Matrizen 30 bzw. Untermatrizen 31 mittels
Bussen oder durch direkte Verbindungen zwischen benachbarten Zellen.
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Wie in 1B gezeigt,
stellen Lokalbusse 32 Verbindungen zwischen der Matrix
von Zellen und dem Busnetzwerk her. Jeder Lokalbus 32 ist
mit jeder Zelle 12 in seiner Zeile oder Spalte verbunden,
so daß jede
Zelle in der Matrix Lese-/Schreibzugriff auf das lokale Bussystem
hat.
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Expressbusse 36 liefern
die Übertragung von
Signalen mit höherer
Geschwindigkeit und sind nicht mit jeder Zelle verbunden. Die Expressbusse 36 sind
so ausgelegt, daß sie
die Signaltransfers innerhalb der Matrizen 30 und Untermatrizen 31 beschleunigen,
und sie sind der schnellste Weg, um geradlinig Distanzen zu überwinden,
die mehrere Zellen übersteigen.
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Es gibt zwei Busse jedes oben beschriebenen
Typs für
jede Zeile und jede Spalte von Logikzellen 12 in den Matrizen 30 und
Untermatrizen 31. Als "Übertrager" 38 bezeichnete
Verbindungseinheiten haben Abstände
von jeweils acht Zellen 12 und unterteilen jeden Bus in
Segmente, die die acht Zellen überspannen.
Die Übertrager 38 sind
in Zeilen und Spalten ausgefluchtet, wodurch die Matrix 30 in
die kleineren Untermatrizen 31 unterteilt werden, die jeweils
8 × 8
Blöcke
von Zellen 12 enthalten und als "Superblöcke" bezeichnet werden. Die Übertrager 38 dienen
als programmierbare Schalter und können programmiert werden, um
verschiedene Verbindungsfunktionen zwischen ähnlichen oder unterschiedlichen
Bustypen herzustellen. Typischerweise kann ein Übertrager 38 aus einer
oder mehreren Schalteinheiten zusammengefügt sein, wobei jede Schalteinheit
aus einem programmierbaren Signalübertragungsgatter und einem
Puffer besteht. Ein programmierbarer RAM-Speicher der Komponente,
der während
des Konfigurationsmodus entweder gesetzt oder rückgesetzt wird, bringt die
bidirektionalen Signalübertragungsgatter
in einen offenen oder geschlossenen Zustand.
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Wie in 1C gezeigt,
empfängt
jede Logikzelle 12 Eingänge
von ihren vier benachbarten Zellen und überträgt Ausgänge zu diesen. Demgemäß empfängt jede
Logikzelle 12 in einer Untermatrix 31, außer jenen
an der Peripherie der Matrix 30, acht Eingänge von
ihren nördlichen
(N), östlichen
(E), südlichen
(S) und westlichen (W) Nachbarn und übergibt an diese acht Ausgänge. Diese
sechzehn Eingänge und
Ausgänge
werden in zwei Typen unterteilt, "A" und "B", mit einem A-Eingang, einem A-Ausgang,
einem B-Eingang und einem B-Ausgang für jede benachbarte Zelle 12.
Zwischen zwei verschiedenen Zellen 12 ist ein A-Ausgang
immer mit einem A-Eingang und ein B-Ausgang immer mit einem B-Eingang verbunden.
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In der oben beschriebenen CLAy-Architektur sind
Verbindungen zwischen benachbarten Zellen 12 durch direkte
Verbindungen oder durch Busse vorgesehen, wobei beide Typen von
Verbindungen typischerweise mittels metallischer Verdrahtungsleitungen
implementiert werden. Verbindungen zwischen benachbarten Superblöcken, das
heißt
Untermatrizen 31, werden durch das Busnetzwerk und durch Verbindungen
zwischen benachbarten Zellen an der Peripherie benachbarter Superblöcke gebildet.
Eine Matrix aus verdrahteten Untermatrizen 31 bildet einen
CLAy-Chip oder die Matrix 30. Mehrere Matrizen 30 werden
in größere, komplexere
Matrizen verbunden mittels Verbindungsleitungen an der Peripherie jeder
Matrix. Infolge der Begrenzungen bezüglich des verfügbaren Oberflächenplatzes
für das
Auslegen von Verbindungsleitungen und Überlegungen bezüglich Übersprechen
und Kopplung ist die Anzahl von Verbindungsleitungen, die für die Verdrahtung
einer Matrix 30 mit einer anderen solchen Matrix verfügbar sind,
auf etwa 108 begrenzt. Die Folge ist eine Begrenzung des erreichbaren
Grades der Gatterausnutzung und der Komplexität der Endkomponente, die für eine gegebene
Größe der aktiven
Komponentenoberfläche
konstruiert werden kann.
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Das Maß der Gatterausnutzung ist
ein wichtiges Charakteristikum einer Gattermatrix, weil die weit überwiegende
Zahl solcher Komponenten "Zufallslogiksysteme" sind, bei denen
eine Logikzelle an beide benachbarte sowie entferntere Zellen angeschlossen
ist. Dies ist im Kontrast zu "systolischen Matrizensystemen", bei denen Verbindungen
nur zwischen benachbarten Zellen vorliegen. Für ein typisches Zufallslogiksystem
ermöglicht
die CLAy-Architektur eine Gatterausnutzung von 15 bis 20 % der verfügbaren Zellen
auf einem Chip. Dies ist das Ergebnis einer begrenzten Menge von
Verdrahtungsresourcen auf einem Chip. Es ist schwierig, einen größeren Prozentsatz
der verfügbaren
Zellen auszunutzen, da dann, wenn die begrenzte Anzahl von dicht an
Verdrahtungsbussen liegenden verbraucht ist, um entfernte Zellen
anzuschließen,
müssen
andere Busse verwendet werden, um zusätzliche Verbindungen zu ermöglichen.
Dies bedeutet, daß die
Logikzellen nahe jenen Bussen unverfügbar für die Verwendung als aktive
Logikzellen werden. Zusätzlich
können
Zellen als Verbindungsdrähte
eingesetzt werden, wodurch sie unverfügbar für die Verwendung als aktive Logikzellen
gemacht werden. Die Zufügung
von mehr Logikzellen auf einem Chip würde dazu führen, daß die Chipgröße erheblich
zunimmt, und dies kann für
einige Anwendungen nicht kosteneffizient sein. Zusätzlich wird
selbst dann, wenn die Gesamtzahl von Zellen erhöht wird, die Intra-Chipverbindungsbeschränkung nach
wie vor existieren. Wie erwähnt,
hat die CLAy-Matrix 30 ein Maximum von 108 möglichen Eingangs-/Ausgangsverbindungskontakten
an ihrer Peripherie und mit der gegenwärtigen Architektur ist jede
Untermatrix 31 mit ihren vier benachbarten Untermatrizen
in der Matrix 30 mittels sechzehn Lokalbus- und sechzehn Expressbusverbindungen
pro Seite verbunden für
eine Gesamtzahl von 128 Busverbindungen interner Untermatrizen mit
vier Nachbarn. Untermatrizen an der Peripherie der Matrix 30 haben
entweder 64 oder 96 Busverbindungen, abhängig davon, ob es zwei oder
drei benachbarte Untermatrizen gibt.
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Um diese inhärente Begrenzung der Anzahl von
Verbindungspfaden zu überwinden,
können
die Untermatrizen aus Logikzellen 31, wie in 2 dargestellt, angepaßt werden,
die ein mögliches
Layout von Kontaktpunkten 40 zeigt, welche es ermöglichen, die
Logikzellenmatrizen der 1A bis 1C auf einem Substrat zu
montieren, das dazu dient, die Matrizen miteinander zu verdrahten,
wodurch komplexere Komponenten erzeugt werden.
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In 2 ist
jede Untermatrix 31 mit zahlreichen, von Lothöckern gebildeten
Kontaktpunkten 40, versehen, wobei die Kontaktpunkte als
P1 bis P8 in der Zeichnung identifiziert sind. Obwohl nicht erforderlich,
ist es bevorzugt, die Kontaktpunkte 40 über den aktiven Schaltungen
der Untermatrix 31 anzuordnen, wobei eine isolierende Schicht
(nicht dargestellt) zwischen den Kontaktpunkten und der Matrix vorgesehen
ist. Die Kontaktpunkte 40 werden elektrisch durch die isolierende
Schicht mit Punkten auf den Untermatrizen 31 verbunden.
Dies ermöglicht, die
Kontaktpunkte mit den Untermatrizen 31 zu verdrahten, ohne
die Oberflächengröße der Untermatrizen
zu erhöhen
und damit die Oberfläche
des Chips, aus dem die Matrix 30 aus mehreren Untermatrizen 31 ausgebildet
ist. Die Kontaktpunkte 40 werden dann elektrisch mit ähnlichen
Kontaktkissen auf einem Mehrlagensubstrat verbunden, das Verdrahtungsleitungen
enthält
und ermöglicht,
daß Untermatrizen 31 mit
anderen ähnlichen
Untermatrizen in einer gewünschten
Weise verbunden werden. Eine Option besteht darin, die Kontaktpunkte 40 und
das Verdrahtungsnetzwerk des Substrats elektrisch mit den Expressbusübertragern
an einem Rand einer Untermatrize mit entsprechenden Übertragern
am Rand einer anderen Untermatrize zu verbinden. Dies ist in 2 gezeigt, wo die Kontaktpunkte 40 über den Übertragern
plaziert sind, mit denen sie verbunden sind, in diesem Falle mit
jedem vierten oberen und seitlichen Übertrager einer Untermatrize 31. Wenn
jede Untermatrize die Kontaktpunkte oben und seitlich verteilt hat
(die rechte Seite in dem Beispiel), wird die Gesamtmatrix 30 ein
gleichförmig
verteiltes Muster von Kontaktpunkten aufweisen, überlagert allen Untermatrizen
in der Matrix. Dies ist wünschenswert,
weil für
ein auf Zufallslogik basierendes System eine solche Verteilung von
Kontaktpunkten die kürzeste
mittlere Verbindungsweglänge
zwischen jeweils zwei Elementen ergeben wird.
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3 zeigt
ein zweites mögliches
Layout von Kontaktpunkten, die es ermöglichen, die Logikzellenuntermatrizen 31 der 1A bis 1C auf einem Substrat zu montieren und
in komplexere Komponenten zu verdrahten. Wie in 3 gezeigt, sind insgesamt sechzehn Kontaktpunkte 40 elektrisch
mit Punkten auf der Untermatrix 31 verbunden, um mehrere
Untermatrizen 31 in eine Logikkomponente höherer Kapazität zu verdrahten.
In dem in 3 gezeigten
Beispiel sind die Kontaktpunkte 40 wiederum mit den Übertragern 38 verbunden,
die Teil der Schaltung der Matrix 31 sind. Wie in Verbindung
mit dem Kontaktpunkt-Layout der 2 erwähnt, ist
es bevorzugt, daß die
Kontaktpunkte 40 auf einer isolierenden Schicht über der
Untermatrix 31 plaziert werden und elektrisch durch die
isolierende Schicht hindurch mit den gewünschten Anschlußpunkten
der Matrix 31 verbunden sind, um die für aktive Schaltungen verfügbare Oberflächengröße zu maximieren.
In der Ausführungsform
der 3 sind die Kontaktpunkte 40 mit
jedem zweiten oberen und seitlichen Übertrager 38 einer
Untermatrize 31 verbunden.
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4 zeigt
in größeren Einzelheiten
ein Verfahren der Verbindun der Logikzellenuntermatrizen 31 der 1A bis 1C mit einem Substrat, um Verdrahtungen
zwischen mehreren kleineren Logikzellmatrizen zu erhalten. Wie in 4 angegeben, besteht ein Übertrager 38 aus
einer oder mehreren Schalteinheiten 50, wobei jede Schalteinheit 50 aus einem
programmierbaren Übertragungsgatter 52 und einem
Puffer 54 zusammengesetzt ist. Die Schalteinheiten 50 ermöglichen,
Signale unter unterschiedlichen Express- oder Lokalbussen zu führen, die
an einen Übertrager 38 angeschlossen
sind. Um die logischen Untermatrizen 31 mit dem Substrat
zu verbinden, werden die Übertrager 38 der
Untermatrix 31 ergänzt
durch einen zusätzlichen
Satz von Schalteinheiten 51, was es ermöglicht, Signale zwischen dem Substrat,
Kontaktkissen 58 und dem Übertrager 38 zu führen, wobei
die Verbindung zwischen den zusätzlichen
Schalteinheiten 51 und dem Übertrager 38 mittels
der vorbeschriebenen Kontaktpunkte 40 vorgenommen wird.
Zusätzliche
Schalteinheiten 51 werden typischerweise auf den Untermatrizen 31 oder auf
der Isolierschicht plaziert, welche die Kontaktpunkte von der Matrix
isoliert.
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Mit der Hinzufügung von Kontaktpunkten 40, wie
in 3 gezeigt, und einer
Matrize 30, bestehend aus einer 7 × 7 Matrize aus Untermatrizen 31, würde ein
Paar von Matrizen 30, montiert auf einem Substrat, eine
Gesamtzahl von 784 (= 16 × 49)
möglichen
Verbindungen zusätzlich
zu den gegenwärtig verfügbaren 108
gewinnen. Dies würde
es ermöglichen,
mehr Zellen für
die aktiven Logikfunktionen zu verwenden, da weniger für die Funktion
als Verdrahtungsdrähte
benötigt
würden, wodurch
das Maß der Gatterausnutzung
erhöht
wird. Da zusätzlich
weniger der existierenden Busse für die Verbindungen benötigt werden,
werden die Zellen nicht durch die Notwendigkeit gesperrt, ihre Nähe für Verbindungsbusse zu
benutzen. Es ist wichtig festzuhalten, daß diese zusätzliche Anschließbarkeit
mit geringem, wenn überhaupt,
Vergrößern der
Abmessungen des Chips erzielt wird. Die einzige Vergrößerung wäre jene,
die für
das Plazieren der zusätzlichen
Schalteinheiten 51 gemäß 4 benötigt würde.
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Das in oder auf dem Substrat eingebettete Verdrahtungsnetzwerk
legt fest, wie die einzelnen Untermatrizen 31 miteinander
verdrahtet werden und wie die resultierende Schaltungsanordnung
hinsichtlich Funktionalität
und Kapazität
arbeiten wird. 5 zeigt
ein mögliches
Verdrahtungsnetz für
eine Gesamtschaltung 60, ausgebildet aus mehreren kleineren
programmierbaren Gattermatrizen 30, die auf einem MCM-Substrat
plaziert sind, wo die Substratverdrahtungsleitungen einander entsprechende
Punkte auf jeder der Untermatrizen oder Chips verbindet. Das Ergebnis
ist ein dreidimensionales Verdrahtungsnetz, das in einer zweidimensionalen
Architektur implementiert ist. Ein solches Verdrahtungsnetz kann
für eine
Schaltung geeignet sein, die eine Bitaufschnittarchitektur hat,
wo derselbe Satz von Operationen an jedem Bit eines Mehrbitdatenwortes
ausgeführt
wird. Das dreidimensionale Verdrahtungsschema, das hier beschrieben
wurde, sollte eine kürzere
mittlere Laufzeitverzögerung
längs eines
Verbindungspfades haben im Vergleich mit existierenden zweidimensionalen
Verdrahtungsschemata, bei denen die Verbindungen zwischen benachbarten Chips
nur mittels der Anschlußstellen
an der Peripherie der betreffenden Chips ausführbar ist.
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6 zeigt
das dreidimensionale Analogon des zweidimensionalen Verdrahtungsnetzes
gemäß 5. Wie in 6 gezeigt, ist das Ergebnis des Verdrahtungsschemas
nach 5 ein zweidimensionales Äquivalent
des Ergebnisses der Übereinanderstapelung
mehrerer Matrizen 30 und Verbindung einander entsprechender
Punkte auf jeder diese Matrizen.
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Gemäß der vorliegenden Erfindung
gibt es zwei primäre
Vorteile, die daraus resultieren, daß zusätzliche Kontaktpunkte an den
Logik zellenuntermatrizen 31 vorgesehen werden und mehrere
Matrizen 30, bestehend aus solchen Untermatrizen, auf einem Substrat
montiert werden, das den einzelnen Chips ermöglicht, in einer gewünschten
Weise miteinander verdrahtet zu werden. Als erstes kann ein höheres Ausmaß der Gatterausnutzung
realisiert werden und zweitens können
Signale längs
der Untermatrizen 31 und Matrizen 30 über kürzere Verdrahtungsleitungen geführt werden,
wodurch die mittlere Laufzeitverzögerung zwischen verbundenen
Punkten verringert wird und die Arbeitsgeschwindigkeit der Schaltungsanordnung
erhöht
wird.
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Die Gatterausnutzung wird gesteigert,
weil Verbindungen zu inneren Matrizenpunkten oder sogar zu einzelnen
Logikzellen hergestellt werden können,
anstatt nur zu peripheren Regionen auf einem Chip. Das bedeutet,
daß die
Anzahl und die Varietät der
möglichen
Verbindungen gesteigert wird, womit die Architekturkomplexität der fertiggestellten
Schaltungsanordnung vergrößert wird.
Ausbreitungsverzögerungen
werden abgesenkt, weil anstatt ein Signal bis zum Rand eines Chips
oder durch mehrere Zellen 12 und/oder mehrere Übertrager 38 laufen
zu lassen, bevor eine Verbindung zu einem anderen Chip oder einer
anderen Matrix hergestellt werden kann, wie dies bisher typischerweise
der Fall ist, die vorliegende Erfindung eine gleichförmigere
Verteilung von Verbindungspunkten über die Fläche der Komponentenmatrizen
und der Chips vorsieht. Diese Anordnung wirkt dahin, die mittlere
Verbindungslänge
zwischen Elementen, die sich auf zwei unterschiedlichen Chips befinden,
zu minimieren.
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Zusätzlich zu dem dreidimensionalen
Verdrahtungsschema, das oben beschrieben wurde, bei welchem Punkte
auf unterschiedlichen Chips miteinander verbunden sind, können Fachleute
abschätzen,
daß das
Substratverdrahtungsnetzwerk auch ausgelegt werden kann, um Punkte
auf demselben Chip elektrisch miteinander zu verbinden. Dies kann besonders
nützlich
in dem Fall von Komponenten wie feldprogrammierbaren Gattermatrizen
sein, die für die
Ermöglichung
der Rekonfiguration durch den Benutzer ausgelegt sind, um einem
spezifischen Anwendungsfall genüge
zu tun, weil das Verdrahtungsschema innerhalb des Chips und zwischen
Chips nicht zu dem Zeitpunkt bekannt ist, wenn der Chip hergestellt
wird. Für bestimmte
Anwendungen kann es wünschenswert
sein, die Verbindungskapazität
innerhalb des Chips so zu vergrößern, daß die existierende
Verdrahtungskapazität
primär
für die
Verbindungen zwischen einzelnen Chips eingesetzt werden kann. Diese
Ausführungsform
der vorliegenden Erfindung ist besonders geeignet für Anwendungen
wie das Führen
von Taktsignalen zu mehreren Punkten auf demselben Chip, wo dasselbe
Signal zu einer großen
Zahl von Punkten verteilt werden muß, mit dem Erfordernis minimaler
Verzögerung
zwischen jedem der Punkte.
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Diese Ausführungsform der vorliegenden
Erfindung würde
wiederum das Hinzufügen
von Lothöckern
oder Kontaktpunkten auf den Untermatrizen 31 involvieren
und nachfolgendes Montieren der Matrize 30, bestehend aus
solchen Untermatrizen auf einem Substrat. In dieser Ausführungsform
jedoch würde das
Substrat ein Verdrahtungsnetzwerk enthalten, das Punkte auf derselben
Matrize 30 miteinander verbindet. Verbindungen zwischen
unterschiedlichen Matrizen 30 würden dann durch Zelle-zu-Zelle-Verbindungen, Busleitungen
oder andere Teile des Substratverdrahtungsnetzes implementiert.
Die zusätzliche
Verdrahtungskapazität
dieser Ausführungsform ergänzt erneut
jene, die in dem Chip, wie er ursprünglich hergestellt wurde, verfügbar ist,
wodurch das Ausmaß der
Gatterausnutzung erhöht
wird und die Ausbreitungsverzögerung
zwischen Punkten auf demselben Chip und auf unterschiedlichen Chips
reduziert wird.