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Die vorliegende Erfindung betrifft eine Speicheranordnung und ein Verfahren zum Speichern zumindest eines Bits.
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Eine Speicheranordnung kann einen Speichertransistor zum nicht-flüchtigen Speichern eines Bits umfassen.
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DE 102004046793 B3 beschreibt ein nicht-flüchtiges Speicherelement, das zwei kreuzgekoppelte Metall-Oxid-Halbleiter Feldeffekttransistoren, abgekürzt MOSFETs, mit jeweils einer schwebenden Steuerelektrode, englisch floating gate, umfasst.
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US 4,855,955 A gibt eine Speicherzelle mit drei seriell geschalteten Transistoren an, welche zwei floating gate MOSFETs und einen Auswahltransistor umfassen.
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Im Dokument
US 4,758,988 A ist eine Speicheranordnung gezeigt, in der Daten aus zwei Arrays zeitgleich einem Leseverstärker zugeführt werden.
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US 2006/0092683 A1 beschreibt einen nicht-flüchtigen Speicher mit einem Block, der eine ersten und eine zweiten Teilblock umfasst, die in getrennten Wannen angeordnet sind.
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US 4,970,691 A befasst sich mit einem EPROM mit zwei Zellen für ein Bit. Ein differentieller Leseverstärker ist eingangsseitig mit einem ersten und einem zweiten Speicherzellenarray gekoppelt. Für jedes Bit sind eine Speicherzelle im ersten Speicherzellenarray und eine korrespondierende Speicherzelle im zweiten Speicherzellenarray vorgesehen. Eine Wortleitung steuert die Speicherzelle und die korrespondierende Speicherzelle an.
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US 6,765,825 B1 erläutert eine differentielle Speicherzelle mit zwei Transistoren mit schwebendem Gate. Zwei Speichertransistoren weisen Sourceanschlüsse, die zusammengeschlossen sind, Drainanschlüsse, die mit korrespondierenden Bitleitungen gekoppelt sind, und Steueranschlüsse, die mit einer gemeinsamen Wortleitung gekoppelt sind, auf. Eine Auslesezelle ist eingangsseitig mit den korrespondierenden Bitleitungen verbunden.
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US 7,161,832 B2 beschreibt einen nicht-flüchtigen Halbleiterspeicher. Eine Zelle speichert ein Bit und weist zwei Transistoren auf. Eine Wortleitung ist an die Steueranschlüsse beider Transistoren angeschlossen. Die Drainanschlüsse der beiden Transistoren sind an komplementäre Bitleitungen angeschlossen, die während eine Leseoperation mit einem differentiellen Verstärker verbunden sind. Die beiden Transistoren weisen einen gemeinsamen Sourceanschluss auf.
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Aufgabe der vorliegenden Erfindung ist es, eine Speicheranordnung und ein Verfahren zum Speichern zumindest eines Bits bereitzustellen, die eine Lebensdauer der Speicheranordnung erhöht.
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Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 sowie dem Verfahren gemäß Patentanspruch 15 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der abhängigen Ansprüche.
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In einer Ausführungsform umfasst eine Speicheranordnung einen Halbleiterspeicher, einen ersten und einen zweiten Speichertransistor zum nicht-flüchtigen Speichern eines ersten Bits einer zu speichernden Information. Der erste Speichertransistor ist von einer ersten Wanne umfasst, die der Halbleiterkörper umfasst. Ein Substratanschluss des ersten Speichertransistors ist an einen ersten Wannenanschluss angeschlossen ist, dem eine Wannenspannung zugeführt ist. Der zweite Speichertransistor ist von der ersten Wanne oder einer zweiten Wanne umfasst, die der Halbleiterkörper umfasst. Ein Substratanschluss des zweiten Speichertransistors ist an den ersten Wannenanschluss beziehungsweise an einen zweiten Wannenanschluss angeschlossen, dem eine zweite Wannenspannung zugeführt ist. Weiter umfasst die Speicheranordnung eine Wortleitung, die mit einem Steueranschluss des ersten Speichertransistors und einem Steueranschluss des zweiten Speichertransistors verbunden ist. Darüber hinaus umfasst die Speicheranordnung einen Leseverstärker mit einem ersten und einem zweiten Eingang sowie einem Ausgang. Der erste Eingang des Leseverstärkers ist mit dem ersten Speichertransistor und der zweite Eingang mit dem zweiten Speichertransistor zum Auslesen jeweilig gespeicherter Information gekoppelt.
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Der erste Speichertransistor ist zum Speichern eines ersten Bits und der zweite Speichertransistor zum Speichern des ersten Bits in invertierter Form vorgesehen. An dem ersten Speichertransistor ist ein erstes Bitleitungssignal abgreifbar, das dem ersten Eingang des Leseverstärkers zugeleitet wird. Entsprechend ist an dem zweiten Speichertransistor ein zweites Bitleitungssignal abgreifbar, das dem zweiten Eingang des Leseverstärkers zugeleitet wird. An dem Ausgang des Leseverstärkers wird ein Ausgangssignal bereitgestellt, das in Abhängigkeit des ersten und des zweiten Bitleitungssignals generiert wird.
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Mit Vorteil umfasst die Speicheranordnung zwei Speichertransistoren zum Speichern eines Bits. Somit ist die Ausfallsicherheit gegenüber einer Speicheranordnung, in der lediglich ein Speichertransistor zum Speichern eines Bits vorgesehen ist, erhöht. Mit Vorteil speichern der erste und der zweite Speichertransistor das erste Bit sowohl in der nichtinvertierten wie auch in der invertierten Form. Damit wird auch bei einer eventuellen Drift des ersten oder des zweiten Speichertransistors das erste Bitleitungssignal mit einem Wert bereitgestellt, der sich deutlich von einem Wert des zweiten Bitleitungssignals unterscheidet, sodass das Ausgangssignal des Leseverstärkers das erste Bit mit großer Zuverlässigkeit repräsentiert und eine lange Lebensdauer der Speicheranordnung erzielt wird.
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In einer bevorzugten Ausführungsform sind der erste und der zweite Speichertransistor nach einem Schreibvorgang in unterschiedlichen Betriebszuständen. Weist das erste Bit den logischen Wert 1 auf, so speichert der erste Speichertransistor den logischen Wert 1 und der zweite Speichertransistor den logischen Wert 0. Weist hingegen das erste Bit den logischen Wert 0 auf, so speichert der erste Speichertransistor den logischen Wert 0 und der zweite Speichertransistor den logischen Wert 1. Nach dem Schreibvorgang sind somit die beiden Speichertransistoren in zueinander komplementären Betriebszuständen oder Ladezuständen.
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In einer Ausführungsform umfasst die Speicheranordnung den Halbleiterkörper mit der ersten Wanne. Die erste Wanne umfasst den ersten und den zweiten Speichertransistor.
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In einer alternativen Ausführungsform umfasst der Halbleiterkörper der Speicheranordnung die erste Wanne und die zweite Wanne. Die erste Wanne umfasst den ersten Speichertransistor und die zweite Wanne umfasst den zweiten Speichertransistor.
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In einer Ausführungsform werden in einem ersten Schritt sowohl der erste wie auch der zweite Speichertransistor programmiert. Erst in einem zweiten Schritt wird in Abhängigkeit des Wertes des ersten Bits entweder der erste Speichertransistor oder der zweite Speichertransistor gelöscht. Somit speichern der erste und der zweite Speichertransistor das erste Bit erst nach dem zweiten Schritt.
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In einer alternativen Ausführungsform wird beim Speichern des ersten Bits ausschließlich einer der beiden Speichertransistor programmiert und ausschließlich der weitere der beiden Speichertransistoren gelöscht. Mit Vorteil kann bei einer Anordnung der beiden Speichertransistoren in zwei getrennte Wannen der erste Speichertransistor unabhängig vom zweiten Speichertransistor programmiert oder gelöscht werden. Somit ist die Anzahl der Programmier- und Löschvorgänge bei den Speichertransistoren reduziert, sodass die Lebensdauer der Speicheranordnung weiter erhöht ist.
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In einer Ausführungsform umfasst die Speicheranordnung mindestens einen dritten und einen vierten Speichertransistor zum nicht-flüchtigen Speichern mindestens eines weiteren Bits sowie mindestens eine weitere Wortleitung, die mit einem Steueranschluss des mindestens einen dritten Speichertransistors und einem Steueranschluss des mindestens einen vierten Speichertransistors verbunden ist. Der Leseverstärker ist am ersten Eingang mit dem mindestens einen dritten Speichertransistor und am zweiten Eingang mit dem mindestens einen vierten Speichertransistor gekoppelt. Der mindestens eine dritte Speichertransistor und der mindestens eine vierte Speichertransistor speichern je paarweise unterschiedliche Informationsbits.
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In einer Ausführungsform sind der erste Speichertransistor und der mindestens eine dritte Speichertransistor über eine erste Bitleitung mit dem ersten Eingang des Leseverstärkers gekoppelt. Entsprechend sind der zweite Speichertransistor und der mindestens eine vierte Speichertransistor über eine zweite Bitleitung mit dem zweiten Eingang des Leseverstärkers gekoppelt. Mittels der Wortleitungen wird ausgewählt, ob der erste und der zweite Speichertransistor oder der mindestens eine dritte und der mindestens eine vierte Speichertransistor ein Signal an die erste und die zweite Bitleitung abgeben. Werden mittels eines Wortleitungssignals auf der Wortleitung der erste und der zweite Speichertransistor aktiviert, so geben der erste und der zweite Speichertransistor das erste und das zweite Bitleitungssignal an die erste und die zweite Bitleitung ab. Wird hingegen durch mindestens ein weiteres Wortleitungssignal auf der mindestens einen weiteren Wortleitung der mindestens eine dritte und vierte Speichertransistor aktiviert, so geben der mindestens eine dritte und vierte Speichertransistor das erste und das zweite Bitleitungssignal an die erste und die zweite Bitleitung ab.
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In einer Ausführungsform umfasst die erste Wanne den ersten, den zweiten, den mindestens einen dritten und den mindestens einen vierten Speichertransistor. In einer alternativen Ausführungsform umfasst die erste Wanne den ersten und den mindestens einen dritten Speichertransistor. Dabei umfasst die zweite Wanne den zweiten und den mindestens einen vierten Speichertransistor.
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Elektronen können auf ein floating gate der Speichertransistoren mittels eines hot carrier-Mechanismus gebracht werden. Bevorzugt können Elektronen auf das floating gate der Speichertransistoren mittels eines Fowler-Nordheim Tunnelmechanismus gebracht werden. Vorteilhafterweise lässt der Fowler-Nordheim Tunnelmechanismus eine höhere Anzahl an Schreibvorgängen verglichen mit dem hot carrier-Mechanismus zu.
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Die Speicheranordnung kann in Anlagen der Mess- und Regelungstechnik verwendet werden. Insbesondere kann sie bei Strom- und Wasserzählern verwendet werden. Mit Vorteil kann die Speicheranordnung die Daten halten, auch wenn eine Versorgungsspannung der Speicheranordnung abgeschaltet wird.
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In einer Ausführungsform umfasst ein Verfahren zum Speichern zumindest eines Bits ein nicht-flüchtiges Speichern eines ersten Bits in einem ersten Speichertransistor einer Speicheranordnung und ein nicht-flüchtige Speichern des ersten Bits in invertierter Form in einem zweiten Speichertransistor der Speicheranordnung. Ein Steueranschluss des ersten Speichertransistors und ein Steueranschluss des zweiten Speichertransistors werden gleichzeitig mit einem Wortleitungssignal beaufschlagt. Weiter umfasst das Verfahren ein Abgeben eines Ausgangssignals in Abhängigkeit eines ersten Bitleitungssignals, das von dem ersten Speichertransistor bereitgestellt wird, und in Abhängigkeit eines zweiten Bitleitungssignals, das von dem zweiten Speichertransistor jeweils in Abhängigkeit der gespeicherten Information bereitgestellt wird. Weiter umfasst die Speicheranordnung einen Halbleiterkörper. Der erste Speichertransistor ist von einer ersten Wanne umfasst ist, die der Halbleiterkörper umfasst. Ein Substratanschluss des ersten Speichertransistors ist an einen ersten Wannenanschluss angeschlossen, dem eine Wannenspannung zugeführt wird. Der zweite Speichertransistor ist von der ersten Wanne oder einer zweiten Wanne umfasst, die der Halbleiterkörper umfasst. Ein Substratanschluss des zweiten Speichertransistors ist an den ersten Wannenanschluss beziehungsweise an einen zweiten Wannenanschluss angeschlossen, dem eine zweite Wannenspannung zugeführt wird.
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Mit Vorteil wird das erste Bit mittels zweier Speichertransistoren gespeichert, sodass die Ausfallsicherheit beim Speichern des ersten Bits erhöht ist. Mit dem Erzeugen des Ausgangssignals in Abhängigkeit der Signale von zwei Speichertransistoren werden eine hohe Zuverlässigkeit und damit eine lange Lebensdauer der Speicheranordnung erzielt. Der erste und der zweite Speichertransistor werden parallel zum Generieren des Ausgangssignals ausgelesen. Das Speichern kann als Schreibvorgang bezeichnet werden. Ein Schreibvorgang kann ein Programmieren und/oder ein Löschen umfassen.
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Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente und Schaltungselemente tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt.
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Es zeigen:
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1A bis 1C eine beispielhafte Ausführungsform der Speicheranordnung nach dem vorgeschlagenen Prinzip,
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2A bis 2C eine weitere beispielhafte Ausführungsform einer Speicheranordnung nach dem vorgeschlagenen Prinzip,
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3 einen Leseverstärker und
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4A und 4B Darstellungen einer Abhängigkeit eines Stromes durch einen Speichertransistor von einer Anzahl von Schreibvorgängen.
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1A zeigt eine beispielhafte Ausführungsform einer Speicheranordnung nach dem vorgeschlagenen Prinzip. Die Speicheranordnung 10 umfasst einen ersten und einen zweiten Speichertransistor 11, 17. Der erste Speichertransistor 11 weist einen Steueranschluss 12, einen ersten und einen zweiten Anschluss 13, 14 sowie einen Substratanschluss 15 auf. Entsprechend umfasst der zweite Speichertransistor 17 einen Steueranschluss 18, einen ersten und einen zweiten Anschluss 19, 20 sowie einen Substratanschluss 21. Die Speicheranordnung 10 umfasst einen Leseverstärker 23, der einen ersten und einen zweiten Eingang 24, 25 sowie einen Ausgang 26 umfasst. Der erste Eingang 24 ist mit dem ersten Speichertransistor 11 und der zweite Eingang 25 des Leseverstärkers 23 ist mit dem zweiten Speichertransistor 17 gekoppelt. Dabei ist der erste Anschluss 13 des ersten Speichertransistors 11 an eine erste Bitleitung 27 angeschlossen, die mit dem ersten Eingang 24 des Leseverstärkers 23 verbunden ist. Entsprechend ist der erste Anschluss 19 des zweiten Speichertransistors 17 an eine zweite Bitleitung 28 angeschlossen, die mit dem zweiten Eingang 25 des Leseverstärkers 23 verbunden ist. Die Speicheranordnung 10 umfasst eine Wortleitung 29, an die der Steueranschluss 12 des ersten Speichertransistors 11 und der Steueranschluss 18 des zweiten Speichertransistors 17 angeschlossen sind. Die Verbindungen der Steueranschlüsse 12, 18 des ersten und des zweiten Speichertransistors 11, 17 untereinander und zu der Wortleitung 29 sind permanent. Der zweite Anschluss 14 des ersten Speichertransistors 11 und der zweite Anschluss 20 des zweiten Speichertransistors 17 sind über einen ersten Auswahltransistor 30 mit einem ersten Versorgungsspannungsanschluss 31 gekoppelt. Die Speicheranordnung 10 ist auf einem Halbleiterkörper 32 integriert. Der Halbleiterkörper 32 weist eine erste Wanne 33 auf, welche den ersten und den zweiten Speichertransistor 11, 17 umfasst. Der Substratanschluss 15 des ersten Speichertransistors 11 und der Substratanschluss 21 des zweiten Speichertransistors 17 sind an einen ersten Wannenanschluss 34 angeschlossen. Die erste Wanne 33 ist n-dotiert.
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Weiter umfasst die Speicheranordnung 10 einen dritten, einen vierten, einen fünften und einen sechsten Speichertransistor 35 bis 38. Der dritte, der vierte, der fünfte und der sechste Speichertransistor 35 bis 38 sind in der ersten Wanne 33 angeordnet. Ein Steueranschluss des dritten Speichertransistors 35 und ein Steueranschluss des vierten Speichertransistors 36 sind an eine weitere Wortleitung 39 angeschlossen. Entsprechend sind ein Steueranschluss des fünften Speichertransistors 37 und ein Steueranschluss des sechsten Speichertransistors 38 an eine zusätzliche Wortleitung 40 angeschlossen. Ein erster Anschluss des dritten Speichertransistors 35 und ein erster Anschluss des fünften Speichertransistors 37 sind an die erste Bitleitung 27 angeschlossen. Entsprechend sind ein erster Anschluss des vierten Speichertransistors 36 und ein erster Anschluss des sechsten Speichertransistors 38 an die zweite Bitleitung 28 angeschlossen. Die zweiten Anschlüsse des dritten, vierten, fünften und sechsten Speichertransistors 35 bis 38 sind ebenfalls über den Auswahltransistor 30 mit dem ersten Versorgungsspannungsanschluss 31 gekoppelt. Die Substratanschlüsse des dritten, des vierten, des fünften und des sechsten Speichertransistors 35 bis 38 sind an den ersten Wannenanschluss 34 angeschlossen.
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Darüber hinaus umfasst der Halbleiterkörper 32 eine zweite Wanne 41. Die Speicheranordnung 10 weist einen siebten, einen achten, einen neunten, einen zehnten, einen elften und einen zwölften Speichertransistor 42 bis 47 auf, die in der zweiten Wanne 41 angeordnet sind. Ein Steueranschluss des siebten Speichertransistors 42 und ein Steueranschluss des achten Speichertransistors 43 sind ebenfalls an die Wortleitung 29 angeschlossen. Entsprechend sind ein Steueranschluss des neunten Speichertransistors 44 und ein Steueranschluss des zehnten Speichertransistors 45 an die weitere Wortleitung 39 angeschlossen. Darüber hinaus sind ein Steueranschluss des elften Speichertransistors 46 und ein Steueranschluss des zwölften Speichertransistors 47 an die zusätzliche Wortleitung 40 angeschlossen. Ein erster Anschluss des siebten, des neunten und des elften Speichertransistors 42, 44, 46 ist an eine dritte Bitleitung 48 angeschlossen, die mit dem ersten Eingang 24 des Leseverstärkers 23 gekoppelt ist. Entsprechend ist ein erster Anschluss des achten, des zehnten und des zwölften Speichertransistors 43, 45, 47 an eine vierte Bitleitung 49 angeschlossen, die mit dem zweiten Eingang 25 des Leseverstärkers 23 gekoppelt ist. Die zweiten Anschlüsse der sechs Speichertransistoren 42 bis 47 sind über einen weiteren Auswahltransistor 50 mit dem ersten Versorgungsspannungsanschluss 31 gekoppelt. Die Substratanschlüsse der sechs Speichertransistoren 42 bis 47 sind an einen weiteren Wannenanschluss 51 angeschlossen.
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In entsprechender Weise umfasst der Halbleiterkörper 32 eine dritte Wanne 52. Die zweite und die dritte Wanne 41, 52 sind n-dotiert. Die Speicheranordnung 10 weist einen dreizehnten bis achtzehnten Speichertransistor 53 bis 58 auf, die in der dritten Wanne 52 angeordnet sind. Die Steueranschlüsse der sechs Speichertransistoren 53 bis 58 sind an die Wortleitung 29, die weitere Wortleitung 39 und die zusätzliche Wortleitung 40 angeschlossen. Die ersten Anschlüsse des dreizehnten, des fünfzehnten und des siebzehnten Speichertransistors 53, 55, 57 sind an eine fünfte Bitleitung 59 und die ersten Anschlüsse des vierzehnten, des sechzehnten und des achtzehnten Speichertransistors 54, 56, 58 an eine sechste Bitleitung 60 angeschlossen. Die fünfte Bitleitung 59 ist mit dem ersten Eingang 24 und die sechste Bitleitung 60 ist mit dem zweiten Eingang 25 des Leseverstärkers 23 gekoppelt. Die Substratanschlüsse der sechs Speichertransistoren 53 bis 58 sind an einen zusätzlichen Wannenanschluss 61 angeschlossen. Die zweiten Anschlüsse der sechs Speichertransistoren 53 bis 58 sind über einen zusätzlichen Auswahltransistor 62 mit dem ersten Versorgungsspannungsanschluss 31 gekoppelt. Die Steueranschlüsse der drei Auswahltransistoren 30, 50, 62 sind miteinander verbunden. Die Auswahltransistoren 30, 50, 62 sind als p-Kanal MOSFETs realisiert.
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Darüber hinaus umfasst die Schaltungsanordnung 10 einen Y-Decoder 63, der einen ersten, einen zweiten, einen dritten, einen vierten, einen fünften und einen sechsten Umschalter 64 bis 69 und eine Y-Decodersteuerung 70 umfasst. Die Umschalter 64 bis 69 sind jeweils als ein Transmission-Gate realisiert. Die sechs Umschalter 64 bis 69 sind eingangsseitig mit den sechs Bitleitungen 27, 28, 48, 49, 59, 60 verbunden. Ein erster Anschluss des ersten, des dritten und des fünften Umschalters 64, 66, 68 ist mit dem ersten Eingang 24 des Leseverstärkers 23 verbunden. Entsprechend ist ein erster Anschluss des zweiten, des vierten und des sechsten Umschalters 65, 67, 69 mit dem zweiten Eingang 25 des Leseverstärkers 23 verbunden. Ein jeweiliger zweiter Anschluss der sechs Umschalter 64 bis 69 ist mit einem Versorgungsspannungsausgang 71 der V-Decodersteuerung 70 verbunden. Somit ist die erste Bitleitung 27 mittels des ersten Umschalters 64 entweder mit dem Versorgungsausgang 71 oder dem ersten Anschluss 24 des Leseverstärkers 23 verbunden. Entsprechend ist die zweite Bitleitung 28 über den zweiten Umschalter 65 entweder mit dem Versorgungsausgang 71 oder mit dem zweiten Eingang 25 des Leseverstärkers 26 verbunden. Entsprechend sind die dritte und die fünfte Bitleitung 48, 59 über den dritten beziehungsweise fünften Umschalter 66, 68 entweder mit dem ersten Eingang 24 des Leseverstärkers 23 oder dem Versorgungsanschluss 71 verbunden. Hingegen sind die vierte und die sechste Bitleitung 49, 60 über den vierten beziehungsweise sechsten Umschalter 67, 69 mit dem zweiten Eingang 25 des Leseverstärkers 23 oder dem Versorgungsausgang 71 verbunden. Weiter weist die Y-Decodersteuerung 70 einen ersten und einen zweiten Steuerausgang 72, 73 auf, die mit den Steuereingängen der sechs Umschalter 64 bis 69 verbunden sind.
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Darüber hinaus weist die Speicheranordnung 10 einen Datentreiber 74 auf, der an einem ersten Treiberausgang 75 mit den ersten Anschlüssen des ersten, des dritten und des fünften Umschalters 64, 66, 68 sowie dem ersten Eingang 24 des Leseverstärkers 23 verbunden ist. Weiter ist der Datentreiber 74 an einem zweiten Treiberausgang 76 mit den ersten Anschlüssen des zweiten, des vierten und des sechsten Umschalters 65, 67, 69 sowie dem zweiten Eingang 25 des Leseverstärkers 23 verbunden. Darüber hinaus umfasst die Speicheranordnung 10 einen X-Decoder 80 und eine Kontrolllogik 82. Die Wortleitungen 29, 39, 40 sind an drei Ausgänge des X-Decoders 80 angeschlossen. Die Kontrolllogik 82 ist ausgangsseitig mit den Steueranschlüssen der Auswahltransistoren 30, 50, 62, dem X-Decoder 80, der Y-Decodersteuerung 70, dem Datentreiber 74 und dem Leseverstärker 23 sowie über nicht eingezeichnete Verbindungen mit den Wannenanschlüssen 34, 51, 61 verbunden. Die Speicheranordnung 10 umfasst somit ein Array 77, welches die erste, die zweite und die dritte Wanne 33, 41, 52 umfasst. Das Array 77 weist 18 Speichertransistoren 11, 17, 35 bis 38, 42 bis 47, 53 bis 58 auf.
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Die Speicheranordnung 10 ist in einer komplementären Metall-Oxid-Halbleiter Technologie, abgekürzt CMOS-Technologie, ausgeführt. Die Auswahltransistoren 30, 50, 62, die 18 Speichertransistoren, eine Ausgangsstufe der Y-Decodersteuerung 70, die Umschalter 64 bis 69, eine Ausgangsstufe des X-Decoders 80 und eine Ausgangsstufe des Datentreibers 74 sind in einer Hochvolt-CMOS-Technologie ausgeführt. Bei der Hochvolt-CMOS-Technologie kann eine Spannung zwischen dem ersten Anschluss und dem zweiten Anschluss des jeweiligen Transistors, zwischen dem Steueranschluss und dem ersten Anschluss sowie dem Steueranschluss und dem zweiten Anschluss des jeweiligen Transistors einen Wert aus einem Intervall von 5 bis 15 V betragen.
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Die Speichertransistoren 11, 17, 35 bis 38, 42 bis 47, 53 bis 58 sind als EEPROM-Speichertransistoren ausgebildet. Die Speichertransistoren sind als p-Kanal MOSFETs realisiert. Die Speichertransistoren weisen jeweils eine schwebende Gateelektrode, englisch floating gate, auf, die zwischen dem jeweiligen Steueranschluss und der jeweiligen Wanne angeordnet ist. Die jeweilige Wanne ist n-dotiert. Dabei ist zwischen dem floating gate und der Wanne ein Oxid angeordnet, das als Tunneloxid bezeichnet wird. Bei einem Programmiervorgang werden aufgrund der Potentialdifferenz zwischen dem floating gate und der Wanne beziehungsweise zwischen dem Steueranschluss und der Wanne Elektronen durch das Tunneloxid gezogen und sammeln sich auf dem floating gate an. Bei einem Löschvorgang wird eine Potentialdifferenz zwischen dem floating gate und der Wanne derart erzeugt, dass Elektronen von dem floating gate zur Wanne diffundieren. Eine Schwellenspannung, englisch threshold voltage, eines Speichertransistors hängt von der Ladungsmenge auf dem floating gate ab. Bei einem Lesevorgang wird somit ein Wert der Schwellenspannung beziehungsweise damit verbunden ein Wert eines durch den ersten und den zweiten Anschluss eines Speichertransistors fließenden Stroms ermittelt. Befinden sich vermehrt Elektronen auf dem floating gate, ist der Speichertransistor leitend. Befinden sich hingegen keine Elektronen auf dem floating gate, ist der Speichertransistor in einem sperrenden Betriebszustand.
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Am ersten Versorgungsspannungsanschluss 31 liegt eine erste Versorgungsspannung VDD an. Am Versorgungsausgang 71 der Y-Decodersteuerung 70 wird eine Vorspannung VBIAS bereitgestellt. Der X-Decoder 80 gibt ein Wortleitungssignal WL1 an die Wortleitung 29, ein weiteres Wortleitungssignal WL2 an die weitere Wortleitung 39 und ein zusätzliches Wortleitungssignal WL3 an die zusätzliche Wortleitung 40 ab. Die erste Bitleitung 27 weist ein erstes Bitleitungssignal BL1 auf. Entsprechend weisen die zweite, dritte, vierte, fünfte und sechste Bitleitung 28, 48, 49, 59, 60 ein zweites, drittes, viertes, fünftes und sechstes Bitleitungssignal BL2, BL3, BL4, BL5, BL6 auf. Dem ersten Wannenanschluss 34 wird eine Wannenspannung WE1, dem weiteren Wannenanschluss 51 eine weitere Wannenspannung WE2 und dem zusätzlichen Wannenanschluss 61 eine zusätzliche Wannenspannung WE3 von der Kontrolllogik 82 zugeführt. Ein Auswahlsignal SL wird den Auswahltransistoren 30, 50, 62 von der Kontrolllogik 82 zugeleitet. An einem Knoten zwischen dem ersten Auswahltransistor 30 und den Speichertransistoren der ersten Wanne 33 liegt eine Anschlussspannung SL1 an. Entsprechend liegt an einem Knoten zwischen dem weiteren Auswahltransistor 50 und den Speichertransistoren der zweiten Wanne 41 eine weiteren Anschlussspannung SL2 sowie an einem Knoten zwischen dem zusätzlichen Auswahltransistor 62 und den Speichertransistoren der dritten Wanne 52 eine zusätzliche Anschlussspannung SL3 an. Die Funktion der in 1A gezeigten Speicheranordnung wird mittels der 1B und 1C näher erläutert.
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Schaltet man die erste Versorgungsspannung VDD der Speicheranordnung 10 ab, so bleiben mit Vorteil die Elektronen auf den floating gates der Speichertransistoren erhalten.
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In einer alternativen Ausführungsform können die Speichertransistoren auch als n-Kanal MOSFETs realisiert sein. Die Wannen 33, 41, 52 sind dann p-dotiert. Dabei sind die Potentiale für den Programmier-, den Lösch- und den Lesevorgang entsprechend angepasst.
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In einer alternativen, nicht gezeigten Ausführungsform umfasst die Speicheranordnung 10 ein Pageregister. Bei einem Speichervorgang unter Verwendung eines Pageregisters können wahlweise ein oder mehrere Bits gleichzeitig in die Speicheranordnung geschrieben werden. Die maximale Anzahl der Bits, welche gleichzeitig geschrieben werden können, hängt von der Größe des Pageregisters ab. Mit Vorteil wird mittels des Pageregisters die Schreibgeschwindigkeit erhöht.
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In einer Ausführungsform arbeitet die Speicheranordnung mit einem error checking and correcting-Verfahren, abgekürzt ECC-Verfahren. Die Speicheranordnung umfasst dazu Reservespeichertransistoren. Das ECC-Verfahren kann gemäß dem Hamilton-Code, dem Binary-Coded Decimal Code, abgekürzt BCD-Code oder dem Goley-Code realisiert sein. Die Reservespeichertransistoren ersetzen beim ECC-Verfahren die fehlerhaften Speichertransistoren. Mit Vorteil können dadurch Frühausfälle der Speichertransistoren abgefangen werden und die Ausbeute der Speicheranordnung erhöht werden. Bevorzugt können mit dem ECC-Verfahren der Ausfall von mehr als einem Speichertransistor abgefangen werden.
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1B zeigt eine beispielhafte Ausführungsform der Signale, mit denen die Anschlüsse der Speicheranordnung 10 gemäß 1A während eines Programmier-, eines Lösch- und eines Lesevorgangs beaufschlagt werden. 1C zeigt einen Ausschnitt der Speicheranordnung gemäß 1A, in der die ausgewählten Leitungen und Wannen eingezeichnet sind. Beispielhaft zeigen 1B und 1C das Programmieren, Löschen und Lesen des ersten und des zweiten Speichertransistors 11, 17 zum Speichern und Lesen eines ersten Bits.
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Bei einem Programmiervorgang des ersten und des zweiten Speichertransistors 11, 17 weist das Wortleitungssignal WL1 einen Wert einer zweiten Versorgungsspannung VPP auf. Die zweite Versorgungsspannung VPP kann beispielsweise einen Wert aus einem Intervall zwischen 10 V und 15 V aufweisen. Die zweite Versorgungsspannung VPP ist eine Hochspannung. Das weitere Wortleitungssignal WL2 und das zusätzliches Wortleitungssignal WL3 weisen den Wert 0 V auf. Das erste und das zweiten Bitleitungssignal BL1, BL2 werden mit dem Wert 0 V bereitgestellt. Das dritte, vierte, fünfte und sechste Bitleitungssignal BL3, BL4, BL5, BL6 zeigen den Wert der Vorspannung VBIAS. Der ersten Wanne 34 wird die Wannenspannung WE1 mit dem Wert 0 V zugeführt. Die weitere Wannenspannung WE2 und die zusätzliche Wannenspannung WE3 zeigen den Wert der zweiten Versorgungsspannung VPP. Das Auswahlsignal SL weist den Wert der zweiten Versorgungsspannung VPP auf. Die drei Anschlussspannungen SL1, SL2, SL3 sind ausgeschaltet. Durch eine Spannungsdifferenz zwischen der Wortleitung 29 und der Wanne 33 werden der erste und der zweite Speichertransistor 11, 17 programmiert. Zwischen den Steueranschlüssen 12, 18 des ersten und des zweiten Speichertransistors 11, 17 und der Wanne 33 liegt die Differenz zwischen dem Wortleitungssignal WL1 und der Wannenspannung WE1 an, welche den Wert der zweiten Versorgungsspannung VPP beträgt, so dass der erste und der zweite Speichertransistor 11, 17 programmiert werden.
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Da das weitere und das zusätzliche Wortleitungssignal WL2, WL3 den Wert 0 V aufweist, wird während des Programmierens des ersten und des zweiten Speichertransistors 11, 17 der dritte bis sechste Speichertransistors 35 bis 38 nicht programmiert. Da das weitere Wortleitungssignal WL2 den Wert 0 V, die weitere Wannenspannung WE2 den Wert der zweiten Versorgungsspannung VPP und das dritte Bitleitungssignal BL3 den Wert der Vorspannung VBIAS aufweist, wird sowohl ein Programmieren wie auch ein Löschen des siebten und achten Speichertransistors 44, 45 vermieden. Der Zustand eines der Speichertransistoren bleibt unverändert, solange eine Spannung zwischen dem floating gate und der Wanne kleiner als die Vorspannung VBIAS ist. Die Vorspannung VBIAS weist den Wert der ersten Versorgungsspannung VDD abzüglich des Wertes der Schwellenspannung eines Speichertransistors auf. In einer alternativen Ausführungsform können in einem Programmiervorgang die Bitleitungssignale BL3, BL4, BL5, BL6 der nicht ausgewählten Bitleitungen 48, 49, 59, 60 den Wert 0 V aufweisen.
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Um während des Programmierens des ersten und des zweiten Speichertransistors 11, 17 zu verhindern, dass der siebte und/oder der achte Speichertransistor 42, 43 programmiert oder gelöscht wird, weist das Wortleitungssignal WL1 und die weitere Wannenspannung WE2 den Wert der zweiten Versorgungsspannung VPP sowie das dritte und das vierte Bitleitungssignal BL3, BL4 den Wert der Vorspannung VBIAS auf. Um hingegen während des Löschen des ersten und/oder des zweiten Speichertransistors 11, 17 zu verhindern, dass der siebte und/oder der achte Speichertransistor 42, 43 programmiert oder gelöscht wird, weist das Wortleitungssignal WL1 0 V, die weitere Wannenspannung WE2 den Wert der zweiten Versorgungsspannung VPP sowie das dritte und das vierte Bitleitungssignal BL3, BL4 den Wert der Vorspannung VBIAS auf.
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In einem Löschvorgang zum Löschen der ersten und/oder des zweiten Speichertransistors 11, 17 weist das Wortleitungssignal WL1 den Wert 0 V, das weitere und das zusätzliche Wortleitungssignal WL2, WL3 den Wert der zweiten Versorgungsspannung VPP, das dritte, das vierte, das fünfte und das sechste Bitleitungssignal BL3, BL4, BL5, BL6 den Wert der Vorspannung VBIAS, die Wannenspannung WE1 sowie die zusätzliche und die weitere Wannenspannung WE2, WE3 den Wert der zweiten Versorgungsspannung VPP auf. Das Auswahlsignal SL weist den Wert der zweiten Versorgungsspannung VPP auf. Die Anschlussspannungen SL1, SL2, SL3 sind ausgeschaltet. Zum Löschen des ersten Speichertransistors 11 wird das erste Bitleitungssignal BL1 mit einem Wert der zweiten Versorgungsspannung VPP bereitgestellt. Somit werden Elektronen vom floating gate des ersten Speichertransistors 11 zur Wanne 33 gezogen. Zum Löschen des zweiten Speichertransistors 17 wird entsprechend das zweite Bitleitungssignal BL2 auf den Wert der zweiten Versorgungsspannung VPP gesetzt. Nimmt das erste Bitleitungssignal BL1 den Wert der Vorspannung VBIAS an, so wird der erste Speichertransistor 11 nicht gelöscht. Entsprechend wird der zweite Speichertransistor 17 nicht gelöscht, wenn der Wert des zweiten Bitleitungssignal BL2 den Wert der Vorspannung VBIAS annimmt. Somit kann durch Auswahl des ersten Bitleitungssignals BL1 beziehungsweise des zweiten Bitleitungssignals BL2 bestimmt werden, ob der erste und/oder der zweite Speichertransistor 11, 17 gelöscht werden.
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In einem Lesevorgang zum Lesen des vom ersten und vom zweiten Speichertransistor 11, 17 gespeicherten ersten Bits weist das Wortleitungssignal WL1 den Wert 0 V, das weitere und das zusätzliche Wortleitungssignal WL2, WL3 den Wert der ersten Versorgungsspannung VDD, das dritte, das vierte, das fünfte und das sechste Bitleitungssignal BL3, BLB4, BL5, BLB6 einen schwebenden Wert und die Wannenspannungen WE1, WE2, WE3 den Wert der ersten Versorgungsspannung VDD auf. Das Auswahlsignal SL weist den Wert 0 V auf. Die erste Bitleitung 27 und die zweite Bitleitung 28 sind über den ersten und den zweiten Umschalter 64, 65 des Y-Decoders 63 mit dem ersten und dem zweiten Eingang 24, 25 des Leseverstärkers 23 derart verbunden, dass das erste Bitleitungssignal BL1 dem ersten Eingang 24 und das zweite Bitleitungssignal BL2 dem zweiten Eingang 25 des Leseverstärkers 23 zugeleitet werden. Das erste Bitleitungssignal BL1 stellt sich somit entsprechend dem Zustand des ersten Speichertransistors 11 ein. Entsprechend wird das zweite Bitleitungssignal BL2 entsprechend dem Zustand des zweiten Speichertransistors 17 generiert.
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Um ein Bit mittels des ersten und des zweiten Speichertransistors 11, 17 zu speichern, werden somit sowohl der erste wie auch der zweite Speichertransistor 11, 17 programmiert. Nach dem Programmieren befinden sich Elektronen auf den floating gates des ersten und des zweiten Speichertransistors 11, 17. Anschließend wird genau einer der beiden Speichertransistoren 11, 17 gelöscht. Um einen logischen Wert 1 zu speichern, wird somit nach dem Programmiervorgang der erste Speichertransistor 11 nicht gelöscht und der zweite Speichertransistor 17 gelöscht. Um einen Wert 0 zu speichern, wird nach dem Programmiervorgang der erste Speichertransistor 11 gelöscht und der zweite Speichertransistor 17 nicht gelöscht.
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Bei dem Programmieren und dem Löschen des ersten und des zweiten Speichertransistors 11, 17 werden die Speichertransistoren 35 bis 38, 42 bis 47 sowie 53 bis 58 nicht programmiert und auch nicht gelöscht. Dies wird mit Vorteil aufgrund der in Tabelle 1B angegebenen Signale und Spannungen erreicht.
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Mit Vorteil wird mittels der Speicheranordnung gemäß 1A bis 1C eine hohe Anzahl von Schreibvorgängen erzielt. Mit Vorteil weist eine Speicheranordnung gemäß 1A bis 1C einen niedrigen Platzbedarf auf dem Halbleiterkörper 32 auf, da eine Anzahl der benötigten Wannen niedrig gehalten ist.
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2A zeigt eine weitere beispielhafte Ausführungsform einer Speicheranordnung nach dem vorgeschlagenen Prinzip. Die Speicheranordnung 10 gemäß 2A ist eine Weiterbildung der in 1A gezeigten Ausführungsform. Im Unterschied zu der Ausführungsform gemäß 1A weist der Halbleiterkörper 32 gemäß 2A eine zweite Wanne 90 auf. Die erste Wanne 33 umfasst somit den ersten, den dritten und den fünften Speichertransistor 11, 35, 37. In der zweiten Wanne 90 sind der zweite, der vierte und der sechste Speichertransistor 17, 36, 38 angeordnet. Die erste Wanne 33 ist mittels des ersten Wannenanschlusses 34 angeschlossen. Entsprechend ist die zweite Wanne 90 mittels eines zweiten Wannenanschlusses 91 angeschlossen. An den zweiten Wannenanschluss 91 sind die Substratanschlüsse des zweiten, des vierten und des sechsten Speichertransistors 17, 36, 38 angeschlossen. Ein zweiter Auswahltransistor 96 koppelt die zweiten Anschlüsse des zweiten, des vierten und des sechsten Speichertransistors 17, 36, 38 mit dem ersten Versorgungsspannungsanschluss 31. Entsprechend umfasst der Halbleiterkörper 32 die weitere Wanne 41 mit dem weiteren Wannenanschluss 51 sowie eine dritte Wanne 92 mit einem dritten Wannenanschluss 93. In der weiteren Wanne 41 sind der siebte, der neunte und der elfte Speichertransistor 42, 44, 46 angeordnet. Hingegen sind in der dritten Wanne 92 der achte, der zehnte und der zwölfte Speichertransistor 43, 45, 47 angeordnet, die über einen dritten Auswahltransistor 97 mit dem ersten Versorgungsspannungsanschluss 31 verbunden sind. In analoger Weise umfasst der Halbleiterkörper 32 die zusätzliche Wanne 52 mit dem zusätzlichen Wannenanschluss 61 und eine vierte Wanne 94 mit einem vierten Wannenanschluss 95. Somit umfasst die zusätzliche Wanne 52 den dreizehnten, fünfzehnten und siebzehnten Speichertransistor 53, 55, 57 und die vierte Wanne 94 den vierzehnten, sechzehnten und achtzehnten Speichertransistor 54, 56, 58, die über einen vierten Auswahltransistor 98 mit dem ersten Versorgungsspannungsanschluss 31 verbunden sind.
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Der Wannenanschluss 34 der ersten Wanne 33 wird mit der Wannenspannung WE1 und der zweite Wannenanschluss 91 der zweiten Wanne 90 mit einer zweiten Wannenspannung WEA1 beaufschlagt. Entsprechend wird der weitere Wannenanschluss 51 der weiteren Wanne 41 mit der weiteren Wannenspannung WE2 und der dritte Wannenanschluss 93 der dritten Wanne 92 mit einer dritten Wannenspannung WEA2 beaufschlagt. Weiter wird der zusätzliche Wannenanschluss 61 der zusätzlichen Wanne 52 mit der zusätzlichen Wannenspannung WE3 und der vierte Wannenanschluss 95 der vierten Wanne 94 mit einer vierten Wannenspannung WEA3 beaufschlagt.
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Gemäß 1A bis 1C umfasst ein Schreibvorgang das Durchführen eines datenunabhängigen Programmiervorgangs gefolgt von einem datenabhängigen Löschvorgang. Ein Schreibvorgang für die Speicheranordnung gemäß 2A kann ebenfalls einen datenunabhängigen Programmiervorgang, der von einem datenabhängigen Löschvorgang gefolgt ist, umfassen. Der Programmiervorgang bei einer Anordnung gemäß 2A kann mit Vorteil datenabhängig sein, wie nachfolgend anhand 2B und 2C beschrieben.
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2B zeigt eine beispielhafte Ausführungsform der Signale, mit denen die Anschlüsse der Speicheranordnung 10 gemäß 2A während eines Programmier-, eines Lösch- und eines Lesevorgangs beaufschlagt werden. 2C zeigt einen Ausschnitt der Speicheranordnung gemäß 2A, in der die ausgewählten Leitungen und Wannen eingezeichnet sind. Beispielhaft zeigen 23 und 2C das Programmieren, Löschen und Lesen des ersten und des zweiten Speichertransistors 11, 17.
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Der erste und der zweite Speichertransistor 11, 17 können getrennt programmiert werden. Zum Programmieren des ersten Speichertransistors 11 nimmt das erste Bitleitungssignal BL1 den Wert 0 V, das zweite Bitleitungssignal BL2 den Wert der Vorspannung VBIAS, die Wannenspannung WE1 den Wert 0 V und die zweite Wannenspannung WEA1 den Wert der zweiten Versorgungsspannung VPP an. Die weiteren Signale und Spannungen entsprechen den in 1B angegebenen Signalen und Spannungen. Somit liegt ausschließlich zwischen der ersten Wanne 33 und dem Steueranschluss 12 des ersten Speichertransistors 11 der Wert der zweiten Versorgungsspannung VPP an, so dass ausschließlich dieser programmiert wird. Ist jedoch der zweite Speichertransistor 17 zu programmieren, so nimmt das erste Bitleitungssignal BL1 den Wert der Vorspannung VBIAS, das zweite Bitleitungssignal BL2 den Wert 0 V, die Wannenspannung WE1 den Wert der zweiten Versorgungsspannung VPP und die zweite Wannenspannung WEA1 den Wert 0 V an. Das Löschen und das Lesen erfolgt mit den gemäß 23 angegebenen Signalen.
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Um die Datenabhängigkeit beim Programmieren zu erzielen, ist jeder Speichertransistor, der von ein- und derselben Wortleitung angesteuert wird, in einer eigenen Wanne angeordnet. sind beispielsweise die sechs Speichertransistoren 11, 17, 42, 43, 53, 54, die an die Wortleitung 29 angeschlossen sind, den sechs Wannen 33, 41, 53, 90, 92, 94 angeordnet. Wird beispielsweise der erste Speichertransistor 11 programmiert und befinden sich bereits ausreichend Elektronen vom letzten Programmiervorgang auf dem floating gate des ersten Speichertransistors 11, so kommt es zu keinem Elektronenfluss über das Tunneloxid zwischen der Wanne und dem floating gate, sodass das Tunneloxid des ersten Speichertransistors 11 keine Stressbelastung erfährt. Entsprechend erfährt auch ein Speichertransistor, der bereits gelöscht ist und bei einem erneuten Schreibvorgang ebenfalls gelöscht werden soll, keine Stressbelastung des Tunneloxides, da keine Elektronen beim Löschvorgang über das Tunneloxid fließen. Ausschließlich im Fall, dass der Wert des zu speichernden Bits geändert wird, ändern der erste und der zweite Speichertransistor 11, 17 ihren Zustand und die Tunneloxide der beiden Speichertransistoren 11, 17 erfahren eine Stressbelastung. Dadurch ist mit Vorteil die Belastung des Tunneloxides in der Speicheranordnung gemäß 2A bis 2C erniedrigt gegenüber der Belastung der Tunneloxide in einer Speicheranordnung gemäß 1A bis 1C.
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Bei dem Programmieren und dem Löschen des ersten und des zweiten Speichertransistors 11, 17 werden die Speichertransistoren 35 bis 38, 42 bis 47 sowie 53 bis 58 nicht programmiert oder gelöscht. Dies wird mit Vorteil mittels der in Tabelle 2B angegebenen Signale und Spannungen erzielt.
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Mit Vorteil kann mittels der Entkopplung des ersten und des zweiten Speichertransistors 11, 17 voneinander das Programmieren des ersten Speichertransistors 11 unabhängig von dem Programmieren des zweiten Speichertransistors 17 durchgeführt werden. Mit Vorteil wird somit der erste Speichertransistor 11 nur dann programmiert, wenn als erstes Bit der logische Wert 1 gespeichert wird. Wird als erstes Bit der logische Wert 0 gespeichert, so wird der erste Speichertransistor 11 keinem Programmiervorgang unterworfen, sondern ausschließlich einem Löschvorgang. Somit sind vorteilhafterweise die Anzahl der Programmiervorgänge und der Löschvorgänge der ersten Speicherzelle 11 halbiert. Entsprechend sind auch die Anzahl der Programmier- und Löschvorgänge der zweiten Speicherzelle 17 und der weiteren Speicherzellen reduziert. Mit Vorteil weist die Speicheranordnung gemäß 2A bis 2C eine noch höhere maximale Anzahl der Schreibvorgänge auf, verglichen mit der Speicheranordnung gemäß den 1A bis 1C.
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3 zeigt eine beispielhafte Ausführungsform eines Leseverstärkers 23, wie er in die Speicheranordnung 10 gemäß 1A und 2A eingesetzt werden kann. Der Leseverstärker 23 weist den ersten und den zweiten Eingang 24, 25 und den Ausgang 26 auf. Weiter weist der Leseverstärker 23 einen Komparator 100 auf, der an einem nicht-invertierenden Eingang mit dem ersten Eingang 24 und an einem invertierenden Eingang mit dem zweiten Eingang 25 gekoppelt ist. Außerdem umfasst der Leseverstärker 23 einen ersten Schalter 101, der den ersten Eingang 24 mit dem nicht-invertierenden Eingang des Komparators 100 koppelt. Entsprechend umfasst der Leseverstärker 23 einen zweiten Schalter 102, der den zweiten Eingang 25 mit dem invertierenden Eingang des Komparators 100 koppelt. Der erste und der zweite Schalter 101, 102 sind als Transmission-Gate ausgebildet. Der erste Schalter 101 umfasst einen p-Kanal Transistor 103 und einen n-Kanal Transistor 104, die jeweils an einem ersten Anschluss miteinander und mit dem ersten Eingang 24 verbunden sind und an einen zweiten Anschluss jeweils miteinander und mit dem nicht-invertierenden Eingang des Komparators 100 verbunden sind. Entsprechend umfasst der zweite Schalter 102 einen weiteren p-Kanal Transistor 105 und einen weiteren n-Kanal Transistor 106, die jeweils an einem ersten Anschluss mit dem zweiten Eingang 25 und an einem zweiten Anschluss mit dem invertierenden Eingang des Komparators 100 verbunden sind. Ein Steueranschluss des n-Kanal Transistors 104 und ein Steueranschluss des weiteren n-Kanal Transistors 106 sind an einen ersten Steuereingang 107 angeschlossen. Analog sind ein Steueranschluss des p-Kanal Transistors 103 und ein Steueranschluss des weiteren p-Kanal Transistors 105 an einen zweiten Steuereingang 108 angeschlossen. Der Leseverstärker 23 umfasst einen Stromspiegel 109 mit einem ersten und einem zweiten Stromspiegeltransistor 110, 111. Ein erster Anschluss des ersten Stromspiegeltransistors 110 ist mit dem nicht-invertierenden Eingang des Komparators 100 und ein erster Anschluss des zweiten Stromspiegeltransistors 111 ist mit dem invertierenden Eingang des Komparators 100 verbunden. Die Steueranschlüsse des ersten und des zweiten Stromspiegeltransistors 110, 111 sind miteinander und mit dem ersten Anschluss des ersten Stromspiegeltransistors 110 verbunden. Die zweiten Anschlüsse des ersten und des zweiten Stromspiegeltransistors 110, 111 sind mit einem Bezugspotentialanschluss 112 verbunden. Der Leseverstärker 23 umfasst darüber hinaus einen ersten und einen zweiten Entladetransistor 113, 114. Ein erster Anschluss des ersten Entladetransistors 113 ist mit dem ersten Anschluss des ersten Stromspiegeltransistors 110 und damit mit dem nicht-invertierenden Eingang des Komparators 100 verbunden. Ein erster Anschluss des zweiten Entladetransistors 114 ist mit dem ersten Anschluss des zweiten Stromspiegeltransistors 111 und damit mit dem invertierenden Eingang des Komparators 100 verbunden. Die zweiten Anschlüsse des ersten und des zweiten Entladetransistors 113, 114 sind mit dem Bezugspotentialanschluss 112 verbunden. Die Steueranschlüsse des ersten und des zweiten Entladetransistors 113, 114 sind an einen dritten Steuereingang 115 des Leseverstärkers 23 angeschlossen. Ein Ausgang des Komparators 100 ist mit dem Ausgang 26 des Leseverstärkers 23 gekoppelt. Zwischen den Ausgang des Komparators 100 und den Ausgang 26 des Leseverstärkers 23 ist ein Speicher 116 geschaltet. Der Speicher 116 ist als flüchtiger Speicher, englisch latch, ausgebildet. Der Speicher 116 weist ein nicht eingezeichnetes Flip-Flop auf. Ein Steuereingang des Komparators 100 und ein Steuereingang des Speichers 116 sind mit dem ersten Steuereingang 107 des Leseverstärkers 23 verbunden. Der erste und der zweite Schalter 101, 102 mit den Transistoren 103 bis 106 sind in einer Hochvolt-CMOS-Technologie realisiert. Die weiteren Schaltungsteile des Leseverstärkers 23 sind in einer Niedervolt-CMOS-Technologie ausgeführt. Falls die Speicheranordnung 10 ein Pageregister umfasst, können der erste und der zweite Schalter 101, 102 mit den Transistoren 103 bis 106 in einer Niedervolt-CMOS-Technologie realisiert sein.
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Ein erstes, ein zweites und ein drittes Steuersignal SAEN, SAENB, SAENDB wird dem ersten, dem zweiten und dem dritten Steuereingang 107, 108, 115 des Leseverstärkers 23 zugeführt. Am Beginn des Lesevorgangs wird das dritte Steuersignal SAENDB mit einem Wert dem ersten und dem zweiten Entladetransistor 113, 114 zugeführt, sodass der erste und der zweite Entladetransistor 113, 114 in einen leitenden Betriebszustand geschaltet sind und somit der erste und der zweite Stromspiegeltransistor 110, 111 kurzgeschlossen sind. Mittels des ersten und des zweiten Steuersignals SAEN, SAENB werden der erste und der zweite Schalter 101, 102 leitend geschaltet. Der invertierende und der nicht-invertierende Eingang des Komparators 100 sowie die erste und die zweite Bitleitung 27, 28 befinden sich somit näherungsweise auf dem Potential des Bezugspotentialanschluss 112. Anschließend werden der erste und der zweite Entladetransistor 113, 114 in einen nichtleitenden Betriebszustand geschaltet. Ist der erste Speichertransistor 11 programmiert, so dass sich Elektronen auf dem floating gate des ersten Speichertransistors 11 befinden, so nimmt das erste Bitleitungssignal BL1 näherungsweise den Wert der ersten Versorgungsspannung VDD an. In diesem Fall befinden sich auf dem floating gate des zweiten Speichertransistors 17 keine Elektronen, sodass sich der zweite Speichertransistor 17 in einem nicht-leitenden Betriebszustand befindet und das zweite Bitleitungssignal BL2 näherungsweise den Wert des Bezugspotentials annimmt. Der Komparator 100 gibt demzufolge am Ausgang des Komparators 100 ein Signal mit einem hohen Spannungswert, welcher dem logischen Wert 1 entspricht, ab. Dieses Signal wird mittels des Speichers 116 gespeichert und als Ausgangssignal SOUT am Ausgang 26 des Leseverstärkers 23 bereitgestellt. Befinden sich hingegen keine Elektronen auf dem floating gate des ersten Speichertransistors 11 und befinden sich dafür Elektronen auf dem floating gate des zweiten Speichertransistors 17, so nimmt das erste Bitleitungssignal BL1 näherungsweise den Wert des Bezugspotentials und das zweite Bitleitungssignal BL2 den Wert der ersten Versorgungsspannung VDD an, sodass am Ausgang des Komparators 100 ein Signal mit einem niedrigen Spannungswert, welcher dem logischen Wert 0 entspricht, anliegt. Dieses Signal wird ebenfalls mittels des Speichers 116 gespeichert und als Ausgangssignal SOUT am Ausgang 26 des Leseverstärkers 23 abgegeben.
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Mit Vorteil kompensiert die Speicheranordnung 10 Prozessschwankungen, Schwankungen der Versorgungsspannungen und Temperaturschwankungen. Darüber hinaus kompensiert die Speicheranordnung 10 Variationen im Verhalten des ersten und des zweiten Speichertransistors 11, 17, die durch unterschiedliche charge trap-Charakteristiken hervorgerufen werden. Durch die voll differentielle Speicheranordnung kann eine sehr hohe Anzahl von maximalen Schreibvorgängen erzielt werden.
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4A zeigt eine Darstellung einer Abhängigkeit eines Stromes I durch den ersten Speichertransistor 11 oder einen der anderen Speichertransistoren in Abhängigkeit einer Anzahl N von Schreibvorgängen, auch Schreibzyklen genannt. Der Strom I ist als maximaler Strom zwischen dem ersten und dem zweiten Anschluss 13, 14 des ersten Speichertransistors 11 definiert. Befinden sich keine Elektronen auf dem floating gate des ersten Speichertransistors 11, so sperrt der erste Speichertransistor 11 in erster Näherung und der Strom I weist einen Wert in einem Intervall ICELL0 zwischen einem Wert ICELL0MAX und einem Wert ICELL0MIN auf. Befinden sich hingegen Elektronen auf dem floating gate, so leitet der erste Speichertransistor 11 und der Strom I stellt sich mit einem Wert aus einem Intervall ICELL1 zwischen einem Wert ICELL1MAX und einem Wert ICELL1MIN ein. Das Intervall ICELL1 repräsentiert somit den programmierten Zustand des ersten Speichertransistors 11 und das Intervall ICELL0 den gelöschten Zustand des ersten Speichertransistors 11. Die beiden Intervalle werden durch Prozess-, Versorgungsspannungs- und Temperaturvariationen verursacht. Mit zunehmender Anzahl N der Schreibvorgänge werden immer mehr Elektronen in das Tunneloxid des ersten Speichertransistors 11 eingebaut und gelangen immer weniger Elektronen auf das floating gate. Somit nehmen die Werte ICELL1MAX und ICELL1MIN ab. Im Gegenzug nehmen die Werte ICELL0MAX und ICELL1MIN aufgrund der Ladungen auf den charge traps im Tunneloxid zu. Nach einem Wert N1 der Anzahl N von Schreibvorgängen sind die Werte ICELL1MIN und ICELL0MAX gleich groß und es ist nicht mehr unterscheidbar, ob der erste Speichertransistor 11 gelöscht oder programmiert ist.
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Zwischen dem ersten Strom ICELL1 und dem zweiten Strom ICELL0 ist ein Referenzstrom IREF eingezeichnet. Der Referenzstrom IREF liegt in einem Intervall zwischen einem Wert IREFMAX und einem Wert IREFMIN. Das Intervall wird durch Variationen des Prozesses, der Versorgungsspannung und der Temperatur verursacht. Falls mittels des Referenzstromes IREF bewertet wird, ob ein Speichertransistor gelöscht oder programmiert ist, so bedeutet ein Wert N2 der Anzahl N die maximale Anzahl von Schreibvorgängen der Speicheranordnung. Der Wert N2 ist kleiner als der Wert N1. Mit Vorteil wird in den Speicheranordnungen gemäß 1A bis 2C beim Lesevorgang keine Bewertung anhand eines Referenzstromes durchgeführt, da der Strom I durch den ersten Speichertransistor 11 mit einem Strom durch den zweiten Speichertransistor 17 verglichen wird, wobei der zweite Speichertransistor 17 einen zum ersten Speichertransistor 11 invertierten Betriebszustand aufweist.
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4B zeigt einen beispielhaften Verlauf des Stromes I durch den ersten Speichertransistor 11 in Abhängigkeit der Anzahl N von Schreibvorgängen. Die Kurven ICELL1-A und ICELL0-A zeigen den Strom I bei einer Speicheranordnung gemäß den 1A bis 1C. Hingegen zeigen die Kurven ICELL1-B und ICELL0-B den Strom I bei einer Speicheranordnung gemäß den 2A bis 2C. Mittels des differentiellen Aufbaus des Leseverstärkers 23 ist der Einfluss von Versorgungsspannungs-, Prozess- und Temperaturvariationen nahezu eliminiert. Da in einer Speicheranordnung gemäß 2A bis 2C bei einem Speichervorgang die durchschnittliche Anzahl der Programmier- und Löschvorgänge, bei denen das Tunneloxid eine Stressbelastung erfährt, geringer verglichen mit der Speicheranordnung gemäß den 1A bis 1C ist, ist die Lebensdauer der Speicheranordnung gemäß 2A bis 2C erhöht. Die Speicheranordnung gemäß den 1A bis 1C ist bis zu einem Wert N3 der Anzahl N und die Speicheranordnung gemäß den 2A bis 2C bis zu einem Wert N4 der Anzahl N einsetzbar, wobei der Wert N4 großer als der Wert N3 ist.
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Bezugszeichenliste
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- 10
- Speicheranordnung
- 11
- erster Speichertransistor
- 12
- Steueranschluss
- 13
- erster Anschluss
- 14
- zweiter Anschluss
- 15
- Substratanschluss
- 17
- zweiter Speichertransistor
- 18
- Steueranschluss
- 19
- erster Anschluss
- 20
- zweiter Anschluss
- 21
- Substratanschluss
- 23
- Leseverstärker
- 24
- erster Eingang
- 25
- zweiter Eingang
- 26
- Ausgang
- 27
- erste Bitleitung
- 28
- zweite Bitleitung
- 29
- Wortleitung
- 30
- erster Auswahltransistor
- 31
- erster Versorgungsspannungsanschluss
- 32
- Halbleiterkörper
- 33
- erste Wanne
- 34
- erster Wannenanschluss
- 35
- dritter Speichertransistor
- 36
- vierter Speichertransistor
- 37
- fünfter Speichertransistor
- 38
- sechster Speichertransistor
- 39
- weitere Wortleitung
- 40
- zusätzliche Wortleitung
- 41
- weitere Wanne
- 42
- siebter Speichertransistor
- 43
- achter Speichertransistor
- 44
- neunter Speichertransistor
- 45
- zehnter Speichertransistor
- 46
- elfter Speichertransistor
- 47
- zwölfter Speichertransistor
- 48
- dritte Bitleitung
- 49
- vierte Bitleitung
- 50
- weiterer Auswahltransistor
- 51
- weiterer Wannenanschluss
- 52
- zusätzliche Wanne
- 53
- dreizehnter Speichertransistor
- 54
- vierzehnter Speichertransistor
- 55
- fünfzehnter Speichertransistor
- 56
- sechzehnter Speichertransistor
- 57
- siebzehnter Speichertransistor
- 58
- achtzehnter Speichertransistor
- 59
- fünfte Bitleitung
- 60
- sechste Bitleitung
- 61
- zusätzlicher Wannenanschluss
- 62
- zusätzlicher Auswahltransistor
- 63
- Y-Decoder
- 64 bis 69
- Umschalter
- 70
- Y-Decodersteuerung
- 71
- Versorgungsausgang
- 72
- erster Steuerausgang
- 73
- zweiter Steuerausgang
- 74
- Datentreiber
- 75
- erster Treiberausgang
- 76
- zweiter Treiberausgang
- 77
- Array
- 80
- x-Decoder
- 82
- Kontrolllogik
- 90
- zweite Wanne
- 91
- zweiter Wannenanschluss
- 92
- dritte Wanne
- 93
- dritter Wannenanschluss
- 94
- vierte Wanne
- 95
- vierter Wannenanschluss
- 96
- zweiter Auswahltransistor
- 97
- dritter Auswahltransistor
- 98
- vierter Auswahltransistor
- 100
- Komparator
- 101
- erster Schalter
- 102
- zweiter Schalter
- 103
- p-Kanal Transistor
- 104
- n-Kanal Transistor
- 105
- weiterer p-Kanal Transistor
- 106
- weiterer n-Kanal Transistor
- 107
- erster Steuereingang
- 108
- zweiter Steuereingang
- 109
- Stromspiegel
- 110
- erster Stromspiegeltransistor
- 111
- zweiter Stromspiegeltransistor
- 112
- Bezugspotentialanschluss
- 113
- erster Entladetransistor
- 114
- zweiter Entladetransistor
- 115
- dritter Steuereingang
- 116
- Speicher
- SAEN, SAENB, SAENDB
- Steuersignal
- BL1
- erstes Bitleitungssignal
- BL2
- zweites Bitleitungssignal
- BL3
- drittes Bitleitungssignal
- BL4
- viertes Bitleitungssignal
- BL5
- fünftes Bitleitungssignal
- BL6
- sechstes Bitleitungssignal
- WE
- Wannenspannung
- WEA1
- zweite Wannenspannung
- WEA2
- dritte Wannenspannung
- WEA3
- vierte Wannenspannung
- WE2
- weitere Wannenspannung
- WE3
- zusätzliche Wannenspannung
- WL1
- Wortleitungssignal
- WL2
- weiteres Wortleitungssignal
- WL3
- zusätzliches Wortleitungssignal
- SOUT
- Ausgangssignal
- SL
- Auswahlsignal
- SL1
- Anschlussspannung
- SL2
- weitere Anschlussspannung
- SL3
- zusätzliche Anschlussspannung
- VBIAS
- Vorspannung
- VDD
- erste Versorgungsspannung
- VPP
- zweite Versorgungsspannung
