DE102007019761A1 - Verfahren zur Herstellung eines Kontaktelementes, eine Sturktur in einem Halbleiterbauelement, eine integrierte Schaltung und ein Halbleiterbauelement - Google Patents

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Abstract

Verfahren zur Herstellung mindestens eines elektrisch leitenden Kontaktelementes zwischen zwei elektrisch leitenden Schichten eines Halbleiterbauelements, mit mindestens zwei in einer Ebene liegende benachbarte Strukturen (11, 12, 101, 102) des Halbleiterbauelements mittels einer Pattern-by-Fill-Technik hergestellt werden, wobei das mindestens eine Kontaktelement (1) zwischen den benachbarten Strukturen (11, 12, 101, 102) angeordnet ist und ein Kontakt von einem Anschluss oberhalb zu einem Anschluss (2A, 2B) in einer unterhalb des mindestens einen Kontaktelements (1) liegenden leitenden Schicht hergestellt wird. Ferner betrifft die Erfindung eine Struktur in einem Halbleiterbauelement.

Description

  • Verfahren zur Herstellung eines Kontaktelementes, eine Struktur in einem Halbleiterbauelement, eine integrierte Schaltung und ein Halbleiterbauelement
  • Bei der Herstellung von Halbleiterbauelementen, wie z. B. Speicherbausteinen, ist es fortlaufend erforderlich, kleinere Strukturen herzustellen, um eine höhere Integrationsdichte zu erreichen.
  • Eine Möglichkeit besteht darin, kürzere Wellenlängen, wie z. B. bei der EUV Lithographie zu verwenden. Bei einer anderen Möglichkeit, der Immersionslithographie, wird die Strukturgröße verkleinert, indem ein flüssiges Medium anstelle eines Luftspaltes zwischen Optik und der Oberfläche des Substrates (z. B. einem Siliziumwafer) angeordnet wird.
  • Diese Maßnahmen erfordern erhebliche Entwicklungskosten. Daher besteht ein Anreiz, Verfahren und Strukturen zu entwickeln, bei denen herkömmliche Technologien verwendet werden können und trotzdem kleine Strukturen erzeugt werden können. Ein Beispiel dafür ist die Line-by-Fill Technologie (siehe US20060024621A1 ). Dabei ist häufig die gesamte Fläche mit leitfähigem Material bedeckt, bis auf die Ergebnisse von Spacern im Zuge der integrativen Herstellung einer Ebene: Bis auf Prozessbiases sind zumindest Teile der Schaltung derart, dass benachbarte Strukturen konform mit konstantem Abstand erzeugt wurden. Eine Kontaktierung von einer darüberliegenden Schicht in eine darunterliegende Schicht ist in der üblichen Art damit nicht mehr möglich, da übliche Kontaktierungskanäle durch Füllmaterial bedeckt sind.
  • Die Erfindung wird nachfolgend unter Bezugnahme auf die Figuren der Zeichnungen an mehreren Ausführungsbeispielen näher erläutert. Es zeigen:
  • 1 eine schematische Schnittansicht eines Halbleiterbauelementes nach einer ersten Ausführungsform;
  • 2 eine schematische Schnittansicht eines Halbleiterbauelementes nach einer zweiten Ausführungsform;
  • 3A–C eine schematische Darstellung von Schritten zur Herstellung von Strukturen mittels einer Pattern-by-Fill (line-by-fill) Technik;
  • 4 eine schematische Draufsicht auf einen Ausschnitt eines Layouts eines Halbleiterbauelements mit Stellen, die mittels einer Ausführungsform der Erfindung kontaktierbar sind.
  • Im Folgenden wird die Erfindung anhand einiger Ausführungsformen dargestellt, dabei wird die Erfindung vor allem anhand einer Kontaktierung zwischen zwei Ebenen eines Halbleiterbauelementes beschrieben, wobei die Kontaktierung zwischen zwei Gate-Stackstrukturen 11, 12 erfolgt. Das Halbleiterbauelement ist hier ein DRAM-Chip. Die erfindungsgemäßen Verfahren und Strukturen sind aber nicht auf diese Anwendungen beschränkt, vielmehr können Ausführungsformen auch auf andere Halbleiterbauelemente, wie z. B. einen NROM-Speicherchip, einen Flash-Speicherchip, einen Mikroprozessor, ein optoelektronisches Bauelement oder ein mikroelektromechanisches Bauelement angewandt werden. In all diesen Anwendungen gibt es die Notwendigkeit, zwei Ebenen durch ein elektrisch leitfähiges Kontaktelement 1 zu verbinden.
  • In 1 ist eine erste Ausführungsform einer Struktur dargestellt, die mit einer Ausführungsform des erfindungsgemäßen Verfahrens herstellbar ist.
  • Auf einem Substrat 20, hier einem Silizium-Wafer, sind die zueinander benachbarten Strukturen 11, 12 angeordnet. Im ersten Ausführungsbeispiel sind diese benachbarten Strukturen Gate-Stackstrukturen 11, 12, die mittels einer Pattern-by-Fill Technik zumindest teilweise als Füllstruktur hergestellt wurden. Zwischen den Gate-Stackstrukturen 11, 12 und dem Silizium-Substrat 20 befindet sich noch eine dielektrische Substratschicht 14, z. B. aus SiO2. Ein Beispiel für die Pattern-by-Fill Technik wird in 3 beschrieben.
  • Die Gate-Stackstrukturen 11, 12 weisen in an sich bekannter Weise einen Schichtenstapel aus Polysilizium 15, einer Metallschicht 16 und einer SiN Schicht 17 auf. Die zumindest teilweise mit der Pattern-by-Fill Technik hergestellten Gate-Stackstrukturen 11, 12 weisen seitlich jeweils eine Spacer-Schicht 13 auf, die z. B. aus SiO2 besteht.
  • Seitlich neben den Gate-Stackstrukturen 11, 12 befinden sich Anschlüsse 2A, 2B (hier ein Drain-Anschluss 2A und ein Source-Anschluss 2B) im Substrat 20, die aus einer oberhalb liegenden Ebene kontaktiert werden. Die Anschlüsse 2A, 2B werden durch eine entsprechende Dotierung im Substrat 20 gebildet.
  • Nach der Durchführung der Pattern-by-Fill Technik befinden sich auf dem Substrat 20 die benachbarten Gate-Stackstrukturen 11, 12, zwischen denen die Kontaktierung (z. B. durch eine BPSG-Schicht 18) erfolgen soll. Bedingt durch die Pattern-by-Fill Technik ist der Zwischenraum sehr schmal. Der Abstand zwischen den zwei benachbarten Strukturen 11, 12 kann weniger als 50 nm betragen. Der Abstand kann im Übrigen das Einfache oder das Doppelte der Breite der Spacerschicht 13 betragen. Auch ist es möglich, dass der Abstand zwischen den Strukturen 11, 12 einen Wert zwischen dem Einfachen und dem Doppelten der Breite der Spacerschicht 13 einnimmt.
  • Der Abstand zwischen den Strukturen 11, 12 ist gemessen zwischen den Kanten der Spacerschichten der Strukturen 11 und 12.
  • Der Bereich zwischen den benachbarten Strukturen 11, 12 wird durch eine Ätzung geöffnet und der Zwischenraum zwischen den benachbarten Strukturen 11, 12 wird anschließend mit einem Kontaktelement 1 ausgefüllt. Als Materialien für das mindestens eine Kontaktelement 1 kommen insbesondere Wolfram, Kobalt, Aluminimum, Kupfer und Legierungen dieser Metalle in Frage.
  • Die Auffüllung erfolgt selbstjustierend zwischen den beiden Gate-Stackstrukturen 11, 12.
  • Dabei sehen Substratkontakte dieser Art die gleiche Umgebung und daher ist die sehr kritische Ätzung und die Abscheidung für alle Kontakte gleich, insbesondere auch im Fall der gleichzeitigen Öffnung der Arraykontakte CB. Bei dieser Ausführungsform kommen nur Kontakte vor, bei denen entweder ein benachbarter GC Stack aus einem ersten Pattern und der andere aus dem Füll Pattern entstanden ist, oder bei denen der Kontakt zwischen zwei ersten Strukturen liegt.
  • Zusätzlich ist es möglich, dass vor der Auffüllung mit dem Kontaktelement 1 eine Dotierung der Anschlüsse 2A, 2B im Substrat 20 erfolgt.
  • Auch ist es möglich, dass vor der Auffüllung mit dem Kontaktelement 1 eine Abscheidung einer dielektrischen Linerschicht 3 erfolgt, die das Kontaktelement 1 mindestens teilweise umgibt. Als Material für die Linerschicht 3 kann z. B. SiO2, Si3N4 oder SiON verwendet werden. Durch die Linerschicht 3 werden Kurzschlüsse verhindert.
  • Im Weiteren können eine oder beide der benachbarten Strukturen (z. B. GC-Stacks) 11, 12 Dummy-Strukturen zur selbstjustierenden Bildung der Kontaktelemente 1 darstellen.
  • Die Dummy-Struktur kann sich aus der Notwendigkeit der Erzeugung von ersten Strukturen und der durch Pattern-by-Fill bedingten Erzeugung von Fill-Strukturen ergeben, die elektrisch oft keine Funktion ausüben, oder durch absichtlich platzierte erste Strukturen, so dass ein Abstand zwischen 1. Strukturen und Füllstrukturen an einer Stelle entsteht wo ein Substratkontakt platziert werden soll.
  • In der ersten Ausführungsform werden GC-Stacks 11, 12 als benachbarte Strukturen verwendet. Alternativ können aber auch andere Strukturen, die eng benachbart mittels einer Patternby-Fill Struktur hergestellt wurden, verwendet werden. Beispiel dafür sind z. B. Metallbahnen, die z. B. Wolfram, Polysilizium, Aluminium und/oder Kupfer aufweisen oder aus diesen Materialien bestehen. Der Kontakt kann dann z. B. von einer ersten Metallschicht durch eine zweite Metallschicht zu GC und zum Substrat gehen, wie z. T. auch auf die zweite Metallschicht.
  • In der ersten Ausführungsform ist das Kontaktelement 1 genau in dem Zwischenraum zwischen den benachbarten Strukturen 11, 12 angeordnet.
  • In einer zweiten alternativen Ausführungsform, ist das Kontaktelement 1 zwar auch noch zwischen den benachbarten Strukturen 11, 12 angeordnet, wobei aber nach Bildung dieser Strukturen 11, 12 diese zumindest teilweise weggeätzt werden, so dass die Kontaktelemente 1 mindestens teilweise in einem Bereich angeordnet werden, der vorher von eine der Strukturen 11, 12 eingenommen wurde.
  • Dies ist in 2 dargestellt, wobei der Aufbau der Schichten im Wesentlichen dem in 1 entspricht, so dass auf die entsprechende Beschreibung Bezug genommen wird. Auch hier sind die benachbarten Strukturen durch eine Pattern-by-Fill Technik hergestellt.
  • In 2 ist dargestellt, dass eine Gate-Stackstruktur 12, als eine der benachbarten Strukturen 11, 12, zumindest teilweise bis auf das Substrat 20 weggeätzt wurde.
  • Anschließend erfolgt die Auffüllung mit dem elektrisch leitfähigen Material zur Bildung des Kontaktelementes 1. Wie auch in der ersten Ausführungsform, ist das Kontaktelement 1 zur Vermeidung von Kurzschlüssen mit einer dielektrischen Linerschicht 3 umgeben.
  • In 1 und 2 sind beispielhaft mehrere Kontaktelemente 1 dargestellt. Das Kontaktelement 1' auf die rechte GC-Stack-Struktur ist ein CG-Kontakt, der meist gleichzeitig mit den Substratkontakten (CA = Contact an active area) lithograpisch erzeugt wird. Das Kontaktelement 1'' rechts daneben ist wieder ein Substratkontakt, diesmal im dichten Array, auch CB Kontakt genannt
  • In 3 wird anhand eines Beispiels die Pattern-by-Fill Technik erläutert, bei der zwei eng benachbarte Strukturen 101, 102 erzeugt werden. In den bisher ausgeführten Beispielen waren die eng benachbarten Strukturen Gate-Stackstrukturen 11, 12 (siehe 1, 2). In den folgenden Figuren können die eng benachbarten Strukturen auch andere Funktionen (z. B. Leitungen) haben, so dass im Folgenden allgemein der Begriff Strukturen 101, 102 verwendet wird, wobei Gate-Stackstrukturen 11, 12 spezielle Ausführungsformen sind.
  • Ausgangspunkt sind in 3A zwei Strukturen 101, die relativ weit beabstandet sind. Diese Strukturen können z. B. Hartmaskenstrukturen zur Erzeugung von ersten Leitungsbahnen (Carrier-Ebene, da diese Träger der Spacer in der Fill-Technik sind) in einem DRAM-Speicherchip sein.
  • Auf beiden Strukturen 101 wird eine Spacerschicht 103, die hier aus Si3N4 gebildet ist, abgeschieden. Alternativ können z. B. auch SiO2 oder SiON als Materialien für die Spacer verwendet werden. Dabei bildet sich seitlich an den Strukturen 101 eine Spacerlinerschicht. Die Herstellung solcher Spacerschichten 103 ist grundsätzlich bekannt.
  • Nach der Entfernung der horizontalen Teile der Spacerschicht 103 wird eine Füllstruktur 102 abgeschieden, die die Strukturen 101 mit den lateralen Spacern überdeckt (3B).
  • Wenn anschließend eine Planarisierung mit CMP oder eine Rückätzung durchgeführt wird, liegen die ersten Strukturen 101 und die zweiten Strukturen 102 (Füllstrukturen) nur durch eine Spacerbreite voneinander benachbart. Es ergibt sich ein abwechselndes Nebeneinander von ersten (Carrier-)Strukturen 101 aus der Abscheidung und von zweiten (Fill-)Strukturen 102 aus dem Füllschritt, die jeweils eng benachbart sind, oder von 2 Strukturen 101 die durch weniger als die doppelte Spacerbreite entfernt sind. Im weiteren Verlauf wird der Spacer entfernt und die Strukturen 101 und 102 dienen als Hartmaske zur Erzeugung der gewünschten Strukturen die auf dem Wafer verbleiben. Die Hartmaskenstrukturen 101 und 102 werden dabei i. d. R. entfernt.
  • In 4 ist eine Draufsicht auf ein Layout dargestellt, bei dem eine erste Struktur 101 und eine zweite Struktur 102 dargestellt sind. Überall in diesem Layout kommen Stellen vor, bei denen eine erste Struktur 101 und eine zweite Struktur 102, die mittels der Pattern-by-Fill Technik im Füllschritt hergestellt wurde, durch einen engen Spalt, nämlich durch einen Spacerliner, getrennt sind.
  • Im Bereich, der mit einem Y gekennzeichnet ist, besteht nun die Aufgabe, durch je einen schmalen Spalt hindurch je eine separate Kontaktierung zu Anschlüssen in einer darunter liegenden Ebene durchzuführen. In dem mit X gekenzeichneten Kontakt kann auch durch zwei eng benachbarte Spalte je ein gemeinsamer Kontakt zum gleichen Gebiet hergestellt werden Grundsätzlich ist es mit den Ausführungsformen der vorliegenden Erfindung möglich, die Möglichkeiten der Pattern-by-Fill Technik (d. h. Herstellung von Strukturen mit sehr kleinen Abständen zwischen den Strukturen) mit einer selbstjustierenden Kontaktierung zu verbinden. Die Zwischenräume zwischen den benachbarten Strukturen 11, 12, 101, 102 werden so gelegt, dass sie über den Soll-Anschlüssen 2A, 2B liegen.
  • Insbesondere werden dort, wo die Fläche zwischen zwei funktionalen Hauptstrukturen durch eine Fill-Struktur oder eine Carrier-Struktur geschlossen ist, Zwischenräume erzeugt. In 4 (z. B. die Gebiete X, Y) sind Strukturen vorhanden, die nur zum Zweck der Erzeugung von Spalten für Kontakte generiert wurden. Dies geschieht durch abbildende Hilfsstrukturen, die so gelegt werden dass eine ihrer Kanten (unter Berücksichtigung der Kantenverschiebungen durch Prozessbiases) über den Soll-Anschlüssen 2A, 2B liegt. In dichten Gebieten werden die Kanten so gelegt, dass eine Kontaktierung durch die Zwischenräume möglich ist, gegebenenfalls durch zwei Spalte.
  • Eine Implantation erfolgt, soweit notwendig, durch diese Zwischenräume entweder vor Abscheidung eines Dielektrikums (BPSG-Schicht) oder nach Ätzung eines Lochs im BPSG, oder nach einer Spacerätzung im Loch.
  • Alternativ oder an einigen Stellen ergänzend erfolgt der Substrat-Kontakt auf Diffusionsgebiet (CD-Kontakte) durch das GC-Gebiet in isolierender Weise und die Implantation erfolgt gegebenenfalls durch das geätzte Kontaktloch. D. h. es wird durch den GC-Stack geätzt (bzw. es wird zwischen den GC-Strukturen durch die BPSG Schicht geätzt) und dann erfolgt gegebenenfalls die Implantation, wobei dann ein die Außenwand isolierender Kontaktlochspacer erzeugt wird und dann aufgefüllt wird. Alternativ kann auch nach der Spacerätzung implantiert werden. Um die GC-Stackätzung nur auf die CD-Kontakte zu begrenzen wird eine relativ kostengünstige Lithographie mit der Vorvorgänger-Gerätegeneration durchgeführt.
  • Mit den Ausführungsformen der vorliegenden Erfindung ist die Kontaktierung sublithographischer Strukturen möglich, wobei ein kritischer Lithographieschritt, z. B. die Entfernung von Füllstrukturen eingespart wird.
  • Die Erfindung beschränkt sich in ihrer Ausführung nicht auf die vorstehend angegebenen bevorzugten Ausführungsbeispiele. Vielmehr ist eine Anzahl von Varianten denkbar, die von dem erfindungsgemäßen Verfahren und der erfindungsgemäßen Struktur auch bei grundsätzlich anders gearteten Ausführungen Gebrauch machen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - US 20060024621 A1 [0004]

Claims (27)

  1. Verfahren zur Herstellung mindestens eines elektrisch leitenden Kontakteelementes zwischen zwei elektrisch leitenden Schichten eines Halbleiterbauelements, mit mindestens zwei in einer Ebene liegende benachbarte Strukturen (11, 12, 101, 102) des Halbleiterbauelements mittels einer Pattern-by-Fill-Technik hergestellt werden, wobei das mindestens eine Kontaktelement (1) zwischen den benachbarten Strukturen (11, 12, 101, 102) angeordnet ist und ein Kontakt von einem Anschluss oberhalb zu einem Anschluss (2A, 2B) in einer unterhalb des mindestens einen Kontaktelements (1) liegenden leitenden Schicht hergestellt wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass oberhalb und/oder unterhalb der mindestens zwei benachbarten Strukturen (11, 12, 101, 102) eine der elektrisch leitenden Schichten angeordnet sind.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die mindestens zwei benachbarten Strukturen leitfähig sind und mindestens eine Gate-Stackstruktur (11, 12) und/oder eine Metallbahn aufweisen.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Metallbahn Wolfram, Polysilizium, Kobalt, Molybdän, Aluminium und/oder Kupfer aufweist.
  5. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass Kontaktlöcher einer Kontaktlochlithographie zwischen den mindestens zwei benachbarten Strukturen (11, 12, 101, 102), insbesondere zwischen zwei Gate-Stackstrukturen (11, 12) angeordnet werden.
  6. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens eine Struktur (11, 12, 101, 102) einen Spacer (13) aufweist.
  7. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens ein Zwischenraum für das mindestens eine Kontaktelement (1) durch mindestens eine Dummy-Strukur geschaffen wird.
  8. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine Erzeugung einer Struktur (11, 12, 101, 102) und einer Füllstruktur, die beide als Dummy-Strukturen ausgebildet sind, derart erfolgt, dass der Zwischenraum genau über einer Landefläche eines Kontakts zu einer darunterliegenden Schicht und unter einer darüberliegenden kontaktierenden Leiterbahn liegt.
  9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass eine Dummy-Struktur zur Begrenzung einer ersten Seite des Zwischenraums mittels eines ersten Lithographieschrittes erzeugt wird und die zweite Seite des Zwischenraums durch eine strukturierende Fülltechnik erfolgt
  10. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Zwischenraum an der Stelle angeordnet wird, an der das Kontaktloch realisiert wird.
  11. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass nach der Kontaktlochätzung und vor dem Einbringen des leitfähigen Materials des mindestens einen Kontaktelements (1) eine dielektrische Schicht (3) eingebracht wird, die die Seitenwand des Kontaktloches bedeckt.
  12. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Kontaktelement (1) selbstjustierend zwischen zwei Gate-Stackstrukturen (11, 12, 101, 102) eingebracht wird bevor das Dielektrikum aufgebracht wird, das dann in der Kontaktlochlithographie strukturiert wird.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Gate-Stackstrukturen (11, 12, 101, 102) in Siliziumnitrid eingekapselt sind
  14. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das untere Ende des mindestens einen Kontaktelements (1) mit einem Drain-Anschluss (2A) oder einem Source-Anschluss (2B) eines Transistors elektrisch leitend verbunden ist.
  15. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass vor der Auffüllung des Zwischenraums mit dem mindestens einen Kontaktelement (1) eine Implantation, insbesondere für die Herstellung eines Source-Bereiches oder Drain-Bereiches, vorgenommen wird.
  16. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleiterbauelement ein Speicherchip, insbesondere ein DRAM-Speicherchip, ein NROM-Speicherchip, ein PCRAM, RAMBUS- oder ein Flash-Speicherchip, ein Mikroprozessor, ein Logik-Baustein, ein optoelektronisches Bauelement oder ein mikroelektromechanisches Bauelement ist.
  17. Struktur in einem Halbleiterbauelement, mit mindestens einem elektrisch leitenden Kontaktelement (1), wobei a) mindestens zwei benachbarte Strukturen (11, 12, 101, 102) des Halbleiterbauelements mittels einer Pattern-by-Fill-Technik hergestellt werden, b) wobei das mindestens eine Kontaktelement (1) zwischen den benachbarten Strukturen (11, 12, 101, 102) angeordnet wird c) und ein Kontakt zu einem Anschluss (2A, 2B) in einer unterhalb des mindestens einen Kontaktelements (1) leitenden Schicht hergestellt wird.
  18. Struktur nach Anspruch 17, dadurch gekennzeichnet, dass die mindestens zwei benachbarten Strukturen mindestens eine Gate-Stackstruktur (11, 12) aufweisen.
  19. Struktur nach Anspruch 17 oder 18, gekennzeichnet durch einen Abstand zwischen zwei benachbarten Strukturen (11, 12, 101, 102), insbesondere zwischen zwei Gate-Stackstrukturen (11, 12) von weniger als 50 nm.
  20. Struktur nach mindestens einem der Ansprüche 17 bis 19, gekennzeichnet durch einen Abstand zwischen benachbarten Strukturen (11, 12, 101, 102), insbesondere zwei Gate-Stackstrukturen (11, 12), der zwischen dem Einfachen und dem Doppelten einer Spacerbreite beträgt.
  21. Struktur nach mindestens einem der Ansprüche 17 bis 20, dadurch gekennzeichnet, dass das mindestens eine Kontaktelement (1) selbstjustierend zwischen benachbarten Strukturen (11, 12, 101, 102), insbesondere zwei Gate-Stackstrukturen (11, 12), angeordnet ist.
  22. Struktur nach mindestens einem der Ansprüche 17 bis 21, dadurch gekennzeichnet, dass das mindestens eine Kontaktelement (1) mindestens teilweise von einer dielektrischen Schicht (3) in einer SiO2- bzw. BPSG-Umgebung umgeben ist.
  23. Struktur nach Anspruch 22 gekennzeichnet durch eine dielektrische Schicht (3), die aus SiO2 Si3N4 oder SiON besteht oder diese Substanzen aufweist.
  24. Struktur nach mindestens einem der Ansprüche 17 bis 23, dadurch gekennzeichnet, dass das Halbleiterbauelement ein Speicherchip, insbesondere ein DRAM-Speicherchip, ein NROM-Speicherchip, ein PCRAM oder Rambus-Speicherchip oder ein Flash-Speicherchip, ein Mikroprozessor, ein Logik-Baustein, ein optoelektronisches Bauelement oder ein mikroelektromechanisches Bauelement ist.
  25. Integrierte Schaltung mit mindestens einer Struktur gemäß mindestens einem der Ansprüche 17 bis 24.
  26. Halbleiterbauelement mit einer integrierten Schaltung nach Anspruch 25.
  27. Halbleiterbauelement nach Anspruch 26, dadurch gekennzeichnet, dass es als Mikroprozessor, Logik-Baustein, Speicherelement, insbesondere DRAM-Speicher, PCRAM-Speicher, Flash-Speicher oder Mikroelektromechanisches Bauelement ausgebildet ist.
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