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Die Erfindung betrifft ein Test-Verfahren, ein Testgerät, sowie ein Halbleiter-Bauelement, insbesondere Daten-Zwischenspeicher-Bauelement, und ein Speichermodul.
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Halbleiter-Bauelemente, z. B. entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise, Halbleiter-Speicherbauelemente wie z. B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z. B. ROMs oder RAMs, insbesondere SRAMs und DRAMs), etc. werden im Verlauf und nach Beendigung des Herstellprozesses umfangreichen Tests unterzogen.
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Zur gemeinsamen Herstellung von jeweils einer Vielzahl von (i. A. identischen) Halbleiter-Bauelementen wird jeweils ein sog. Wafer (d. h. eine dünne, aus einkristallinem Silizium bestehende Scheibe) verwendet. Der Wafer wird entsprechend bearbeitet (z. B. nacheinander einer Vielzahl von Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und Implantations-Prozess-Schritten, etc. unterzogen), und daraufhin z. B. zersägt (oder z. B. geritzt, und gebrochen), so dass dann die einzelnen Bauelemente zur Verfügung stehen.
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Bei der Herstellung von Halbleiter-Bauelementen (z. B. von DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher)), insbesondere von DDR-DRAMs (Double Data Rate-DRAMs bzw. DRAMs mit doppelter Datenrate) können – noch bevor am Wafer sämtliche gewünschten, o. g. Bearbeitungsschritte durchgeführt wurden – (d. h. bereits in einem halbfertigen Zustand der Halbleiter-Bauelemente) an einer oder mehreren Test-Stationen mit Hilfe eines oder mehrerer Testgeräte die (noch auf dem Wafer befindlichen, halbfertigen) Bauelemente entsprechenden Testverfahren unterzogen werden (z. B. sog. Kerf-Messungen am Waferritzrahmen).
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In der Druckschrift
DE 19938060 A1 ist ein Test-Verfahren beschrieben, bei welchem ein Testsignal an einem Pin eines Bauelements ausgegeben wird. Das in Reaktion auf das Testsignal erzeugte, an einem Eingang anliegende, reflektierte Signal wird mit mehreren verschiedenen Referenz-Spannungen verglichen.
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Nach der Fertigstellung der Halbleiter-Bauelemente (d. h. nach der Durchführung sämtlicher der o. g. Wafer-Bearbeitungsschritte) werden die Halbleiter-Bauelemente an einer oder mehreren (weiteren) Test-Stationen weiteren Testverfahren unterzogen – beispielsweise können mit Hilfe entsprechender (weiterer) Testgeräte die noch auf dem Wafer befindlichen, fertiggestellten Bauelemente entsprechend getestet werden (sog. „Scheibentests”).
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Auf entsprechende Weise können ein oder mehrere weitere Tests (an entsprechenden weiteren Test-Stationen, und unter Verwendung entsprechender, weiterer Testgeräte) z. B. nach dem Einbau der Halbleiter-Bauelemente in die entsprechenden Halbleiter-Bauelement-Gehäuse durchgeführt werden, und/oder z. B. nach dem Einbau der Halbleiter-Bauelement-Gehäuse (samt den darin jeweils eingebauten Halbleiter-Bauelementen) in entsprechende elektronische Module, z. B. Speichermodule (sog. „Modultests”).
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Bei einer Vielzahl von Anwendungen – z. B. bei Server- oder Workstationrechnern, etc., etc. – können Speichermodule mit vorgeschalteten Daten-Zwischenspeicher-Bauelementen (sog. Buffer) eingesetzt werden, z. B. sog. „buffered” bzw. „registered” DIMMs, FB-DIMMs (FB-DIMM = Fully Buffered DIMM), etc.
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Derartige Speichermodule weisen i. A. ein oder mehrere Halbleiter-Speicherbauelemente, insbesondere DRAMs, auf, sowie ein oder mehrere – den Halbleiter-Speicherbauelementen vorgeschaltete – Daten-Zwischenspeicher-Bauelemente (die z. B. auf derselben Platine angeordnet sein können, wie die DRAMs).
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Die Speichermodule sind – insbesondere unter Zwischenschaltung eines entsprechenden (z. B. extern vom jeweiligen Speichermodul angeordneten) Memory Controllers – mit einem oder mehreren Mikro-Prozessoren des jeweiligen Server- oder Workstationrechners, etc. verbunden.
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Bedingt durch die Vorschaltung der Daten-Zwischenspeicher-Bauelemente (Buffer) können bei den o. g. „registered” DIMMs, FB-DIMMs, etc. die o. g. herkömmlichen Modultests nur in sehr eingeschränktem Umfang durchgeführt werden. Ein Grund hierfür ist, dass die zwischen einem jeweiligen Buffer, und den DRAMs ausgetauschten Signale von außen her nicht zugänglich sind. Deshalb kann z. B. die Qualität der Verbindungen zwischen Buffer und DRAMs mit herkömmlichen Test-Verfahren nur indirekt getestet werden.
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Die Erfindung hat zur Aufgabe, ein neuartiges Test-Verfahren, ein neuartiges Testgerät, sowie ein neuartiges Halbleiter-Bauelement, insbesondere Daten-Zwischenspeicher-Bauelement, und ein neuartiges Speichermodul zur Verfügung zu stellen.
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Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1, 7, 8, und 10.
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Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Gemäß einem Aspekt der Erfindung wird ein Test-Verfahren zur Verfügung gestellt, welches die Schritte aufweist:
- (a) Aufeinanderfolgendes Aussenden mehrerer Test-Pulse durch ein Halbleiter-Bauelement; und
- (b) Vergleichen von in Reaktion auf die Test-Pulse jeweils erzeugten, reflektierten Pulsen mit für jeden Test-Puls jeweils unterschiedlichen Schwellwerten und bei für jeden Test-Puls jeweils unterschiedlichen Zeitpunkten nach Aussenden des jeweiligen Test-Pulses.
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Das durch das Halbleiter-Bauelement, insbesondere Daten-Zwischenspeicher-Bauelement ausgesendete Test-Signal kann mindestens einen, bei einer bevorzugten Ausgestaltung der Erfindung mehrere Test-Pulse aufweisen.
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Vorteilhaft weist das Test-Verfahren die Schritte auf:
- – (b1) Vergleichen des reflektierten Signals mit dem ersten Schwellwert bei einem ersten Zeitpunkt (t1,1) nach Aussenden eines Test-Pulses; und
- – (b2) Vergleichen des reflektierten Signals mit dem ersten Schwellwert bei einem zweiten, vom ersten Zeitpunkt unterschiedlichen Zeitpunkt (t2,1) nach Aussenden des Test-Pulses oder eines weiteren Test-Pulses.
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Besonders bevorzugt kann das Test-Verfahren zusätzlich die Schritte aufweisen:
- – (c1) Vergleichen des reflektierten Signals mit dem zweiten Schwellwert beim ersten Zeitpunkt (t1,1); und
- – (c2) Vergleichen des reflektierten Signals mit dem zweiten Schwellwert beim zweiten, vom ersten Zeitpunkt (t1,1) unterschiedlichen Zeitpunkt (t2,1).
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Dadurch kann auf einfache Weise – insbesondere bei einem bereits in ein entsprechendes Speichermodul eingebauten Daten-Zwischenspeicher-Bauelement – ein „Time Domain Reflection”-(TDR-)Verfahren durchgeführt, und dadurch z. B. die Qualität einer Verbindung zwischen dem Daten-Zwischenspeicher-Bauelement, und einem auf dem Speichermodul vorgesehenen Speicherbauelement getestet werden.
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Im Folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
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1 eine schematische Darstellung eines Speichermodul-Systems, bei dem ein Test-Verfahren gemäß einem Ausführungsbeispiel der Erfindung verwendet werden kann;
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2 eine schematische Darstellung eines in dem in 1 gezeigten Speichermodul-System verwendbaren Speichermoduls;
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3 eine schematische Detail-Darstellung eines Abschnitts des in 2 gezeigten DRAMs, des in 2 gezeigten Buffers, und einer Test-Vorrichtung zur Durchführung des Test-Verfahrens gemäß dem Ausführungsbeispiel der Erfindung; und
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4 einen beispielhaften Verlauf eines durch die in 3 gezeigte Test-Vorrichtung ausgewerteten Sprung-Antwort-Signals.
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In 1 ist beispielhaft ein Speichermodul-System 1 gezeigt, bei dem ein Test-Verfahren gemäß einem Ausführungsbeispiel der Erfindung verwendet werden kann.
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Wie aus 1 hervorgeht, und wie im Folgenden noch genauer erläutert wird, weist das Speichermodul-System 1 mehrere Speichermodule 2a, 2b, 2c mit vorgeschalteten Daten-Zwischenspeicher-Bauelementen (Buffern) auf (hier: mehrere FB-DIMMs (FB-DIMM = Fully Buffered DIMM)).
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Bei dem in 1 gezeigten System 1 können bis zu acht Speichermodule/FB-DIMMs 2a, 2b, 2c pro Kanal an eine entsprechende CPU bzw. Memory Controller 4 angeschlossen werden.
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Jedes Speichermodul/FB-DIMM 2a, 2b, 2c weist ein Daten-Zwischenspeicher-Bauelement (Buffer) 5a, 5b, 5c auf, und eine Vielzahl von DRAMs 3a, 3b, 3c, z. B. DDR2-DRAMs (aus Gründen der leichteren Darstellbarkeit ist in der 1 nur ein DRAM 3a, 3b, 3c pro FB-DIMM 2a, 2b, 2c gezeigt).
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Die FB-DIMMs 2a, 2b, 2c können in entsprechende Speicher-Steck-Kontakte eines Motherboards eingesteckt sein, welches z. B. auch die o. g. CPU bzw. Memory Controller 4 aufweist.
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Wie aus 1 hervorgeht, ist die CPU/Memory Controller 4 über einen ersten Bus 6a an das erste FB-DIMM 2a (genauer: dessen Buffer 5a) angeschlossen, welcher einen ersten Kanal („south-bound channel” (SB channel)), und einen zweiten Kanal („north-bound channel” (NB channel)) aufweist. Der SB channel des Busses 6a wird verwendet, um entsprechende Adress-, Steuer- und Daten-Signale von der CPU/Memory Controller 4 an das erste FB-DIMM 2a zu senden. Entsprechend ähnlich wird der NB channel des Busses 6a verwendet, um entsprechende Signale von dem ersten FB-DIMM 2a an die CPU/Memory Controller 4 zu senden.
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Wie aus 1 weiter hervorgeht, ist das erste FB-DIMM 2a (genauer: dessen Buffer 5a) über einen zweiten Bus 6b an das zweite FB-DIMM 2b (genauer: dessen Buffer 5b) angeschlossen, welcher entsprechend wie der erste Bus 6a einen ersten Kanal („south-bound channel” (SB channel)), und einen zweiten Kanal („north-bound channel” (NB channel)) aufweist. Entsprechend ähnlich ist das zweite FB-DIMM 2b (genauer: dessen Buffer 5b) über einen dritten Bus 6c an ein drittes FB-DIMM (genauer: dessen Buffer) angeschlossen (welcher ebenfalls einen ersten Kanal („south-bound channel” (SB channel)), und einen zweiten Kanal („north-bound channel” (NB channel)) aufweist, etc., etc.
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Der SB channel des Busses 6b wird verwendet, um entsprechende Adress-, Steuer- und Daten-Signale von dem ersten FB-DIMM 2a an das zweite FB-DIMM 2b zu senden. Entsprechend ähnlich wird der NB channel des Busses 6b verwendet, um entsprechende Signale von dem zweiten FB-DIMM 2b an das erste FB-DIMM 2a zu senden, etc., etc.
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Die FB-DIMMs 2a, 2b, 2c arbeiten im Normal-Betrieb des Speichermodul-Systems 1 entsprechend dem „Daisy Chain”-Prinzip:
Der Buffer 5a des ersten FB-DIMMs 2a (d. h. das erste Glied der „Daisy Chain”-Kette) leitet entsprechende von der CPU/Memory Controller 4 über den „south-bound channel” des ersten Busses 6a an das erste FB-DIMM 2a gesendete Daten-, Adress- und/oder Steuer-Signale – unabhängig davon, ob mit den Signalen das erste FB-DIMM 2a, oder ein anderes FB-DIMM adressiert bzw. angesprochen wird – über den „south-bound channel” des zweiten Busses 6b an den Buffer 5b des zweiten FB-DIMMs 2b (d. h. das zweite Glied der „Daisy Chain”-Kette) weiter.
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Entsprechend ähnlich leitet der Buffer 5b des zweiten FB-DIMMs 2b die entsprechenden von dem Buffer 5a des ersten FB-DIMMs 2a empfangenen Daten-, Adress- und/oder Steuer-Signale – unabhängig davon, ob mit den Signalen das zweite FB-DIMM 2b, oder ein anderes FB-DIMM adressiert bzw. angesprochen wird – über den „south-bound channel” des dritten Busses 6c an den Buffer des dritten FB-DIMMs (d. h. das dritte Glied der „Daisy Chain”-Kette) weiter, etc.
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Entsprechend umgekehrt leitet der Buffer 5b des zweiten FB-DIMMs 2b entsprechende von dem Buffer des dritten FB-DIMMs über den „north-bound channel” des dritten Busses 6c empfangene Signale über den „north-bound channel” des zweiten Busses 6b an den Buffer 5a des ersten FB-DIMMs 5a weiter.
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Der Buffer 5a des ersten FB-DIMMs 2a leitet – auf entsprechend ähnliche Weise – die entsprechenden von dem Buffer 5b des zweiten FB-DIMMs 2b über den „north-bound channel” des zweiten Busses 6b empfangenen Signale über den „north-bound channel” des ersten Busses 6a an die CPU/Memory Controller 4 weiter.
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Wie weiter in 1 gezeigt ist, ist jedes DRAM 3a, 3b, 3c über einen entsprechenden Bus 7a, 7b, 7c an den entsprechenden Buffer 5a, 5b, 5c des jeweiligen FB-DIMMs 2a, 2b, 2c angeschlossen.
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Jeder Buffer 5a, 5b, 5c kennt seine Position in der („Daisy Chain”-)Kette. Welches der FB-DIMMs 2a, 2b, 2c gerade durch die CPU/Memory Controller 4 adressiert bzw. angesprochen wird, kann im jeweiligen Buffer 5a, 5b, 5c z. B. durch Vergleich von im entsprechenden Buffer 5a, 5b, 5c gespeicherten Identifikations-Daten („ID-Nummer” bzw. „Slot-Nummer”) mit durch die CPU/Memory Controller 4 über die Busse 6a, 6b, 6c gesendeten – den jeweiligen Buffer individuell kennzeichnenden – Identifikations-Daten ermittelt werden.
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Der Buffer eines jeweils angesprochenen bzw. adressierten FB-DIMMs leitet die über einen entsprechenden „south-bound channel” der Busse 6a, 6b, 6c empfangenen Daten-, Adress- und/oder Steuer-Signale nicht nur wie oben beschrieben an das jeweils nächste Glied der o. g. „Daisy Chain”-Kette weiter (d. h. an den in der „Daisy Chain”-Kette nächstfolgenden Buffer), sondern – ggf. in konvertierter Form – über den jeweiligen Bus 7a, 7b, 7c auch an die DRAMs 3a, 3b, 3c des jeweils angesprochenen bzw. adressierten FB-DIMMs 2a, 2b, 2c. Des weiteren werden von einem entsprechenden Buffer 5a, 5b, 5c über den jeweiligen Bus 7a, 7b, 7c von einem adressierten bzw. angesprochenen DRAM empfangene Signale – ggf. in konvertierter Form – von dem jeweiligen Buffer 5a, 5b, 5c über einen entsprechenden „north-bound channel” der Busse 6a, 6b, 6c an das jeweils vorangehende Glied der o. g. „Daisy Chain”-Kette weitergeleitet (d. h. an den in der „Daisy Chain”-Kette vorangehenden Buffer, oder – vom Buffer 5a des ersten FB-DIMMs 2a – an die CPU/Memory Controller 4).
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Zur Weiterleitung der o. g. Daten-, Adress- und/oder Steuer-Signale an die DRAMs 3a, 3b, 3c weisen die Buffer 5a, 5b, 5c wie ein 2 veranschaulicht eine Vielzahl von Treiber-Einrichtungen 11a, 11b, 11c („Driver”) auf.
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Jede Treiber-Einrichtung 11a einer ersten Gruppe von Treiber-Einrichtungen ist mit einer entsprechenden Daten-Leitung 17a einer Vielzahl von Daten-Leitungen des Busses 7a verbunden (aus Gründen der leichteren Darstellbarkeit ist in der 2 nur eine einzige Treiber-Einrichtung 11a der ersten Gruppe von Treiber-Einrichtungen, und nur eine einzige Daten-Leitung 17a gezeigt).
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Entsprechend ähnlich ist jede Treiber-Einrichtung 11b einer zweiten Gruppe von Treiber-Einrichtungen mit einer entsprechenden Adress-Leitung 17b einer Vielzahl von Adress-Leitungen des Busses 7a verbunden (aus Gründen der leichteren Darstellbarkeit ist in der 2 nur eine einzige Treiber-Einrichtung 11b der zweiten Gruppe von Treiber-Einrichtungen, und nur eine einzige Adress-Leitung 17b gezeigt).
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Des Weiteren ist jede Treiber-Einrichtung 11c einer dritten Gruppe von Treiber-Einrichtungen mit einer entsprechenden Steuer-Leitung 17c einer Vielzahl von Steuer-Leitungen des Busses 7a verbunden (aus Gründen der leichteren Darstellbarkeit ist in der 2 nur eine einzige Treiber-Einrichtung 11c der dritten Gruppe von Treiber-Einrichtungen, und nur eine einzige Steuer-Leitung 17b gezeigt).
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Wie aus 2 hervorgeht, weisen die DRAMs 3a, 3b, 3c zum Empfang der von einem jeweiligen Buffer 5a, 5b, 5c über die o. g. Daten-, Adress- und Steuer-Leitungen 17a, 17b, 17c gesendeten Daten-, Adress- und/oder Steuer-Signale eine Vielzahl von Empfänger-Einrichtungen 12a, 12b, 12c („Receiver”) auf.
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Jede Empfänger-Einrichtung 12a einer ersten Gruppe von Empfänger-Einrichtungen ist mit einer entsprechenden Daten-Leitung 17a der Vielzahl von Daten-Leitungen des Busses 7a verbunden.
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Entsprechend ähnlich ist jede Empfänger-Einrichtung 12b einer zweiten Gruppe von Empfänger-Einrichtungen mit einer entsprechenden Adress-Leitung 17b der Vielzahl von Adress-Leitungen des Busses 7a verbunden, und jede Empfänger-Einrichtung 12c einer dritten Gruppe von Empfänger-Einrichtungen mit einer entsprechenden Steuer-Leitung 17c der Vielzahl von Steuer-Leitungen des Busses 7a.
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Wie aus 2 hervorgeht, werden bei den FB-DIMMs 2a die Daten-Leitungen 17a des Busses 7a – entsprechend wie bei herkömmlichen FB-DIMMs – bidirektional betrieben (abhängig davon, ob Daten in ein entsprechendes DRAM 3a geschrieben, oder aus diesem ausgelesen werden).
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Aus diesem Grund sind in den Buffern 5a, 5b, 5c parallel zu den mit den o. g. Daten-Leitungen 17a verbundenen Buffer-Treiber-Einrichtungen 11a („Driver”) entsprechende – ebenfalls mit den Daten-Leitungen 17a verbundene – Empfänger-Einrichtungen 12a, 12b, 12c („Receiver”) vorgesehen (und in den DRAMs 3a, 3b, 3c parallel zu den mit den o. g. Daten-Leitungen 17a verbundenen DRAM-Empfänger-Einrichtungen 12a („Receiver”) entsprechende – ebenfalls mit den Daten-Leitungen 17a verbundene – Treiber-Einrichtungen 14a („Driver”)).
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Wie weiter aus 2 hervorgeht, werden bei den FB-DIMMs 2a die Adress- und Steuer-Leitungen 17b, 17c des Busses 7a – entsprechend wie bei herkömmlichen FB-DIMMs – im Normal-Betrieb der FB-DIMMs 2a unidirektional betrieben, jedoch bei der Durchführung des weiter unten näher erläuterten Test-Verfahrens (d. h. im Test-Betrieb) – anders als bei herkömmlichen FB-DIMMs, und auf die im Folgenden genauer beschriebene spezielle Art und Weise – bidirektional.
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Aus diesem Grund sind in den Buffern 5a, 5b, 5c – wie in 2 gestrichelt dargestellt ist (und anders als bei herkömmlichen Buffern herkömmlicher FB-DIMMs) – parallel zu den mit den o. g. Adress-Leitungen 17b verbundenen Buffer-Treiber-Einrichtungen 11b („Driver”) entsprechende – ebenfalls mit den Adress-Leitungen 17b verbundene – Empfänger-Einrichtungen 13b („Receiver”) vorgesehen, und parallel zu den mit den o. g. Steuer-Leitungen 17c verbundenen Buffer-Treiber-Einrichtungen 11c („Driver”) entsprechende – ebenfalls mit den Steuer-Leitungen 17c verbundene – Empfänger-Einrichtungen 13c („Receiver”).
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In 3 ist schematisch eine Test-Vorrichtung 100 zur Durchführung des Test-Verfahrens gemäß dem Ausführungsbeispiel der Erfindung gezeigt, sowie ein Abschnitt des in 2 gezeigten DRAMs 3a, und ein Abschnitt des in 2 gezeigten Buffers 5a (insbesondere die dort gezeigten DRAM-Empfänger-Einrichtungen 12a, 12b, 12c und DRAM-Treiber-Einrichtungen 14a, und die dort gezeigten Buffer-Empfänger-Einrichtungen 13a, 13b, 13c und Buffer-Treiber-Einrichtungen 11a, 11b, 11c).
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Die DRAM- und Buffer-Empfänger-Einrichtungen 12a, 12b, 12c, 13a, 13b, 13c können entsprechend wie herkömmliche Receiver z. B. vier Transistoren aufweisen, beispielsweise einen ersten und einen zweiten p-Kanal-Feldeffekttransistor 101a, 101b (z. B. zwei p-Kanal-MOSFETs), sowie einen ersten und einen zweiten n-Kanal-Feldeffekttransistor 102a, 102b (z. B. zwei n-Kanal-MOSFETs).
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Die Source des ersten n-Kanal-Feldeffekttransistors 102a kann über entsprechende Leitungen an eine – mit dem Massepotential Verbundene – (Gleich- bzw. Konstant-)Strom-Quelle angeschlossen sein. Auf entsprechende Weise kann auch die Source des zweiten n-Kanal-Feldeffekttransistors 102b über entsprechende Leitungen an die – mit dem Massepotential verbundene – (Gleich- bzw. Konstant-)Strom-Quelle angeschlossen sein.
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Des Weiteren kann das Gate des ersten n-Kanal-Feldeffekttransistors 102a über eine Leitung 110 an die entsprechende Daten-, Adress-, oder Steuer-Leitung angeschlossen sein (also eine der o. g. Leitungen 17a, 17b, 17c), und das Gate des zweiten n-Kanal-Feldeffekttransistors 102b z. B. an eine Leitung 104, an die – wie im Folgenden noch genauer erläutert wird – eine (variabel änderbare) Bezugs-Spannung Vref angelegt werden kann.
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Die Höhe des Pegels der an der Leitung 104 anliegenden Bezugs-Spannung Vref kann durch ein an einer Steuer-Leitung 113 anliegendes, von einer Test-Steuereinrichtung 116 der Test-Vorrichtung 100 ausgegebenes Steuer-Signal variabel eingestellt werden.
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Vorteilhaft wird die Höhe des Pegels der Bezugs-Spannung Vref während des o. g. Normal-Betriebs des FB-DIMMs 2a konstant gelassen, und nur während des Test-Betriebs des FB-DIMMs 2a – d. h. bei der Durchführung des o. g. Test-Verfahrens – auf die weiter unten im Detail erläuterte Weise geändert.
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Wie aus 3 weiter hervorgeht, kann der Drain des ersten n-Kanal-Feldeffekttransistors 102a über entsprechende Leitungen an das Gate des ersten und zweiten p-Kanal-Feldeffekttransistors 101a, 101b angeschlossen sein, und an den Drain des ersten p-Kanal-Feldeffekttransistors 101a.
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Des Weiteren kann der Drain des zweiten n-Kanal-Feldeffekttransistors 102b an den Drain des zweiten p-Kanal-Feldeffekttransistors 101b angeschlossen sein, sowie an eine Leitung 105, d. h. einen Ausgang des Receivers (an dem ein entsprechendes – digitales – Ausgangs-Signal out abgegriffen werden kann).
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Die Source des ersten und zweiten p-Kanal-Feldeffekttransistors 101a, 101b kann jeweils an eine entsprechende Versorgungs-Spannung angeschlossen sein.
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Durch die Empfänger-Einrichtungen 13a, 13b, 13c wird ein an der Leitung 110 anliegendes analoges (Eingangs-)Signal in das an der Leitung 105 ausgegebene – digitale – Ausgangs-Signal 105 umgewandelt (welches – je nachdem, ob der Signal-Pegel des Eingangs-Signals oberhalb oder unterhalb eines vorbestimmten Schwellwerts liegt – „logisch hoch”, oder „logisch niedrig” ist).
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Der vorbestimmte Schwellwert hängt von der jeweiligen Pegel-Höhe der an der Leitung 104 anliegenden Bezugs-Spannung Vref ab, d. h., kann variabel geändert werden.
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Wie aus 3 weiter hervorgeht, können die DRAM- und Buffer-Treiber-Einrichtungen 11a, 11b, 11c, 14a entsprechend wie herkömmliche Driver z. B. zwei Transistoren aufweisen, beispielsweise einen p-Kanal-Feldeffekttransistor 106 (z. B. einen p-Kanal-MOSFET), und einen n-Kanal-Feldeffekttransistor 107 (z. B. einen n-Kanal-MOSFET).
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Die Source des n-Kanal-Feldeffekttransistors 107 kann über eine entsprechende Leitung an das o. g. Massepotential angeschlossen sein. Der Drain des n-Kanal-Feldeffekttransistors 107 kann an den Drain des p-Kanal-Feldeffekttransistors 106, und über eine Leitung 108 an die entsprechende Daten-, Adress-, oder Steuer-Leitung angeschlossen sein (also die o. g. Leitung 17a, 17b, 17c).
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Wie weiter aus 3 hervorgeht, kann die Source des p-Kanal-Feldeffekttransistors 106 an die Versorgungs-Spannung angeschlossen sein.
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Die Gates des p-Kanal-Feldeffekttransistors 106 und des n-Kanal-Feldeffekttransistors 107 können miteinander verbunden, und an eine Leitung 109 angeschlossen sein (an der ein entsprechendes Eingangs-Signal in angelegt werden kann).
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Während des o. g. Test-Betriebs des FB-DIMMs 2a wird – unter Verwendung der o. g. Test-Vorrichtung 100 – ein Diskretes „Time Domain Reflection”-(TDR-)Verfahren durchgeführt:
Dabei wird – gesteuert durch die Test-Vorrichtung 100 – durch die Treiber-Einrichtung 11a, 11b, 11c des Buffers 5a ein entsprechender Test-Puls an der Leitung 17a, 17b, 17c ausgegeben. Hierzu wird veranlasst, dass das an der Leitung 109 in die Treiber-Einrichtung 11a, 11b, 11c eingegebene Eingangs-Signal sprungartig seinen Zustand von z. B. „logisch hoch” auf „logisch niedrig” wechselt (oder umgekehrt). Infolgedessen wechselt ein von der Treiber-Einrichtung 11a, 11b, 11c an der o. g. mit der Leitung 17a, 17b, 17c verbundenen Leitung 108 ausgegebenes Signal seinen Zustand sprungartig von z. B. „logisch niedrig” auf „logisch hoch” (oder umgekehrt).
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Der hierdurch erzeugte Test-Puls wird von der Treiber-Einrichtung 11a, 11b, 11c aus über die Leitung 17a, 17b, 17c in Richtung des DRAMs 3a übertragen, und wird – insbesondere z. B. am DRAM 3a, oder z. B. bei einer fehlerhaften Leitung 17a, 17b, 17c zumindest teilweise schon vorher, nämlich an der entsprechenden Fehlerstelle, etc., etc. – reflektiert.
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Zur Minimierung der Reflexion am DRAM 3a kann die Leitung 17a, 17b, 17c entsprechend terminiert, d. h. mit dem Wellenwiderstand der Leitung 17a, 17b, 17c abgeschlossen sein.
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Der reflektierte, von der Empfänger-Einrichtung 13a, 13b, 13c des Buffers 5a empfangene Puls („Sprung-Antwort-Signal”) wird auf die weiter unten näher erläuterte Weise durch die Test-Vorrichtung 100 ausgewertet.
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Durch die Auswertung des Sprung-Antwort-Signals kann das Impedanz-Profil der Leitung 17a, 17b, 17c ermittelt werden. Hierdurch kann die Qualität der durch die Leitung 17a, 17b, 17c geschaffenen Verbindung zwischen Buffer 5a und DRAM 3a getestet, und können entsprechende Fehler – z. B. Lötfehler, Kurzschlüsse, etc. – ermittelt, und geortet werden.
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In 4 ist – beispielhaft – ein möglicher Verlauf eines durch die in 3 gezeigte Test-Vorrichtung 100 auszuwertenden, an der Leitung 110, d. h. an der Empfänger-Einrichtung 13a, 13b, 13c des Buffers 5a anliegenden Sprung-Antwort-Signals S gezeigt.
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Der in 4 gezeigte relativ geringe Spannungs-Pegel des Sprung-Antwort-Signals S zwischen z. B. einem Zeitpunkt t2,1 und einem Zeitpunkt t3,1 kann z. B. auf einen auf der Leitung 17a, 17b, 17c vorhandenen Kurzschluss hindeuten (und der Zeitpunkt des Auftretens des relativ geringen Spannungs-Pegels auf den Fehler-Ort).
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Wie bereits oben erläutert, wird durch die Empfänger-Einrichtung 13a, 13b, 13c das an der Leitung 110 anliegende analoge (Eingangs-)Signal – während des Test-Betriebs des FB-DIMMs 2a also das o. g. Sprung-Antwort-Signal S – in das an der Leitung 105 ausgegebene – digitale – Ausgangs-Signal out umgewandelt (welches – je nachdem, ob der Signal-Pegel des Eingangs-Signals oberhalb oder unterhalb des o. g. vorbestimmten, variabel änderbaren Schwellwerts liegt – „logisch hoch”, oder „logisch niedrig” ist).
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Wie aus 3 hervorgeht, wird das an der Leitung 105 ausgegebene digitale Ausgangs-Signal out einem Daten-Eingang eines Flip-Flops 111 zugeführt.
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Dem Flip-Flop 111 – genauer: dessen Takt-Eingang – wird über eine Takt-Leitung 112 ein entsprechendes Takt-Signal zugeführt.
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Der Zustand des an einer Leitung 114, d. h. an einem Ausgang des Flip-Flops 111 ausgegebenen Signals hängt vom Zustand des an der Leitung 105 anliegenden digitalen Signals out zum Zeitpunkt einer Takt-Flanke des dem Takt-Eingang des Flip-Flops 111 zugeführten Takt-Signals ab: Ist der Zustand des an der Leitung 105 anliegenden digitalen Signals out zum Zeitpunkt einer Takt-Flanke des Takt-Signals („Signal-Abtastzeitpunkt”) „logisch hoch”, wird an der Leitung 114, d. h. am Ausgang des Flip-Flops ein „logisch hohes” Signal, d. h. eine „1” (oder alternativ ein „logisch niedriges” Signal, d. h. eine „0”) ausgegeben; ist demgegenüber der Zustand des an der Leitung 105 anliegenden digitalen Signals out zum Zeitpunkt einer Takt-Flanke des Takt-Signals („Signal-Abtastzeitpunkt”) „logisch niedrig”, wird an der Leitung 114, d. h. am Ausgang des Flip-Flops ein „logisch niedriges” Signal, d. h. eine „0” (oder alternativ ein „logisch hohes” Signal, d. h. eine „1”) ausgegeben. Bis zur nächsten Takt-Flanke bleibt der Zustand des Flip-Flops, und damit der Zustand des an der Leitung 114 ausgegebenen Signals „eingefroren”.
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Zur Durchführung des o. g. Test-Verfahrens (d. h. im Test-Betrieb des FB-DIMMs 2a) werden nacheinander eine Vielzahl der o. g. Test-Pulse – in jeweils zeitlich äquidistanten Abständen – von der Treiber-Einrichtung 11a, 11b, 11c aus über die Leitung 17a, 17b, 17c in Richtung des DRAMs 3a übertragen, und die reflektierten Pulse („Sprung-Antwort-Signale”) auf die oben beschriebene Weise von der Empfänger-Einrichtung 13a, 13b, 13c des Buffers 5a, und dem Flip-Flop 111 ausgewertet.
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Zur Erzeugung der o. g. Test-Pulse wird durch eine Puls-Generations-Einrichtung 115 der Test-Vorrichtung 100 eine entsprechende (periodische) Puls-Folge erzeugt, und – als Eingangs-Signal in der Treiber-Einrichtung 11a, 11b, 11c – an die Leitung 109 angelegt.
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Wie in 4 veranschaulicht ist, wird jeder der reflektierten Pulse („Sprung-Antwort-Signale”) unter Verwendung einer jeweils anderen an der Leitung 104, d. h. an der Empfänger-Einrichtung 13a, 13b, 13c anliegenden Bezugs-Spannung Vref,1, Vref,2, Vref,3, Vref,4, etc. (d. h. eines jeweils anderen Empfänger-Einrichtungs-Schwellwerts), und eines jeweils anderen Signal-Abtastzeitpunkts ausgewertet (d. h. zu in Bezug auf z. B. den Zeitpunkt des Beginns des Aussenden eines Test-Pulses jeweils unterschiedlichen (Abtast-)Zeitpunkten t1,1, t2,1, t3,1, t4,1, etc. (oder z. B. zu in Bezug auf z. B. den Zeitpunkt entsprechender positiver und/oder negativer Takt-Flanken eines Systems-Takts jeweils unterschiedlichen (Abtast-)Zeitpunkten, etc., etc.)).
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Zur Variation des Signal-Abtastzeitpunkts wird der Zeitpunkt des Auftretens einer Takt-Flanke des dem Takt-Eingang des Flip-Flops 111 zugeführten Takt-Signals (z. B. in Bezug auf z. B. den Zeitpunkt des Beginns des Aussenden eines Test-Pulses) variiert.
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Hierzu kann von der Test-Steuereinrichtung 116 an einer Takt-Leitung 117 ein entsprechendes – periodisches – Takt-Signal ausgegeben werden, welches einer Verzögerungs-Einrichtung 118 zugeführt, von dieser mit einer variabel einstellbaren Verzögerungszeit beaufschlagt, und an die Takt-Leitung 112, d. h. den Takt-Eingang des Flip-Flops 111 weitergeleitet wird.
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Die Verzögerungszeit der Verzögerungs-Einrichtung 118 kann durch ein an einer Steuer-Leitung 119 anliegendes, von der Test-Steuereinrichtung 116 ausgegebenes Steuer-Signal variabel eingestellt werden.
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Wie in 4 veranschaulicht ist, kann ein erster der o. g. reflektierten Pulse z. B. unter Verwendung einer ersten Bezugs-Spannung Vref,1, und zu einem ersten (Abtast-)Zeitpunkt t1,1 ausgewertet werden, ein zweiter reflektierter Puls z. B. ebenfalls unter Verwendung der ersten Bezugs-Spannung Vref,1, und zu einem – im Vergleich zum ersten (Abtast-)Zeitpunkt t1,1 um eine Zeitdauer ΔT späteren – weiten (Abtast-)Zeitpunkt t2,1, ein dritter reflektierter Puls z. B. ebenfalls unter Verwendung der ersten Bezugs-Spannung Vref,1, und zu einem – im Vergleich zum zweiten (Abtast-)Zeitpunkt t2,1 um eine Zeitdauer ΔT (und im Vergleich zum ersten (Abtast-)Zeitpunkt t1,1 um eine Zeitdauer 2ΔT) späteren – dritten (Abtast-)Zeitpunkt t3,1, etc., etc.
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Bei dem in 4 gezeigten Verlauf des Sprung-Antwort-Signals S wird dann – als Ergebnis der Auswertung für den ersten reflektierten Puls – am Ausgang des Flip-Flops 111, d. h. an der Leitung 114 z. B. eine „0”, daraufhin – als Ergebnis der Auswertung für den zweiten reflektierten Puls – wiederum eine „0”, und dann – als Ergebnis der Auswertung für den dritten reflektierten Puls – nochmals eine „0” ausgegeben, etc., etc.
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Daraufhin wird die Höhe der an der Leitung 104, d. h. an der Empfänger-Einrichtung 13a, 13b, 13c anliegenden Bezugs-Spannung geändert, z. B. um eine Spannungs-Höhe ΔV reduziert (so dass an der Leitung 104 dann eine zweite, geänderte Bezugs-Spannung Vref,2 anliegt).
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Wie in 4 veranschaulicht ist, kann dann ein weiterer der o. g. reflektierten Pulse z. B. unter Verwendung der zweiten Bezugs-Spannung Vref,2, und zum o. g. ersten (Abtast-)Zeitpunkt t1,1 ausgewertet werden, ein darauffolgender reflektierter Puls z. B. ebenfalls unter Verwendung der zweiten Bezugs-Spannung Vref,2, und zum o. g. – im Vergleich zum ersten (Abtast-)Zeitpunkt t1,1 um die o. g. Zeitdauer ΔT späteren – zweiten (Abtast-)Zeitpunkt t2,1, ein nächstfolgender reflektierter Puls z. B. ebenfalls unter Verwendung der zweiten Bezugs-Spannung Vref,2, und zum o. g. dritten (Abtast-)Zeitpunkt t3,1, etc., etc.
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Bei dem in 4 gezeigten Verlauf des Sprung-Antwort-Signals S wird dann – als Ergebnis der Auswertung für den o. g. weiteren reflektierten Puls – am Ausgang des Flip-Flops 111 eine „1”, daraufhin – als Ergebnis der Auswertung für den darauffolgenden reflektierten Puls – eine „0”, und dann – als Ergebnis der Auswertung für den nächstfolgenden reflektierten Puls – nochmals eine „0” ausgegeben, etc., etc.
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Als nächstes wird die Höhe der an der Leitung 104, d. h. an der Empfänger-Einrichtung 13a, 13b, 13c anliegenden Bezugs-Spannung erneut geändert (z. B. nochmals um die o. g. Spannungs-Höhe ΔV reduziert, so dass an der Leitung 104 dann eine dritte, erneut geänderte Bezugs-Spannung Vref,3 anliegt).
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Wie in 4 veranschaulicht ist, kann daraufhin ein als nächstes nachfolgender der o. g. reflektierten Pulse z. B. unter Verwendung der dritten Bezugs-Spannung Vref,3, und zum o. g. ersten (Abtast-)Zeitpunkt t1,1 ausgewertet werden, ein darauffolgender reflektierter Puls z. B. ebenfalls unter Verwendung der dritten Bezugs-Spannung Vref,3, und zum o. g. – im Vergleich zum ersten (Abtast-)Zeitpunkt t1,1 um die o. g. Zeitdauer ΔT späteren – zweiten (Abtast-)Zeitpunkt t2,1, etc., etc.
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Bei dem in 4 gezeigten Verlauf des Sprung-Antwort-Signals S wird dann – als Ergebnis der Auswertung für den o. g. als nächstes nachfolgenden reflektierten Puls – am Ausgang des Flip-Flops 111, d. h. an der Leitung 114 eine „1” ausgegeben, daraufhin – als Ergebnis der Auswertung für den darauffolgenden reflektierten Puls – eine „0”, etc., etc.
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Bei alternativen Ausgestaltungen der Erfindung kann jeder der reflektierten Pulse statt bei einem einzigen auch bei mehreren Abtast-Zeitpunkten ausgewertet werden, z. B. bei zwei, drei, oder mehr als drei verschiedenen Abtast-Zeitpunkten.
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Beispielsweise kann ein erster reflektierter Puls z. B. unter Verwendung einer ersten Bezugs-Spannung Vref,1, und zu einem ersten (Abtast-)Zeitpunkt t1,1 ausgewertet werden, sowie ebenfalls unter Verwendung der ersten Bezugs-Spannung Vref,1 zu einem – im Vergleich zum ersten (Abtast-)Zeitpunkt t1,1 um eine Zeitdauer ΔT späteren – zweiten (Abtast-)Zeitpunkt t2,1, und zu einem – im Vergleich zum zweiten (Abtast-)Zeitpunkt t2,1 um eine Zeitdauer ΔT (und im Vergleich zum ersten (Abtast-)Zeitpunkt t1,1 um eine Zeitdauer 2ΔT) späteren – dritten (Abtast-)Zeitpunkt t3,1 (ebenfalls unter Verwendung der ersten Bezugs-Spannung Vref,1), etc., etc. Entsprechend kann ein zweiter, auf den ersten reflektierten Puls folgender reflektierter Puls z. B. – jeweils unter Verwendung der o. g. zweiten Bezugs-Spannung Vref,2 – zu dem o. g. ersten (Abtast-)Zeitpunkt t1,1, sowie zu dem – im Vergleich zum ersten (Abtast-)Zeitpunkt t1,1 um eine Zeitdauer ΔT späteren – zweiten (Abtast-)Zeitpunkt t2,1, und zu dem – im Vergleich zum zweiten (Abtast-)Zeitpunkt t2,1 ebenfalls um eine Zeitdauer ΔT späteren – dritten (Abtast-)Zeitpunkt t3,1 ausgewertet werden, usw., usw.
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Die von dem Flip-Flop 111 an der Leitung 114 ausgegebene digitale Zahlen-Folge kann z. B. in einem auf dem Buffer 5a, 5b, 5c vorgesehenen Schieberegister abgespeichert werden, und die abgespeicherte Zahlen-Folge im o. g. Test-Betrieb von einer extern vom Buffer 5a, 5b, 5c vorgesehenen Einrichtung, z. B. einem externem Test-Gerät ausgelesen werden.
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Die o. g. – das Test-Verfahren steuernde – Test-Vorrichtung 100, insbesondere die Puls-Generations-Einrichtung 115 und/oder die Test-Steuereinrichtung 116 kann z. B. auf dem Buffer 5a, 5b, 5c selbst vorgesehen sein, und im o. g. Test-Betrieb aktiviert werden.
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Alternativ kann die Test-Vorrichtung 100 z. B. auch auf einem – extern vom Buffer 5a, 5b, 5c vorgesehenen – Test-Gerät vorgesehen sein. Die o. g. im Test-Betrieb des FB-DIMMs/des Buffers 5a, 5b, 5c durch die Test-Vorrichtung 100 an die Leitungen 109, 113, 117, 119 anzulegenden Signale können dann von der Test-Vorrichtung 100 über entsprechende Pins des Buffers 5a, 5b, 5c in den Buffer 5a, 5b, 5c eingegeben, und an die Leitungen 109, 113, 117, 119 weitergeleitet werden (insbesondere z. B. über Pins, über die im Normal-Betrieb über den o. g. „south-bound channel” des ersten Busses 6a bzw. den o. g. „north-bound channel” des zweiten Busses 6b die o. g. (Daten-, Adress- und/oder Steuer-)Signale eingegeben werden (und/oder z. B. über Pins, über die im Normal-Betrieb über den o. g. „south-bound channel” des zweiten Busses 6b bzw. den o. g. „north-bound channel” des ersten Busses 6a die o. g. Signale ausgegeben werden, etc., etc.)).
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Das oben beispielhaft erläuterte Test-Verfahren kann entsprechend identisch oder ähnlich wie oben ausgeführt statt bei dem o. g. FB-DIMM-Speichermodul-System 1 auch bei beliebigen anderen elektronischen Systemen verwendet werden, insbesondere bei elektronischen Systemen mit verborgenen bidirektionalen Signalpfaden, z. B. bei Speichermodul-Systemen mit registered DIMMs, oder beliebigen anderen Speichermodul-Systemen, bei Flashkarten, bei Mikroprozessor-Systemen mit Mikroprozessor-Chipsets, etc., etc.
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Bezugszeichenliste
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- 1
- Speichermodul-System
- 2a
- FB-DIMM
- 2b
- FB-DIMM
- 2c
- FB-DIMM
- 3a
- Speicherbauelement
- 3b
- Speicherbauelement
- 3c
- Speicherbauelement
- 4
- Memory Controller
- 5a
- Buffer
- 5b
- Buffer
- 5c
- Buffer
- 6a
- Bus
- 6b
- Bus
- 6c
- Bus
- 7a
- Bus
- 7b
- Bus
- 7c
- Bus
- 11a
- Treiber-Einrichtung
- 11b
- Treiber-Einrichtung
- 11c
- Treiber-Einrichtung
- 12a
- Empfänger-Einrichtung
- 12b
- Empfänger-Einrichtung
- 12c
- Empfänger-Einrichtung
- 13a
- Empfänger-Einrichtung
- 13b
- Empfänger-Einrichtung
- 13c
- Empfänger-Einrichtung
- 14a
- Treiber-Einrichtung
- 17a
- Daten-Leitung
- 17b
- Adress-Leitung
- 17c
- Steuer-Leitung
- 100
- Test-Vorrichtung
- 101a
- p-Kanal-Feldeffekttransistor
- 101b
- p-Kanal-Feldeffekttransistor
- 102a
- n-Kanal-Feldeffekttransistor
- 102b
- n-Kanal-Feldeffekttransistor
- 103
- Strom-Quelle
- 104
- Leitung
- 105
- Leitung
- 106
- p-Kanal-Feldeffekttransistor
- 107
- n-Kanal-Feldeffekttransistor
- 108
- Leitung
- 109
- Leitung
- 110
- Leitung
- 111
- Flip-Flop
- 112
- Takt-Leitung
- 113
- Steuer-Leitung
- 114
- Leitung
- 115
- Puls-Generations-Einrichtung
- 116
- Test-Steuereinrichtung
- 117
- Takt-Leitung
- 118
- Verzögerungs-Einrichtung
- 119
- Steuer-Leitung
