DE102006050890A1 - Verfahren zur Herstellung einer gedruckten Leiterplatte mit kontaktsteglosem Kontaktloch - Google Patents
Verfahren zur Herstellung einer gedruckten Leiterplatte mit kontaktsteglosem Kontaktloch Download PDFInfo
- Publication number
- DE102006050890A1 DE102006050890A1 DE102006050890A DE102006050890A DE102006050890A1 DE 102006050890 A1 DE102006050890 A1 DE 102006050890A1 DE 102006050890 A DE102006050890 A DE 102006050890A DE 102006050890 A DE102006050890 A DE 102006050890A DE 102006050890 A1 DE102006050890 A1 DE 102006050890A1
- Authority
- DE
- Germany
- Prior art keywords
- photoresist
- copper
- layer
- circuit pattern
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
- H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0094—Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
- H05K3/428—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates having a metal pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09509—Blind vias, i.e. vias having one side closed
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09545—Plated through-holes or blind vias without lands
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/03—Metal processing
- H05K2203/0361—Stripping a part of an upper metal layer to expose a lower metal layer, e.g. by etching or using a laser
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/03—Metal processing
- H05K2203/0384—Etch stop layer, i.e. a buried barrier layer for preventing etching of layers under the etch stop layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/05—Patterning and lithography; Masks; Details of resist
- H05K2203/0502—Patterning and lithography
- H05K2203/0542—Continuous temporary metal layer over metal pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/421—Blind plated via connections
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49126—Assembling bases
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49128—Assembling formed circuit to base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
- Y10T29/49133—Assembling to base an electrical component, e.g., capacitor, etc. with component orienting
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
Abstract
Offenbart ist ein Verfahren zur Herstellung einer gedruckten Leiterplatte mit einem kontaktsteglosen Kontaktloch. Insbesondere stellt diese Erfindung ein Verfahren zur Herstellung einer gedruckten Leiterplatte mit kontaktsteglosem Kontaktloch ohne oberen Kontaktsteg bereit, das einen Fotolack (P-LPR) verwendet, der in das Kontaktloch gefüllt ist. Weil ein Schaltkreismuster nur unter Nutzung des Kupfers des kupferkaschierten Laminats gebildet wird, wird seine Breite minimiert und damit ein feines Schaltkreismuster leicht realisiert. Weiterhin wird eine kontaktsteglose Kontaktlochstruktur verwendet, was in einem höchstdichten Schaltkreismuster resultiert.
Description
- Hintergrund der Erfindung
- 1. Bereich der Erfindung
- Die vorliegende Erfindung bezieht sich auf eine Methode zur Herstellung einer gedruckten Leiterplatte (PCB) mit einem kontaktsteglosen Kontaktloch und insbesondere auf eine Methode zur Herstellung eines PCB mit einem kontaktsteglosen Kontaktloch ohne den oberen Kontaktsteg des Kontaktloches, die einen Fotolack (P-LPR) verwendet, der in das Kontaktloch eingefüllt ist.
- 2. Beschreibung des zugehörigen Stands der Technik
- Mit der Entwicklung der Elektronikindustrien sind eine Vergrößerung der Funktionalität der elektronischen Bauteile und eine Verkleinerung ihrer Größe immer stärker erforderlich. Um solche Anforderungen zu erfüllen benötigen PCBs auch ein höchstdichtes Schaltkreismuster. Daher sind verschiedene Methoden zur Realisierung eines feinen Schaltkreismusters entworfen und angewendet worden.
- Im Vergleich zu Verfahren zur Bildung eines feinen Schaltkreismusters verwendet die vorliegende Erfindung ein Verfahren zur Realisierung eines höchstdichten Schaltkreismusters mit einem kontaktsteglosen Kontaktloch durch das Beseitigen des oberen Kontaktsteges eines Kontaktlochs.
1 ist eine perspektivische Ansicht, die einen konventionellen PCB100 mit einem kontaktsteglosen Kontaktloch schematisch zeigt, der im US-Patent mit der Nummer 5,510,580 (erteilt am 23. April 1996) offenbart war. - Wie in
1 gezeigt, wird ein konventioneller PCB100 mit einer Kontaktlochstruktur ohne oberen Kontaktsteg versehen. Dies geschieht durch das Bilden eines nicht durchgehenden Kontaktloches12 in der Oberfläche des Substrates10 , das einen inneren Schaltkreis40 enthält, um es mit dem inneren Schaltkreis40 des Substrates10 zu verbinden, durch Bilden einer leitenden Schicht32 auf der inneren Wand des nicht durchgehenden Kontaktloches12 und durch sofortiges Verbinden der leitenden Schicht mit einem Schaltkreismuster22 auf der Oberfläche des Substrats. - Im Folgenden wird das Verfahren zur Herstellung des PCB nach
1 mit Bezug zu dem Flussdiagramm nach2 kurz beschrieben. - Wie in den
1 und2 gezeigt, wird das Grundsubstrat10 mit der inneren Schaltkreisschicht40 bereitgestellt (S10) und das nicht durchgehende Loch12 wird an der Oberfläche des Grundsubstrates10 bearbeitet, um es mit der inneren Schaltungsschicht40 des Grundsubstrates10 zu verbinden (S12). Danach wird auf der Oberfläche des Grundsubstrates eine leitende Schicht gebildet, die das nicht durchgehende Loch12 (S14) enthält. - Dann wird ein Fotolack in das nicht durchgehende Loch
12 (S16) eingebracht. Der Fotolack als solcher kann zum Beispiel ein positiver flüssiger Fotolack (P-LPR) sein. Der Fotolack wird auf der gesamten Oberfläche des Grundsubstrats aufgebracht, getrocknet und belichtet bis ein Zustand erreicht ist, der einer Maskierung des nicht durchgehenden Loches entspricht, so dass der Fotolack nur in dem nicht durchgehenden Loch verbleibt. - Danach wird die leitende Schicht beseitigt, welche auf der Oberfläche des Grundsubstrates
10 gebildet wird. In diesem Fall wird die leitende Schicht, die sich in dem nicht durchgehenden Loch befindet, durch den verbleibenden Fotolack geschützt (S18). Dann wird der Fotolack beseitigt, der in dem nicht durchgehenden Loch verblieben ist. - Danach wird eine zusätzliche Fotolithographie durchgeführt, um damit ein Schaltkreismuster
22 auf der Oberfläche des Grundsubstrates10 (S22) zu bilden. Dabei wird ein PCB200 mit einem kontaktsteglosen Durchgangsloch gebildet. Das Schaltkreismuster22 als solches ist dadurch gekennzeichnet, dass kein oberer Kontaktsteg um das nicht durchgängige Loch12 gebildet ist. - So ein konventioneller PCB ist in der Hinsicht vorteilhaft, dass kein oberer Kontaktsteg gebildet werden muss. Weil jedoch eine Serie von Belichtungs- und Entwicklungsprozessen in den Prozessen des Bildens der leitenden Schicht in dem durchgangslosen Loch und des Bildens des Schaltkreismusters auf der Oberfläche des Grundsubstrates wiederholt durchgeführt wird, ist der Herstellungsprozess kompliziert und daher erhöht er die Kosten und die Prozessdauer.
- Zusammenfassung der Erfindung
- Dementsprechend ist die Bereitstellung eines PCB, der ein kontaktstegloses Kontaktloch hat, ein Ziel der vorliegenden Erfindung.
- Ein anderes Ziel der vorliegenden Erfindung ist die Bereitstellung eines höchstdichten Schaltkreismusters durch die Realisierung einer Kontaktlochstruktur ohne oberen Kontaktsteg.
- Ein weiteres Ziel der vorliegenden Erfindung ist die Bereitstellung eines Verfahrens zur Herstellung eines PCB mit einem kontaktsteglosen Kontaktloch.
- Gemäß einer ersten Ausgestaltung der vorliegenden Erfindung zur Erreichung der obigen Ziele, wird ein Verfahren zur Herstellung eines PCB mit einem kontaktsteglosen Kontaktloch bereitgestellt, das folgendes umschließt:
- (A) die Bereitstellung eines Grundsubstrates, das aus kupferkaschiertem Laminat (CCL) gebildet wird;
- (B) das Ätzen eines Teils der Kupferfolie des CCL, um damit ein Schaltkreismuster zu bilden, das ein Durchgangsloch enthält;
- (C) das aufeinander folgende Bilden eines Seed-Layers, einer zweiten Metallschicht mit Ätzkondition, die sich von denen von Kupfer unterscheiden, und einer kupferplattierten Schicht auf der gesamten Oberfläche des Grundsubstrates mit dem Schaltkreismuster;
- (D) das Füllen des Durchgangsloches mit einem Fotolack; (E) das aufeinander folgende Beseitigen der kupferplattierten Schicht, der zweiten Metallschicht und des Seed-Layers; und
- (F) das Beseitigen des Fotolackes aus dem Durchgangsloch; dabei hat das Schaltkreismuster eine vorbestimmte Stärke die der Stärke der Kupferfolie entspricht.
- In der ersten Ausgestaltung der vorliegenden Erfindung kann die vorbestimmte Stärke des Schaltkreismusters ca. 12 bis 18 μm betragen und seine Breite kann ca. 20 μm betragen.
- In der ersten Ausgestaltung der vorliegenden Erfindung kann der Verfahrensschritt (D) folgendes umfassen:
- (D-1) Anwendung des Fotolacks auf der gesamten Oberfläche des Grundsubstrates und in dem Durchgangsloch; und
- (D-2) Belichten des Fotolacks bis zu einer Tiefe, die seiner Stärke entspricht, und Durchführen der Entwicklung, um den Fotolack von der Oberfläche des Grundsubstrates zu beseitigen.
- In der ersten Ausgestaltung der vorliegenden Erfindung kann die Belichtung des Fotolacks durch die Kontrolle des Belichtungsmenge so durchgeführt werden, dass der Fotolack bis zu einer Tiefe, die seiner Stärke entspricht, belichtet wird.
- In der ersten Ausgestaltung der vorliegenden Erfindung kann die zweite Metallschicht eine Nickelschicht sein.
- Entsprechend einer zweiten Ausgestaltung der vorliegenden Erfindung, wird eine Methode zur Herstellung eines PCB mit einem kontaktsteglosen Kontaktloch bereitgestellt die folgendes einschließt:
- (A) die Bereitstellung eines Grundsubstrates, das eine innere Schaltkreisschicht enthält und aus CCL zusammengesetzt ist;
- (B) das Bilden eines Schaltkreismusters auf der Oberfläche des Grundsubstrates, wobei das Schaltkreismuster ein nicht durchgängiges Loch besitzt, welches mit der inneren Schaltungsschicht des Grundsubstrates verbunden ist;
- (C) das aufeinander folgende Bilden eines Seed-Layers, einer zweiten Metallschicht mit Ätzeigenschaften, die sich von denen von Kupfer unterscheiden, und eine kupferplattierte Schicht auf der gesamten Oberfläche des Grundsubstrates mit dem Schaltkreismuster;
- (D) das Füllen des nicht durchgehenden Loches mit einem Fotolack;
- (E) das aufeinander folgende Beseitigen der kupferplattierten Schicht, der zweiten Metallschicht und des Seed-Layers; und
- (F) das Beseitigen des Fotolacks von dem nicht durchgehenden Loch; wobei das Schaltkreismuster eine vorbestimmte Stärke hat, die der Stärke der Kupferfolie des CCL entspricht.
- In der zweiten Ausgestaltung der vorliegenden Erfindung kann die vorbestimmte Stärke des Schaltkreismusters zwischen ungefähr 12 und 18 μm liegen und die Breite kann ungefähr 20 μm betragen.
- In der zweiten Ausgestaltung der vorliegenden Erfindung kann der Verfahrensschritt (D) folgendes einschließen:
- (D-1) die Anwendung des Fotolacks auf der gesamten Oberfläche des Grundsubstrates und in dem nicht durchgängigen Loch; und
- (D-2) die Belichtung des Fotolacks zu einer Tiefe, die seiner Stärke entspricht, und das Durchführen der Entwicklung, wobei der Fotolack von der Oberfläche des Grundsubstrates beseitigt wird.
- In der zweiten Ausgestaltung der vorliegenden Erfindung kann die Belichtung des Fotolacks durch die Kontrolle des Belichtungsumfangs so durchgeführt werden, dass der Fotolack bis zu einer Tiefe belichtet wird, die seiner Stärke entspricht.
- In der zweiten Ausgestaltung der vorliegenden Erfindung kann die zweite Metallschicht eine Nickelschicht sein.
- Kurze Beschreibung der Abbildungen
-
1 ist eine perspektivische Ansicht, die einen konventionellen PCB mit einem Kontaktloch schematisch zeigt; -
2 ist ein Flussdiagramm, das den Prozess zur Herstellung des PCB nach1 zeigt; -
3 ist ein Flussdiagramm, das den Prozess zur Herstellung eines PCB nach der ersten Ausgestaltung der vorliegenden Erfindung schematisch zeigt; Die4A bis4H sind Ansichten, die den Prozess zur Herstellung des PCB nach3 aufeinander folgend zeigen; -
5 ist eine perspektivische Ansicht, die die Struktur eines nicht durchgehenden kontaktlosen Kontaktloches, entsprechend der zweiten Ausgestaltung der vorliegenden Erfindung, zeigt. -
6 ist ein Flussdiagramm, das den Prozess zur Herstellung des PCB mit einer nicht durchgehenden Kontaktlochstruktur nach5 schematisch zeigt. - Beschreibung der bevorzugten Ausgestaltungen
- Nachfolgend wird eine detaillierte Beschreibung der vorliegenden Erfindung mit Bezug zu den angehängten Figuren gegeben.
-
3 ist ein Flussdiagramm, das den Prozess zur Herstellung des PCB entsprechend einer ersten Ausgestaltung der vorliegenden Erfindung zeigt, und die4A bis4H sind detaillierte Ansichten, die schrittweise den Herstellungsprozess zeigen. Im Folgenden werden die Verfahren zur Herstellung des PCB entsprechend der ersten Ausgestaltung der vorliegenden Erfindung beschrieben. Dabei wird auf die oben genannten Figuren Bezug genommen. - Wie in
4A gezeigt, wird ein Grundsubstrat110 bereitgestellt (S110), das sich zusammensetzt aus einem kupferkaschierten Laminat (CCL), das eine isolierende Schicht120 enthält, und Kupferfolien130 , die sich auf beiden Oberflächen der isolierenden Schicht befinden, und ein Durchgangsloch112 wird an einer vorbestimmten Position des Substrats gebildet. - Wie in
4B gezeigt, wird ein Schaltkreismuster132 mit dem Kontaktloch112 durch das Ätzen eines Teils der Kupferfolie130 gebildet. In diesem Fall, da die Kupferfolie130 ca. 12 bis 18 μm stark ist, kann das resultierende Schaltkreismuster eine Breite von ca. 20 μm haben (S112). - Wie in
4C gezeigt, werden nacheinander ein Seed-Layer140 , eine zweite Metallschicht150 und eine kupferplattierte Schicht160 auf der gesamten Oberfläche des Grundsubstrates110 einschließlich des Durchgangslochs112 gebildet (S114). - Der Seed-Layer
140 wird bereitgestellt, um durch Galvanisieren die zweite Metallschicht150 nicht nur auf der Oberfläche des Grundsubstrates110 sondern auch in dem Durchgangsloch112 zu bilden. Die zweite Metallschicht wird aus einem Metall gebildet, beispielsweise Nickel, das Ätzkonditionen besitzt, die sich von denen von Kupfer (Cu) unterscheiden, um das Schaltkreismuster anzuordnen. Das heißt, die zweite Metallschicht150 kann aus jedem Metall gebildet werden, das nicht unter den Ätzkonditionen von Kupfer geätzt wird (d. h. ein Metall das geätzt wird unter Verwendung einer zweiten Metallschichtätzlösung, die sich unterscheidet von der Kupferätzlösung). In Betrachtung des nachfolgenden Beseitigungsprozesses wird festgestellt, dass die zweite Metallschicht so gebildet wird, dass sie nicht zu dick ist. - Wie in
4D gezeigt, wird ein Fotolack170 auf die kupferplattierte Schicht aufgebracht, so dass das Durchgangsloch112 damit gefüllt ist. Danach wird unter Verwendung einer Maske (nicht gezeigt) ein Belichtungsprozess durchgeführt. Der verwendete Fotolack170 ist beispielsweise P-LPR, der dadurch gekennzeichnet ist, dass er in einem flüssigen Zustand angewendet wird, gehärtet wird und belichtet wird um die belichteten Teile zu verändern und dass er entwickelt wird um die veränderten Teile durch Verwendung einer Entwicklungslösung zu beseitigen. In diesem Fall wird die Belichtungsmenge so kontrolliert, dass der Fotolack170 , der auf die kupferplattierte Schicht aufgebracht wird, bis zu einer Tiefe belichtet wird, die seiner Stärke t entspricht. - Auf diese Weise wird durch die Kontrolle der Belichtungsmenge, wie in
4E gezeigt, ein Teil des Fotolacks170 , der durch die Belichtung verändert wurde, durch die Entwicklung unter Verwendung einer Entwicklungslösung beseitigt. Der verbleibende Anteil174 verbleibt im gefüllten Zustand in dem Durchgangsloch112 (S116). - Wie in
4F gezeigt, werden unter Verwendung des verbleibenden Fotolackes174 als Maske die kupferplattierte Schicht160 , die zweite Metallschicht150 und der Seed-Layer140 nacheinander beseitigt. Da die kupferplattierte Schicht160 und die zweite Metallschicht150 unter Konditionen geätzt werden, die sich untereinander unterscheiden, wird der Beseitigungsprozess tatsächlich dreimal ausgeführt. Während eines individuellen Beseitigungsprozesses soll das Schaltkreismuster132 mit einer kupferplattierten Schicht164 , einer zweiten Metallschicht154 und einem Seed-Layer144 in dem Durchgangsloch112 elektrisch verbunden werden (S118). - Obwohl das Schaltkreismuster
132 in4F nicht so dargestellt ist, als sei es direkt verbunden, weil die entsprechenden Anteile164 ,154 und144 durch den Fotolack174 geschützt sind, der in dem Durchgangsloch112 verbleibt, soll verstanden werden, dass das Schaltkreismuster132 mit der kupferplattierten Schicht etc. in dem Durchgangsloch elektrisch verbunden ist. - Zum Schluss, wie gezeigt in
4G , wird der in dem Durchgangsloch112 verbleibende Fotolack beseitigt, wobei eine kontaktsteglose Lochstruktur ohne oberen Kontaktsteg gebildet wird (S120). Die sich ergebende kontaktsteglose Kontaktlochstruktur ist in4H dargestellt. - Bei einem PCB mit einer solchen kontaktsteglosen Kontaktlochstruktur kann, weil das Schaltkreismuster der äußeren Schicht so geformt ist, dass es ausschließlich die Kupferfolie des CCL verwendet, das Schaltkreismuster so fein gebildet werden, dass es ein Ausmaß an einer Breite von ungefähr 20 μm hat. Darüber hinaus kann in dem Fall, in dem das Schaltkreismuster elektrisch mit der kupferplattierten Schicht verbunden ist, welche in dem Durchgangsloch gebildet ist, seine Breite sehr dünn beibehalten werden.
- Dementsprechend wird in der vorliegenden Erfindung ein Schaltkreismuster mit einer feinen Breite beibehalten, und eine kontaktsteglose Kontaktlochstruktur ohne oberen Kontaktsteg wird realisiert. Letztendlich kann das PCB der vorliegenden Erfindung ein zuverlässiges Schaltkreismuster mit einer höheren Dichte haben als das des konventionellen PCB. Zum Beispiel wird in dem konventionellen Fall, weil die Stärke der kupferplattierten Schicht, die in dem Durchgangsloch gebildet wird, für gewöhnlich in dem Schaltkreismuster verwendet wird, die Breite des Schaltkreismusters selbst unerwünschterweise erhöht. Allerdings wird entsprechend des Verfahrens der vorliegenden Erfindung das Schaltkreismuster unter ausschließlicher Nutzung der Kupferfolie selbst gebildet und ungeachtet davon wird die kupferplattierte Schicht in dem Durchgangsloch gebildet. Damit kann ein feines Schaltkreismuster effektiv realisiert werden.
- Obwohl die erste Ausgestaltung der vorliegenden Erfindung auf dem Durchgangsloch basiert, ist die vorliegende Erfindung nicht begrenzt darauf. Zum Beispiel kann entsprechend einer folgenden zweiten Ausgestaltung der vorliegenden Erfindung das Herstellungsverfahren der vorliegenden Erfindung auf ein nicht durchgehendes Kontaktloch angewendet werden.
-
5 zeigt schematisch eine nicht durchgehende kontaktsteglose Kontaktlochstruktur, die ähnlich der Durchgangslochstruktur der4H ist. Mit Bezug zu5 , anders als in obiger erster Ausgestaltung, wird ein nicht durchgehendes Kontaktloch112' gebildet und eine kupferplattierte Schicht164' , eine zweite Metallschicht154 ' und ein Seed-Layer144' werden auf der inneren Wand des nicht durchgehenden Loches112' gebildet, so dass sie mit dem Schaltkreismuster132 elektrisch verbunden sind. Zusätzlich wird die Bodenfläche des nicht durchgehenden Loches112' mit einer inneren Schaltkreisschicht180 (oder durch einen Kontaktsteg) verbunden, wobei das Schaltkreismuster120 mit der inneren Schaltkreisschicht180 durch die kupferplattierte Schicht164' mit der inneren Wand des nicht durchgehenden Loches verbunden ist. - Das Verfahren zur Herstellung des PCB mit einer solchen kontaktsteglosen Kontaktlochstruktur ist mit Bezug zum Flussdiagramm in
6 kurz beschrieben. - Wie in
6 gezeigt, umschließt das Verfahren zur Herstellung des PCB entsprechend der zweiten Ausgestaltung der vorliegenden Erfindung die Bereitstellung eines Grundsubstrates, das eine innere Schaltungsschicht enthält und das aus CCL (S140) besteht, das Bilden eines Schaltkreismusters mit einem nicht durchgehenden Loch, dessen Grundfläche mit der inneren Schaltkreisschicht (S142) verbunden ist, das aufeinander folgende Formen eines Seed-Layers, einer zweiten Metallschicht und einer kupferplattierten Schicht (S144), das Füllen des nicht durchgehenden Loches mit einem Fotolack (S146), das aufeinander folgende Beseitigen der kupferplattierten Schicht, der zweiten Metallschicht und des Seed-Layers, während Teile der kupferplattierten Schicht, der zweiten Metallschicht und des Seed-Layers unter Verwendung des Fotolacks (S148) geschützt werden und das Beseitigen des Fotolacks der in dem nicht durchgehenden Loch (S150) verbleibt. - Das Grundsubstrat mit der inneren Schaltkreisschicht bezeichnet ein mehrschichtiges Substrat, in welchem eine vorbestimmte innere Schaltkreisschicht eingefügt ist, oder kann mit einer Struktur, in der eine Vielzahl von inneren Schaltkreisschichten gebildet sind, bereitgestellt werden.
- Weiterhin hat der Fotolack, der in der zweiten Ausgestaltung verwendet wird, die gleichen Eigenschaften wie der oben erwähnte Fotolack. Während der Ausbildung des Schaltkreismusters verbleibt der Fotolack in dem nicht durchgehenden Loch, um die kupferplattierte Schicht etc. in dem nicht durchgehenden Loch zu schützen. Zum Schluss wird der verbleibende Fotolack beseitigt und dabei das PCB fertig gestellt.
- Wie oben erwähnt, ist das Verfahren zur Herstellung des PCB entsprechend der vorliegenden Erfindung gekennzeichnet dadurch, dass ein PCB mit einem kontaktsteglosen Kontaktloch hergestellt wird. Dazu umschließt das Verfahren das Bilden des Schaltkreismusters unter Verwendung von nur der Kupferfolie, das aufeinander folgendes Bilden des Seed-Layers, der zweiten Metallschicht und der darauf liegenden kupferplattierten Schicht, das Füllen des Durchgangsloches (oder des nicht durchgehenden Loches) mit einem Füllstoff wie z. B. einem Fotolack und das aufeinander folgendes Beseitigen dieser Schichten, wobei die Breite des Schaltkreismusters minimiert wird, während gleichzeitig eine Struktur ohne oberen Kontaktsteg realisiert wird. Zusätzlich können die leitenden Schichten (die kupferplattierte Schicht, die zweite Metallschicht und der Seed-Layer), die in dem Durchgangsloch (oder in dem nicht durchgehenden Loch) gebildet sind vor Schaden geschützt werden und dadurch kann die elektrische Zuverlässigkeit zwischen der äußeren Schaltkreismusterschicht und der kupferplattierten Schicht in dem Durchgangsloch sichergestellt werden, auch wenn eine kontaktsteglose Kontaktlochstruktur ohne oberen Kontaktsteg besteht.
- Weiterhin kann, anders als bei konventionellen Verfahren, in dem Verfahren zur Herstellung des PCB entsprechend der vorliegenden Erfindung, weil die kupferplattierte Schicht in dem Durchgangsloch separat von dem Schaltkreismuster auf der Oberfläche des Substrats gebildet wird, ein Anwachsen der Ausmaße des Schaltkreismusters vermieden werden, womit eine Realisierung eines feinen Schaltkreismusters unterstützt wird. Gleichzeitig wird eine kontaktsteglose Kontaktlochstruktur ohne oberen Kontaktsteg realisiert, was zu einem höchstdichten Schaltkreismuster führt.
- Wie vorangehend beschrieben, stellt die vorliegende Erfindung ein Verfahren zur Herstellung eines PCB mit einem kontaktsteglosen Kontaktloch bereit. Weil ein Schaltkreismuster unter ausschließlicher Nutzung der Kupferfolie eines CCL gebildet wird, kann, entsprechend des Verfahrens zur Herstellung eines PCB mit einem kontaktsteglosen Kontaktloch der vorliegenden Erfindung, die Breite des Schaltkreismusters minimiert werden und dabei ein feines Schaltkreismuster leicht gebildet werden. Weiterhin kann man ein höchstdichtes Schaltkreismuster erhalten, weil die kontaktsteglose Kontaktlochstruktur realisiert ist.
- Auch wenn die bevorzugten Ausgestaltungen der vorliegenden Erfindung mit erklärender Absicht offenbart worden sind, wird der Fachmann anerkennen, dass verschiedene Modifikationen, Erweiterungen und Substitutionen möglich sind ohne den Rahmen und den Grundgedanken der Erfindung wie sie in den beiliegenden Ansprüchen offenbart ist zu verlassen.
Claims (12)
- Ein Verfahren zur Herstellung einer gedruckten Leiterplatte mit einem kontaktsteglosen Kontaktloch umfassend: (A) Bereitstellung eines Grundsubstrates, das aus kupferkaschiertem Laminat aufgebaut ist; (B) Ätzen eines Teils der Kupferfolie von dem kupferkaschierten Laminat um ein Schaltkreismuster mit einem Durchgangsloch zu bilden; (C) aufeinander folgendes Bilden eines Seed-Layers, einer zweiten Metallschicht mit Ätzkonditionen, die sich von denen von Kupfer unterscheiden, und einer kupferplattierten Schicht auf der gesamten Oberfläche des Grundsubstrates mit dem Schaltkreismuster; (D) Füllen des Durchgangsloches mit Fotolack; (E) aufeinander folgendes Beseitigen der kupferplattierten Schicht, der zweiten Metallschicht und des Seed-Layers; und (F) Beseitigen des Fotolacks aus dem Durchgangsloch; wobei das Schaltkreismuster eine vorbestimmte Stärke hat, die der Stärke der Kupferfolie entspricht.
- Das Verfahren nach Anspruch 1, wobei die vorbestimmte Stärke des Schaltkreismusters ca. 12–18 μm ist.
- Das Verfahren nach Anspruch 2, wobei das Schaltkreismuster eine Breite von ca. 20 μm hat.
- Das Verfahren nach Anspruch 1, wobei der Verfahrensschritt (D) folgendes umschließt: (D-1) Aufbringung des Fotolacks auf der gesamten Oberfläche des Grundsubstrates und in dem Durchgangsloch; und (D-2) Belichtung des Fotolacks bis zu einer Tiefe, die seiner Stärke entspricht, und Durchführung einer Entwicklung, um den Fotolack von der Oberfläche des Grundsubstrates zu beseitigen.
- Das Verfahren nach Anspruch 4, wobei die Belichtung des Fotolacks durch die Kontrolle einer Belichtungsmenge durchgeführt wird, so dass der Fotolack bis zu einer Tiefe belichtet wird, die seiner Stärke entspricht.
- Das Verfahren nach Anspruch 1, wobei die zweite Metallschicht eine Nickelschicht ist.
- Ein Verfahren zur Herstellung einer gedruckten Leiterplatte mit einem kontaktsteglosen Kontaktloch umfassend: (A) Bereitstellung eines Grundsubstrates mit einer inneren Schaltkreisschicht, das aus kupferkaschiertem Laminat aufgebaut ist; (B) Bilden eines Schaltkreismusters mit einem nicht durchgehenden Loch, das auf der Oberfläche des Grundsubstrats mit der inneren Schaltkreisschicht verbunden ist; (C) aufeinander folgendes Bilden eines Seed-Layers, einer zweiten Metallschicht mit Ätzkonditionen, die sich von denen von Kupfer unterscheiden, und eine kupferplattierte Schicht auf der gesamten Oberfläche des Grundsubstrats mit dem Schaltkreismuster; (D) Füllen des nicht durchgehenden Loches mit einem Fotolack; (E) Aufeinander folgendes Beseitigen der kupferkaschierten Schicht, der zweiten Metallschicht und des Seed-Layers; und (F) Beseitigen des Fotolacks aus dem nicht durchgehenden Loch; wobei das Schaltkreismuster eine vorbestimmte Stärke hat, die der Stärke einer Kupferfolie des kupferkaschierten Laminats entspricht.
- Das Verfahren nach Anspruch 7, wobei die vorbestimmte Stärke des Schaltkreismusters ca. 12–18 μm beträgt.
- Das Verfahren nach Anspruch 8, wobei das Schaltkreismuster eine Breite von ca. 20 μm hat.
- Das Verfahren nach Anspruch 7, wobei der Verfahrensschritt (D) folgendes einschließt: (D-1) Anwendung des Fotolacks auf der gesamten Oberfläche des Grundsubstrats und in dem nicht durchgängigen Loch; und (D-2) Belichtung des Fotolacks bis zu einer Tiefe, die seiner Stärke entspricht, und Durchführung einer Entwicklung um den Fotolack von der Oberfläche des Grundsubstrates zu entfernen.
- Das Verfahren nach Anspruch 10, wobei die Belichtung des Fotolacks durch die Kontrolle der Belichtungsmenge durchgeführt wird, so dass der Fotolack bis zu einer Tiefe belichtet wird, die seiner Stärke entspricht.
- Das Verfahren nach Anspruch 7, wobei die zweite Metallschicht eine Nickelschicht ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2005-0123206 | 2005-12-14 | ||
KR1020050123206A KR100688701B1 (ko) | 2005-12-14 | 2005-12-14 | 랜드리스 비아홀을 구비한 인쇄회로기판의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102006050890A1 true DE102006050890A1 (de) | 2007-06-28 |
DE102006050890B4 DE102006050890B4 (de) | 2013-08-29 |
Family
ID=38102214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102006050890A Expired - Fee Related DE102006050890B4 (de) | 2005-12-14 | 2006-10-27 | Verfahren zur Herstellung einer Leiterplatte mit feinen Leiterstrukturen und lötaugenfreien Durchkontaktierungen |
Country Status (5)
Country | Link |
---|---|
US (1) | US7516545B2 (de) |
JP (1) | JP4242416B2 (de) |
KR (1) | KR100688701B1 (de) |
CN (1) | CN100508699C (de) |
DE (1) | DE102006050890B4 (de) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100688701B1 (ko) * | 2005-12-14 | 2007-03-02 | 삼성전기주식회사 | 랜드리스 비아홀을 구비한 인쇄회로기판의 제조방법 |
JP2010103435A (ja) * | 2008-10-27 | 2010-05-06 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
KR101041130B1 (ko) * | 2008-10-31 | 2011-06-13 | 주식회사 심텍 | 니켈 도금을 이용한 인쇄회로기판 제조방법 |
US9793199B2 (en) * | 2009-12-18 | 2017-10-17 | Ati Technologies Ulc | Circuit board with via trace connection and method of making the same |
TWI414223B (zh) * | 2010-01-21 | 2013-11-01 | Advanced Semiconductor Eng | 多引線通孔之形成方法 |
CN102196672B (zh) * | 2010-03-12 | 2013-08-28 | 富葵精密组件(深圳)有限公司 | 电路板制作方法 |
JP5565950B2 (ja) * | 2010-08-23 | 2014-08-06 | 京セラSlcテクノロジー株式会社 | 配線基板の製造方法 |
JP5547615B2 (ja) | 2010-11-15 | 2014-07-16 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
CN103369867B (zh) * | 2012-04-01 | 2016-06-01 | 北大方正集团有限公司 | 印刷电路板(pcb)的制作方法以及pcb |
CN102970833B (zh) * | 2012-11-05 | 2016-08-03 | 杭州华三通信技术有限公司 | 一种pcb板插孔的加工方法及其插孔结构 |
KR102356809B1 (ko) * | 2014-12-26 | 2022-01-28 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
US10356906B2 (en) * | 2016-06-21 | 2019-07-16 | Abb Schweiz Ag | Method of manufacturing a PCB including a thick-wall via |
TWI589200B (zh) * | 2016-12-19 | 2017-06-21 | Combinatorial system and manufacturing method thereof | |
US10815389B2 (en) * | 2017-03-13 | 2020-10-27 | Microcosm Technology Co., Ltd | Photosensitive and via-forming circuit board |
US11342256B2 (en) * | 2019-01-24 | 2022-05-24 | Applied Materials, Inc. | Method of fine redistribution interconnect formation for advanced packaging applications |
IT201900006740A1 (it) * | 2019-05-10 | 2020-11-10 | Applied Materials Inc | Procedimenti di strutturazione di substrati |
IT201900006736A1 (it) | 2019-05-10 | 2020-11-10 | Applied Materials Inc | Procedimenti di fabbricazione di package |
US11931855B2 (en) | 2019-06-17 | 2024-03-19 | Applied Materials, Inc. | Planarization methods for packaging substrates |
US11862546B2 (en) | 2019-11-27 | 2024-01-02 | Applied Materials, Inc. | Package core assembly and fabrication methods |
TWI711355B (zh) * | 2019-12-10 | 2020-11-21 | 欣興電子股份有限公司 | 電路板及其製造方法 |
CN112969297A (zh) * | 2019-12-12 | 2021-06-15 | 欣兴电子股份有限公司 | 电路板及其制造方法 |
US11257790B2 (en) | 2020-03-10 | 2022-02-22 | Applied Materials, Inc. | High connectivity device stacking |
US11454884B2 (en) | 2020-04-15 | 2022-09-27 | Applied Materials, Inc. | Fluoropolymer stamp fabrication method |
US11400545B2 (en) | 2020-05-11 | 2022-08-02 | Applied Materials, Inc. | Laser ablation for package fabrication |
US11232951B1 (en) | 2020-07-14 | 2022-01-25 | Applied Materials, Inc. | Method and apparatus for laser drilling blind vias |
US11676832B2 (en) | 2020-07-24 | 2023-06-13 | Applied Materials, Inc. | Laser ablation system for package fabrication |
US11521937B2 (en) | 2020-11-16 | 2022-12-06 | Applied Materials, Inc. | Package structures with built-in EMI shielding |
US11404318B2 (en) | 2020-11-20 | 2022-08-02 | Applied Materials, Inc. | Methods of forming through-silicon vias in substrates for advanced packaging |
CN113286413A (zh) * | 2021-04-01 | 2021-08-20 | 珠海精路电子有限公司 | 散热电路板及其制造工艺 |
US11705365B2 (en) | 2021-05-18 | 2023-07-18 | Applied Materials, Inc. | Methods of micro-via formation for advanced packaging |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3799802A (en) * | 1966-06-28 | 1974-03-26 | F Schneble | Plated through hole printed circuit boards |
US4704791A (en) * | 1986-03-05 | 1987-11-10 | International Business Machines Corporation | Process for providing a landless through-hole connection |
JP2502902B2 (ja) | 1992-12-28 | 1996-05-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | プリント配線板およびその製造方法 |
US5284548A (en) * | 1993-03-03 | 1994-02-08 | Microelectronics And Computer Technology Corporation | Process for producing electrical circuits with precision surface features |
US5510580A (en) * | 1993-12-07 | 1996-04-23 | International Business Machines Corporation | Printed circuit board with landless blind hole for connecting an upper wiring pattern to a lower wiring pattern |
JPH10173337A (ja) | 1996-12-06 | 1998-06-26 | Fujitsu Ltd | プリント基板の製造方法 |
JP2002076633A (ja) | 2000-08-25 | 2002-03-15 | Toshiba Corp | 多層配線基板の製造方法及びめっき方法 |
JP4875253B2 (ja) | 2001-06-01 | 2012-02-15 | 互応化学工業株式会社 | プリント配線板の製造方法 |
JP4060629B2 (ja) * | 2002-04-15 | 2008-03-12 | デンカAgsp株式会社 | メッキスルーホールの形成方法、及び多層配線基板の製造方法 |
JP2003309367A (ja) | 2002-04-18 | 2003-10-31 | Fujikura Ltd | 多層配線用基材、多層配線板、及びその製造方法 |
JP4606018B2 (ja) * | 2003-09-25 | 2011-01-05 | 富士機工電子株式会社 | プリント配線板の製造方法 |
KR100688701B1 (ko) * | 2005-12-14 | 2007-03-02 | 삼성전기주식회사 | 랜드리스 비아홀을 구비한 인쇄회로기판의 제조방법 |
-
2005
- 2005-12-14 KR KR1020050123206A patent/KR100688701B1/ko not_active IP Right Cessation
-
2006
- 2006-10-27 DE DE102006050890A patent/DE102006050890B4/de not_active Expired - Fee Related
- 2006-11-02 US US11/591,586 patent/US7516545B2/en not_active Expired - Fee Related
- 2006-11-24 CN CNB2006101452374A patent/CN100508699C/zh not_active Expired - Fee Related
- 2006-12-06 JP JP2006329110A patent/JP4242416B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1984536A (zh) | 2007-06-20 |
US20070130761A1 (en) | 2007-06-14 |
CN100508699C (zh) | 2009-07-01 |
DE102006050890B4 (de) | 2013-08-29 |
US7516545B2 (en) | 2009-04-14 |
JP2007165879A (ja) | 2007-06-28 |
JP4242416B2 (ja) | 2009-03-25 |
KR100688701B1 (ko) | 2007-03-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102006050890B4 (de) | Verfahren zur Herstellung einer Leiterplatte mit feinen Leiterstrukturen und lötaugenfreien Durchkontaktierungen | |
DE69728234T2 (de) | Verfahren zur herstellung von erhöhten metallischen kontakten auf elektrischen schaltungen | |
DE102006051762B4 (de) | Hochdichte Leiterplatte und Verfahren zu ihrer Herstellung | |
DE69730629T2 (de) | Leiterplatte und Elektronikkomponente | |
DE112011101132T5 (de) | Verbessertes Rückbohren von mehrlagigen Schaltkreisplatinen | |
DE112012003002T5 (de) | Herstellungsverfahren einer starrflexiblen gedruckten Leiterplatte und starrflexible gedruckte Leiterplatte | |
EP0175045A2 (de) | Verfahren zur Herstellung von durchkontaktierten flexiblen Leiterplatten für hohe Biegebeanspruchung | |
DE4134617A1 (de) | Verbindungsvorrichtung mit in gleicher ebene liegenden kontakthoeckern und das verfahren zur herstellung einer derartigen vorrichtung | |
DE102006045127A1 (de) | Verfahren zum Herstellen einer hochdichten Leiterplatte | |
EP0508946B1 (de) | Metallfolie mit einer strukturierten Oberfläche | |
DE2144137A1 (de) | Verfahren zum Herstellen der Löcher für die Verbindungen zwischen elektrischen, parallel übereinander liegenden Schaltungslagen einer Mehrlagen-Schaltungspackung | |
DE102007060510A1 (de) | Leiterplatten-Herstellungsverfahren, Leiterplatte und elektronische Anordnung | |
DE3408630A1 (de) | Verfahren und schichtmaterial zur herstellung durchkontaktierter elektrischer leiterplatten | |
DE102005007405A1 (de) | Verfahren zur Herstellung hochdichter gedruckter Leiterplatten | |
DE102006043019A1 (de) | Gedruckte Leiterplatte mit feinem Muster und Verfahren zur Herstellung derselben | |
DE4020498C2 (de) | Verfahren zum Herstellen von Multiwire-Leiterplatten mit isolierten Metalleitern und/oder optischen Leitern | |
DE102004047045A1 (de) | Verfahren zur Herstellung einer gedruckten Leiterplatte in paralleler Weise | |
DE102020102362B4 (de) | Komponententräger mit Brückenstruktur in einem Durchgangsloch, das die Designregel für den Mindestabstand erfüllt | |
EP0584386A1 (de) | Leiterplatte und Herstellungsverfahren für Leiterplatten | |
DE3485833T2 (de) | Fluessiges chemisches verfahren zur herstellung von leitfaehigen durchgehenden loechern durch eine dielektrische schicht. | |
DE102006044368A1 (de) | Verfahren zum Herstellen eines Substrates mit einem Hohlraum | |
DE3688255T2 (de) | Verfahren zur herstellung von mehrschichtleiterplatten. | |
EP0126171B1 (de) | Verfahren zur ganzflächigen Nacharbeitung von Mehrlagenschaltungen mit fehlerhaften äusseren Kupferleiterzügen | |
DE69730288T2 (de) | Vorrichtung zur Herstellung von Leiterplatten mit galvanisierten Widerständen | |
DE69931551T2 (de) | Verfahren zur Herstellung einer mit elektroplattiertem Sackloch versehenen mehrschichtigen Leiterplatte |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8128 | New person/name/address of the agent |
Representative=s name: KNH PATENTANWAELTE KAHLHOEFER NEUMANN ROESSLER HEI |
|
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |
Effective date: 20131130 |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |