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Die
Erfindung betrifft ein Verfahren zum Auslesen von Fehlerinformation
aus einem integrierten Speicherbaustein. Die Erfindung betrifft
weiterhin einen integrierten Speicherbaustein, aus dem Fehlerinformationen
ausgelesen werden können.
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Bei
der Herstellung von DRAM-Speicherbausteinen treten nahezu unvermeidbar
Fehler auf, die einzelne Speicherzellen bzw. Gruppen von Speicherzellen
betreffen. Um die Ausbeute an verwendbaren Speicherbausteinen nach
der Produktion von Speicherbausteinen zu erhöhen, werden üblicherweise
redundante Speicherzellen in dem Speicherbaustein vorgesehen. Nach
der Herstellung des Speicherbausteins wird der gesamte Baustein
mitsamt den redundanten Speicherzellen getestet und die als fehlerhaft
erkannten Speicherzellen durch redundante Speicherzellen ersetzt.
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Um
die fehlerhaften Speicherzellen zu ersetzten, müssen diese in dem Speicherbaustein
zunächst
abgeschaltet und anschließend
redundante Speicherzellen an der entsprechenden Speicheradresse
vorgesehen werden. Dazu sind in dem Speicherbaustein Fuses, d.h.
programmierbare Schalter, vorgesehen, die nach der Fertigstellung und
vor dem Einhäusen
des Speicherbausteins betätigt
werden können.
Meistens werden Laserfuses verwendet, die in einem entsprechenden
Laser-Trimming-Prozess mit Hilfe eines Laserstrahls durchtrennt
oder nicht durchtrennt werden. Die Information darüber, welche
der Laserfuses durchtrennt oder nicht durchtrennt werden soll, wird
aufgrund von von dem jeweiligen Baustein übermittelten Fehlerinformationen
in einem Testsystem ermittelt.
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Die
Fehlerinformationen geben an, in welchem Bereich, d.h. in welcher
Adresse, auf dem Speicherbaustein sich eine fehler hafte Speicherzelle bzw.
ein fehlerhafter Speicherbereich befindet. Die Fehlerinformationen
müssen
von dem Speicherbaustein zum Testsystem übertragen werden. Diese Übertragung
der Fehlerinformationen benötigt
Testzeit.
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Häufig werden
nicht einzelne Speicherzellen durch redundante Speicherzellen ersetzt.
Vielmehr werden redundante Speicherbereiche mit mehreren redundanten
Speicherzellen vorgesehen, die einen entsprechenden Speicherbereich,
in dem mehrere fehlerhafte Speicherzellen vorhanden sind, vollständig ersetzt. Üblicherweise
sind dazu redundante Wortleitungsgruppen mit mehreren Wortleitungen zum
Ersetzen eines Wortleitungsgruppe mit einem oder mehreren fehlerhaften
Speicherzellen und redundante Bitleitungsgruppen mit mehreren Bitleitungen
zum Ersetzen einer fehlerhaften Bitleitungsgruppe vorgesehen. Für die Reparatur
ist es also nicht notwendig zu wissen, auf welcher der Wortleitungen einer
Wortleitungsgruppe oder auf welcher der Bitleitungen einer Bitleitungsgruppe
der Fehler aufgetreten ist, da diese Gruppe bei Auftreten eines
Fehlers ohnehin durch eine Wortleitungs- oder Bitleitungsgruppe
ersetzt werden würde.
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Es
ist allgemein bekannt, beim Testen erkannte Fehler im Speicherbaustein
zwischenzuspeichern und diese während
oder nach dem Testen an das Testsystem zu übertragen. Testsysteme haben nur
eine begrenzte Anzahl von Testerkanälen, so dass die Fehlerinformationen
jeweils über
möglichst wenige
Testerkanäle
von dem Speicherbaustein an das Testsystem übertragen werden sollten, um
möglichst
viele Speicherbausteine gleichzeitig mit einem Testsystem testen
zu können.
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Bislang
werden mehrere Testerkanäle
für die Übertragung
von Fehlerinformationen verwendet. Dabei werden Fehlerinformationen
häufig
bereits intern im Speicherbaustein so komprimiert, dass keine für die Reparatur
der fehlerhaften Speicherzellen benötigte Information verloren
geht. Dies ist beispielsweise möglich,
indem die Speicherzellen, die an einer Bitleitungs gruppe liegen,
zu einer einzigen Fehlerinformation verknüpft werden und als eine einzige Fehlerinformation
zum Testsystem übertragen
werden können.
Bei einer Bitleitungsgruppe mit vier Bitleitungen kann man beispielsweise
so die Anzahl der benötigten
Testerkanäle
um den Faktor 4 reduzieren.
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Es
ist auch möglich,
die Fehlerinformation bausteinintern zu bearbeiten, und somit schon
im Baustein zu erkennen, welche Elemente sicher repariert werden
müssen.
Damit kann die Datenmenge, die übertragen
werden muss, reduziert werden. Ohne die Übertragungszeit zu erhöhen, kann
man mit diesem Verfahren die Kanalanzahl auf einen einzigen Testerkanal
reduzieren. Dazu benötigt
man jedoch interne Logikschaltungen, die die Berechnung, die üblicherweise
im Testsystem durchgeführt
werden würde,
bausteinintern durchzuführen.
Diese benötigen
eine erhebliche Chipfläche,
worauf aus Kostengründen
verzichtet wird.
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Bislang
wurde aus Zeitgründen
darauf verzichtet, bei der Ermittlung von fehlerhaften Speicherzellen,
Speicherzellen entlang einer Bitleitung oder entlang einer Bitleitungsgruppe
zu testen, um herauszufinden, ob gemeinsam zu reparierende Wortleitungen
einer Wortleitungsgruppe auf derselben Bitleitung bzw. in derselben
Bitleitungsgruppe Fehler aufweisen. Um dies mit einer einfachen
Schaltung zu detektieren, muss entlang der Bitleitung bzw. Bitleitungsgruppe
ausgelesen werden. Dies ist jedoch sehr langsam, da für jedes
Auslesen einer Adresse die bisherige Wortleitung deaktiviert und
eine neue Wortleitung aktiviert werden muss, wodurch eine Auslesepause
entsteht. Dagegen ist es am schnellsten die Speicherzellen entlang
einer Wortleitung auszulesen, da nach Aktivierung einer Wortleitung
die Speicherzellen entlang der gesamten Wortleitung ohne Unterbrechung
ausgelesen werden können. Um
möglichst
ohne größere Pausen
Fehlerdaten an das Testsystem übertragen
zu können,
wird daher üblicherweise
auf das Auslesen von Speicherzellen entlang einer Bitleitung oder
Bitleitungsgruppe verzichtet.
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Es
ist Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren
und eine verbesserte integrierte Schaltung zum Auslesen von Fehlerinformationen
aus einem integrierten Speicherbaustein zur Verfügung zu stellen. Es ist weiterhin
Aufgabe der Erfindung ein Verfahren und eine integrierte Schaltung
zur Verfügung
zu stellen, um Fehlerinformationen auf effektive Weise einem Testsystem
zur Verfügung
zu stellen.
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Diese
Aufgabe wird durch das Verfahren nach Anspruch 1 sowie durch den
integrierten Speicherbaustein nach Anspruch 6 gelöst.
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Weitere
vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Gemäß einem
ersten Aspekt der vorliegenden Erfindung ist ein Verfahren zum Auslesen
von Fehlerinformationen aus einem integrierten Speicherbaustein
vorgesehen. Der integrierte Speicherbaustein weist dynamische Speicherzellen auf,
die an Wortleitungen und Bitleitungen angeordnet sind. Eine Wortleitungsgruppe
mit einer Anzahl von Wortleitungen ist durch eine redundante Wortleitungsgruppe
und/oder eine Bitleitung durch eine redundante Bitleitung ersetzbar,
um fehlerhafte Speicherzellen zu ersetzen. Zum Testen der Speicherzellen
werden Testdaten in die Speicherzellen des Speicherbausteins geschrieben.
Die geschriebenen Daten werden ausgelesen und mit den zuvor gelesenen
Testdaten verglichen, um abhängig
von dem Ergebnis des Vergleichens erste Fehlerinformationen zu generieren.
Die erste Fehlerinformation gibt einen Fehler an, wenn die geschriebenen
Testdaten und die ausgelesenen Testdaten unterschiedlich sind. Die Speicherzellen
entlang einer der Bitleitungen werden nacheinander ausgelesen, wobei
für jede
der ausgelesenen Speicherzellen jeweils die erste Fehlerinformation
generiert wird. Die ersten Fehlerinformationen werden beim Testen
der Speicherzellen an der Wortleitungsgruppe zwischengespeichert,
wobei eine zweite Fehlerinforma tion generiert wird, so dass die
zweite Fehlerinformation einen Fehler angibt, wenn mindestens eine
der Fehlerinformationen einen Fehler angibt. Nach dem Beenden des
Auslesens der Speicherzellen der Wortleitungsgruppe entlang der Bitleitung
werden die zweiten Fehlerinformationen ausgegeben.
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Das
erfindungsgemäße Verfahren
ermöglicht
es, zunächst
die Fehlerinformationen von Speicherzellen entlang einer Bitleitung,
die durch das nacheinander erfolgende Aktivieren und Deaktivieren von
Wortleitungen einer Wortleitungsgruppe ermittelt werden, zunächst zwischenzuspeichern,
um anschließend
eine komprimierte Fehlerinformation an das Testsystem ausgeben zu
können.
Die komprimierte Fehlerinformation ermöglicht es dann, im Testsystem
einfacher festzustellen, d.h. mit vereinfachter Berechnung im Testsystem,
ob Fehler an Wortleitungen einer Wortleitungsgruppe durch eine gemeinsame
Wortleitungsgruppe ersetzt werden können.
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Um
dies mit einer einfachen Schaltung zu erkennen, müssen die
Speicherzellen nacheinander entlang einer Bitleitung ausgelesen
werden. Um durch diese langsame Art des Auslesens den Datenfluss
an das Testsystem nicht zu verlangsamen, werden die Fehlerinformationen
für die
Wortleitungen einer Wortleitungsgruppe zunächst gesammelt und erst nach
dem Ermitteln der einzelnen Fehlerinformationen der Speicherzellen
entlang der Bitleitungen und an den Wortleitungen der Wortleitungsgruppe
als komprimierte Fehlerinformation ausgegeben. Die Komprimierung
erfolgt, indem die zweite (komprimierte) Fehlerinformation dann
einen Fehler angibt, wenn mindestens eine der ersten Fehlerinformationen,
die beim Auslesen der Speicherzellen entlang der Bitleitung in einer
Wortleitungsgruppe ermittelt worden sind, einen Fehler angibt.
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Dadurch,
dass das nacheinander erfolgende Aktivieren und Reaktivieren der
Wortleitungen eine erhebliche Zeit benötigt, ohne dass an das Testsystem
zu übertragende
relevante zweite Fehlerdaten zur Verfügung stehen, ist es möglich, während dieser Zeit
den Testerkanal für
die Übertragung
von anderen Fehlerinformationen oder sonstigen Informationen zur
Verfügung
zu stellen.
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Durch
die o. a. Vorgehensweise ist die Diskrepanz zwischen Zeitdauer zum Übertragen
der Fehlerinformation und Zeitdauer zum Erhalten der jeweiligen
Fehlerinformation sehr groß,
so dass vorzugsweise das nacheinander erfolgende Auslesen von Speicherzellen
entlang einer Bitleitung an einer Wortleitungsgruppe möglichst
mehrfach parallel innerhalb eines integrierten Speicherbausteins
durchgeführt
werden sollte, um nach jedem vollständigen Auslesen der betreffenden
Speicherzellen so viele Fehlerinformationen zu erhalten, dass während eines nächsten Auslesens
von Speicherzellen entlang der Bitleitung oder einer anderen Bitleitung
und/oder einer weiteren Wortleitungsgruppe gleichzeitig die bereits
ermittelten zweiten Fehlerinformationen übertragen werden können.
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Diesbezüglich kann
beispielsweise vorgesehen sein, dass die integrierte Speicherschaltung mehrere
Speicherfelder aufweist, die jeweils Speicherzellen umfassen, die
an Wortleitungen und Bitleitungen angeordnet sind. Die Speicherzellen
der Wortleitungsgruppe in den mehreren Speicherfelder werden dabei
im wesentlichen gleichzeitig ausgelesen. Das Generieren der zweiten
Fehlerinformationen wird für
jeden der mehreren Speicherfelder durchgeführt, wobei die zweiten Fehlerinformationen zwischengespeichert
werden und nach dem Beenden des Auslesens der Speicherzellen der
Wortleitungsgruppe entlang der Bitleitung die zweiten Fehlerinformationen
nacheinander ausgegeben werden. Die Speicherfelder werden üblicherweise
Speicherbänke
genannt und sind im wesentlichen durch die Adressdaten unabhängig voneinander,
also auch gleichzeitig adressierbar. Dadurch ist es möglich, das erfindungsgemäße Verfahren
gleichzeitig in den mehreren Speicherfelder auszuführen, so
dass als Ergebnis zweite Fehlerinformationen für die Speicherzellen entlang
einer Bitleitung und an einer Wortleitungsgruppe für jeden
der Speicherfelder zur Verfügung
ge stellt wird. Bei üblicherweise
in einem Speicherbaustein vorgesehenen vier Speicherbänken stehen
also nach einem nacheinander erfolgenden Auslesen der Speicherzellen
an den Wortleitungen einer Wortleitungsgruppe vier zweite Fehlerinformationen
zur Verfügung,
die anschließend
gleichzeitig mit dem Testen von weiteren Speicherzellen an das Testsystem
ausgegeben werden können.
Dies ermöglicht
es, dass sich die Testzeit nicht vergrößert, obwohl Speicherzellen
entlang einer Bitleitung nacheinander getestet werden, was üblicherweise
so langsam erfolgt, dass ein direktes Übertragen der dadurch ermittelten
ersten Fehlerinformationen die Testzeit erheblich verlängern würde.
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Es
kann vorgesehen sein, dass eine Bitleitungsgruppe mit mehreren Bitleitungen
durch eine redundante Bitleitungsgruppe ersetzbar ist, um fehlerhafte
Speicherzellen zu ersetzen. Im nacheinander erfolgenden Auslesen
der Speicherzellen an den Wortleitungen der Wortleitungsgruppe und
entlang der Bitleitungsgruppe werden abhängig von dem Ergebnis des Vergleichens
für jede
der entsprechenden Speicherzellen dritte Fehlerinformationen generiert, die
angeben, ob ein Fehler in einer der Speicherzellen der Bitleitungsgruppe
aufgetreten ist. Aus den dritten Fehlerinformationen werden durch
eine Kompression die ersten Fehlerinformationen generiert, so dass
die erste Fehlerinformation einen Fehler angibt, wenn eine der dritten
Fehlerinformationen einen Fehler angibt. Auf diese Weise lässt sich
eine weitere Kompression der Fehlerinformationen erreichen, wobei
lediglich eine Fehlerinformation für einen durch die Adresse einer
Wortleitungsgruppe und die Adresse einer Bitleitungsgruppe definierten
Speicherabschnitt erhaltene Fehlerinformation bereitgestellt wird,
um an das Testsystem übertragen
zu werden. Bei Wortleitungsgruppen mit vier Wortleitungen und Bitleitungsgruppe
mit vier Bitleitungen lässt
sich somit für
einen Speicherabschnitt aus 16 Speicherzellen eine Fehlerinformation
der Größe eines
Bits erzeugen, so dass eine Kompression der Fehlerinformationen
um den Faktor 16 erreicht werden kann.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung ist eine integrierte
Speicherschaltung mit an Wortleitungen und Bitleitungen angeordneten
Speicherzellen vorgesehen. Die Speicherschaltung weist eine Testschaltung
auf, um gemäß eines
Testmodus Testdaten in die Speicherzellen der Speicherschaltung
zu schreiben. Die Speicherschaltung weist eine redundante Wortleitungsgruppe
auf, um im Fehlerfall eine Wortleitungsgruppe mit einer Anzahl von
Wortleitungen zu ersetzen. Die Speicherschaltung weist weiterhin
eine redundante Bitleitung auf, um eine Bitleitung im Fehlerfall
zu ersetzen. Mithilfe einer Schreibschaltung werden zum Testen der Speicherzellen
zur Verfügung
gestellte Testdaten in die Speicherzellen der Speicherschaltung
geschrieben. Eine Ausleseschaltung ist vorgesehen, um die geschriebenen
Daten auszulesen. Mithilfe einer Vergleicherschaltung werden die
ausgelesenen Daten mit dem ausgelesenen Testdaten verglichen, um
abhängig
von dem Ergebnis des Vergleichens erste Fehlerinformationen zu generieren.
Die ersten Fehlerinformation gibt einen Fehler an, wenn die geschriebenen
Testdaten und die ausgelesenen Daten unterschiedlich sind. Die Testschaltung
ist so vorgesehen, um die Speicherzellen in einer Wortleitungsgruppe und
entlang der Bitleitung nacheinander auszulesen, und um jeder der
ausgelesenen Speicherzellen eine der ersten Fehlerinformationen
zuzuordnen. Die ermittelten ersten Fehlerinformationen werden in
einem Zwischenspeicher zwischengespeichert. Die Testschaltung ist
weiterhin so gestaltet, um eine zweite Fehlerinformation zu generieren
und zum Ausgeben bereit zu stellen, wobei die zweite Fehlerinformation
einen Fehler angibt, wenn mindestens eine der ersten Fehlerinformationen
der Wortleitungsgruppe einen Fehler angibt.
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Auf
diese Weise kann eine integrierte Speicherschaltung zur Verfügung gestellt
werden, die es ermöglicht,
Speicherzellen entlang einer Bitleitung nacheinander zu testen und
eine komprimierte Fehlerinformation zur Verfügung zu stellen, die angibt,
ob die Speicherzelle an einer Wortleitungsgruppe oder entlang einer
Bitleitung fehlerhaft sind. Die in der integrierten Speicherschaltung
erfolgende Kompression ermöglicht
es, die Zeit des Auslesens der Speicherzellen an der Wortleitungsgruppe
und entlang der Bitleitung zu nutzen, um weitere Fehlerinformationen,
die bereits ermittelt worden sind, oder andere Informationen über den
Testerkanal an das Testsystem zu übermitteln. Gleichzeitig wird
in dem Testsystem Zeit eingespart, da dort eine Berechnung, ob ein Fehler
in einem durch eine Wortleitungsgruppe und eine Bitleitung definierten
Speicherbereich aufgetreten ist und um die entsprechende Wortleitungsgruppe
im Fehlerfall durch eine redundante Wortleitungsgruppe zu ersetzen,
eingespart bzw. erheblich vereinfacht werden kann.
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Vorzugsweise
weist die Speicherschaltung mehrere Speicherfelder auf, in denen
Speicherzellen mithilfe einer gemeinsamen Adresse gleichzeitig adressiert
werden können.
Die Testschaltung ist so gestaltet, um die Speicherfelder im wesentlichen gleichzeitig
zu aktivieren, so dass in jedem der Speicherfelder im wesentlichen
gleichzeitig zweite Fehlerinformationen bereit gestellt werden.
Die Testschaltung weist dazu einen weiteren Zwischenspeicher auf,
um die zweiten Fehlerinformationen der mehreren Speicherfelder zwischenzuspeichern,
wobei die Testschaltung so geschaltet ist, um nach Beenden des Auslesens
der Speicherzellen der Wortleitungsgruppe entlang der Bitleitung
die zweiten Fehlerinformationen nacheinander auszulesen. Auf diese
Weise können
zweite Fehlerinformationen für
die Speicherfelder parallel ermittelt werden, die vorzugsweise an das
Testsystem ausgegeben werden können,
während
Fehlerinformationen für
eine weitere Wortleitungsgruppe ermittelt werden.
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Vorzugsweise
ist die Speicherschaltung so gestaltet, dass eine Bitleitungsgruppe
mit mehreren Bitleitungen durch eine redundante Bitleitungsgruppe ersetzt.
Die Testschaltung generiert die erste Fehlerinformation für jede der
Wortleitungsgruppe, wobei die erste Fehlerinformation einen Fehler
an gibt, wenn mindestens eine von den dritten Fehlerinformationen
einen Fehler angibt. Die dritten Fehlerinformationen entsprechen
den Ergebnissen der Vergleiche der Inhalte der Speicherzellen an
der Bitleitungsgruppe und an der jeweiligen Wortleitung mit den
eingeschriebenen Testdaten.
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Eine
bevorzugte Ausführungsform
der Erfindung wird im folgenden anhand der beigefügten Zeichnungen
näher erläutert. Es
zeigt:
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1 eine erfindungsgemäße integrierte Speicherschaltung
gemäß einer
ersten Ausführungsform.
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In 1 ist schematisch eine integrierte Speicherhaltung
dargestellt, die vier Speicherbänke 1 aufweist.
In den Speicherbänken 1 sind
jeweils Speicherzellen 2 an Wortleitungen 3 und
Bitleitungen 4 angeordnet. In der Darstellung der 1 ist der Üblichersichtlichkeit
halber jeweils nur eine Wortleitung und eine Bitleitung, an deren
Kreuzungspunkten sich die Speicherzelle befindet, dargestellt. In
der Realität sind
in den Speicherbänken
eine größere Anzahl
von Wortleitungen und Bitleitungen vorhanden.
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Die
Bitleitungen 4 sind über
geeignete Ausleseverstärker
(nicht gezeigt), sekundäre
Ausleseverstärker
(nicht gezeigt) und Schalteinrichtungen (nicht gezeigt) mit einem
Datenbus 5 verbunden, über
den Daten ausgelesen oder Daten geschrieben werden können. Der
Datenbus 5 weist beispielsweise eine Breite von 64 Bit
auf, so dass 64 Bit Daten parallel ausgelesen oder geschrieben werden
können.
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Wird
die Speicherschaltung in einem Testmodus betrieben, sind die Datenbusse
für jeden
der Speicherbänke 1 mit
einer Testschaltung 6 verbunden. Die Testschaltung 6 ist
aktiviert, wenn sich die integrierte Speicherschaltung in einem
Testmodus befindet. Im Normalbetrieb der Speicherschaltung wird
die Testschaltung 6 im wesentlichen nicht verwendet.
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Die
Testschaltung 6 weist für
jeden der Speicherbänke 1 eine
Kompressionseinheit 7 auf, die mit dem Datenbus 5 verbunden
ist. Beim Testen der Speicherzellen werden auf den betreffenden
Datenbus 5 die aus den Speicherzellen ausgelesenen Daten
jeweils einer Vergleichereinheit 8 zugeführt, die die
ausgelesenen Daten mit den zuvor eingeschriebenen Daten vergleicht.
Der Ausgang der Vergleichereinrichtung 8 ist mit der Kompressionseinheit 7 verbunden.
Am Ausgang der Vergleichereinrichtung 8 liegt die Fehlerinformation
an, die angibt, welche der ausgelesenen Speicherzellen nicht das
zuvor hineingeschriebene Testdatum aufweist und somit fehlerhaft
ist.
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Üblicherweise
werden die Speicherzellen nicht einzeln durch redundante Speicherzellen,
sondern es werden Speicherabschnitte, in denen sich mindestens eine
fehlerhafte Speicherzelle befindet, durch einen entsprechenden redundanten
Speicherabschnitt ersetzt. Ist beispielsweise eine Speicherzelle
an einer bestimmten Wortleitung und an einer bestimmten Bitleitung
fehlerhaft, so kann diese Speicherzelle durch Ersetzen mit einer
redundanten Wortleitung oder durch Ersetzen mit einer redundanten
Bitleitung repariert werden. Üblicherweise
werden mehrere zu einer Wortleitungsgruppe zusammengefasste Wortleitungen
durch eine redundante Wortleitungsgruppe und mehrere zu einer Bitleitungsgruppe
zusammengefasste Bitleitung durch eine redundante Bitleitungsgruppe
ersetzt. Bei Auslesen von Daten entlang einer Wortleitung liest
man üblicherweise
die Speicherzellen an Bitleitungen von mehreren Bitleitungsgruppen
aus. Da es nicht notwendig ist, die Fehlerinformation für jede der
ausgelesenen Speicherzellen an das Testsystem zu übertragen,
kann bereits intern in der integrierten Speicherschaltung ermittelt
werden, ob in einer Speicherzelle einer Bitleitungsgruppe, die gerade
ausgelesen worden ist, ein Fehler aufgetreten ist. Da es nicht notwendig
ist, zu wissen, an welcher Position innerhalb der Bitleitungsgruppe
der Fehler aufgetreten ist, können
die Fehlerinformationen der Speicherzellen einer Bitleitungsgruppe
und an einer Wortleitung zu einer einzigen Fehlerinformation zusammengefasst
werden, indem die Fehlerinformation einen Fehler anzeigt, wenn eine
der Speicherzellen der Bitleitungsgruppe und der Wortleitung fehlerhaft
ist. Dadurch lässt
sich eine Kompression der Fehlerdaten um einen Faktor erreichen,
der sich aus der Größe einer Bitleitungsgruppe
ergibt. Dies wird durch die Kompressionseinheit 7 durchgeführt. Die
Kompressionseinheit 7 komprimiert die so ermittelten Fehlerinformationen
um einen Faktor, der sich aus der Anzahl der gleichzeitig zu reparierenden
Bitleitungen ergibt.
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Üblicherweise
werden diese Fehlerinformationen nun direkt an das Testsystem übertragen,
wobei das Testsystem die so ermittelten Fehlerinformationen speichert
und danach ermittelt, wie die gefundenen Fehler ersetzt werden sollen.
Das Übertragen dieser
Fehlerinformationen an das Testsystem ist zeitaufwendig, und auch
die Berechnung einer geeigneten Reparaturlösung zum Reparieren der fehlerhaften
Speicherzelle benötigt
Zeit.
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Erfindungsgemäß ist nun
vorgesehen, Speicherzellen an zu Wortleitungsgruppen zusammengefassten
Wortleitungen nacheinander auszulesen und die so ermittelten zweiten
Fehlerinformationen zunächst
in einem jeweiligen Zwischenspeicher 9 für die Speicherbänke 1 zwischenzuspeichern.
Der Zwischenspeicher 9 ist als Schieberegister ausgebildet und
weist eine Anzahl von Registerelementen 10 auf, wobei die
Registerelemente 10 jeweils eine Breite von 16 Bit aufweisen.
Die Breite von 16 Bit ergibt sich aus der Breite der zweiten Fehlerinformation.
Die Anzahl der Registerelemente 10 ist durch die Anzahl
der Wortleitungen einer Wortleitungsgruppe bestimmt. Im dargestellten
Beispiel umfasst die Wortleitungsgruppe vier Wortleitungen.
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Die
vier Registerelemente 10 des Schieberegisters 9 werden
beim nacheinander erfolgenden Auslesen der Speicherzellen an den
Wortleitungen der betreffenden Wortleitungsgruppe ge füllt. Die
Ausgänge
der Registerelemente 10 sind jeweils mit einem UND-Gatter 11 verbunden.
Aufgrund der Breite der Fehlerinformation von 16 Bit sind 16 UND-Gatter 11 für jede Speicherbank 1 vorgesehen.
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Nachdem
die Daten aus der letzten Wortleitung der Wortleitungsgruppe ausgelesen
worden sind und die entsprechende Fehlerinformation in dem Schieberegister
vorhanden ist, liegen an den UND-Gattern 11 entsprechende
zweite Fehlerinformationen an, die in ein Latch 12 übernommen
werden können.
In dem Latch 12, das ebenfalls eine Breite von 16 Bit aufweist,
sind somit Fehlerinformationen auslesbar, die angeben, ob in der
betreffenden Wortleitungsgruppe ein Fehler aufgetreten ist.
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Letztendlich
werden durch die zweiten Fehlerinformationen Fehler in der jeweiligen
Speicherbank 1 gekennzeichnet, wobei jeweils nur ein Fehlerdatum
für einen
Speicherabschnitt, der über
eine Wortleitungsgruppe und eine Bitleitungsgruppe adressierbar
ist, zur Verfügung
gestellt wird. Im vorliegenden Fall wird ein Kompressionsfaktor
von 16 erreicht, da ein Speicherabschnitt, der durch vier Bitleitungen
und vier Wortleitungen definiert ist, d.h. ein Speicherabschnitt
mit 16 Speicherzellen, durch jeweils eine Fehlerinformation als
fehlerfrei oder fehlerbehaftet gekennzeichnet werden kann.
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Da
das Nacheinander-Aktivieren der Wortleitungen zum Auslesen der Speicherzellen
erheblich länger
dauert, als das Auslesen der Speicherzellen an einer gesamten Wortleitung,
können
auf diese Weise die entsprechenden Fehlerinformationen deutlich
langsamer zur Verfügung
gestellt werden als dies beim gleichzeitigen Auslesen aller Speicherzellen
entlang einer Wortleitung der Fall ist. Um dennoch eine ausreichende
Zahl von Fehlerinformationen bereit zu stellen, die an das Testsystem
in einer fortlaufenden Folge übertragen
werden können,
wird das Auslesen von Speicherzellen entlang einer Bitleitung bzw.
entlang einer Bitleitungsgruppe gleichzeitig für mehrere Speicherbänke durchgeführt.
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Im
dargestellten Beispiel werden alle vier Speicherbänke 1 durch
die gemeinsame Adresse adressiert und über die entsprechende Vergleichereinrichtung 8,
die entsprechende Kompressionseinheit 7, das entsprechende
Schieberegister 9 und das entsprechende UND-Gatter 11 dem
entsprechenden Latch 12 zur Bereitstellung der zweiten
Fehlerinformationen zur Verfügung
gestellt.
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Die
Latche 12 sind mit ihren Ausgängen mit einem weiteren Schieberegister 13 verbunden,
wobei das weitere Schieberegister 13 eine weitere Anzahl von
weiteren Registerelementen 14 umfasst. Die weitere Anzahl
von weiteren Registerelementen 14 ist durch die Anzahl
der Speicherbänke 1,
im dargestellten Beispiel Fall vier, bestimmt. Nach dem Auslesen
der Speicherzellen an den Wortleitungen der Wortleitungsgruppe und
entlang einer Bitleitungsgruppe stehen an den Ausgängen der
Latche 12 die Fehlerinformationen für die getesteten Speicherabschnitte
in den gleichzeitig getesteten Speicherbänken 1 zur Verfügung. Diese
werden in die weiteren Registerelemente 14 des weiteren
Schieberegisters 13 geschrieben. Sind die Speicherzellen
an den Wortleitungen der Wortleitungsgruppe ausgelesen und die entsprechende
zweite Fehlerinformation generiert, so wird das Testen von Speicherzellen
an den Wortleitungen einer weiteren Wortleitungsgruppe auf die vorbeschriebene
Weise fortgesetzt. Währen
die Speicherzellen an der weiteren Wortleitungsgruppe getestet werden,
werden die in dem weiteren Schieberegister 13 gespeicherten
Fehlerdaten an das (nicht gezeigte) Testsystem über einen Ausgang 15 ausgegeben.
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Insbesondere
bei einem Double-Data-Rate-II-Speicherbaustein benötigen vier
Zugriffe auf Wortleitungen intern 28 Taktzyklen. Da von jeder Speicherbank 1 16
Bit Fehlerinformationen zur Verfügung
gestellt werden, wäre
ein paralleles Bearbeiten von zwei Speicherbänken optimal, womit man 32 Bit-Fehlerinformationen
erhält,
die während
den 28 Taktzyklen für
die Zugriffe auf die vier Wortleitungen einer weiteren Wort leitungsgruppe
benötigt
werden. Die 32 Fehlerinformationen können dann über einen einzigen Testerkanal
während
32 Taktzyklen an das Testsystem übertragen
werden. Dadurch kann man einen ununterbrochenen Fehlerinformationsfluss
bei einer internen 16-fachen Fehlerkompression erreichen.
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Die
Idee der Erfindung besteht darin, eine Fehlerinformation im Testsystem
zur Verfügung
zu stellen, die angibt, ob entlang einer Bitleitungsgruppe ein Fehler
in einer Speicherzelle in einer Wortleitungsgruppe aufgetreten ist.
Dies spart Zeit bei der Berechnung der Reparaturlösung in
dem angeschlossenen Testsystem. Dies kann jedoch bei geringem zusätzlichem
Schaltungsaufwand nur dann erreicht werden, wenn nacheinander die
Speicherzellen entlang derselben Bitleitungsgruppe ausgelesen werden,
wobei die Wortleitungen der Wortleitungsgruppe nacheinander aktiviert
werden.
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Da
das Adressieren von Speicherzellen an verschiedenen Wortleitungen
deutlich längere
Zeit benötigt
als das Adressieren von Speicherzellen entlang einer Wortleitung,
stehen insbesondere nach der Kompression der Fehlerinformationen
weniger Fehlerinformationen zum Übertragen
an das Testsystem zur Verfügung
als in der Zeit, die zum Auslesen der Speicherzellen entlang einer
Bitleitungsgruppe übertragen
werden könnten.
Daher ist vorgesehen, das erfindungsgemäße Verfahren in mehreren Speicherbänken 1 zugleich
stattfinden zu lassen, so dass Fehlerinformationen im wesentlichen
gleichzeitig aus den mehreren gleichzeitig getesteten Speicherbänken 1 zur
Verfügung
gestellt werden können.
Diese können
dann in dem weiteren Schieberegister 13 zwischengespeichert
werden und während
des Testens von Speicherzellen in einem weiteren Speicherabschnitt
ausgegeben werden.
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Das
Ausgeben der Fehlerinformationen kann über einen Testerkanal oder
mehrere Testerkanäle erfolgen,
je nachdem, woraus sich ein optimales Verhältnis zwischen Testzeit eines
einzelnen Speicherbausteins und Anzahl von gleichzeitig zu teste tenden Speicherbausteinen
an einem Testsystem ergibt.
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- 1
- Speicherbank
- 2
- Speicherzelle
- 3
- Wortleitung
- 4
- Bitleitung
- 5
- Datenbus
- 6
- Testschaltung
- 7
- Kompressionseinheit
- 8
- Vergleichereinheit
- 9
- Schieberegister
- 10
- Registerelement
- 11
- UND-Gatter
- 12
- Latch
- 13
- weiteres
Schieberegister
- 14
- weiteres
Registerelement
- 15
- Ausgang