DE102005063426B4 - Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung mit: einem Halbleitersubstrat (200) eines ersten Leitungstyps, einer ersten Elektrode (145) und einer zweiten Elektrode (142), die auf einer Hauptoberfläche des Halbleitersubstrats ausgebildet sind, einer ersten Dotierungsregion (144b) des ersten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrats ausgebildet ist, wobei die erste Dotierungsregion mit der ersten Elektrode verbunden ist, einer zweiten Dotierungsregion (121) eines zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrats ausgebildet ist, wobei die zweite Dotierungsregion mit der zweiten Elektrode verbunden ist, einer dritten Dotierungsregion (143) des zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrats ausgebildet ist, wobei die dritte Dotierungsregion einen Abschnitt aufweist, der so zwischen eine Seitenfläche der ersten Dotierungsregion (144b) und eine Seitenfläche der zweiten Dotierungsregion (121) gefügt ist, dass er diese Seitenflächen direkt kontaktiert, und einer vierten Dotierungsregion (26) des zweiten Leitungstyps, die in Kontakt zu einer Bodenfläche der zweiten Dotierungsregion ausgebildet ist, wobei die vierte Dotierungsregion in...

Description

  • Diese Erfindung bezieht sich auf Halbleitervorrichtungen und speziell auf eine Leistungsvorrichtungs-Treibervorrichtung, die eine Leistungsvorrichtung, wie zum Beispiel einen Inverter, treibt.
  • US 2003/0 218 186 A1 beschreibt eine als Halbleitervorrichtung ausgebildete Bootstrap-Schaltung. Auf einem p-Substrat sind innerhalb einer n–-Schicht eine p+-Anodenschicht und eine n+-Kathodenschicht der Diode ausgebildet. Zum Verhindern der Ausbildung eines parasitären Transistorstroms zwischen der Anode und dem p-Substrat ist zwischen die n–-Schicht und das p-Substrat eine vergrabene p+-Schicht gefügt.
  • 55 ist ein Blockdiagramm, das in schematischer Weise einen Aufbau einer Leistungsvorrichtung und einer Leistungsvorrichtungs-Treibervorrichtung zeigt. 56 ist ein Schaltplan eines Aufbaus eines Hauptteils in einem in 55 gezeigten hochspannungsseitigen Treiberabschnitt 101. 57 ist eine Draufsicht, die in schematischer Weise das Layout des hochspannungsseitigen Treiberabschnitts 101 zeigt.
  • 58 und 59 sind Querschnittsansichten eines bekannten Aufbaus des hochspannungsseitigen Treiberabschnitts 101 entlang der Linien B-B bzw. A-A in 57.
  • Eine Technik für einen IC mit hoher Durchbruchsspannung, der eine Bootstrap-Diode (Startdiode) beinhaltet, wird beispielsweise in der Japanischen Offenlegungsschrift JP 2002-324 848 A offenbart. Eine Technik für eine Halbleitervorrichtung mit hoher Durchbruchspannung mit verbesserter widerstandfähigkeit gegenüber Latch-Up wird beispielsweise in der Japanischen Offenlegungsschrift JP 11-214 530 A (1999) offenbart. Eine Technik für eine Halbleitervorrichtung mit einer hohen Durchbruchsspannung, die den RESURF-Aufbau verwendet, wird beispielsweise in dem US-Patent US 4 292 642 A offenbart. Eine Technik für eine Halbleitervorrichtung mit einer hohen Durchbruchsspannung, die einen unterteilten RESURF-Aufbau verwendet, wird beispielsweise in der Japanischen Offenlegungsschrift JP 09-283 716 A (1997) offenbart. Eine Technik für eine CMOS-Halbleitervorrichtung, die das Auftreten von Latch-Ups, welche aus einem parasitären Thyristor resultieren, verringert, wird beispielsweise in der Japanischen Offenlegungsschrift JP 05-152 523 A (1993) offenbart.
  • Bei der Leistungsvorrichtung und der Leistungsvorrichtungs-Treibervorrichtung, die in 55 gezeigt sind, kann während eines Regenerierungszeitraums (nämlich während eine Freilaufdiode D2 durch eine gegenelektromotorische Spannung von einer mit einem Knoten N30 verbundenen Last AN ist) eine hochspannungsseitig schwebende Offset-Spannung VS auf ein negatives Potential fallen, das niedriger als eine gemeinsame Masse COM ist. Die negativen Schwankungen der hochspannungsseitig schwebenden Offset-Spannung VS werden über eine Kondensator C1 in eine hochspannungsseitig schwebende Versorgungs-Absolutspannung VB umgesetzt, was ebenso negative Schwankungen des Potentials der hochspannungsseitig schwebenden Versorgungs-Absolutspannung VB verursacht.
  • Die negativen Schwankungen der hochspannungsseitig schwebenden Versorgungs-Absolutspannung VB werden zu n-Dotierungsregionen 117 und 121 und n–-Dotierungsregionen 110 und 143 in 58 und 59 übertragen. Bezugnehmend auf 58 werden folglich eine parasitäre Diode PD1 zwischen einer p-Typ-Wanne (hier im folgenden als ”p-Wanne” bezeichnet) 111 und der n–-Dotierungsregion 110, eine parasitäre Diode PD2 zwischen einem p–-Typ-Siliziumsubstrat (hier im folgenden als ”p–-Substrat” bezeichnet) 200 und der n-Dotierungsregion 117 und eine parasitäre Diode PD3 zwischen dem p–-Substrat 200 und der n-Dotierungsregion 121, von denen alle unter Normalbedingungen in Sperrrichtung geschaltet sind, angeschaltet. Bezugnehmend auf 59 werden zusätzlich eine parasitäre Diode PD4 zwischen einer p+-Typ-Trennregion (hier im folgenden als ”p+-Isolation” bezeichnet) 144 und der n–-Dotierungsregion 143, eine parasitäre Diode PD5 zwischen dem p–-Substrat 200 und der n-Dotierungsregion 143 und eine parasitäre Diode PD6 zwischen dem p–-Substrat 200 und der n-Dotierungsregion 121, von denen alle unter Normalbedingungen in Sperrrichtung geschaltet sind, angeschaltet.
  • Bezugnehmend auf 59 verursacht das Anschalten der parasitären Dioden PD4 bis PD6 einen Stromfluss in die n-Dotierungsregion 121. Ein CMOS 12 zum Ausgeben eines hochspannungsseitigen Treibersignals beinhaltet einen parasitären Bipolartransistor PB (siehe 60), welcher aus einer n-p-n-Struktur resultiert, die aus der n-Dotierungsregion 121, einer p-Wanne 131 und einer n+-Sourceregion 133 besteht, einen parasitären Thyristor PS1, der aus einer p-n-p-n-Struktur resultiert, welche sich aus einer p+-Sourceregion 126, der n-Dotierungsregion 121, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt, und einen parasitären Thyristor PS2, der aus einer p-n-p-n-Struktur resultiert, die sich aus dem p–-Substrat 200, der n-Dotierungsregion 121, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt. Folglich wirkt der in die n-Dotierungsregion 121 fließende Strom, der aus dem Anschalten der parasitären Dioden PD4 bis PD6 resultiert als ein Trigger-Strom, der das Arbeiten des parasitären Bipolartransistors PB verursacht oder in den parasitären Thyristoren PS1 und PS2 Latch-Ups verursacht. Das Arbeiten des parasitären Bipolartransistors PB oder Latch-Ups in den parasitären Thyristoren PS1 und PS2 verursachen einen übermäßigen Stromfluss durch den CMOS 12 was unter bestimmten Umständen in einer Beschädigung der Schaltungen und Komponenten resultiert (hier im folgenden als ”Latch-Up-Ausfall” bezeichnet wird).
  • 60 ist eine Querschnittsansicht eines vereinfachten Aufbaus des CMOS-Teils, der der Analyse des Betriebszustands des parasitären Bipolartransistors PB und des parasitären Thyristors PS2, die von dem Anschalten der parasitären Diode PD6 resultieren, dient. Aus Handhabungsgründen sind die Positionen eines nMOSFET und eines pMOSFET in 59 in der 60 vertauscht. Eine VS-Elektrode und eine nMOS-Sourceelektrode (nS) in 60 entsprechen beide einer Elektrode 134 in 59, während eine VB-Elektrode, eine pMOS-Rückgateelektrode (pBG) und eine pMOS-Sourceelektrode (pS) in 60 alle einer Elektrode 128 in 59 entsprechen. 61A zeigt einen vereinfachten Aufbau von 60 und 61B zeigt Dotierungskonzentrationsprofile ausgehend von der Deckfläche eines n+-Dotierungsbereichs 127 in eine Tiefenrichtung des p–-Substrats 200 bezogen auf eine Position, an der die pMOS-Rückgateelektrode in 61A ausgebildet ist.
  • 62 ist ein Diagramm, das den Wert des durch die Bulk-Elektrode, die pMOS-Sourceelektrode und die nMOS-Sourceelektrode fließenden Stroms beim Anlegen einer Spannung an eine Bulk-Elektrode in 60, nämlich beim Anlegen einer negativen Spannung (hier im folgenden als ”negative VS-Spannung” bezeichnet) an die VS-Elektrode, zeigt. Es wird gezeigt, dass der durch die nMOS-Sourceelektrode fließende Strom mit einem negativen Anwachsen der zugeführten negativen VS-Spannung anwächst und nahezu gleich dem durch die pMOS-Sourceelektrode fließenden Strom wird, wenn die negative VS-Spannung ungefähr –40 V ist.
  • 63 zeigt die Stromverteilung, wenn die negative VS-Spannung in 62 –17 V ist. Es ist gezeigt, dass der Strom nicht durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung –17 V ist, so dass nicht das Arbeiten des parasitären Thyristors PS2 in 60 verursacht wird.
  • 64 zeigt die Stromverteilung, wenn die negative VS-Spannung in 62 –43 V ist. Es ist gezeigt, dass der Strom durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung –43 V ist, was ein Arbeiten des parasitären Thyristors PS2 in 2 verursacht.
  • 65 ist eine Querschnittsansicht der bekannten Halbleitervorrichtung mit hoher Durchbruchsspannung, die den RESURF-Aufbau verwendet (siehe das oben erwähnte US-Patent US 4 292 642 A ), die einen ausgewählten Bereich der Struktur von 58 zeigt, in dem ein MOS 11 mit hoher Durchbruchsspannung ausgebildet ist. Aus Gründen der Handhabung sind die Orte einer Drainregion 118 und einer Sourceregion 112 in 58 in der 65 vertauscht.
  • 66 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen eine Drainelektrode 119 und eine Sourceelektrode 114 durch Kurzschließen der Sourceelektrode 114 und einer mit einer Gateelektrode 116a verbundenen Elektrode 116aa bezogen auf die Struktur von 65 zeigt. 66 zeigt ein elektrisches Feld an der Deckfläche der n–-Dotierungsregion 110 (Si-Oberfläche) und ein elektrisches Feld an der Grenzfläche zwischen der n–-Dotierungsregion 110 und dem p–-Substrat 200 (n–-/p–-Substrat-Übergangstiefe).
  • Es ist in 65 und 66 gezeigt, dass die Maxima des elektrischen Feldes an der Si-Oberfläche ein Maximum P1 an einer Position, die dem unteren Teil des rechten Randes der Drainelektrode 119 entspricht, ein Maximum P2 an einer Position, die dem unteren Teil des linken Randes der Elektrode 116aa entspricht, und ein Maximum P3 an einer Position, die dem unteren Teil des linken Randes der Gateelektrode 116a entspricht, sind. Somit tritt eine Mehrzahl von Maxima des elektrischen Feldes an der Si-Oberfläche auf, wenn die RESURF-Struktur verwendet wird.
  • In 65 und 66 ist ebenfalls gezeigt, dass ein Maximum des elektrischen Feldes in der Tiefe des n–-/p–-Substrat-Übergangs ein Maximum P4 ist, die in dem rechten unteren Randteil der n-Dotierungsregion 117 angesiedelt ist. Da der Wert des elektrischen Feldes an dem Maximum P4 höher ist als die entsprechenden Werte des elektrischen Feldes an den Maxima P1 bis P3, erreicht beim Anlegen einer Spannung an die Drainelektrode 119 und die Sourceelektrode 114 eine Position, die dem Maximum P4 entspricht, am schnellsten ein für einen Durchbruch kritisches elektrisches Feld. Folglich wird die Durchbruchsspannung der Halbleitervorrichtung durch das Maximum 24 in der Tiefe des Übergangs n–/p–-Substrat bestimmt, wenn die RESURF-Struktur verwendet wird.
  • 67 ist eine Querschnittsansicht, die einen ausgewählten Bereich der Struktur von 59 zeigt, in dem eine Diode mit einer hohen Durchbruchsspannung 14 ausgebildet ist. Aus Gründen der Handhabung sind eine Anode und eine Kathode in 59 in der 67 vertauscht.
  • 68 ist ein Diagramm, das bezogen auf den Aufbau von 67 die elektrischen Felder beim Anlegen einer Hochspannung zwischen eine Anodenelektrode 145 und eine Kathodenelektrode 142 zeigt. 68 zeigt ein elektrisches Feld an der Deckfläche der n–-Dotierungsregion 143 (Si-Oberfläche) und ein elektrisches Feld an der Grenzfläche zwischen der n-Dotierungsregion 121 und dem p–-Substrat 200 (Tiefe des Übergangs n/p–-Substrat). In 67 und 68 ist gezeigt, dass ein Maximum des elektrischen Feldes ein Maximum EO ist, das in dem rechten unteren Rand der n-Dotierungsregion 121 angesiedelt ist.
  • 69 zeigt die Potentialverteilung (Äquipotentiallinien) und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 67. Es ist gezeigt, dass an einer Position, die dem Maximum EO entspricht, die Krümmung der Äquipotentiallinien groß ist und der Abstand zwischen benachbarten Äquipotentiallinien klein ist.
  • 70 ist eine Querschnittsansicht der bekannten Halbleitervorrichtung mit hoher Durchbruchsspannung, die die unterteilte RESURF-Struktur verwendet (siehe Japanische Offenlegungs- schrift JP 09-283 716 A , die oben erwähnt ist), und zeigt einen ausgewählten Bereich der Struktur von 58, in dem der MOB 11 mit hoher Durchbruchsspannung ausgebildet ist. Aus Handhabungsgründen sind die Orte der Drainregion 118 und der Sourceregion 112 in 58 in der 70 vertauscht. Aufgrund ihrer einfachen Herstellung wird die unterteilte RESURF-Struktur manchmal für einen MOS mit hoher Durchbruchsspannung verwendet, für den eine Durchbruchsspannung von 600 V oder mehr erforderlich ist.
  • 71 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die mit der n+-Dotierungsregion 127 verbundene VB-Elektrode (die der Elektrode 128 in 58 entspricht) und die Sourceelektrode 114 durch Kurzschließen der Sourceelektrode 114 und der Elektrode 116aa durch das Anlegen einer Spannung von ungefähr 15 V an die VB-Elektrode und die Drainelektrode 119 bezogen auf die Struktur von 70 zeigt. 71 zeigt ein elektrisches Feld an der Deckfläche des p–-Substrats 200 (Si-Oberfläche) und ein elektrisches Feld an der Grenzfläche zwischen jeder Bodenfläche der n-Dotierungsregionen 121 und 117 und dem p–-Substrat 200 (Tiefe des Übergangs n/p–-Substrat).
  • In 70 und 71 ist gezeigt, dass in einem unterteilten RESURF-Abschnitt ein Maximum des elektrischen Feldes an der Si-Oberfläche ein Maximum E2 fast im Zentrum des p–-Substrats 200 ist, und Maxima des elektrischen Feldes in der Tiefe des Übergangs n/p–-Substrat ein Maximum E1, das in dem rechten unteren Randabschnitt der n-Dotierungsregion 121 angeordnet ist und ein Maximum E3, das in dem rechten unteren Randabschnitt der n-Dotierungsregion 117 angeordnet ist, sind.
  • 72 zeigt eine Potentialverteilung (Äquipotentiallinien) und eine Stromverteilung beim Anlegen einer Hochspannung zwischen die VB-Elektrode und die Sourceelektrode 114 durch Kurzschließen der Sourceelektrode 114 und der Elektrode 116aa durch das Anlegen einer Spannung von ungefähr 15 V an die VB-Elektrode und die Drainelektrode 119 bezogen auf die Struktur von 70. Es ist gezeigt, dass an Positionen, die den Maxima E1 bis E3 entsprechen, die Krümmung der Äquipotentiallinien groß ist und der Abstand zwischen benachbarten Äquipotentiallinien klein ist.
  • Es ist eine Aufgabe dieser Erfindung eine Halbleitervorrichtung bereitzustellen, bei der die Durchbruchsspannung durch Vermindern der elektrischen Felder an den oben erwähnten Maxima EO bis E3 vergrößert wird.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1.
  • Eine Weiterbildung der Erfindung ist in Anspruch 2 angegeben.
  • Erfindungsgemäß kann die Durchbruchsspannung der Halbleitervorrichtung vergrößert werden.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnungen. Von den Figuren zeigen:
  • 1 eine Querschnittsansicht des Aufbaus eines hochspannungsseitig treibenden Abschnitts bei einer Halbleitervorrichtung gemäß einer ersten beispielhaften Erläuterung,
  • 2A und 2B den Aufbau eines CMOS-Teils und eines Dotierungskonzentrationsprofils bei der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung,
  • 3 ein Diagramm der Werte der Ströme, die durch die Elektroden fließen beim Anlegen einer negativen VS-Spannung bei der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung,
  • 4 die Stromverteilung, wenn die negative VS-Spannung –52 V bei der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung ist,
  • 5 die Stromverteilung, wenn die negative VS-Spannung –109 V bei der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung ist;
  • 6 eine Querschnittsansicht des Aufbaus des hochspannungsseitig treibenden Abschnitts bei einer Halbleitervorrichtung gemäß einer Abwandlung der ersten beispielhaften Erläuterung,
  • 7A und 7B den Aufbau des CMOS-Teils, und ein Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der Abwandlung der ersten beispielhaften Erläuterung,
  • 8 eine Querschnittsansicht des Aufbaus eines hochspannungsseitig treibenden Abschnitts bei einer Halbleitervorrichtung gemäß einer zweiten beispielhaften Erläuterung,
  • 9A und 9B den Aufbau eines CMOS-Teils und eines Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der zweiten beispielhaften Erläuterung,
  • 10 ein Diagramm, das die Werte der Ströme, die durch die Elektroden beim Anlegen der negativen VS-Spannung bei der Halbleitervorrichtung gemäß der zweiten beispielhaften Erläuterung fließen, zeigt,
  • 11 die Stromverteilung, wenn die negative VS-Spannung –269 V bei der Halbleitervorrichtung gemäß der zweiten beispielhaften Erläuterung beträgt,
  • 12 die Stromverteilung, wenn die negative VS-Spannung –730 V bei der Halbleitervorrichtung gemäß der zweiten beispielhaften Erläuterung beträgt,
  • 13 eine Querschnittsansicht des Aufbaus eines hochspannungsseitig treibenden Abschnitts bei einer Halbleitervorrichtung gemäß einer dritten beispielhaften Erläuterung,
  • 14A und 14B den Aufbau eines CMOS-Teils und ein Dotierungskonzentrationsprofils bei der Halbleitervorrichtung gemäß der dritten beispielhaften Erläuterung,
  • 15 ein Diagramm, das Vergleichsresultate einer Übergangs-Durchbruchsspannung der Halbleitervorrichtung gemäß der dritten beispielhaften Erläuterung und einer Übergangs-Durchbruchsspannung der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung zeigt,
  • 16 eine Querschnittsansicht des Aufbaus des Diodenteils mit einer hohen Durchbruchsspannung bei einer Halbleitervorrichtung gemäß einer ersten Ausführungsform dieser Erfindung,
  • 17 ein Diagramm, das die Korrelation zwischen der Breite einer vergrabenen n-Schicht und der Durchbruchsspannung bei der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt,
  • 18A und 18B den Aufbau des Diodenteils mit der hohen Durchbruchsspannung und ein Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der ersten Ausführungsform,
  • 19 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen eine Anode und eine Kathode bei der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt,
  • 20 die Potentialverteilung und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anode und die Kathode bei der Halbleitervorrichtung gemäß der ersten Ausführungsform,
  • 21A und 21B den Aufbau des Diodenteils mit der hohen Durchbruchsspannung und ein Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der ersten Ausführungsform,
  • 22 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die Anode und die Kathode bei der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt,
  • 23 die Potentialverteilung und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anode und die Kathode bei der Halbleitervorrichtung gemäß der ersten Ausführungsform,
  • 24 eine Querschnittsansicht des Aufbaus eines Diodenteils mit einer hohen Durchbruchsspannung bei einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform dieser Erfindung,
  • 25 ein Diagramm, das die Korrelation zwischen der Breite einer vergrabenen n+-Schicht und der Durchbruchsspannung bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform zeigt,
  • 26 ein Diagramm, das die Durchbruchsspannungskurven bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform zeigt,
  • 27A und 27B den Aufbau des Diodenteils mit der hohen Durchbruchsspannung und ein Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform,
  • 28 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen eine Anode und eine Kathode bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform zeigt,
  • 29 die Potentialverteilung und Stromverteilung beim Anlegen einer Hochspannung zwischen die Anode und die Kathode bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform,
  • 30A und 30B den Aufbau des Diodenteils mit der hohen Durchbruchsspannung und ein Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform,
  • 31 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die Anode und die Kathode bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform zeigt,
  • 32 die Potentialverteilung und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anode und die Kathode bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform,
  • 33 eine Querschnittsansicht des Aufbaus eines MOS-Teils mit einer hohen Durchbruchsspannung bei einer Halbleitervorrichtung gemäß einer vierten beispielhaften Erläuterung,
  • 34 ein Diagramm, das die Korrelation zwischen der Breite einer vergrabenen n-Schicht und der Durchbruchsspannung bei der Halbleitervorrichtung gemäß der vierten beispielhaften Erläuterung zeigt,
  • 35A und 35B den Aufbau des MOS-Teils mit einer hohen Durchbruchsspannung und ein Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der vierten beispielhaften Erläuterung,
  • 36 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen VB und eine Source bei der Halbleitervorrichtung gemäß der vierten beispielhaften Erläuterung zeigt,
  • 37 die Potentialverteilung und die Stromverteilung beim Anlegen einer Hochspannung zwischen VB und die Source bei der Halbleitervorrichtung gemäß der vierten beispielhaften Erläuterung,
  • 38 eine Querschnittsansicht des Aufbaus des MOS-Teils mit einer hohen Durchbruchsspannung bei einer Halbleitervorrichtung gemäß einer fünften beispielhaften Erläuterung,
  • 39 ein Diagramm, das die Korrelation zwischen der Breite einer vergrabenen n+-Schicht und der Durchbruchsspannung bei der Halbleitervorrichtung gemäß der fünften beispielhaften Erläuterung zeigt,
  • 40A und 40B den Aufbau des MOS-Teils mit einer hohen Durchbruchsspannung und ein Dotierungskonzentrationsprofil bei der Halbleitervorrichtung gemäß der fünften beispielhaften Erläuterung,
  • 41 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen VB und einer Source bei der Halbleitervorrichtung gemäß der fünften beispielhaften Erläuterung zeigt,
  • 42 die Potentialverteilung und die Stromverteilung beim Anlegen einer Hochspannung zwischen VB und der Source bei der Halbleitervorrichtung gemäß der fünften beispielhaften Erläuterung,
  • 43 eine Querschnittsansicht des Aufbaus eines niederspannungsseitig treibenden Abschnitts bei einer Halbleitervorrichtung gemäß einer sechsten beispielhaften Erläuterung,
  • 44 eine Querschnittsansicht des Aufbaus eines CMOS-Teils bei einer Halbleitervorrichtung gemäß einer siebten beispielhaften Erläuterung,
  • 45 ein Diagramm, dass die Korrelation zwischen der Breite einer vergrabenen n+-Schicht und die Betriebsaufnahmespannung eines parasitären Thyristors bei der Halbleitervorrichtung gemäß einer siebten beispielhaften Erläuterung zeigt,
  • 46 ein Diagramm, das die Werte der Ströme, die beim Anlegen der negativen VS-Spannung bei der Halbleitervorrichtung gemäß der siebten beispielhaften Erläuterung durch die Elektroden fließen, zeigt,
  • 47 die Stromverteilung, wenn die negative VS-Spannung –140 V bei der Halbleitervorrichtung gemäß der siebten beispielhaften Erläuterung beträgt,
  • 48 die Stromverteilung, wenn die negative VS-Spannung –150 V bei der Halbleitervorrichtung gemäß der siebten beispielhaften Erläuterung beträgt,
  • 49 bis 51 Querschnittsansichten des Aufbaus des CMOS-Teils bei der Halbleitervorrichtung gemäß der siebten beispielhaften Erläuterung,
  • 52 ein Diagramm, das die Werte der Ströme zeigt, die beim Anlegen der negativen VS-Spannung bei der Halbleitervorrichtung gemäß der siebten beispielhaften Erläuterung durch die Elektroden fließen,
  • 53 die Stromverteilung, wenn die negative VS-Spannung –17 V bei der Halbleitervorrichtung gemäß der siebten beispielhaften Erläuterung beträgt,
  • 54 die Stromverteilung, wenn die negative VS-Spannung bei der Halbleitervorrichtung gemäß der siebten beispielhaften Erläuterung –40 V beträgt,
  • 55 ein Blockdiagramm, das in schematischer Weise eine Konfiguration einer Leistungsvorrichtung und einer Leistungsvorrichtungs-Treibervorrichtung zeigt,
  • 56 einen Schaltplan einer Konfiguration eines Hauptteils in einem hochspannungsseitig treibenden Abschnitt,
  • 57 eine Draufsicht, die in schematischer Weise das Layout des hochspannungsseitig treibenden Abschnitts zeigt,
  • 58 und 59 Querschnittsansichten des Aufbaus des hochspannungsseitig treibenden Abschnitts bei einer bekannten Halbleitervorrichtung,
  • 60 eine Querschnittsansicht des Aufbaus eines CMOS-Teils bei der bekannten Halbleitervorrichtung,
  • 61A und 61B den Aufbau des CMOS-Teils und eines Dotierungskonzentrationsprofils bei der bekannten Halbleitervorrichtung,
  • 62 ein Diagramm, das die Werte der Ströme zeigt, die durch die Elektroden beim Anlegen der negativen VS-Spannung bei der bekannten Halbleitervorrichtung fließen,
  • 63 die Stromverteilung, wenn die negative VS-Spannung bei der bekannten Halbleitervorrichtung –17 V beträgt,
  • 64 die Stromverteilung, wenn die negative VS-Spannung bei der bekannten Halbleitervorrichtung –43 V beträgt,
  • 65 eine Querschnittsansicht des Aufbaus eines MOS-Teils mit einer hohen Durchbruchsspannung bei der bekannten Halbleitervorrichtung,
  • 66 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen einer Drain und einer Source bei der bekannten Halbleitervorrichtung zeigt,
  • 67 eine Querschnittsansicht des Aufbaus eines Diodenteils mit einer Durchbruchsspannung bei der bekannten Halbleitervorrichtung,
  • 68 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen einer Anode und einer Kathode bei der bekannten Halbleitervorrichtung zeigt,
  • 69 die Potentialverteilung und die Stromverteilung beim Anlegen einer Hochspannung zwischen der Anode und der Kathode bei der bekannten Halbleitervorrichtung,
  • 70 eine Querschnittsansicht des Aufbaus des MOS-Teils mit der hohen Durchbruchsspannung bei der bekannten Halbleitervorrichtung,
  • 71 ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen VB und der Source bei der bekannten Halbleitervorrichtung zeigt, und
  • 72 die Potentialverteilung und Stromverteilung beim Anlegen einer Hochspannung zwischen VB und der Source bei der bekannten Halbleitervorrichtung.
  • Eine schematische Konfiguration einer Leistungsvorrichtung und einer Leistungsvorrichtungs-Treibervorrichtung gemäß dieser Erfindung ist gleich der in 55 gezeigten. Eine Konfiguration eines Hauptteils bei dem hochspannungsseitig treibenden Abschnitt 101 gemäß dieser Erfindung ist die gleiche wie die in 56 gezeigte. Das schematische Layout des hochspannungsseitig treibenden Abschnitt 101 gemäß dieser Erfindung ist das gleiche wie das in 57 gezeigte.
  • Bezugnehmend auf 55 führen die N-Kanal-Bipolartransistoren mit isoliertem Gate (hier im folgenden als ”IGBT” bezeichnet) 51 und 52, die Leistungs-Schaltvorrichtungen sind, das Umschalten einer Hochspannung HV, die eine Hauptspannungsversorgung ist, durch. Mit dem Knoten N30 ist eine Last verbunden. Die Freilaufdioden D1 und D2 schützen die IGBTs 51 und 52 gegen eine gegenelektromotorische Spannung von der mit dem Knoten N30 verbundenen Last.
  • Eine Leistungsvorrichtungs-Treibervorrichtung 100 treibt die IGBTs 51 und 52 und arbeitet entsprechend eines hochspannungsseitigen Steuereingangs HIN, der den IGBT 51 steuert und eines niederspannungsseitigen Steuereingangs LIN, der den IGBT 52 steuert. Die Leistungsvorrichtungs-Treibervorrichtung 100 beinhaltet den hochspannungsseitigen Treiberabschnitt 101, der den IGBT 51 treibt, einen niederspannungsseitigen Treiberabschnitt 102, der den IGBT 52 treibt und einen Steuereingangs-Verarbeitungsabschnitt 103.
  • Wenn die IGBTs 51 und 52 gleichzeitig in den AN-Zustand eintreten tritt beispielsweise eine unerwünschte Situation auf, in der ein Durchflussstrom durch die IGBTs 51 und 52 fließt und somit einen Stromfluss durch die Last verhindert. Zur Verhinderung des Auftretens einer derartigen Situation wirkt der Steuereingangs-Prozessierungsabschnitt 103 auf den hochspannungsseitigen Treiberabschnitt 101 und den niederspannungsseitigen Treiberabschnitt 102 basierend auf den Steuereingängen HIN und LIN ein.
  • Die Leistungsvorrichtungs-Treibervorrichtung 100 beinhaltet ebenfalls einen mit einer Emitterelektrode des IGBT 51 verbundenen VS-Anschluss, einen mit der Emitterelektrode des IGBT 51 über einen Kondensator C1 verbundenen VB-Anschluss, einen mit einer Steuerelektrode des IGBT 51 verbundenen HO-Anschluss, einen mit einer Emitterelektrode des IGBT 52 verbundenen COM-Anschluss, einen mit der Emitterelektrode des IGBT 52 über einen Kondensator C2 verbundenen VCC-Anschluss, einen mit einer Steuerelektrode des IGBT 52 verbundenen LO-Anschluss und einen GND-Anschluss. VS ist eine hochspannungsseitig schwebende Offsetspannung, die ein Standardpotential des hochspannungsseitig treibenden Abschnitts 101 ist. VB ist eine hochspannungsseitig schwebende Versorgungs-Absolutspannung, die eine Versorgungsspannung des hochspannungsseitig treibenden Abschnitts 101 ist und von einer nicht gezeigten hochspannungsseitig schwebenden Spannungsversorgung zugeführt wird. HO ist ein hochspannungsseitiges Treibersignal, das von dem hochspannungsseitigen Treiberabschnitt 101 ausgegeben wird. COM ist eine gemeinsame Masse. VCC ist eine niederspannungsseitige feste Versorgungsspannung, das heißt eine Spannungsversorgung des niederspannungsseitigen Treiberabschnitts 102 und wird von einer nicht gezeigten niederspannungsseitigen festen Spannungsversorgung zugeführt. LO ist ein niederspannungsseitiges Treibersignal, das von dem niederspannungsseitig treibenden Abschnitt 102 ausgegeben wird. GND ist ein Massepotential.
  • Die Kondensatoren C1 und C2 sind vorgesehen zu bewirken, dass die dem hochspannungsseitig treibenden Abschnitt 101 und dem niederspannungsseitig treibenden Abschnitt 102 zugeführten Versorgungsspannungen den mit dem Betrieb der Leistungsvorrichtung verbundenen Potentialschwankungen folgen.
  • Mit einer derartigen oben beschriebenen Konfiguration führt die Leistungsvorrichtung basierend auf den Steuereingängen HIN und LIN ein Umschalten der Hauptspannungsversorgung durch.
  • Der hochspannungsseitige Treiberabschnitt 101, der bezüglich des Massepotentials GND der Schaltung in einem Zustand des schwebenden Potentials ist, hat eine Pegelschieberschaltung zum Übertragen eines Treibersignals an eine hochspannungsseitige Schaltung.
  • Bezugnehmend auf 56 wirkt der MOS 11 mit hoher Durchbruchsspannung, der ein Schaltelement ist, als die oben erwähnte Pegelschiebeschaltung. Die CMOS-Schaltung (hier im folgenden als ”CMOS” bezeichnet) 12 ist ein Schaltelement zum Ausgeben eines hochspannungsseitigen Treibersignals, das sich aus dem pMOSFET und dem nMOSFET zusammensetzt und das hochspannungsseitige Treibersignal HO ausgibt. Ein Pegelschiebewiderstand 13 stellt ein Gatepotential des CMOS 12 ein und wirkt als ein Pull-Up-Widerstand (Hochziehwiderstand). Eine Steuerlogikschaltung 90 setzt sich aus einem Widerstand, einem Inverter, einem Interlock (Verriegelung) und so weiter zusammen.
  • Der MOS 11 mit hoher Durchbruchsspannung führt entsprechend dem hochspannungsseitigen Steuereingang HIN ein Umschalten des CMOS 12 durch. Der CMOS 12 führt ein Umschalten einer Spannung zwischen der hochspannungsseitig schwebenden Versorgungs-Absolutspannung VB und der hochspannungsseitig schwebenden Offsetspannung VS durch zum Ausgeben eines Treibersignals an den hochspannungsseitigen Treibersignalausgang HO, wodurch das hochspannungsseitige Schaltelement (IGBT 51) der extern angeschlossenen Leistungsvorrichtung getrieben wird.
  • In der folgenden Beschreibung werden der CMOS 12 und der Pegelschiebewiderstand 13 zusammen als ”hochspannungsseitige Treiberschaltung” bezeichnet.
  • Bezugnehmend auf 57 wird die aus dem CMOS 12 und dem Pegelschiebewiderstand 13 bestehende hochspannungsseitige Treiberschaltung in 56 in einer Region R1 ausgebildet, die als Hochspannungsinsel bezeichnet wird. Der MOS 11 mit hoher Durchbruchsspannung in 56 ist in einer Region R2 ausgebildet. Die Regionen R1 und R2 werden abgeschirmt, indem ihre entsprechenden äußeren Ränder mit Aluminiumleitungen 16 und 17 umgeben werden, die auf dem Massepotential GND liegen.
  • Ausführungsformen der Halbleitervorrichtung gemäß dieser Erfindung werden im Detail beschrieben.
  • Erste beispielhafte Erläuterung
  • 1 ist eine Querschnittsansicht des hochspannungsseitig treibenden Abshnitts 101 gemäß einer ersten beispielhaften Erläuterung entlang der Linie B-B in 57. Wie gezeigt sind in der Deckfläche des p–-Substrats 200 eine p+-Trennung 201, die n–-Dotierungsregion 110 und die n-Dotierungsregionen 117 und 121 ausgebildet. In der Deckfläche der n-Dotierungsregion 121 ist die p-Wanne 131 ausgebildet. Die p+-Isolation 201 reicht zu dem p–-Substrat 200 mit dem niedrigsten Potential (GND-Potential oder COM-Potential) in der Schaltung. Die p-Wanne 111 ist unter der n+-Sourceregion 112 des MOS 11 mit hoher Durchbruchsspannung derart ausgebildet, dass sie über einen Gateisolationsfilm 115a zu dem Boden der Gateelektrode 116a reicht zum Bilden einer Kanalregion des MOS 11 mit hoher Durchbruchsspannung. In der Deckfläche der p-Wanne 111 sind eine p+-Dotierungsregion 113 und die n+-Sourceregion 112 in Kontakt zu der Sourceelektrode 114 ausgebildet. In der Deckfläche der n-Dotierungsregion 117 ist die n+-Drainregion 118 in Kontakt zu der Drainelektrode 119 des MOS 11 mit der hohen Durchbruchsspannung ausgebildet.
  • Die Drainelektrode 119 des MOS 11 mit hoher Durchbruchsspannung ist mit den Gateelektroden 125 und 136 des pMOSFET bzw. des nMOSFET, die den CMOS 12 bilden, verbunden und ebenfalls mit der Sourceelektrode 128 des pMOSFET und dem VB-Anschluss über den Pegelschiebewiderstand 13 verbunden.
  • In der Deckfläche der n-Dotierungsregion 121, in der der CMOS 12 ausgebildet ist, sind eine p+-Sourceregion 126 und eine n+-Dotierungsregion 127 in Kontakt zu der Sourceelektrode 128 des pMOSFET ausgebildet und eine p+-Drainregion 122 ist in Kontakt zu einer Drainelektrode 123 ausgebildet. Die Drainelektrode 123 ist mit dem HO-Anschluss verbunden. Auf der Deckfläche der n-Dotierungsregion 121 ist über einen Gateisolationsfilm 124 die Gateelektrode 125 des pMOSFET ausgebildet.
  • In der Deckfläche der p-Wanne 131, in der der nMOSFET ausgebildet ist, ist eine n+-Drainregion 137 in Kontakt zu einer Drainelektrode 138 des nMOSFET ausgebildet und eine n+-Sourceregion 133 und eine p+-Dotierungsregion 132 sind in Kontakt zu einer Sourceelektrode 134 ausgebildet. Die Sourceelektrode 134 ist mit dem VS-Anschluss verbunden und die Drainelektrode 138 ist mit dem HO-Anschluss verbunden. Auf der Deckfläche der p-Wanne 131 ist über einen Gateisolationsfilm 135 die Gateelektrode 136 des nMOSFET ausgebildet.
  • In dem p–-Substrat 200 ist eine n+-Dotierungsregion (hier im folgenden als ”vergrabene n+-Schicht” bezeichnet) 20 mit einer Dotierungskonzentration ausgebildet, die höher ist als jene der n-Dotierungsregion 121. Die vergrabene n+-Schicht 20 ist in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in einer größeren Tiefe als die n-Dotierungsregion 121 ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 20 in der Größenordnung von 1017 cm–3.
  • 2A zeigt einen vereinfachten Aufbau des CMOS-Teils gemäß der ersten beispielhaften Erläuterung, entsprechend 61A bei der bekannten Halbleitervorrichtung. Aus Gründen der Handhabung sind die Positionen des nMOSFET und des pMOSFET in 1 in der 2A vertauscht. Eine pMOS-Rückgateelektrode (pBG) in 2A entspricht der Sourceelektrode 128 in 1. 2B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n+-Dotierungsregion 127 in die Tiefenrichtung des p–-Substrats 200 bezogen auf eine Position, an der in 2A die pMOS-Rückgateelektrode ausgebildet ist. Bei einem Vergleich von 2B und 61B wird deutlich, dass in der Region, in der die vergrabene n+-Schicht in 2B ausgebildet ist, die n-Dotierungskonzentration höher ist als in der Region, in der die n-Dotierungsregion 121 in 61B ausgebildet ist, und die n-Dotierung in eine größere Tiefe des p–-Substrats 200 eingebracht wird, wenn die vergrabene n+-Schicht 20 ausgebildet wird.
  • Bei der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung ist die vergrabene n+-Schicht 20 in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 ausgebildet. Folglich ist der Basiswiderstand eines parasitären p-n-p-Bipolartransistors, der aus einer p-n-p-Struktur resultiert, die sich aus dem p–-Substrat 200, der n-Dotierungsregion 121, der vergrabenen n+-Schicht 20 und der p-Wanne 131 zusammensetzt, geringer als bei der bekannten Halbleitervorrichtung (siehe 58), bei der die vergrabene n+-Schicht 20 nicht ausgebildet ist. Somit wird der Betrieb des parasitären p-n-p-Bipolartransistors sogar in dem Fall von negativen Schwankungen der hochspannungsseitig schwebenden Offsetspannung VS während des Regenerierungszeitraums unterdrückt. Dies erlaubt gegenüber der bekannten Halbleitervorrichtung ein Anwachsen des Absolutwerts der Betriebsaufnahmespannung eines parasitären Thyristors, der aus einer p-n-p-n-Struktur resultiert, die sich aus dem p–-Substrat 200, der n-Dotierungsregion 121, der vergrabenen n+-Schicht 20, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt, was wiederum ein Anwachsen der Widerstandsfähigkeit des CMOS 12 gegenüber einem Latch-Up-Ausfall erlaubt.
  • Dieser Effekt wird im Detail beschrieben. Der vereinfachte Aufbau des CMOS-Teils bei der bekannten Halbleitervorrichtung, die in 60 gezeigt ist, bei der zusätzlich unter der n-Dotierungsregion 121 die vergrabene n+-Schicht 20 ausgebildet ist, ist der Aufbau der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung. 3 ist ein Diagramm, das den Wert des durch die Bulk-Elektrode, die pMOS-Sourceelektrode und die nMOS-Sourceelektrode fließenden Stroms zeigt beim Anlegen der negativen VS-Spannung an die VS-Elektrode bezogen auf die Struktur von 60, bei der zusätzlich die vergrabene n+-Schicht 20 ausgebildet ist. In 3 ist gezeigt, dass der durch die nMOS-Sourceelektrode fließende Strom nahezu gleich dem durch die pMOS-Sourceelektrode fließenden Strom wird, wenn die negative VS-Spannung ungefähr –80 V ist.
  • 4 zeigt die Stromverteilung, wenn die negative VS-Spannung in 3 –52 V ist. Es ist gezeigt, dass der Strom nicht durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung –52 V ist, und nicht den Betrieb des obigen parasitären Thyristors verursacht, der aus einer p-n-p-n-Struktur resultiert, die sich aus dem p–-Substrat 200, der n-Dotierungsregion 121 der vergrabenen n+-Schicht 20, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt.
  • 5 zeigt die Stromverteilung, wenn die negative VS-Spannung in 3 –109 V ist. Es ist gezeigt, dass durch die nMOS-Sourceelektrode ein Strom fließt, wenn die negative VS-Spannung –109 V ist, was den Betrieb des obigen parasitären Thyristors verursacht.
  • Während bei der bekannten Halbleitervorrichtung (siehe 64) der parasitäre Thyristor arbeitet, wenn die negative VS-Spannung –40 V ist, arbeitet bei der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung (siehe 4) der parasitäre Thyristor sogar dann nicht, wenn die negative VS-Spannung –52 V beträgt. Es ist deshalb gezeigt, dass bei der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung der Absolutwert der Betriebsaufnahmespannung des parasitären Thyristors der bekannten Halbleitervorrichtung erhöht ist.
  • 6 ist eine Querschnittsansicht des Aufbaus des hochspannungsseitig treibenden Abschnitts 101 gemäß einer Abwandlung der ersten beispielhaften Erläuterung, entsprechend 1. Anstelle der vergrabenen n+-Schicht 20 in 1 ist eine n-Dotierungsregion (hier im folgenden als ”vergrabene n-Schicht” bezeichnet) 21 mit einer Dotierungskonzentration, die niedriger ist als jene der vergrabenen n+-Schicht 20, ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n-Schicht 21 in der Größenordnung von 1015cm–3. Wie bei der vergrabenen n+-Schicht 20 ist die vergrabene n-Schicht 21 in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p–-Substrat 200 ausgebildet.
  • 7A zeigt einen vereinfachten Aufbau des CMOS-Teils gemäß der Abwandlung der ersten beispielhaften Erläuterung, entsprechend 2A. 7B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n+-Dotierungsregion 127 in die Tiefenrichtung des p–-Substrats 200 bezogen auf eine Position, an der in 7A die pMOS-Rückgateelektrode ausgebildet ist, entsprechend 2B. Ein Vergleich von 7B und 61B zeigt, dass die n-Dotierung in eine größere Tiefe in das p–-Substrat 200 eingebracht ist, wenn die vergrabene n-Schicht 21 ausgebildet ist.
  • Bei der Halbleitervorrichtung gemäß der Abwandlung der ersten beispielhaften Erläuterung ist die vergrabene n-Schicht 21 in Kontakt mit der Bodenfläche der n-Dotierungsregion 121 ausgebildet. Folglich ist der Basiswiderstand eines parasitären p-n-p-Bipolartransistors, der aus einer p-n-p-Struktur resultiert, die sich aus dem p–-Substrat 200, der n-Dotierungsregion 121, der vergrabenen n-Schicht 21 und der p-Wanne 131 zusammensetzt, niedriger als jener bei der bekannten Halbleitervorrichtung. Dies erlaubt ein Anwachsen der Widerstandsfähigkeit des CMOS 12 gegenüber einem Latch-Up-Ausfall aus den gleichen Gründen, die oben beschrieben wurden.
  • Zweite beispielhafte Erläuterung
  • 8 ist eine Querschnittsansicht des Aufbaus des hochspannungsseitig treibenden Abschnitts 101 gemäß einer zweiten beispielhaften Erläuterung, entsprechend 1. Anstelle der vergrabenen n+-Schicht 20 in 1 ist eine n+-Dotierungsregion (hier im folgenden als ”vergrabene n+-Schicht” bezeichnet) 22 mit einer Dotierungskonzentration, die höher als jene der vergrabenen n+-Schicht 20 ist, ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 22 in der Größenordnung von 1018cm–3. Wie bei der vergrabenen n+-Schicht 20 ist die vergrabene n+-Schicht 22 in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p–-Substrat 200 ausgebildet.
  • 9A zeigt einen vereinfachten Aufbau des CMOS-Teils gemäß der zweiten beispielhaften Erläuterung, entsprechend 2A. 9B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n+-Dotierungsregion 127 in die Tiefenrichtung des p–-Substrats 200 bezogen auf eine Position, an der in 9A die pMOS-Rückgateelektrode ausgebildet ist, entsprechend 2B. Ein Vergleich von 9B und 2B zeigt, dass der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 22 höher ist als jener der vergrabenen n+-Schicht 20.
  • Bei der Halbleitervorrichtung gemäß der zweiten beispielhaften Erläuterung weist die vergrabene n+-Schicht 22 eine Konzentration auf, die höher ist als jene der vergrabenen n+-Schicht 20 bei der ersten beispielhaften Erläuterung. Dies erlaubt gegenüber der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung ein weiteres Anwachsen der Widerstandsfähigkeit des CMOS 12 gegenüber einem Latch-Up-Ausfall.
  • Dieser Effekt wird im Detail beschrieben. 10 ist ein Diagramm, das den Wert des Stroms, der durch die Bulk-Elektrode, die pMOS-Sourceelektrode und die nMOS-Sourceelektrode fließt, beim Anlegen der negativen VS-Spannung an die VS-Elektrode bezogen auf die Struktur von 60, bei der zusätzlich die vergrabene n+-Schicht 22 ausgebildet ist, zeigt. In 10 ist gezeigt, dass der durch die nMOS-Sourceelektrode fließende Strom nahezu gleich dem durch die pMOS-Sourceelektrode fließende Strom ist, wenn die negative VS-Spannung ungefähr –400 V ist.
  • 11 zeigt die Stromverteilung, wenn die negative VS-Spannung in 10 –269 V ist. Es ist gezeigt, dass der Strom nicht durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung –269 V ist und nicht den Betrieb eines parasitären Thyristors verursacht, der von einer p-n-p-n-Struktur resultiert, die sich aus dem p–-Substrat 200, der n-Dotierungsregion 121, der vergrabenen n+-Schicht 22 der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt.
  • 12 zeigt die Stromverteilung, wenn die negative VS-Spannung in 10 –730 V ist. Es ist gezeigt, dass der Strom durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung –730 V ist, was den Betrieb des obigen parasitären Thyristors verursacht.
  • Während gemäß der ersten beispielhaften Erläuterung der parasitäre Thyristor arbeitet, wenn die negative VS-Spannung –109 V ist (siehe 5), arbeitet bei der Halbleitervorrichtung gemäß der zweiten beispielhaften Erläuterung der parasitäre Thyristor sogar dann nicht, wenn die negative VS-Spannung –269 V beträgt (siehe 11). Es ist deshalb gezeigt, dass der Absolutwert der Betriebsaufnahmespannung des parasitären Thyristors der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung bei der Halbleitervorrichtung gemäß der zweiten beispielhaften Erläuterung erhöht ist.
  • Dritte beispielhafte Erläuterung
  • 13 ist eine Querschnittsansicht des Aufbaus des hochspannungsseitig treibenden Abschnitts 101 gemäß einer dritten beispielhaften Erläuterung, entsprechend 1. Anstelle der vergrabenen n+-Schicht 20 in 1 sind eine n+-Dotierungsregion (hier im folgenden als ”vergrabene n+-Schicht” bezeichnet) 23 mit einer Dotierungskonzentration, die höher als jene der n-Dotierungsregion 121 ist, und eine n-Dotierungsregion (hier im folgenden als ”vergrabene n-Schicht” bezeichnet) 24 mit einer Dotierungskonzentration, die niedriger als jene der vergrabenen n+-Schicht 23 ist, ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 23 in der Größenordnung von 1018cm–3 und der Maximalwert der Dotierungskonzentration der vergrabenen n-Schicht 24 ist in der Größenordnung von 1015cm–3. Wie die vergrabene n+-Schicht 20 ist die vergrabene n+-Schicht 23 in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p–-Substrat 200 ausgebildet. Die vergrabene n-Schicht 24 ist in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p–-Substrat 200 dergestalt ausgebildet, dass sie den Umfang der vergrabenen n+-Schicht 23 bedeckt.
  • 14A zeigt einen vereinfachten Aufbau des CMOS-Teils gemäß der dritten beispielhaften Erläuterung, entsprechend 2A. 14B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n+-Dotierungsregion 127 in die Tiefenrichtung des p–-Substrats 200 bezogen auf eine Position, an der in 14A die pMOS-Rückgateelektrode ausgebildet ist, entsprechend 2B. Ein Vergleich von 14B und 9B zeigt, dass die vergrabene n+-Schicht 23 und die vergrabene n-Schicht 24 bei der dritten beispielhaften Erläuterung ein ähnliches Dotierungskonzentrationsprofil aufweisen wie die vergrabene n+-Schicht 22 bei der zweiten beispielhaften Erläuterung. Somit hat die Halbleitervorrichtung gemäß der dritten beispielhaften Erläuterung nahezu die gleiche Widerstandsfähigkeit gegenüber einem Latch-Up-Ausfall, wie die Halbleitervorrichtung gemäß der zweiten beispielhaften Erläuterung.
  • Bei der Halbleitervorrichtung gemäß der dritten beispielhaften Erläuterung ist die vergrabene n-Schicht 24 niedriger Konzentration dergestalt ausgebildet, dass sie den Umfang der vergrabenen n+-Schicht 23 bedeckt, wobei die vergrabene n-Schicht 24 in Kontakt mit der n-Dotierungsregion 121 ist. Auch bei dieser Halbleitervorrichtung ist die Breite einer Verarmungsschicht, die sich in der vergrabenen n-Schicht 24 erstreckt beim Anlegen einer Sperrspannung zwischen dem p–-Substrat 200 und der vergrabenen n-Schicht 24 größer als die Weite einer Verarmungsschicht, die sich in der vergrabenen n+-Schicht 20 ausbreitet beim Anlegen einer Sperrspannung zwischen dem p–-Substrat 200 und der vergrabenen n+-Schicht 20 bei der ersten beispielhaften Erläuterung.
  • Beim Anlegen einer Sperrspannung zwischen das p–-Substrat 200, die n-Dotierungsregion 121, die vergrabene n+-Schicht 23 und die vergrabene n-Schicht 24 bei der Halbleitervorrichtung gemäß der dritten beispielhaften Erläuterung werden folglich eine Verarmungsschicht, die sich in der n-Dotierungsregion 121 ausbreitet und die Verarmungsschicht, die sich in der vergrabenen n-Schicht 24 ausbreitet, miteinander entlang einer gekrümmten Oberfläche der vergrabenen n-Schicht 24 verbunden. Die Weite der Verarmungsschicht, die sich in der vergrabenen n-Schicht 24 ausbreitet, ist größer als die der Verarmungsschicht, die sich in der vergrabenen n+-Schicht 20 ausbreitet. Dies vermindert die elektrischen Felder auf wirkungsvollere Weise als bei der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung, was ein Anwachsen der Übergangs-Durchbruchs-Spannung erlaubt.
  • 15 ist ein Diagramm, das Vergleichsergebnisse zeigt zwischen einer Übergangs-Durchbruchs-Spannung zwischen dem p–-Substrat 200 und der n-Dotierungsregion 121 und der vergrabenen n+-Schicht 20 bei der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung und einer Übergangs-Durchbruchs-Spannung zwischen dem p–-Substrat 200 und der n-Dotierungsregion 121 und der vergrabenen n-Schicht 24 bei der Halbleitervorrichtung gemäß der dritten beispielhaften Erläuterung. Es ist gezeigt, dass die Halbleitervorrichtung gemäß der dritten beispielhaften Erläuterung eine höhere Übergangs-Durchbruchsspannung erreicht als die Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung.
  • Vierte Ausführungsform
  • 16 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform dieser Erfindung, die eine ausgewählte Region zeigt, in der die Diode 14 mit hoher Durchbruchsspannung in der Struktur von 59 ausgebildet ist, entsprechend 67 bezogen auf die bekannte Halbleitervorrichtung. Aus Handhabungsgründen sind die Positionen der Anode und der Kathode in 59 in der 16 vertauscht.
  • Bezugnehmend auf 16 sind in der Deckfläche des p–-Substrats 200 die p+-Isolation 144, eine p-Wanne 144b, die mit der p+-Isolation 144 verbunden ist, die mit der p-Wanne 144b verbundene n–-Dotierungsregion 143 und die mit der n–-Dotierungsregion 143 verbundene n-Dotierungsregion 121 ausgebildet. Eine p+-Dotierungsregion 144a ist in der Deckfläche der p-Wanne 144b ausgebildet und eine n+-Dotierungsregion 141 ist in der Deckfläche der n-Dotierungsregion 121 ausgebildet. Die Diode 14 mit hoher Durchbruchsspannung beinhaltet die Anodenelektrode 145 und die Kathodenelektrode 142, wobei die Anodenelektrode 145 mit der p+-Dotierungsregion 144a verbunden ist und die Kathodenelektrode 142 mit der n+-Dotierungsregion 141 verbunden ist. Auf der p-Wanne 144b ist über dem Gateisolationsfilm 115a die Gateelektrode 116a ausgebildet, mit welcher ebenfalls die Anodenelektrode 145 verbunden ist. Auf der n-Dotierungsregion 121 ist über einem Isolationsfilm 115b eine Elektrode 116b ausgebildet, mit welcher die Kathodenelektrode 142 ebenfalls verbunden ist.
  • In dem p–-Substrat 200 ist eine n-Dotierungsregion (hier im folgenden als ”vergrabene n-Schicht” bezeichnet) 26 in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n-Schicht 26 in der Größenordnung von 1015cm–3. Eine Breite L1 der vergrabenen n-Schicht 26 ist kleiner als eine Breite L2 der n-Dotierungsregion 121, so dass die vergrabene n-Schicht 26 dergestalt ausgebildet ist, dass sie nicht von einer Seitenfläche (linke Seitenfläche in 16) der n–-Dotierungsregion 143 zu der Seite der Anodenelektrode 145 hervorsteht.
  • Bezugnehmend auf die Struktur von 16 sind die Hauptmaxima des elektrischen Feldes beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 das Maximum E0 in dem rechten unteren Randabschnitt der n-Dotierungsregion 121 und ein in dem rechten unteren Randabschnitt der vergrabenen n-Schicht 26 angeordnetes Maximum E4.
  • 17 ist ein Diagramm, das die Korrelation zwischen (L1–L2) und der Durchbruchsspannung zeigt, wobei (L1–L2) in der Abszisse die Beziehung zwischen der Breite L1 der vergrabenen n-Schicht 26 und der Breite L2 der n-Dotierungsregion 121 in 16 bezeichnet. Es ist gezeigt, dass die Durchbruchsspannung unter jene der bekannten Halbleitervorrichtung sinkt, wenn L1 = L2 oder L1 > L2, während eine Durchbruchsspannung erhalten wird, die höher als jene der bekannten Halbleitervorrichtung ist, wenn L1 < L2.
  • 18A zeigt einen vereinfachten Aufbau des Diodenteils mit hoher Durchbruchsspannung gemäß der ersten Ausführungsform unter der Bedingung L1 > L2. 18B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n-Dotierungsregion 121 in die Tiefenrichtung des p–-Substrats 200 bezogen auf eine mit einem Pfeil bezeichnete Position in 18A.
  • 19 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 18A zeigt. 19 zeigt ein elektrisches Feld an der Deckfläche der n–-Dotierungsregion 143 (Si-Oberfläche), ein elektrisches Feld an der Grenzfläche zwischen der Bodenfläche der n-Dotierungsregion 121 und dem p–-Substrat 200 (tiefer Übergang n/p–-Substrat) und ein elektrisches Feld an der Grenzfläche zwischen der Bodenfläche der vergrabenen n-Schicht 26 und dem p–-Substrat 200 (tiefer Übergang vergrabene n-Schicht/p–-Substrat). Ein Vergleich zwischen 19 und der auf die bekannte Halbleitervorrichtung bezogenen 68 zeigt, dass das Maximum E0 in der Struktur von 18A viel niedriger liegt als bei der bekannten Halbleitervorrichtung. Da der Wert des elektrischen Feldes an dem Maximum E4 viel größer ist als der Wert des elektrischen Feldes an dem Maximum E0, wie in dem in 19 gezeigten Diagramm angedeutet, ist andererseits das Maximum des elektrischen Feldes in der Struktur von 18A gleich dem Maximum E4, das in dem rechten unteren Randabschnitt der vergrabenen n-Schicht 26 angeordnet ist.
  • 20 zeigt die Potentialverteilung (Äquipotentiallinien) und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 18A. Es ist gezeigt, dass an einer Position, die dem Maximum E4 entspricht, die Krümmung der Äquipotentiallinien groß ist und der Abstand zwischen benachbarten Äquipotentiallinien klein ist. Ein Vergleich von 20 und 69, die auf die bekannte Halbleitervorrichtung bezogen ist, zeigt ebenfalls, dass der Abstand zwischen den Äquipotentiallinien an dem Abschnitt des Maximums E4 in 20 kleiner ist als an dem Abschnitt des Maximums E0 in 69. Somit ist die elektrische Feldstärke an dem Abschnitt des Maximums E4 in 20 voraussichtlich höher als die elektrische Feldstärke an dem Abschnitt des Maximums E0 in 69, was zu dem Schluss führt, dass die Durchbruchsspannung der bekannten Halbleitervorrichtung bei der Struktur von 18A nicht verbessert wird.
  • 21A zeigt einen vereinfachten Aufbau des Diodenteils mit der hohen Durchbruchsspannung gemäß der ersten Ausführungsform unter der Bedingung L1 < L2. 21B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n-Dotierungsregion 121 in die Tiefenrichtung des p–-Substrats 200 bezogen auf eine in 21A mit einem Pfeil bezeichnete Position.
  • 22 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 21A zeigt. Wie 19 zeigt 22 ein elektrisches Feld an der Si-Oberfläche, ein elektrisches Feld in der Tiefe des Übergangs n/p–-Substrat und ein elektrisches Feld in der Tiefe des Übergangs vergrabene n-Schicht/p–-Substrat. Ein Vergleich von 22 und 68 zeigt, dass das Maximum E0 in der Struktur von 21A geringfügig niedriger ist als bei der bekannten Halbleitervorrichtung. Anhand des in 22 gezeigten Diagramms wird ebenfalls klar, dass die elektrische Feldstärke an dem Maximum E4 nahezu gleich der elektrischen Feldstärke an dem Maximum E0 ist.
  • 23 zeigt die Potentialverteilung (Äquipotentiallinien) und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 21A. Ein Vergleich von 23 und 69 zeigt, dass die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E0 bei der Struktur von 21A viel kleiner ist als bei der bekannten Halbleitervorrichtung. Somit ist die elektrische Feldstärke an dem Abschnitt des Maximums E0 voraussichtlich kleiner. Ein Vergleich von 23 und 20 zeigt ebenfalls, dass die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E4 in der Struktur von 21A viel kleiner ist als in der Struktur von 18A. Somit ist die elektrische Feldstärke an dem Abschnitt des Maximums E4 voraussichtlich kleiner.
  • Auf diese Weise sind bei der Halbleitervorrichtung gemäß der ersten Ausführungsform (Struktur von 21A) die elektrischen Feldstärken an dem Abschnitt des Maximums E0 und dem Abschnitt des Maximums E4 in 23 kleiner als die elektrische Feldstärke an dem Abschnitt des Maximums E0 in 69. Deshalb kann die Spannung über die Anode und Kathode, die zu einer kritischen elektrischen Feldstärke führt, stärker erhöht werden als bei der bekannten Halbleitervorrichtung, wodurch eine Erhöhung der Durchbruchsspannung der Halbleitervorrichtung erzielt wird.
  • Während die Erfindung gemäß der ersten Ausführungsform mit einer Diode einer hohen Durchbruchsspannung als Beispiel beschrieben wurde, ist die Erfindung ebenfalls anwendbar auf einen n-Kanal-MOSFET mit hoher Durchbruchsspannung, einen p-Kanal-MOSFET mit hoher Durchbruchsspannung, einen n-Kanal-IGBT oder einen p-Kanal-IGBT.
  • Weiterhin ist die Erfindung gemäß der ersten Ausführungsform ebenfalls durch Kombination der Beispiele gemäß der ersten bis dritten beispielhaften Erläuterung anwendbar. Bei einer Kombination mit dem Beispiel gemäß der ersten beispielhaften Erläuterung werden beispielsweise die vergrabene n+-Schicht 20 in 1 oder die vergrabene n-Schicht 21 in 6 und die vergrabene n-Schicht 26 in 16 miteinander an der Bodenfläche der n-Dotierungsregion 121 verbunden.
  • Zweite Ausführungsform
  • 24 ist eine Querschnittsansicht des Aufbaus einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform dieser Erfindung, entsprechend 16. Auf der Grundlage der Struktur von 16 ist in der vergrabenen n-Schicht 26 eine n+-Dotierungsregion (hier im folgenden als ”vergrabene n+-Schicht” bezeichnet) 27 mit einer Dotierungskonzentration ausgebildet, die höher ist als jene der vergrabenen n-Schicht 26. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 27 in der Größenordnung von 1018cm–3. Eine Breite L3 der vergrabenen n+-Schicht 27 ist kleiner als die Breite L1 der vergrabenen n-Schicht 26, so dass die vergrabene n+-Schicht 27 dergestalt ausgebildet ist, dass sie nicht von einer Seitenfläche (rechte Seitenfläche in 24) der vergrabenen n-Schicht 26 zu der Seite der Anodenelektrode 145 hervorsteht.
  • 25 ist ein Diagramm, das die Beziehung zwischen (L3-L1) und der Durchbruchsspannung zeigt, wobei (L3-L1) auf der Abszisse die Beziehung zwischen der Breite L1 der vergrabenen n-Schicht 26 und der Breite L3 der vergrabenen n+-Schicht 27 in 24 zeigt. Es ist gezeigt, dass die Durchbruchsspannung in hohem Maße gewährleistet ist, wenn L3 < L1, dass aber die Durchbruchsspannung schnell mit einer Zunahme von L3 und einem ansteigenden Wert von L3-L1 abnimmt.
  • 26 ist ein Diagramm, das Vergleichsergebnisse einer Durchbruchsspannungskurve für L3 = L1 und einer Durchbruchsspannungskurve für L3 < L1 zeigt. Anhand des in 26 gezeigten Diagramms wird klar, dass die Durchbruchsspannung verglichen zu L3 = L1 höher ist, wenn L3 < L1.
  • 27A zeigt einen vereinfachten Aufbau des Diodenteils mit hoher Durchbruchsspannung der zweiten Ausführungsform unter der Bedingung L3 = L1. 27B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n-Dotierungsregion 121 in die Tiefenrichtung des p–-Substrats 200 bezogen auf eine in 27A mit einem Pfeil bezeichnete Position.
  • 28 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 27A zeigt. Wie 19 zeigt 28 ein elektrisches Feld an der Si-Oberfläche, ein elektrisches Feld in der Tiefe des Übergangs n/p–-Substrat und ein elektrisches Feld in der Tiefe des Übergangs vergrabene n-Schicht/p–-Substrat. Ein Vergleich von 28 und 68, welche auf die bekannte Halbleitervorrichtung bezogen ist, zeigt, dass das Maximum E0 in der Struktur von 27A geringfügig niedriger ist als bei der bekannten Halbleitervorrichtung. Da die elektrische Feldstärke an dem Maximum E4 höher ist als die elektrische Feldstärke an dem Maximum E0, wie in dem in 28 gezeigten Diagramm angedeutet, ist andererseits in der Struktur der 27A das am rechten unteren Randabschnitt der vergrabenen n-Schicht 26 angeordnete Maximum E4 das Maximum des elektrischen Feldes.
  • 29 zeigt die Potentialverteilung (Äquipotentiallinien) und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 27A. Es ist gezeigt, dass an der Position, die dem Maximum E4 entspricht, die Krümmung der Äquipotentiallinien groß ist und der Abstand zwischen benachbarten Äquipotentiallinien klein ist. Ein Vergleich von 29 und 69, welche sich auf die bekannte Halbleitervorrichtung bezieht, zeigt, dass der Abstand zwischen Äquipotentiallinien an dem Abschnitt des Maximums E4 in 29 kleiner ist als an dem Abschnitt des Maximums EO in 69. Somit ist die elektrische Feldstärke an dem Abschnitt des Maximums E4 in 29 voraussichtlich höher als die elektrische Feldstärke an dem Abschnitt des Maximums EO in 69, was zu der Schlussfolgerung führt, dass die Durchbruchsspannung der bekannten Halbleitervorrichtung bei der Struktur von 27A nicht verbessert wird.
  • Weiterhin zeigt 30A einen vereinfachten Aufbau des Diodenteils mit der hohen Durchbruchsspannung gemäß der zweiten Ausführungsform unter der Bedingung L3 < L1. 30B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n-Dotierungsregion 121 in die Tiefenrichtung des p–-Substrats 200 bezogen auf eine in 30A mit einem Pfeil bezeichnete Position.
  • 31 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 30A zeigt. Wie bei 28 zeigt 31 ein elektrisches Feld an der Si-Oberfläche, ein elektrisches Feld in der Tiefe des Übergangs n/p–-Substrat und ein elektrisches Feld in der Tiefe des Übergangs vergrabene n-Schicht/p–-Substrat. Ein Vergleich von 31 und 68 zeigt, dass das Maximum EO in der Struktur von 30A geringfügig kleiner ist als bei der bekannten Halbleitervorrichtung. Ein Vergleich von 31 und 28 zeigt auch, dass die elektrische Feldstärke an dem Maximum E4 in 31 niedriger ist als die elektrische Feldstärke an dem Maximum E4 in 28. Zusätzlich zeigt das in 31 gezeigte Diagramm, dass die elektrische Feldstärke an dem Maximum E4 nahezu gleich der elektrischen Feldstärke an dem Maximum EO ist.
  • 32 zeigt die Potentialverteilung (Äquipotentiallinien) und die Stromverteilung beim Anlegen einer Hochspannung zwischen die Anodenelektrode 145 und die Kathodenelektrode 142 bezogen auf die Struktur von 30A. Ein Vergleich von 32 und 69 zeigt, dass die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E0 bei der Struktur von 30A viel kleiner ist als bei der bekannten Halbleitervorrichtung. Somit ist die elektrische Feldstärke an dem Abschnitt des Maximums E0 voraussichtlich kleiner. Ein Vergleich von 32 und 29 zeigt ebenfalls, dass die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E4 in der Struktur von 30A viel kleiner ist als bei der Struktur von 27A. Somit ist die elektrische Feldstärke an dem Abschnitt des Maximums E4 voraussichtlich kleiner.
  • Bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform (Struktur von 30A) sind auf diese Weise die elektrischen Feldstärken an dem Abschnitt des Maximums E0 und dem Abschnitt des Maximums E4 in 32 kleiner als die elektrische Feldstärke an dem Abschnitt des Maximums E0 in 69. Deshalb kann die Anoden-Kathoden-Spannung, die zu einer kritischen elektrischen Feldstärke führt, stärker erhöht werden als bei der bekannten Halbleitervorrichtung, wodurch ein Anwachsen der Durchbruchsspannung der Halbleitervorrichtung erzielt wird.
  • Zusätzlich wird die vergrabene n+-Schicht 27 in der vergrabenen n-Schicht 26 in derartiger Weise ausgebildet, dass die Bedingung L3 < L1 erfüllt ist. Beim Anlegen einer Sperrspannung an das p–-Substrat 200, die n-Dotierungsregion 121, die vergrabene n+-Schicht 27 und die vergrabene n-Schicht 26 werden folglich eine Verarmungsschicht, die sich in der n-Dotierungsregion 121 erstreckt und eine Verarmungsschicht, die sich in der vergrabenen n-Schicht 26 ausbreitet, an einer gekrümmten Oberfläche der vergrabenen n-Schicht 26 miteinander verbunden. Auch ist die Weite der Verarmungsschicht, die sich in der vergrabenen n-Schicht 26 erstreckt, größer als die Weite der Verarmungsschicht, die sich in der vergrabenen n+-Schicht 27 ausbreitet, wenn L3 = L1. Dies erniedrigt die elektrischen Felder auf wirksamere Weise als wie wenn L3 = L1, was ein Anwachsen der Übergangs-Durchbruchsspannung gestattet.
  • Weiterhin ist bei der Halbleitervorrichtung gemäß der zweiten Ausführungsform die vergrabenen n+-Schicht 27 in der vergrabenen n-Schicht 26 ausgebildet. Folglich ist der Basiswiderstand eines parasitären p-n-p-Bipolartransistors, der aus einer p-n-p-Struktur resultiert, welche sich aus dem p–-Substrat 200, der n-Dotierungsregion 121, der vergrabenen n-Schicht 26, der vergrabenen n+-Schicht 27 und der p-Wanne 131 zusammensetzt, stärker erniedrigt als bei der Halbleitervorrichtung gemäß der ersten Ausführungsform, bei der die vergrabene n+-Schicht 27 nicht ausgebildet ist. Somit wird der Betrieb des parasitären p-n-p-Bipolartransistors sogar in dem Fall von negativen Schwankungen der hochspannungsseitig schwebenden Offsetspannung VS während des Regenerierungszeitraum unterdrückt. Dies erlaubt gegenüber der Halbleitervorrichtung gemäß der ersten Ausführungsform ein Anwachsen des Absolutwertes der Betriebsaufnahmespannung eines parasitären Thyristors, der aus einer p-n-p-n-Struktur resultiert, die sich aus dem p–-Substrat 200, der n-Dotierungsregion 121, der vergrabenen n-Schicht 26, der vergrabenen n+-Schicht 27, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt, was wiederum ein Anwachsen der Widerstandsfähigkeit gegenüber einem Latch-Up-Ausfall des CMOS 12 erlaubt.
  • Während die Erfindung gemäß der zweiten Ausführungsform mit einer Diode einer hohen Durchbruchsspannung als ein Beispiel beschrieben wurde, ist die Erfindung ebenfalls auf einen n-Kanal-MOSFET hoher Durchbruchsspannung, einen p-Kanal-MOSFET hoher Durchbruchsspannung, einen n-Kanal-IGBT oder einen p-Kanal-IGBT anwendbar.
  • Darüber hinaus ist die Erfindung gemäß der zweiten Ausführungsform ebenfalls anwendbar durch Kombination mit den Beispielen gemäß der ersten bis dritten beispielhaften Erläuterung. Bei Kombination mit dem Beispiel gemäß der ersten beispielhaften Erläuterung werden beispielsweise die vergrabene n+-Schicht 20 in 1 oder die vergrabene n-Schicht 21 in 6 und die vergrabene n-Schicht 26 in 24 miteinander an der Bodenfläche n-Dotierungsregion 121 verbunden.
  • Vierte beispielhafte Erläuterung
  • 33 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer vierten beispielhaften Erläuterung, die eine ausgewählte Region zeigt, in der der MOS 11 mit hoher Durchbruchsspannung ausgehend von der Struktur von 58 ausgebildet ist, entsprechend 70 im Hinblick auf die bekannte Halbleitervorrichtung. Aus Handhabungsgründen sind die Positionen der Drainregion 118 und der Sourceregion 112 in 58 bei der 33 vertauscht.
  • In der Deckfläche der p–-Substrats 200 sind die n-Dotierungsregionen 117 und 121 zum Bilden einer unterteilten RESURF-Struktur voneinander getrennt. In der Deckfläche der n-Dotierungsregion 117 ist die n+-Drainregion 118 in Kontakt zu der Drainelektrode 119 des MOS 11 mit hoher Durchbruchsspannung ausgebildet. In der Deckfläche der n-Dotierungsregion 121 ist die n+-Dotierungsregion 127 in Kontakt zu der Sourceelektrode (hier im folgenden als ”VB-Elektrode” bezeichnet) 128 des den CMOS 12 bildenden pMOSFET ausgebildet. Die VB-Elektrode 128 ist mit dem VB-Anschluss verbunden, wie in 1 gezeigt.
  • Eine n-Dotierungsregion (hier im folgenden als ”vergrabene n-Schicht” bezeichnet) 29 ist in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p–-Substrat 200 ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n-Schicht 29 in der Größenordnung von 1015cm–3. Wenn die Breite der vergrabenen n-Schicht 29 L4 ist und die Länge von einer linken Seitenfläche der n-Dotierungsregion 121 zu einer linken Seitenfläche der n-Dotierungsregion 117 in 33 L5 ist, so wird die Breite der vergrabenen n-Schicht 29 derart bestimmt, dass die Bedingung L4 < L5 erfüllt ist, so dass die vergrabene n-Schicht 29 nicht in Kontakt mit der n-Dotierungsregion 117 ist. Es ist jedoch zu beachten, dass wenn die Weite L4 ansteigt und die vergrabene n-Schicht 29 näher zu der n-Dotierungsregion 117 rückt, die Durchbruchsspannung zwischen der VB-Elektrode 128 und der Drainelektrode 119 (Durchbruchsspannung an der unterteilten n-Wanne) abfällt. Aus diesem Grund ist es erforderlich, dass der Abstand zwischen der vergrabenen n-Schicht 29 und der n-Dotierungsregion 117 dergestalt festgelegt wird, dass eine erwünschte VB-Drain-Durchbruchsspannung (die in der vierten beispielhaften Erläuterung beispielhaft auf ungefähr 15 V oder mehr gesetzt ist), die durch Designspezifikationen spezifiziert ist, sichergestellt ist.
  • Unter Bezugnahme auf die Struktur von 33 sind beim Anlegen einer Hochspannung zwischen die VB-Elektrode 128 und die Sourceelektrode 114 (zwischen VB und Source) mittels Kurzschließens der Elektrode 116aa, die mit der Gateelektrode 116a verbunden ist, und der Sourceelektrode 114 durch das Anlegen einer Spannung von ungefähr 15 V zwischen der VB-Elektrode 128 und der Drainelektrode 119 die Hauptmaxima des elektrischen Feldes das Maximum E2 in dem p–-Substrat 200, das Maximum E1 in dem rechten unteren Kantenabschnitt der n-Dotierungsregion 121, das Maximum E3 in dem rechten unteren Kantenabschnitt der n-Dotierungsregion 117 und ein Maximum E5 in dem rechten unteren Randabschnitt der vergrabenen n-Schicht 29.
  • 34 ist ein Diagramm, das die Beziehung zwischen (L4-L5) und der VB-Source-Durchbruchsspannung zeigt, wobei (L4-L5) auf der Abszisse die Beziehung zwischen der Breite L4 und der Länge L5 in 33 bezeichnet. Es ist gezeigt, dass durch Verringern des Wertes von (L4-L5) auf weniger als 0, nämlich durch Setzen von L4 < L5, die VB-Source-Durchbruchsspannung stärker anwächst als bei der bekannten Halbleitervorrichtung. Es ist ebenfalls gezeigt, dass die VB-Source-Durchbruchsspannung anwächst, wenn der Wert von (L4-L5) anwächst. Es ist jedoch zu beachten, dass ein zu starkes Anwachsen des Wertes von (L4-L5) dazu führt, dass beim Anlegen eines VB-Potentials von lediglich ungefähr 15 V eine Verarmungsschicht, die sich von der n-Dotierungsregion 121 ausbreitet und eine Verarmungsschicht, die sich von der n-Dotierungsregion 117 ausbreitet miteinander verbunden werden, was in einer VB-Drain-Durchbruchsspannung resultiert, die ungefähr 15 V unterschreitet. Aus diesem Grunde sind Daten in diesem Bereich (Bereich rechts der gestrichelten Linie in 34) nicht aufgetragen.
  • 35A zeigt einen vereinfachten Aufbau des MOS-Teils hoher Durchbruchsspannung gemäß der vierten beispielhaften Erläuterung unter der Bedingung L4 < L5 und eine VB-Drain-Durchbruchsspannung von ungefähr 15 V oder höher. 35B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n-Dotierungsregion 121 in die Tiefenrichtung des p–-Substrats 200 bezogen auf eine in 35A mit einem Pfeil bezeichnete Position.
  • 36 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen die VB-Elektrode 128 und die Sourceelektrode 114 mittels Kurzschließens der mit der Gateelektrode 116a verbundenen Elektrode 116aa und der Sourceelektrode 114 durch das Anlegen von einer Spannung von ungefähr 15 V zwischen die VB-Elektrode 128 und die Drainelektrode 119 bezogen auf die Struktur von 35A zeigt. 36 zeigt ein elektrisches Feld an der Deckfläche des p–-Substrats 200 (Si-Oberfläche), ein elektrisches Feld an der Grenzfläche zwischen den n-Dotierungsregionen 121 und 117 und dem p–-Substrat 200 (tiefer Übergang n/p–-Substrat) und ein elektrisches Feld an der Grenzfläche zwischen der vergrabenen n-Schicht 29 und dem p–-Substrat 200 (tiefer Übergang vergrabene n-Schicht/p–Substrat). Ein Vergleich von 36 und 71 zeigt, dass bei der Struktur von 35A die Maxima E1 und E2 viel kleiner und das Maximum E3 geringfügig kleiner sind als bei der bekannten Halbleitervorrichtung. Anhand des in 36 gezeigten Diagramms wird ebenfalls klar, dass die elektrische Feldstärke an dem Maximum E5 nahezu gleich der elektrischen Feldstärke an dem Maximum E3 ist. Die elektrischen Feldstärken an den Maxima E3 und E5 in 36 sind niedriger als die elektrische Feldstärke an dem Maximum E2 in 71.
  • 37 zeigt die Potentialverteilung (Äquipotentiallinien) und Stromverteilung beim Anlegen einer Hochspannung zwischen die VB-Elektrode 128 und die Sourceelektrode 114 bezogen auf die Struktur von 35A. Ein Vergleich von 37 und 72 zeigt, dass die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E1 bei der Struktur von 35A viel kleiner ist als bei der bekannten Halbleitervorrichtung aufgrund der zusätzlichen vergrabenen n-Schicht 29. Folglich wird der Abstand zwischen benachbarten Äquipotentiallinien an dem Abschnitt des Maximums E1 größer und die elektrische Feldstärke an dem Abschnitt des Maximums E1 wird kleiner. Als Folge der Verringerung der Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E1 wird der Abstand zwischen benachbarten Äquipotentiallinien an dem Abschnitt des Maximums E2 größer und die elektrische Feldstärke an dem Abschnitt des Maximums E2 wird kleiner. Als Folge der Vergrößerung des Abstands zwischen Äquipotentiallinien an dem Abschnitt des Maximums E2 wird die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E3 ebenfalls kleiner. Folglich wird der Abstand zwischen benachbarten Potentiallinien an dem Abschnitt des Maximums E3 ebenfalls größer und die elektrische Feldstärke an dem Abschnitt des Maximums E3 wird ebenfalls kleiner.
  • Auf diese Weise sind bei der Halbleitervorrichtung gemäß der vierten beispielhaften Erläuterung die elektrischen Feldstärken an den Maxima E3 und E5 in 36 kleiner als die elektrischen Feldstärken an den Maxima E2 und E3 in 71. Deshalb kann die VB-Source-Spannung, die zu einer kritischen elektrischen Feldstärke führt, stärker erhöht werden als bei der bekannten Halbleitervorrichtung, wodurch ein Anwachsen der Durchbruchsspannung der Halbleitervorrichtung erzielt wird.
  • Während die vierte beispielhafte Erläuterung mit einem n-Kanal-MOSFET einer hohen Durchbruchsspannung als Beispiel beschrieben wurde, ist sie ebenfalls anwendbar auf einen p-Kanal-MOSFET hoher Durchbruchsspannung, einen n-Kanal-IGBT oder einen p-Kanal-IGBT.
  • Darüber hinaus ist die vierte beispielhafte Erläuterung ebenfalls anwendbar durch Kombination mit der ersten bis dritten beispielhaften Erläuterung. Bei Kombination mit der ersten beispielhaften Erläuterung werden beispielsweise die vergrabene n+-Schicht 20 in 1 oder die vergrabene n-Schicht 21 in 6 und die vergrabene n-Schicht 29 in 33 miteinander an der Bodenfläche der n-Dotierungsregion 121 verbunden.
  • Fünfte beispielhaften Erläuterung
  • 38 ist eine Querschnittsansicht des Aufbaus einer Halbleitervorrichtung gemäß einer fünften beispielhaften Erläuterung, entsprechend 33. Auf der Basis der Struktur von 33 ist in der vergrabenen n-Schicht 29 eine n+-Dotierungsregion (hier im folgenden als ”vergrabene n+-Schicht” bezeichnet) 30 mit einer Dotierungskonzentration, die höher als jene der vergrabenen n-Schicht 29 ist, ausgebildet. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 30 in der Größenordnung von 1018cm–3. Eine Breite L6 der vergrabenen n+-Schicht 30 ist kleiner als die Breite L4 der vergrabenen n-Schicht 29 und eine Breite L7 der n-Dotierungsregion 121. Kurz gesagt, die vergrabene n+-Schicht 30 ist dergestalt ausgebildet, dass sie von einer Seitenfläche (rechte Seitenfläche in 38) der vergrabenen n-Schicht 29 und einer Seitenfläche (rechte Seitenfläche in 38) der n-Dotierungsregion 121 nicht zur Seite der n-Dotierungsregion 117 hervorsteht.
  • 39 ist ein Diagramm, das die Beziehung zwischen (L6-L4) und der Durchbruchsspannung zeigt, wobei (L6-L4) auf der Abszisse die Beziehung zwischen der Breite L6 der vergrabenen n+-Schicht 30 und der Breite L4 der vergrabenen n-Schicht 29 in 38 zeigt. Es ist gezeigt, dass die Durchbruchsspannung in hohem Maße gewährleistet ist, wenn L6 < L4, jedoch die Durchbruchsspannung schnell mit einem Anwachsen von L6 und einem Anwachsen des Werts von L6-L4 abnimmt.
  • 40A zeigt einen vereinfachten Aufbau des MOS-Teils hoher Durchbruchsspannung gemäß der fünften beispielhaften Erläuterung unter der Bedingung L6 < L4. 40B zeigt ein Dotierungskonzentrationsprofil von der Deckfläche der n-Dotierungsregion 121 in die Tiefenrichtung des p–-Substrats 200 bezogen auf eine in 40A mit einem Pfeil bezeichnete Position. Ein Vergleich von 40B und 35B zeigt, dass die Dotierungskonzentration bei der Halbleitervorrichtung gemäß der fünften beispielhaften Erläuterung aufgrund der vergrabenen n+-Schicht 30 höher ist als bei der Halbleitervorrichtung gemäß der vierten beispielhaften Erläuterung.
  • 41 ist ein Diagramm, das die elektrischen Felder beim Anlegen einer Hochspannung zwischen der VB-Elektrode 128 und der Source-Elektrode 114 mittels Kurzschließens der mit der Gateelektrode 116a verbundenen Elektrode 116aa und der Sourceelektrode 114 durch das Anlegen einer Spannung von ungefähr 15 V zwischen die VB-Elektrode 128 und die Drainelektrode 119 bezogen auf die Struktur von 40A zeigt. Wie 36 zeigt 41 ein elektrisches Feld an der Si-Oberfläche, ein elektrisches Feld an dem tiefen Übergang n/p–-Substrat und ein elektrisches Feld an dem tiefen Übergang vergrabene n-Schicht/p–-Substrat. Ein Vergleich von 41 und 36 zeigt, dass die Eigenschaften des elektrischen Feldes bei der Halbleitervorrichtung gemäß der fünften beispielhaften Erläuterung ähnlich zu jenen der Halbleitervorrichtung gemäß der vierten beispielhaften Erläuterung sind. Kurz gesagt, wie bei der Halbleitervorrichtung gemäß der vierten beispielhaften Erläuterung sind bei der Halbleitervorrichtung gemäß der fünften beispielhaften Erläuterung ebenso die elektrischen Feldstärken an den Maxima E3 und E5 in 41 kleiner als die elektrischen Feldstärken an den Maxima E2 und E3 in 71. Deshalb kann die VB-Source-Spannung, die zu einer kritischen elektrischen Feldstärke führt, stärker erhöht werden als bei der bekannten Halbleitervorrichtung, wodurch ein Anwachsen der Durchbruchsspannung der Halbleitervorrichtung erzielt wird.
  • 42 zeigt die Potentialverteilung (Äquipotentiallinien) und die Stromverteilung beim Anlegen einer Hochspannung zwischen die VB-Elektrode 128 und die Sourceelektrode 114 bezogen auf die Struktur von 40A. Ein Vergleich von 42 und 72 zeigt, dass die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E1 viel kleiner bei der Struktur von 40A ist als bei der bekannten Halbleitervorrichtung aufgrund der zusätzlichen vergrabenen n-Schicht 29. Folglich wird der Abstand zwischen benachbarten Äquipotentiallinien an dem Abschnitt des Maximums E1 größer und die elektrische Feldstärke an dem Abschnitt des Maximums E1 wird kleiner. Als Folge der Verringerung der Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E1 wird der Abstand zwischen benachbarten Äquipotentiallinien an dem Abschnitt des Maximums E2 größer und die elektrische Feldstärke an dem Abschnitt des Maximums E2 wird kleiner. Als Folge der Vergrößerung des Abstands zwischen Äquipotentiallinien an dem Abschnitt des Maximums E2 wird die Krümmung der Äquipotentiallinien an dem Abschnitt des Maximums E3 ebenfalls kleiner. Folglich wird der Abstand zwischen benachbarten Äquipotentiallinien an dem Abschnitt des Maximums E3 ebenfalls größer und die elektrische Feldstärke an dem Abschnitt des Maximums E3 wird ebenfalls kleiner.
  • Auf diese Weise wird bei der Halbleitervorrichtung gemäß der fünften beispielhaften Erläuterung die vergrabene n+-Schicht 30 in der vergrabenen n-Schicht 29 dergestalt ausgebildet, dass die Bedingung L6 < L4 erfüllt ist. Beim Anlegen einer Sperrspannung an das p–-Substrat 200, die n-Dotierungsregion 121, die vergrabene n+-Schicht 30, und die vergrabene n-Schicht 29 werden folglich eine Verarmungsschicht, die sich in der n-Dotierungsregion 121 ausbreitet und eine Verarmungsschicht, die sich in der vergrabenen n-Schicht 29 ausbreitet an einer gekrümmten Oberfläche der vergrabenen n-Schicht 29 miteinander verbunden. Auch ist die Weite der Verarmungsschicht, die sich in der vergrabenen n-Schicht 29 ausbreitet, größer als die Weite einer Verarmungsschicht, die sich in der vergrabenen n+-Schicht 30 ausbreitet, wenn L6 = L4 gilt. Dies verringert die elektrischen Felder aus wirksamere Weise als wie wenn L6 = L4 gilt, was ein Anwachsen der Übergangs-Durchbruchsspannung gestattet.
  • Bei der Halbleitervorrichtung gemäß der fünften beispielhaften Erläuterung, bei der die vergrabene n+-Schicht 30 in der vergrabenen n-Schicht 29 ausgebildet ist, ist weiterhin der Basiswiderstand eines parasitären p-n-p-Bipolartransistors, der aus einer p-n-p-Struktur resultiert, welche sich aus dem p–-Substrat 200, der n-Dotierungsregion 121, der vergrabenen n-Schicht 29, der vergrabenen n+-Schicht 30 und der p-Wanne 131 zusammensetzt, stärker verringert als bei der Halbleitervorrichtung gemäß der vierten beispielhaften Erläuterung, bei der die vergrabene n+-Schicht 30 nicht ausgebildet ist. Somit ist der Betrieb des parasitären p-n-p-Bipolartransistors sogar in dem Falle negativer Schwankungen der hochspannungsseitig schwebenden Offsetspannung VS während des Regenerierungszeitraum unterdrückt. Dies gestattet gegenüber der Halbleitervorrichtung gemäß der vierten beispielhaften Erläuterung ein Anwachsen des Absolutwerts der Betriebsaufnahmespannung eines parasitären Thyristors, der aus einer p-n-p-n-Struktur resultiert, welche sich aus dem p–-Substrat 200, der n-Dotierungsregion 121, der vergrabenen n-Schicht 29, der vergrabenen n+-Schicht 30, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt, was wiederum ein Anwachsen der Widerstandsfähigkeit des CMOS 12 gegenüber einem Latch-Up-Ausfall erlaubt.
  • Während die fünfte beispielhafte Erläuterung mit einem n-Kanal-MOSFET hoher Durchbruchsspannung als Beispiel beschrieben wurde, ist sie ebenfalls anwendbar auf einen p-Kanal-MOSFET hoher Durchbruchsspannung, einen n-Kanal-IGBT oder einen p-Kanal-IGBT.
  • Darüber hinaus ist die fünfte beispielhafte Erläuterung ebenfalls anwendbar durch Kombination mit der ersten bis dritten beispielhaften Erläuterung. Bei Kombination mit der ersten beispielhaften Erläuterung sind beispielsweise die vergrabene n+-Schicht 20 in 1 oder die vergrabene n-Schicht 21 in 6 und die vergrabene n-Schicht 29 in 38 miteinander an der Bodenfläche der n-Dotierungsregion 121 verbunden.
  • Sechste beispielhafte Erläuterung
  • Die Beispiele gemäß der ersten bis dritten beispielhaften Erläuterung sind ebenfalls anwendbar auf den niederspannungsseitig treibenden Abschnitt der Leistungsvorrichtungs-Treibervorrichtung.
  • 43 ist eine Querschnittsansicht des Aufbaus des niederspannungsseitig treibenden Abschnitts 102 gemäß einer sechsten beispielhaften Erläuterung. Dies ist ein Fall, in dem die dritte beispielhafte Erläuterung auf den niederspannungsseitig treibenden Abschnitt 102 angewendet wird. Die p+-Drainregion 122 des pMOSFET und die n+-Drainregion 137 des nMOSFET sind mit dem LO-Anschluss verbunden. Die p+-Sourceregion 126 des pMOSFET ist mit dem VCC-Anschluss verbunden. Die n+-Sourceregion 133 des nMOSFET ist mit dem COM-Anschluss verbunden. Die vergrabene n+-Schicht 23 ist in Kontakt zu der Bodenfläche der n+-Dotierungsregion 121 in dem p–-Substrat 200 ausgebildet. Die vergrabene n-Schicht 24 ist dergestalt ausgebildet, dass sie den Umfang der vergrabenen n+-Schicht 23 bedeckt, während sie in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p–-Substrat 200 steht.
  • In dem niederspannungsseitig treibenden Abschnitt 102 gibt es einen parasitären Thyristor, der aus einer p-n-p-n-Struktur resultiert, die sich aus der p+-Drainregion 122, der n-Dotierungsregion 121, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt. Beim Anlegen einer Überspannung, die höher als die VCC-Spannung ist, an den LO-Anschluss fließen folglich Löcher von der p+-Drainregion 122, die mit dem LO-Anschluss verbunden ist, in die n-Dotierungsregion 121. Der Löcherstrom fließt dann in die p-Wanne 131 und verursacht das Arbeiten eines parasitären n-p-n-Bipolartransistors, der sich aus der n-Dotierungsregion 121, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt, und eines parasitären p-n-p-Bipolartransistors, der sich aus der p+-Drainregion 122, der n-Dotierungsregion 121 und der p-Wanne 131 zusammensetzt, was möglicherweise einen Latch-Up in dem oben erwähnten parasitären Thyristor hervorruft.
  • Im Gegensatz dazu ist bei der Halbleitervorrichtung gemäß der sechsten beispielhaften Erläuterung, bei der die vergrabene n+-Schicht 23 und die vergrabene n-Schicht 24 in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 ausgebildet sind, der Basiswiderstand des obigen parasitären p-n-p-Bipolartransistors verringert. Somit ist der Betrieb des obigen parasitären p-n-p-Bipolartransistors sogar beim Anlegen einer Überspannung an den LO-Anschluss, die höher als die VCC-Spannung ist, unterdrückt, wodurch ein Latch-Up in dem obigen parasitären Thyristor unterdrückt wird.
  • Darüber hinaus kann bei der Struktur (43), in der die dritte beispielhafte Erläuterung auf den niederspannungsseitig treibenden Abschnitt 102 angewendet wird, die Übergangs-Durchbruchsspannung stärker erhöht werden als bei einer Struktur, bei der die erste beispielhafte Erläuterung auf den niederspannungsseitig treibenden Abschnitt 102 angewendet wird, aus den gleichen Gründen, wie sie bei der dritten beispielhaften Erläuterung beschrieben wurden.
  • Siebte beispielhafte Erläuterung
  • 44 ist eine Querschnittsansicht eines vereinfachten Aufbaus des CMOS-Teils bei einer Halbleitervorrichtung gemäß einer siebten beispielhaften Erläuterung, entsprechend 2A. Anstelle der vergrabenen n+-Schicht 20 bei der Halbleitervorrichtung gemäß der ersten beispielhaften Erläuterung ist eine n+-Dotierungsregion (hier im folgenden als ”vergrabene n+-Schicht” bezeichnet) 31 mit einer Dotierungskonzentration ausgebildet, die höher ist als jene der vergrabenen n+-Schicht 20. Beispielsweise ist der Maximalwert der Dotierungskonzentration der vergrabenen n+-Schicht 31 in der Größenordnung von 1018cm-3.
  • Die vergrabene n+-Schicht 31 ist in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 in dem p–-Substrat 200 ausgebildet und erstreckt sich vollständig unterhalb der in der Deckfläche der p-Wanne 131 ausgebildeten n+-Sourceregion 133. Wenn ”X” die Breite der vergrabenen n+-Schicht 31 ist und ”Y” die Breite der p-Wanne 131 ist, gilt in dem Beispiel von 44 der Zusammenhang X > Y.
  • Der vereinfachte Aufbau des CMOS-Teils bei der bekannten Halbleitervorrichtung, die in 60 gezeigt ist, bei der die vergrabene n+-Schicht 31 zusätzlich unter der n-Dotierungsregion 121 ausgebildet ist, ist der Aufbau der Halbleitervorrichtung gemäß der siebten beispielhaften Erläuterung. 45 ist ein Diagramm, das die Korrelation zwischen (X-Y), was die Beziehung zwischen den Breiten X und Y in 44 bezeichnet, und der Betriebsaufnahmespannung eines parasitären p-n-p-n-Thyristors zeigt beim Anlegen der negativen VS-Spannung an die VS-Elektrode bezogen auf die Struktur von 60, bei der die vergrabene n+-Schicht 31 zusätzlich ausgebildet ist. Dieser parasitäre p-n-p-n-Thyristor resultiert aus einer p-n-p-n-Struktur, die sich aus dem p–-Substrat 200, der n-Dotierungsregion 121, der vergrabenen n+-Schicht 31, der p-Wanne 131 und der n+-Sourceregion 133 zusammensetzt. Die Abszisse des in 45 gezeigten Diagramms bezeichnet den Wert (X-Y) und die Vertikalachse zeigt einen Wert, der durch Multiplizieren der negativen VS-Spannung bei der Aufnahme des Betriebs des parasitären p-n-p-n-Thyristors mit –1 erhalten wird (nämlich dem Absolutwert der negativen VS-Spannung).
  • In dem in 45 gezeigten Diagramm ist gezeigt, dass mit dem Anwachsen des Wertes von (X-Y) der Absolutwert der negativen VS-Spannung für die Aufnahme des Betriebs des parasitären p-n-p-n-Thyristor ebenfalls anwächst. Es ist deshalb gezeigt, dass sobald die Breite X der vergrabenen n+-Schicht 31 anwächst, die Widerstandsfähigkeit des CMOS 12 bezüglich eines Latch-Ups bezogen auf negative Schwankungen der hochspannungsseitig schwebenden Offsetspannung VS anwächst.
  • 46 ist ein Diagramm, das die Werte der durch die Bulk-Elektrode, die pMOS-Sourceelektrode und die nMOS-Sourceelektrode fließenden Ströme zeigt beim Anlegen der negativen VS-Spannung an die VS-Elektrode bezogen auf die Struktur von 60, bei der die vergrabene n+-Schicht 31 zusätzlich ausgebildet ist. In 46 ist gezeigt, dass der durch die nMOS-Sourceelektrode fließende Strom nahezu gleich dem durch die pMOS-Sourceelektrode fließenden Strom wird, wenn die negative VS-Spannung ungefähr –150 V ist.
  • 47 zeigt die Stromverteilung, wenn die negative VS-Spannung in 46 –140 V ist. Es ist gezeigt, dass der Strom nicht durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung –140 V ist, so dass ein Betrieb des obigen parasitären p-n-p-n-Thyristors nicht verursacht wird.
  • 48 zeigt die Stromverteilung, wenn die negative VS-Spannung in 46 –150 V beträgt. Es ist gezeigt, dass der Strom durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung gleich –150 V ist, was den Betrieb des obigen parasitären p-n-p-n-Thyristors verursacht.
  • Wie oben erwähnt, wächst mit dem Anwachsen der Breite X der vergrabenen n+-Schicht 31 die Latch-Up-Widerstandsfähigkeit des CMOS 12 bezogen auf negative Schwankungen der hochspannungsseitig schwebenden Offsetspannung VS. Ein zu starkes Anwachsen der Breite X wird jedoch zu einem Anwachsen des Bereichs (ungültiger Bereich) führen, in dem ein aktives Element, wie zum Beispiel ein nMOS nicht auf einer Waferoberfläche ausgebildet werden kann, was zu einem Anwachsen der Chipgröße und einem Anwachsen der Kosten führt.
  • Bei dem Beispiel von 49 ist die Breite X der vergrabenen n+-Schicht 31 groß, so dass die vergrabene n+-Schicht 31 im wesentlichen nach rechts über eine rechte Seitenfläche der p-Wanne 131 übersteht. Dies resultiert in einem vergrößerten ungültigen Bereich und einer vergrößerten Chipgröße.
  • In dem Beispiel von 50 ist andererseits die Breite X der vergrabenen n+-Schicht 31 verhältnismäßig klein, so dass die vergrabene n+-Schicht 31 lediglich unterhalb der p-Wanne 131 ausgebildet ist und nicht nach rechts über die rechte Seitenfläche der p-Wanne 131 übersteht. Dies resultiert in einer kleineren ungültigen Fläche als bei der Struktur von 49 und somit in einer kleineren Chipgröße. Darüber hinaus ist die unterhalb der p-Wanne 131 ausgebildete vergrabene n+-Schicht 31 dergestalt ausgebildet, dass sie eine Region unterhalb der in der p-Wanne 131 ausgebildeten n+-Sourceregion 133 vollständig einschließt (d. h. zuverlässig abdeckt), was die Wirkung der verbesserten Latch-Up-Widerstandsfähigkeit aufrechterhält.
  • Zum Vergleich mit 44 zeigt 51 die Struktur von 44, bei der anstelle der vergrabenen n+-Schicht 31 eine vergrabene n+-Schicht 32 ausgebildet ist. Die vergrabene n+-Schicht 32 ist in Kontakt zu der Bodenfläche der n-Dotierungsregion 121 ausgebildet, erstreckt sich aber nicht unterhalb der n+-Sourceregion 133 des nMOSFET, sondern unterhalb der p+-Sourceregion 126 und der Gateregion des pMOSFET.
  • 52 ist ein Diagramm, das die Werte der durch die Bulk-Elektrode, die pMOS-Sourceelektrode und die nMOS-Sourceelektrode fließenden Ströme zeigt beim Anlegen der negativen VS-Spannung an die VS-Elektrode bezogen auf die Struktur von 60, bei der die vergrabene n+-Schicht 32 zusätzlich ausgebildet ist. In 52 ist gezeigt, dass der durch die nMOS-Sourceelektrode fließende Strom nahezu gleich dem durch die pMOS-Sourceelektrode fließenden Strom wird, wenn die negative VS-Spannung ungefähr –40 V ist.
  • 53 zeigt die Stromverteilung, wenn die negative VS-Spannung in 52 gleich –17 V ist. Es ist gezeigt, dass der Strom nicht durch die nMOS-Sourceelektrode fließt, wenn die negative VS-Spannung gleich –17 V ist, so dass ein Betrieb des obigen parasitären p-n-p-n-Thyristors nicht verursacht wird.
  • 54 zeigt die Stromverteilung, wenn die negative VS-Spannung in 52 gleich –40 V ist. Es ist gezeigt, dass durch die nMOS-Sourceelektrode ein Strom fließt, wenn die negative VS-Spannung gleich –40 V ist, wodurch ein Betrieb des obigen parasitären p-n-p-n-Thyristors verursacht wird.
  • Die Berücksichtigung der in 52 bis 54 gezeigten Ergebnisse zeigt, dass die durch das zusätzliche Ausbilden der vergrabenen n+-Schicht 32 erhaltene Latch-Up-Widerstandsfähigkeit nahezu die gleiche wie bei der bekannten Halbleitervorrichtung (siehe 61) ist, bei der die vergrabene n+-Schicht 32 nicht ausgebildet ist, und deshalb die zusätzliche vergrabene n+-Schicht 32 nicht wirksam ist.
  • Dies bedeutet, die Latch-Up-Widerstandsfähigkeit des CMOS 12 bezüglich negativer Schwankungen der hochspannungsseitig schwebenden Offsetspannung VS wird nicht durch die sich unterhalb der p+-Sourceregion 126 und der Gateregion des pMOSFET ausbreitende vergrabene n+-Schicht 32 wirkungsvoll erhöht, sondern durch die sich unterhalb der n+-Sourceregion 133, die in der Deckfläche der p-Wanne 131 ausgebildet ist, erstreckende vergrabene n+-Schicht 31.

Claims (2)

  1. Halbleitervorrichtung mit: einem Halbleitersubstrat (200) eines ersten Leitungstyps, einer ersten Elektrode (145) und einer zweiten Elektrode (142), die auf einer Hauptoberfläche des Halbleitersubstrats ausgebildet sind, einer ersten Dotierungsregion (144b) des ersten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrats ausgebildet ist, wobei die erste Dotierungsregion mit der ersten Elektrode verbunden ist, einer zweiten Dotierungsregion (121) eines zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrats ausgebildet ist, wobei die zweite Dotierungsregion mit der zweiten Elektrode verbunden ist, einer dritten Dotierungsregion (143) des zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrats ausgebildet ist, wobei die dritte Dotierungsregion einen Abschnitt aufweist, der so zwischen eine Seitenfläche der ersten Dotierungsregion (144b) und eine Seitenfläche der zweiten Dotierungsregion (121) gefügt ist, dass er diese Seitenflächen direkt kontaktiert, und einer vierten Dotierungsregion (26) des zweiten Leitungstyps, die in Kontakt zu einer Bodenfläche der zweiten Dotierungsregion ausgebildet ist, wobei die vierte Dotierungsregion in dem Halbleitersubstrat derart ausgebildet ist, dass sie nicht die Seitenfläche der zweiten Dotierungsregion zu der Seite der ersten Dotierungsregion hin überragt.
  2. Halbleitervorrichtung nach Anspruch 1, die weiterhin eine fünfte Dotierungsregion (27) eines zweiten Leitungstyps aufweist, welche in der vierten Dotierungsregion derart ausgebildet ist, dass sie eine Seitenfläche der vierten Dotierungsregion nicht zu einer Seite der dritten Dotierungsregion hin überragt, wobei die fünfte Dotierungsregion eine erste Dotierungskonzentration aufweist, die höher als eine zweite Dotierungskonzentration der vierten Dotierungsregion ist.
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