DE102005063049A1

DE102005063049A1 - NAND-Flashspeicherbauelement und Programmierverfahren

Info

Publication number: DE102005063049A1
Application number: DE102005063049A
Authority: DE
Inventors: Jin-Wook Lee; Pyung-Moon Yongin Zhang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-12-31
Filing date: 2005-12-29
Publication date: 2006-07-13
Anticipated expiration: 2025-12-30
Also published as: US20060146609A1; US7443728B2; KR100729351B1; CN1832024B; KR20060079427A; DE102005063049B4; JP4907957B2; CN1832024A; JP2006190444A

Abstract

Die Erfindung bezieht sich auf ein NAND-Flashspeicherbauelement mit einem Speicherzellenfeld (310) und mehreren damit verbundenen Bitleitungen (BLe00 bis BLo1N) und einem Seitenpuffer (350), der über die Bitleitungen mit dem Speicherzellenfeld verbunden ist und in das Speicherzellenfeld zu programmierende Eingabedaten speichert, sowie auf ein zugehöriges Programmierverfahren. DOLLAR A Erfindungsgemäß ist eine Bitleitungs-Setupschaltung (330, 335, 340, 345) vorgesehen, die dafür eingerichtet ist, die Bitleitungen abhängig von den Eingabedaten sequentiell zu entladen. DOLLAR A Verwendung in der Flashspeichertechnologie.

Description

Die Erfindung bezieht sich auf ein NAND-Flashspeicherbauelement nach dem Oberbegriff des Anspruchs 1 und auf ein Verfahren zur Programmierung eines NAND-Flashspeicherbauelements.
Ein NAND-Flashspeicherbauelement beinhaltet typischerweise eine Mehrzahl von matrixförmig angeordneten Speicherzellen. Die Speicherzellenmatrix ist in mehrere Speicherblöcke unterteilt, von denen wiederum jeder in eine Mehrzahl von Seiten aufgeteilt ist. Das NAND-Flashspeicherbauelement führt Löschvorgänge blockweise und Lese- und Programmiervorgänge seitenweise aus.

1 zeigt im Blockdiagramm ein herkömmliches NAND-Flashspeicherbauelement 100, wie es in der Patentanmeldung KR 2001-56526 offenbart ist. Dieses NAND-Flashspeicherbauelement 100 umfasst ein Speicherzellenfeld 110, eine Zeilendecoderschaltung 120, eine Umschaltschaltung 130, eine Steuerschaltung 140, einen Seitenpuffer 150 und ein Spaltendurchlassgatter 160. Das Speicherzellenfeld 110 weist erste, mit einer Mehrzahl erster Bitleitungen BLe0 bis BLeN ver bundene Ketten 112e und zweite, mit einer Mehrzahl von zweiten Bitleitungen BLo0 bis BLoN verbundene Ketten 112o auf. Die ersten und zweiten Zellenketten 112e, 112o sind alternierend in einer als abgeschirmte Bitleitungsarchitektur bekannten Anordnung gebildet. Mit der abgeschirmten Bitleitungsarchitektur soll die Kopplungskapazität zwischen den ersten und zweiten Bitleitungen reduziert werden.

Jede Kette umfasst einen ersten und einen zweiten Auswahltransistor ST, GT und mehrere Zellentransistoren M0 bis MM, die mit dem ersten und zweiten Auswahltransistor ST, GT in Reihe geschaltet sind. Gateelektroden der ersten und zweiten Auswahltransistoren ST, GT sind mit einer Kettenauswahlleitung SSL bzw. einer Masseauswahlleitung GSL verbunden. Gateelektroden der Zellentransistoren M0 bis MM sind mit je einer korrespondierenden der Wortleitungen WL0 bis WLm verbunden. Die Auswahlleitungen SSI, GSL und Wortleitungen WL0 bis WLm sind mit der Zeilendecoderschaltung 120 verbunden. Sourceelektroden der zweiten Auswahltransistoren GT sind elektrisch an eine gemeinsame Sourceleitung CSL angeschlossen.

Die Zeilendecoderschaltung 120 wählt einen Speicherblock und eine Wortleitung in Reaktion auf eine bestimmte Eingabeadresse aus und führt der ausgewählten Wortleitung eine Wortleitungsspannung als Programmierspannung zu. Außerdem wählt die Zeilendecoderschaltung 120 bei Aktivierung einer Blockauswahlleitung BLKWL, z.B. durch Setzen derselben auf einen hohen Logikpegel, einen Speicherblock aus. Während die Blockauswahlleitung BLKWL aktiviert ist, wird die Wortleitungsspannung an die ausgewählte Wortleitung angelegt.

Das NAND-Flashspeicherbauelement 100 weist außerdem einen PMOS-Transistor P4 und einen NMOS-Transistor N4 auf. Der PMOS-Transistor P4 dient zum Vorladen eines Knotens VIRPWR auf eine Versorgungsspannung Vcc in Reaktion auf ein Steuersignal VIRPWRP. Der NMOS-Transistor N4 entlädt den Knoten VIRPWR auf Masse in Reaktion auf ein Steuersignal VIRPWRN.

Zudem umfasst das NAND-Flashspeicherbauelement 100 eine Mehrzahl dritter Bitleitungen, über die Knoten X1 mit dem Seitenpuffer 150 verbunden sind. Dabei stellt jeder Knoten X1 einen Verbindungspunkt je einer ersten und einer zweiten Bitleitung dar, die dadurch zu Paaren gruppiert sind, wie aus 1 ersichtlich. Erste NMOS-Transistoren Ne1 der Umschaltschaltung 130 verbinden selektiv die ersten Bitleitungen BLe0 bis BLeN mit dem jeweils zugehörigen Knoten X1 in Reaktion auf ein Steuersignal BLSHFe. Zweite NMOS-Transistoren No1 verbinden selektiv die zweiten Bitleitungen BLo0 bis BLoN mit dem jeweils zugehörigen Knoten X1 in Reaktion auf ein Steuersignal BLSHFo. Dritte NMOS-Transistoren N2 verbinden selektiv die dritten Bitleitungen mit dem Seitenpuffer 150 in Reaktion auf ein Steuersignal BLSLT. Die Steuerschaltung 140 erzeugt die Steuersignale BLSHFe, BLSHFo und BLSLT unter Verwendung eines in 2 veranschaulichten Zeitsteuerungsschemas.

Die Seitenpuffer 150 beinhalten Zwischenspeichereinheiten 151 zur Speicherung von in das Speicherzellenfeld 110 zu programmierenden Daten. Die Zwischenspeichereinheiten 151 sind jeweils mit einer der dritten Bitleitungen verbunden. Das Spaltendurchlassgatter 160 stellt vorgegebene Eingabedaten für den Seitenpuffer 150 zur Verfügung.

2 veranschaulicht im Zeitablaufdiagramm einen Programmiervorgang des NAND-Flashspeicherbauelements von 1. Der Programmiervorgang wird gemäß 2 unter Verwendung einer zweistufigen Bitleitungs-Setuptechnik durchgeführt, wie nachfolgend erläutert. Bei dieser zweistufigen Bitleitungs-Setuptechnik werden Bitleitungsspannungen durch erstes Vorladen der Bitleitungen auf die Versorgungsspannung Vcc und anschließendes selektives Entladen einiger der Bitleitungen in Abhängigkeit von den im Seitenpuffer 150 gespeicherten Eingabedaten eingestellt bzw. festgelegt. Mit anderen Worten bezeichnet der Ausdruck „Bitleitungs-Setup" einen Prozess, durch den Bitleitungsspannungen bereitgestellt werden, die in einem Programmiervorgang des Halbleiterbauelements benutzt werden. Sobald die Bitleitungsspannungen eingestellt sind, wird eine Wortleitungsspannung an die Wortleitung angelegt, um das NAND-Flashspeicherbauelement zu programmieren.

Wie in 2 dargestellt, werden die ersten und zweiten Bitleitungen BLe0 bis BLeN und BLo0 bis BLoN während eines ersten Bitleitungs-Setupintervalls B/L SETUP(1) vorgeladen. Im Intervall B/L SETUP(1) werden die Steuersignale VBLe und VBLo auf die Versorgungsspannung Vcc gesetzt, wodurch die ersten und zweiten Bitleitungen BLe0 bis BLeN und BLo0 bis BLoN auf die Versorgungsspannung Vcc gesteuert werden. Das Steuersignal BLSLT wird während des Intervalls B/L SETUP(1) auf niedrigem Logikpegel gehalten. Die NMOS-Transistoren N2 werden durch das Steuersignal BLSLT sperrend geschaltet, so dass die dritten Bitleitungen vom Seitenpuffer 150 abgetrennt sind.

In einem zweiten Bitleitungs-Setupintervall B/L SETUP(2) weist das dritte Steuersignal BLSLT eine gegenüber der Versorgungsspannung Vcc niedrigere Referenzspannung VREF auf, und das Steuersignal BLSHFe liegt auf hohem Logikpegel. Die NMOS-Transistoren Ne1 sind durch das Steuersignal BLSHFe alle leitend geschaltet und verbinden dadurch die Zwischenspeichereinheiten 151 im Seitenpuffer 150 mit der jeweiligen ersten Bitleitung BLe0 bis BLeN. In Abhängigkeit von den in den Zwischenspeichereinheiten 151 gespeicherten Daten werden die ersten Bitleitungen BLe0 bis BLeN selektiv entladen. Beispielsweise wird, wenn eine der Zwischenspeichereinheiten 151 eine logische „0" speichert, eine zugehörige der ersten Bitleitungen BLe0 bis BLeN entladen. Hingegen wird, wenn eine der Zwischenspeichereinheiten 151 eine logische „1" speichert, eine zugehörige der ersten Bitleitungen BLe0 bis BLeN auf der Versorgungsspannung Vcc gehalten.

Im Anschluss an das Intervall B/L SETUP(2) wird einer ausgewählten Wortleitung während eines Programmierintervalls eine Programmierspannung zugeführt. Nach dem Programmierintervall werden die ersten und zweiten Bitleitungen BLe0 bis BLeN und BLo0 bis BLoN alle entladen.

Die dritten NMOS-Transistoren N2 sind während des Bitleitungs-Setupintervalls B/L SETUP(2) gleichzeitig leitend geschaltet, und die ersten oder zweiten NMOS-Transistoren Ne1 bzw. No1 sind während des Intervalls SETUP1 leitend geschaltet. Da gleichzeitig die dritten NMOS-Transistoren N2 leitend geschaltet sind, werden zu den Transistoren N2 gehörige Bitleitungen abhängig von den in den Zwischenspeichereinheiten 151 gespeicherten Daten gleichzeitig entladen. Mit anderen Worten, die Bitleitungen werden gleichzeitig durch in den zugehörigen Zwischenspeichereinheiten 151 gespeicherte logische Daten „0" entladen.

Während der gleichzeitigen Entladung von Bitleitungen nimmt die Spannung an der Kettenauswahlleitung SSL aufgrund einer Kopplungskapazität zwischen den Bitleitungen und der Kettenauswahlleitung SSL ab. Mit abnehmender Spannung auf der Kettenauswahlleitung SSL nimmt auch die Spannung auf der Blockauswahlleitung BLKWL aufgrund einer Kopplungskapazität zwischen der Kettenauswahlleitung SSL und der Blockauswahlleitung BLKWL ab. Eine Abnahme der Spannung auf der Blockauswahlleitung BLKWL verhindert, dass Blockauswahltransistoren, welche durch die Blockauswahlleitung BLKWL gesteuert werden, leitend geschaltet werden. Da die durch die Blockauswahlleitung BLKWL ausgewählten Transistoren nicht leitend geschaltet sind, vermag die Programmierspannung die ausgewählte Wortleitung nicht zu treiben.

Das Unvermögen der Programmierspannung, die ausgewählte Wortleitung zu treiben, kann zu Programmierfehlern führen, d.h. zu nicht programmierten Speicherzellen. Um Programmierfehler zu überwinden, werden oftmals mehrfache Programmierschleifen mit der ausgewählten Speicherzelle unter Verwendung einer ansteigenden Programmierspannung ausgeführt. Typischerweise wird die Programmierspannung schrittweise für jede zusätzliche Programmschleife erhöht. Dies kann allerdings einige unerwartete oder unerwünschte Resultate zur Folge haben. Wenn beispielsweise die Kopplungskapazität niedrig ist, da nur wenige Speicherzellen entladen wurden, kann es zu einer Überprogrammierung durch die angestiegene Programmierspannung bei einigen der Speicherzellen kommen.

Der Erfindung liegt als technisches Problem die Bereitstellung eines NAND-Flashspeicherbauelements und eines zugehörigen Programmierverfahrens zugrunde, die in der Lage sind, die oben erwähnten Schwierigkeiten des Standes der Technik zu reduzieren oder zu vermeiden, und die insbesondere geeignet sind, die Kopplungskapazität zu reduzieren.

Die Erfindung löst dieses Problem durch die Bereitstellung eines NAND-Flashspeicherbauelements mit den Merkmalen des Anspruchs 1 und eines Programmierverfahrens mit den Merkmalen des Anspruchs 11. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein Blockdiagramm eines herkömmlichen NAND-Flashspeicherbauelements,
2 ein Zeitsteuerungsdiagramm zur Veranschaulichung eines Programmierbetriebs des herkömmlichen NAND-Flashspeicherbauelements von 1,
3 ein Blockdiagramm eines erfindungsgemäßen NAND-Flashspeicherbauelements,
4 ein Zeitsteuerungsdiagramm zur Veranschaulichung eines Programmiervorgangs des erfindungsgemäßen NAND-Flashspeicherbauelements von 3 und
5 ein schematisches Blockdiagramm eines weiteren erfindungsgemäßen NAND-Flashspeicherbauelements.
Ein in 3 gezeigtes, erfindungsgemäßes NAND-Flashspeicherbauelement 300 umfasst ein Speicherzellenfeld 310, eine Zeilendecoderschaltung 320, eine erste und eine zweite Umschaltschaltung 330, 340, eine erste und eine zweite Steuerschaltung 335, 345, einen Seitenpuffer 350 und ein Spaltendurchlassgatter 360.
Das Speicherzellenfeld 310 weist eine Mehrzahl erster Ketten 311e, die mit einer Mehrzahl von ersten Bitleitungen BLe00 bis BLeON verbunden sind, eine Mehrzahl von zweiten Ketten 311o, die mit einer Mehrzahl zweiter Bitleitungen BLo00 bis BLoON verbunden sind, eine Mehrzahl von dritten Ketten, 312e, die mit einer Mehrzahl von dritten Bitleitungen BLe10 bis BLe1N verbunden sind, und eine Mehrzahl von vierten Ketten 312o auf, die mit einer Mehrzahl vierter Bitleitungen BLo10 bis BLo1N verbunden sind.
Jede der vier Zellenketten 311e, 311o, 312e und 312o weist einen ersten und einen zweiten Auswahltransistor ST, GT und mehrere Zellentransistoren M0 bis MM auf. In jeder Kette sind die Auswahl- und Zellentransistoren St, M0 bis MM und GT in Reihe geschaltet. Gateelektroden des ersten und zweiten Auswahltransistors ST, GT sind mit einer Kettenauswahlleitung SSL bzw. einer Masseauswahlleitung GSL verbunden. Gateelektroden der Zellentransistoren M0 bis MM sind jeweils mit einer zugehörigen Wortleitung WL0 bis WLm verbunden. Die Auswahl- und Wortleitungen SSL, GSL und WL0 bis WLm sind mit der Zeilendecoderschaltung 320 verbunden. Eine Sourceelektrode des zweiten Auswahltransistors GT ist elektrisch mit einer gemeinsamen Sourceleitung CSL verbunden.
Die ersten Bitleitungen BLe00 bis BLe0N sind alternierend mit den zweiten Bitleitungen BLo00 bis BLo0N angeordnet, und die dritten Bitleitungen BLe10 bis BLe1N sind alternierend zu den vierten Bitleitungen BLo10 bis BLo1N angeordnet. Diese alternierende Bitleitungsanordnung ist als abgeschirmte Bitleitungsarchitektur an sich bekannt und dient zur Reduktion der Kopplungskapazität zwischen den Bitleitungen.
Die Zeilendecoderschaltung 320 wählt einen Speicherblock und eine korrespondierende Wortleitung in Reaktion auf eine bestimmte Eingabeadresse aus und führt der ausgewählten Wortleitung eine Wortleitungsspannung als Programmierspannung zu. Eine Blockauswahlleitung BLKWL wird durch Aktivieren ausgewählt, und die ausgewählte Wortleitung wird bei Aktivierung der Blockauswahlleitung BLKWL mit der Programmierspannung beaufschlagt.
Die erste Umschaltschaltung 330 ist mit den ersten und zweiten Bitleitungen BLe00 bis BLe0N und BLo00 bis BLo0N verbunden, und die zweite Umschaltschaltung 340 ist mit den dritten und vierten Bitleitungen BLe10 bis BLe1N und BLo10 bis BLo1N verbunden.
Die erste Umschaltschaltung 330 weist erste und zweite NMOS-Transistoren Ne1 und No1 auf. Jeder der ersten und zweiten NMOS-Transistoren besitzt typischerweise eine Schwellenspannung höher als eine Versorgungsspannung Vcc. Die ersten NMOS-Transistoren Ne1 werden durch ein von der ersten Steuerschaltung 335 erzeugtes, erstes Steuersignal BLSHFe0 leitend geschaltet, und die zweiten NMOS-Transistoren No1 werden durch ein von der ersten Steuerschaltung 335 erzeugtes, zweites Steuersignal BLSHFo0 leitend geschaltet. Die erste Umschaltschaltung 330 weist außerdem fünfte Bitleitungen auf, die Knoten Y1 mit Zwischenspeichereinheiten 351 des Seitenpuffers 350 verbinden. Jeder Knoten Y1 bildet eine Verbindung zwischen einem Paar aus einer ersten Bitleitung BLe00 bis BLe0N und einer zweiten Bitleitung BLo00 bis BLo0N. NMOS-Transistoren N3 sind in die fünften Bitleitungen zwischen dem jeweiligen Knoten Y1 und der zugehörigen Zwischenspeichereinheit 351 eingeschleift und werden in Reaktion auf ein von der ersten Steuerschaltung 335 erzeugtes, fünftes Steuersignal BLSLT0 leitend geschaltet.
Die zweite Umschaltschaltung 340 weist dritte und vierte NMOS-Transistoren Ne2 und No2 auf. Jeder der dritten und vierten NMOS-Transistoren Ne2 und No2 besitzt typischerweise eine Schwellenspannung höher als die Versorgungsspannung Vcc. Die dritten NMOS-Transistoren Ne2 werden durch ein von der zweiten Steuerschaltung 345 erzeugtes, drittes Steuersignal BLSHFe1 leitend geschaltet, und die vierten NMOS-Transistoren No2 werden durch ein von der zweiten Steuerschaltung 345 erzeugtes, viertes Steuersignal BLSHFo1 leitend geschaltet. Die zweite Umschaltschaltung 340 umfasst außerdem sechste Bitleitungen, die Knoten Y2 mit je einer Zwischenspeichereinheit 352 des Seitenpuffers 350 verbinden. Jeder Knoten Y2 bildet eine Verbindung zwischen einem Paar aus einer dritten Bitleitung BLe10 bis BLe1N und einer vierten Bitleitung BLo10 bis BLo1N. NMOS- Transistoren N4 sind in die sechsten Bitleitungen jeweils zwischen den Knoten Y2 und der zugehörigen Zwischenspeichereinheit 352 eingeschleift und werden in Reaktion auf ein von der zweiten Steuerschaltung 345 erzeugtes, sechstes Steuersignal BLSLT1 leitend geschaltet.
Wie oben erwähnt, erzeugt die erste Steuerschaltung 335 die Steuersignale BLSHFe0, BLSHFo0 und BLSLT0, und die zweite Steuerschaltung 345 erzeugt die Steuersignale BLSHFe1, BLSHFo1 und BLSLT1. Die Zeitsteuerungsbeziehungen zwischen diesen, von der ersten und zweiten Steuerschaltung 335, 345 erzeugten Steuersignalen werden weiter unten in Verbindung mit 4 näher erläutert.
Die erste Umschaltschaltung 330, die erste Steuerschaltung 335, die zweite Umschaltschaltung 340 und die zweite Steuerschaltung 345 bilden eine Bitleitungs-Setupschaltung zum Einstellen von Bitleitungen für einen Programmiervorgang des Flashspeicherbauelements 300.
Das Flashspeicherbauelement 300 umfasst des weiteren einen PMOS-Transistor P6 und einen NMOS-Transistor N6. Der PMOS-Transistor P6 dient zum Vorladen eines Knotens VIRPWR auf die Versorgungsspannung Vcc in Reaktion auf ein Steuersignal VIRPWRP, und der NMOS-Transistor N6 entlädt den Knoten VIRPWR nach Masse in Reaktion auf ein Steuersignal VIRPWRN.
Zwischen den Knoten VIRPWR und je eine der ersten und dritten Bitleitungen BLe00 bis BLe0N und BLe10 bis BLe1N sind NMOS-Transistoren Ne5 eingeschleift, die durch ein Steuersignal VBLe gesteuert werden und typischerweise eine Schwellenspannung höher als die Versorgungsspannung Vcc aufweisen.
Zwischen den Knoten VIRPWR und je eine der zweiten und vierten Bitleitungen BLo00 bis BLo0N und BLo10 bis BLo1N sind NMOS- Transistoren No5 eingeschleift, die durch ein Steuersignal VBLo gesteuert werden und jeweils typischerweise eine Schwellenspannung höher als die Versorgungsspannung Vcc aufweisen. Zeitsteuerungsbeziehungen zwischen den Steuersignalen VBLe, VBLo, VIRPWRP und VIRPWRN werden weiter unten in Verbindung mit 4 näher erläutert.
Der Seitenpuffer 350 umfasst, wie erwähnt, die Zwischenspeichereinheiten 351 und 352, die dazu dienen, in das Speicherzellenfeld 310 zu programmierende Daten zu speichern. Die ersten Zwischenspeichereinheiten 351 sind mit den fünften Bitleitungen, d.h. den Knoten Y1, über den jeweiligen NMOS-Transistor N3 verbunden, und die zweiten Zwischenspeichereinheiten 352 sind mit den sechsten Bitleitungen, d.h. den Knoten Y2, über den jeweiligen NMOS-Transistor N4 verbunden. Das Spaltengatter 360 überträgt extern zugeführte Daten selektiv zum Seitenpuffer 350.
Nachfolgend wird der in 4 veranschaulichte Programmierbetrieb des NAND-Flashspeicherbauelements von 3 näher erläutert, wobei der Programmierbetrieb eine zweistufige Bitleitungs-Setuptechnik verwendet, bei der in das Speicherzellenfeld 310 zu programmierende Daten in den Zwischenspeichereinheiten 351 und 352 des Seitenpuffers 350 gespeichert werden.
Während eines ersten Bitleitungs-Setupintervalls B/L SETUP(1) werden die ersten bis vierten Bitleitungen BLe00 bis BLe0N, BLo00 bis BLo0N, BLe10 bis BLe1N und BLo10 bis BLo1N auf die Versorgungsspannung Vcc vorgeladen. Im Intervall B/L SETUP(1) wird der PMOS-Transistor P6 in Reaktion auf das Steuersignal VIRPWRP leitend geschaltet, woraufhin der Spannungspegel am Knoten VIRPWR auf die Versorgungsspannung Vcc ansteigt. Die NMOS-Transistoren Ne5 und No5 werden in Reaktion auf eine Aktivierung der Steuersignale VBLe und VBLo leitend geschaltet. Dies veranlasst ein Vorladen der ersten bis vierten Bitleitun gen BLe00 bis BLo1N auf die Versorgungsspannung Vcc. Die Steuersignale BLSLT0 und BLSLT1 bleiben während des Intervals B/L SETUP(1) auf niedrigem Logikpegel, so dass die NMOS-Transistoren N3 und N4 der ersten und zweiten Umschaltschaltung 330, 340 sperrend geschaltet sind und dadurch die fünften und sechsten Bitleitungen vom Seitenpuffer 350 abgetrennt sind.
Die Steuersignale BLSHFo0 und BLSHFo1 bleiben während des Intervalls B/L SETUP(1) ebenfalls auf niedrigem Logikpegel, wodurch die zweiten und vierten Bitleitungen BLo00 bis BLo0N, BLo10 bis BLo1N von den Knoten Y1 und Y2 elektrisch getrennt bleiben. Das Steuersignal BLSHFe0 wird zu Beginn des Intervalls B/L SETUP(1) aktiviert und das Steuersignal BLSHFe1 wird eine gewisse Zeitspanne t1 nach der Aktivierung des Steuersignals BLSHFe0 aktiviert. Dementsprechend werden die ersten NMOS-Transistoren Ne1 und die dritten NMOS-Transistoren Ne2 sequentiell leitend geschaltet.
In einem zweiten Bitleitungs-Setupintervall B/L SETUP(2) werden die ersten Bitleitungen BLe00 bis BLe0N und dritten Bitleitungen BLe10 bis BLe1N abhängig von den im Seitenpuffer 350 gespeicherten Daten sequentiell entladen. Die ersten Bitleitungen BLe00 bis BLe0N werden hierbei zu Beginn des Intervalls B/L SETUP(2) entladen, und die dritten Bitleitungen BLe10 bis BLe1N werden um eine Zeitspanne t2 versetzt zur Entladung der ersten Bitleitungen BLe00 bis BLe0N entladen.
Während des Intervalls B/L SETUP(2) werden die Steuersignale BLSLT0 und BLSLT1 auf eine Referenzspannung VREF gesetzt, die niedriger als die Versorgungsspannung Vcc ist. Das Steuersignal BLSLT0 wird hierbei zu Beginn des Intervalls B/L SETUP(2) auf die Referenzspannung VREF gesetzt, und das Steuersignal BLSLT1 wird um die Zeitspanne t2 versetzt zum Beginn des Intervalls B/L SETUP(2) auf die Referenzspannung VREF gesetzt. Dementsprechend werden die NMOS-Transistoren N3 und N4 in Reaktion auf die Steuersignale BLSLT0 und BLSLT1 sequentiell leitend geschaltet. Dabei ist es möglich, den über die Transistoren N3 und N4 fließenden Strom durch Zuführen der Referenzspannung VREF, die niedriger als die Versorgungsspannung Vcc ist, zu den Transistoren N3 und N4 zu begrenzen. Die Begrenzung des Stromflusses über die Transistoren N3 und N4 vermeidet das Auftreten einer Stromspitze an den Zwischenspeichereinheiten 351 und 352.
Während des Intervalls B/L SETUP(2) bleiben die Steuersignale BLSHFe0 und BLSHFe1 auf hohem Logikpegel. Solange die Steuersignale BLSHFe0 und BLSHFe1 auf hohem Logikpegel bleiben, sind die Transistoren Ne1 und Ne2 leitend geschaltet, wodurch die ersten Bitleitungen BLe00 bis BLe0N abhängig von den in den Zwischenspeichereinheiten 351 gespeicherten Daten entladen werden und die dritten Bitleitungen BLe10 bis BLe1N um die Zeitspanne t2 versetzt abhängig von den in den Zwischenspeichereinheiten 352 gespeicherten Daten entladen werden. Speziell wird eine jeweilige Bitleitung nur dann entladen, wenn der in der korrespondierenden Zwischenspeichereinheit gespeicherte Datenwert einen bestimmten Logikzustand aufweist, z.B. einen niedrigen Logikpegel bzw. eine logische „0". Nach Ablauf des Intervalls B/L SETUP(2) wird eine Programmierspannung an die ausgewählte Wortleitung während eines Programmierintervalls angelegt. Nach Ablauf des Programmierintervalls werden die ersten bis sechsten Bitleitungen sämtlich entladen.
Im oben beschriebenen NAND-Flashspeicherbauelement werden folglich Bitleitungsspannungen zum Programmieren des Flashspeicherbauelements basierend auf im Pufferspeicher gespeicherte Daten eingestellt bzw. festgelegt. Die ersten Bitleitungen BLe00 bis BLe0N werden abhängig von den in den Zwischenspeichereinheiten 351 gespeicherten Daten eingestellt, und dann werden die dritten Bitleitungen BLe10 bis BLe1N abhängig von den in den Zwischenspeichereinheiten 352 gespeicherten Daten eingestellt. Mit anderen Worten werden die ersten und dritten Bitleitungen BLe00 bis BLe0N und BLe10 bis BLe1N nicht gleichzeitig, sondern sequentiell eingestellt. Dies verringert die Bitleitungskopplungskapazität während des Bitleitungs-Setupintervalls des Programmiervorgangs und damit die Kopplungskapazität zwischen der Kettenauswahlleitung SSL und der Blockauswahlleitung BLKWL.
Zur einfacheren Erläuterung sind die Bitleitungen im Speicherzellenfeld 310 des Bauelements von 3 in zwei Gruppen unterteilt, in alternativen Ausführungsformen der Erfindung können die Bitleitungen aber auch in mehr als zwei Gruppen aufgeteilt sein. Durch Unterteilen der Bitleitungen im Speicherzellenfeld 310 in eine Anzahl N von Gruppen wird die Bitleitungskopplungskapazität entsprechend um einen Faktor 1/N reduziert. Durch die Verringerung der Bitleitungskopplungskapazität und der entsprechenden Verringerung der Kopplungskapazität zwischen der Kettenauswahlleitung SSL und der Blockauswahlleitung BLKWL wird ein Spannungsabfall der an die ausgewählte Wortleitung angelegten Programmierspannung vermieden.
Ein in 5 gezeigtes, weiteres erfindungsgemäßes NAND-Flashspeicherbauelement 500 beinhaltet einen ersten Seitenpuffer 550 und einen zweiten Seitenpuffer 560, die symmetrisch zu einem Speicherzellenfeld 510 angeordnet sind. Diese Anordnung wird auch als Oben/Unten-Seitenpufferanordnung bezeichnet.
In dieser Oben/Unten-Seitenpufferanordnung wird eine erste Umschaltschaltung 530, die zwischen dem Speicherzellenfeld 510 und dem ersten Seitenpuffer 550 vorgesehen ist, durch eine erste Steuerschaltung 535 gesteuert. Eine zweite Umschaltschaltung 540, die zwischen dem Speicherzellenfeld 510 und dem zweiten Seitenpuffer 560 vorgesehen ist, wird von einer zweiten Steuerschaltung 545 gesteuert. Außerdem ist benachbart zum Speicherzellenfeld 510 eine Zeilendecoderschaltung 520 vorgesehen.
Das NAND-Flashspeicherbauelement von 5 entspricht im übrigen demjenigen von 3 mit der Ausnahme, dass das Bauelement von 3 statt zwei nur einen Seitenpuffer aufweist. Soweit die beiden Bauelemente übereinstimmen, kann auf die obige Beschreibung zum Ausführungsbeispiel der 3 und 4 verwiesen werden.
In herkömmlichen NAND-Flashspeicherbauelementen mit Oben/Unten-Seitenpufferanordnung werden die von der ersten und zweiten Steuerschaltung 535, 545 abgegebenen Steuersignale BLSHFe0, BLSHFe1, BLSHFo0, BLSHFo1, BLSLT0 und BLSLT1 gleichzeitig aktiviert, so dass dementsprechend die Bitleitungen im Speicherbauelement gleichzeitig entladen werden. Dies verursacht typischerweise eine merkliche Kopplungskapazität, die zu Programmierfehlern führen kann. Im Gegensatz dazu ist das Flashspeicherbauelement von 5 so konfiguriert, dass die Steuersignale BLSHFe0 und BLSHFe1, BLSHFo0 und BLSHFo1 sowie BLSLT0 und BLSLT1 jeweils sequentiell aktiviert werden, wodurch die Kopplungskapazität und folglich die Anzahl an Programmierfehlern reduziert wird.

Claims

NAND-Flashspeicherbauelement mit – einem Speicherzellenfeld (310) und einer Mehrzahl von damit verbundenen Bitleitungen (BLe00 bis BLo1N) und – einem Seitenpuffer (350) zum Speichern von in das Speicherzellenfeld zu programmierenden Eingabedaten, wobei er über die Bitleitungen mit dem Speicherzellenfeld verbunden ist, gekennzeichnet durch – eine Bitleitungs-Setupschaltung (330, 335, 340, 345), die dafür eingerichtet ist, wenigstens einen Teil der Bitleitungen (BLe00 bis BLo1N) abhängig von den Eingabedaten sequentiell zu entladen.
NAND-Flashspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass – der Seitenpuffer eine erste Seitenpuffereinheit (550) und eine zweite Seitenpuffereinheit (560) umfasst, die an gegenüberliegenden Seiten des Speicherzellenfeldes angeordnet sind, und – die Bitleitungs-Setupschaltung eine erste Bitleitungs-Setupschaltungseinheit (530, 535) zum Einstellen derjenigen Bitleitungen, die zwischen das Speicherzellenfeld und die erste Seitenpuffereinheit eingeschleift sind, und eine zweite Bitleitungs-Setupschaltungseinheit (540, 545) zum Einstellen derjenigen Bitleitungen umfasst, die zwischen das Speicherzellenfeld und die zweite Seitenpuffereinheit eingeschleift sind.
NAND-Flashspeicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass – die Bitleitungen eine Mehrzahl von ersten und zweiten, alternierend angeordneten Bitleitungen und eine Mehrzahl von Bitleitungsabschnitten umfassen, die jeweils zwischen einem Verbindungspunkt einer ersten und zweiten Bitleitung und dem Seiten puffer verlaufen, wobei die Bitleitungs-Setupschaltung die ersten und zweiten Bitleitungen und die Bitleitungsabschnitte abhängig von den Eingabedaten sequentiell entlädt.
NAND-Flashspeicherbauelement nach Anspruch 3, dadurch gekennzeichnet, dass die Bitleitungs-Setupschaltung dafür eingerichtet ist, zum sequentiellen Entladen der ersten und zweiten Bitleitungen und der Bitleitungsabschnitte vor einem ersten Zeitintervall eines Programmiervorgangs einen Teil der ersten und zweiten Bitleitungen und der Bitleitungsabschnitte zu entladen und nach Ablauf dieses Zeitintervalls wenigstens eine weitere der Bitleitungen und Bitleitungsabschnitte zu entladen.
NAND-Flashspeicherbauelement nach Anspruch 3 oder 4, weiter dadurch gekennzeichnet, dass die Bitleitungs-Setupschaltung dafür eingerichtet ist, die ersten Bitleitungen nach den zweiten Bitleitungen zu entladen.
NAND-Flashspeicherbauelement nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass der Seitenpuffer eine Mehrzahl von Zwischenspeichereinheiten (351, 352) umfasst, welche die Eingabedaten speichern und mit den Bitleitungen verbunden sind.
NAND-Flashspeicherbauelement nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass die Bitleitungs-Setupschaltung eine Umschaltschaltung (330, 340) zum wahlweisen Verbinden und Trennen der Bitleitungen mit/von dem Seitenpuffer sowie eine Steuerschaltung (335, 345) zur Steuerung der Umschaltschaltung umfasst.
NAND-Flashspeicherbauelement nach Anspruch 7, weiter dadurch gekennzeichnet, dass die Umschaltschaltung eine Mehrzahl von an die Bitleitungen gekoppelten Schaltern umfasst.
NAND-Flashspeicherbauelement nach Anspruch 8, weiter dadurch gekennzeichnet, dass wenigstens einer der Schalter durch einen NMOS-Transistor gebildet ist.
NAND-Flashspeicherbauelement nach Anspruch 8 oder 9, weiter dadurch gekennzeichnet, dass die Steuerschaltung die Schalter zum sequentiellen Entladen verschiedener Bitleitungsgruppen ansteuert, in welche die Bitleitungen aufgeteilt sind.
Verfahren zur Programmierung eines NAND-Flashspeicherbauelements, bei dem – Eingabedaten in einem Seitenpuffer gespeichert werden, der mit einem Speicherzellenfeld über eine Mehrzahl von Bitleitungen verbunden ist, dadurch gekennzeichnet, dass – in einem Programmiervorgang verwendete Bitleitungsspannungen sequentiell eingestellt werden und – nach dem sequentiellen Einstellen der Bitleitungsspannungen eine Programmierspannung an eine ausgewählte Wortleitung des Speicherzellenfeldes angelegt wird.
Verfahren nach Anspruch 11, weiter dadurch gekennzeichnet, dass das sequentielle Einstellen der Bitleitungsspannungen ein Vorladen der Bitleitungen auf eine Versorgungsspannung und ein anschließendes sequentielles Entladen der Bitleitungen abhängig von den Eingabedaten umfasst.
Verfahren nach Anspruch 12, weiter dadurch gekennzeichnet, dass diejenigen Bitleitungen sequentiell entladen werden, die mit Zwischenspeichereinheiten des Seitenpuffers verbunden sind, in denen der Datenwert der Eingabedaten auf einem niedrigen Logikpegel liegt.
Verfahren nach Anspruch 12 oder 13, weiter dadurch gekennzeichnet, dass das sequentielle Entladen der Bitleitungen die Maßnahme umfasst, diejenigen Bitleitungen, die mit Zwischenspeichereinheiten des Seitenpuffers verbunden sind, in denen der Datenwert der Eingabedaten gleich einem hohen Logikpegel ist, auf einer Versorgungsspannung zu halten.