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Die
Erfindung bezieht sich auf ein NAND-Flashspeicherbauelement nach
dem Oberbegriff des Anspruchs 1 und auf ein Verfahren zur Programmierung
eines NAND-Flashspeicherbauelements.
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Ein
NAND-Flashspeicherbauelement beinhaltet typischerweise eine Mehrzahl
von matrixförmig angeordneten
Speicherzellen. Die Speicherzellenmatrix ist in mehrere Speicherblöcke unterteilt,
von denen wiederum jeder in eine Mehrzahl von Seiten aufgeteilt
ist. Das NAND-Flashspeicherbauelement führt Löschvorgänge blockweise
und Lese- und Programmiervorgänge seitenweise
aus.
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1 zeigt im Blockdiagramm
ein herkömmliches
NAND-Flashspeicherbauelement 100, wie es in der Patentanmeldung
KR 2001-56526 offenbart
ist. Dieses NAND-Flashspeicherbauelement 100 umfasst ein
Speicherzellenfeld 110, eine Zeilendecoderschaltung 120,
eine Umschaltschaltung 130, eine Steuerschaltung 140,
einen Seitenpuffer 150 und ein Spaltendurchlassgatter 160.
Das Speicherzellenfeld 110 weist erste, mit einer Mehrzahl
erster Bitleitungen BLe0 bis BLeN ver bundene Ketten 112e und zweite,
mit einer Mehrzahl von zweiten Bitleitungen BLo0 bis BLoN verbundene
Ketten 112o auf. Die ersten und zweiten Zellenketten 112e, 112o sind
alternierend in einer als abgeschirmte Bitleitungsarchitektur bekannten
Anordnung gebildet. Mit der abgeschirmten Bitleitungsarchitektur
soll die Kopplungskapazität
zwischen den ersten und zweiten Bitleitungen reduziert werden.
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Jede
Kette umfasst einen ersten und einen zweiten Auswahltransistor ST,
GT und mehrere Zellentransistoren M0 bis MM, die mit dem ersten
und zweiten Auswahltransistor ST, GT in Reihe geschaltet sind. Gateelektroden
der ersten und zweiten Auswahltransistoren ST, GT sind mit einer
Kettenauswahlleitung SSL bzw. einer Masseauswahlleitung GSL verbunden.
Gateelektroden der Zellentransistoren M0 bis MM sind mit je einer
korrespondierenden der Wortleitungen WL0 bis WLm verbunden. Die Auswahlleitungen
SSI, GSL und Wortleitungen WL0 bis WLm sind mit der Zeilendecoderschaltung 120 verbunden.
Sourceelektroden der zweiten Auswahltransistoren GT sind elektrisch
an eine gemeinsame Sourceleitung CSL angeschlossen.
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Die
Zeilendecoderschaltung 120 wählt einen Speicherblock und
eine Wortleitung in Reaktion auf eine bestimmte Eingabeadresse aus
und führt
der ausgewählten
Wortleitung eine Wortleitungsspannung als Programmierspannung zu.
Außerdem
wählt die
Zeilendecoderschaltung 120 bei Aktivierung einer Blockauswahlleitung
BLKWL, z.B. durch Setzen derselben auf einen hohen Logikpegel, einen
Speicherblock aus. Während
die Blockauswahlleitung BLKWL aktiviert ist, wird die Wortleitungsspannung
an die ausgewählte
Wortleitung angelegt.
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Das
NAND-Flashspeicherbauelement 100 weist außerdem einen
PMOS-Transistor P4 und einen NMOS-Transistor N4 auf. Der PMOS-Transistor P4 dient
zum Vorladen eines Knotens VIRPWR auf eine Versorgungsspannung Vcc
in Reaktion auf ein Steuersignal VIRPWRP. Der NMOS-Transistor N4 entlädt den Knoten
VIRPWR auf Masse in Reaktion auf ein Steuersignal VIRPWRN.
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Zudem
umfasst das NAND-Flashspeicherbauelement 100 eine Mehrzahl
dritter Bitleitungen, über
die Knoten X1 mit dem Seitenpuffer 150 verbunden sind.
Dabei stellt jeder Knoten X1 einen Verbindungspunkt je einer ersten
und einer zweiten Bitleitung dar, die dadurch zu Paaren gruppiert
sind, wie aus 1 ersichtlich.
Erste NMOS-Transistoren Ne1 der Umschaltschaltung 130 verbinden
selektiv die ersten Bitleitungen BLe0 bis BLeN mit dem jeweils zugehörigen Knoten
X1 in Reaktion auf ein Steuersignal BLSHFe. Zweite NMOS-Transistoren
No1 verbinden selektiv die zweiten Bitleitungen BLo0 bis BLoN mit
dem jeweils zugehörigen
Knoten X1 in Reaktion auf ein Steuersignal BLSHFo. Dritte NMOS-Transistoren N2 verbinden
selektiv die dritten Bitleitungen mit dem Seitenpuffer 150 in
Reaktion auf ein Steuersignal BLSLT. Die Steuerschaltung 140 erzeugt
die Steuersignale BLSHFe, BLSHFo und BLSLT unter Verwendung eines
in 2 veranschaulichten
Zeitsteuerungsschemas.
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Die
Seitenpuffer 150 beinhalten Zwischenspeichereinheiten 151 zur
Speicherung von in das Speicherzellenfeld 110 zu programmierenden
Daten. Die Zwischenspeichereinheiten 151 sind jeweils mit einer
der dritten Bitleitungen verbunden. Das Spaltendurchlassgatter 160 stellt
vorgegebene Eingabedaten für
den Seitenpuffer 150 zur Verfügung.
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2 veranschaulicht im Zeitablaufdiagramm
einen Programmiervorgang des NAND-Flashspeicherbauelements von 1. Der Programmiervorgang
wird gemäß 2 unter Verwendung einer
zweistufigen Bitleitungs-Setuptechnik durchgeführt, wie nachfolgend erläutert. Bei
dieser zweistufigen Bitleitungs-Setuptechnik werden Bitleitungsspannungen
durch erstes Vorladen der Bitleitungen auf die Versorgungsspannung
Vcc und anschließendes
selektives Entladen einiger der Bitleitungen in Abhängigkeit
von den im Seitenpuffer 150 gespeicherten Eingabedaten
eingestellt bzw. festgelegt. Mit anderen Worten bezeichnet der Ausdruck „Bitleitungs-Setup" einen Prozess, durch
den Bitleitungsspannungen bereitgestellt werden, die in einem Programmiervorgang
des Halbleiterbauelements benutzt werden. Sobald die Bitleitungsspannungen
eingestellt sind, wird eine Wortleitungsspannung an die Wortleitung
angelegt, um das NAND-Flashspeicherbauelement zu programmieren.
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Wie
in 2 dargestellt, werden
die ersten und zweiten Bitleitungen BLe0 bis BLeN und BLo0 bis BLoN
während
eines ersten Bitleitungs-Setupintervalls
B/L SETUP(1) vorgeladen. Im Intervall B/L SETUP(1) werden die Steuersignale
VBLe und VBLo auf die Versorgungsspannung Vcc gesetzt, wodurch die
ersten und zweiten Bitleitungen BLe0 bis BLeN und BLo0 bis BLoN
auf die Versorgungsspannung Vcc gesteuert werden. Das Steuersignal
BLSLT wird während
des Intervalls B/L SETUP(1) auf niedrigem Logikpegel gehalten. Die
NMOS-Transistoren N2 werden durch das Steuersignal BLSLT sperrend
geschaltet, so dass die dritten Bitleitungen vom Seitenpuffer 150 abgetrennt
sind.
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In
einem zweiten Bitleitungs-Setupintervall B/L SETUP(2) weist das
dritte Steuersignal BLSLT eine gegenüber der Versorgungsspannung
Vcc niedrigere Referenzspannung VREF auf, und das Steuersignal BLSHFe
liegt auf hohem Logikpegel. Die NMOS-Transistoren Ne1 sind durch
das Steuersignal BLSHFe alle leitend geschaltet und verbinden dadurch
die Zwischenspeichereinheiten 151 im Seitenpuffer 150 mit
der jeweiligen ersten Bitleitung BLe0 bis BLeN. In Abhängigkeit
von den in den Zwischenspeichereinheiten 151 gespeicherten
Daten werden die ersten Bitleitungen BLe0 bis BLeN selektiv entladen.
Beispielsweise wird, wenn eine der Zwischenspeichereinheiten 151 eine
logische „0" speichert, eine
zugehörige
der ersten Bitleitungen BLe0 bis BLeN entladen. Hingegen wird, wenn
eine der Zwischenspeichereinheiten 151 eine logische „1" speichert, eine
zugehörige
der ersten Bitleitungen BLe0 bis BLeN auf der Versorgungsspannung
Vcc gehalten.
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Im
Anschluss an das Intervall B/L SETUP(2) wird einer ausgewählten Wortleitung
während
eines Programmierintervalls eine Programmierspannung zugeführt. Nach
dem Programmierintervall werden die ersten und zweiten Bitleitungen
BLe0 bis BLeN und BLo0 bis BLoN alle entladen.
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Die
dritten NMOS-Transistoren N2 sind während des Bitleitungs-Setupintervalls B/L
SETUP(2) gleichzeitig leitend geschaltet, und die ersten oder zweiten
NMOS-Transistoren Ne1 bzw. No1 sind während des Intervalls SETUP1
leitend geschaltet. Da gleichzeitig die dritten NMOS-Transistoren
N2 leitend geschaltet sind, werden zu den Transistoren N2 gehörige Bitleitungen
abhängig
von den in den Zwischenspeichereinheiten 151 gespeicherten
Daten gleichzeitig entladen. Mit anderen Worten, die Bitleitungen
werden gleichzeitig durch in den zugehörigen Zwischenspeichereinheiten 151 gespeicherte
logische Daten „0" entladen.
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Während der
gleichzeitigen Entladung von Bitleitungen nimmt die Spannung an
der Kettenauswahlleitung SSL aufgrund einer Kopplungskapazität zwischen
den Bitleitungen und der Kettenauswahlleitung SSL ab. Mit abnehmender
Spannung auf der Kettenauswahlleitung SSL nimmt auch die Spannung auf
der Blockauswahlleitung BLKWL aufgrund einer Kopplungskapazität zwischen
der Kettenauswahlleitung SSL und der Blockauswahlleitung BLKWL ab. Eine
Abnahme der Spannung auf der Blockauswahlleitung BLKWL verhindert,
dass Blockauswahltransistoren, welche durch die Blockauswahlleitung BLKWL
gesteuert werden, leitend geschaltet werden. Da die durch die Blockauswahlleitung
BLKWL ausgewählten
Transistoren nicht leitend geschaltet sind, vermag die Programmierspannung
die ausgewählte Wortleitung
nicht zu treiben.
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Das
Unvermögen
der Programmierspannung, die ausgewählte Wortleitung zu treiben,
kann zu Programmierfehlern führen,
d.h. zu nicht programmierten Speicherzellen. Um Programmierfehler
zu überwinden,
werden oftmals mehrfache Programmierschleifen mit der ausgewählten Speicherzelle unter
Verwendung einer ansteigenden Programmierspannung ausgeführt. Typischerweise
wird die Programmierspannung schrittweise für jede zusätzliche Programmschleife erhöht. Dies
kann allerdings einige unerwartete oder unerwünschte Resultate zur Folge
haben. Wenn beispielsweise die Kopplungskapazität niedrig ist, da nur wenige
Speicherzellen entladen wurden, kann es zu einer Überprogrammierung
durch die angestiegene Programmierspannung bei einigen der Speicherzellen
kommen.
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Der
Erfindung liegt als technisches Problem die Bereitstellung eines
NAND-Flashspeicherbauelements und eines zugehörigen Programmierverfahrens
zugrunde, die in der Lage sind, die oben erwähnten Schwierigkeiten des Standes
der Technik zu reduzieren oder zu vermeiden, und die insbesondere geeignet
sind, die Kopplungskapazität
zu reduzieren.
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Die
Erfindung löst
dieses Problem durch die Bereitstellung eines NAND-Flashspeicherbauelements
mit den Merkmalen des Anspruchs 1 und eines Programmierverfahrens
mit den Merkmalen des Anspruchs 11. Vorteilhafte Weiterbildungen
der Erfindung sind in den Unteransprüchen angegeben.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel
sind in den Zeichnungen dargestellt, in denen zeigen:
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1 ein
Blockdiagramm eines herkömmlichen
NAND-Flashspeicherbauelements,
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2 ein
Zeitsteuerungsdiagramm zur Veranschaulichung eines Programmierbetriebs
des herkömmlichen
NAND-Flashspeicherbauelements von 1,
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3 ein
Blockdiagramm eines erfindungsgemäßen NAND-Flashspeicherbauelements,
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4 ein
Zeitsteuerungsdiagramm zur Veranschaulichung eines Programmiervorgangs
des erfindungsgemäßen NAND-Flashspeicherbauelements
von 3 und
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5 ein
schematisches Blockdiagramm eines weiteren erfindungsgemäßen NAND-Flashspeicherbauelements.
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Ein
in 3 gezeigtes, erfindungsgemäßes NAND-Flashspeicherbauelement 300 umfasst
ein Speicherzellenfeld 310, eine Zeilendecoderschaltung 320,
eine erste und eine zweite Umschaltschaltung 330, 340,
eine erste und eine zweite Steuerschaltung 335, 345,
einen Seitenpuffer 350 und ein Spaltendurchlassgatter 360.
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Das
Speicherzellenfeld 310 weist eine Mehrzahl erster Ketten 311e,
die mit einer Mehrzahl von ersten Bitleitungen BLe00 bis BLeON verbunden sind,
eine Mehrzahl von zweiten Ketten 311o, die mit einer Mehrzahl
zweiter Bitleitungen BLo00 bis BLoON verbunden sind, eine Mehrzahl
von dritten Ketten, 312e, die mit einer Mehrzahl von dritten
Bitleitungen BLe10 bis BLe1N verbunden sind, und eine Mehrzahl von
vierten Ketten 312o auf, die mit einer Mehrzahl vierter
Bitleitungen BLo10 bis BLo1N verbunden sind.
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Jede
der vier Zellenketten 311e, 311o, 312e und 312o weist
einen ersten und einen zweiten Auswahltransistor ST, GT und mehrere
Zellentransistoren M0 bis MM auf. In jeder Kette sind die Auswahl- und
Zellentransistoren St, M0 bis MM und GT in Reihe geschaltet. Gateelektroden
des ersten und zweiten Auswahltransistors ST, GT sind mit einer
Kettenauswahlleitung SSL bzw. einer Masseauswahlleitung GSL verbunden.
Gateelektroden der Zellentransistoren M0 bis MM sind jeweils mit
einer zugehörigen Wortleitung
WL0 bis WLm verbunden. Die Auswahl- und Wortleitungen SSL, GSL und WL0
bis WLm sind mit der Zeilendecoderschaltung 320 verbunden.
Eine Sourceelektrode des zweiten Auswahltransistors GT ist elektrisch
mit einer gemeinsamen Sourceleitung CSL verbunden.
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Die
ersten Bitleitungen BLe00 bis BLe0N sind alternierend mit den zweiten
Bitleitungen BLo00 bis BLo0N angeordnet, und die dritten Bitleitungen BLe10
bis BLe1N sind alternierend zu den vierten Bitleitungen BLo10 bis
BLo1N angeordnet. Diese alternierende Bitleitungsanordnung ist als
abgeschirmte Bitleitungsarchitektur an sich bekannt und dient zur Reduktion
der Kopplungskapazität
zwischen den Bitleitungen.
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Die
Zeilendecoderschaltung 320 wählt einen Speicherblock und
eine korrespondierende Wortleitung in Reaktion auf eine bestimmte
Eingabeadresse aus und führt
der ausgewählten
Wortleitung eine Wortleitungsspannung als Programmierspannung zu.
Eine Blockauswahlleitung BLKWL wird durch Aktivieren ausgewählt, und
die ausgewählte
Wortleitung wird bei Aktivierung der Blockauswahlleitung BLKWL mit
der Programmierspannung beaufschlagt.
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Die
erste Umschaltschaltung 330 ist mit den ersten und zweiten
Bitleitungen BLe00 bis BLe0N und BLo00 bis BLo0N verbunden, und
die zweite Umschaltschaltung 340 ist mit den dritten und
vierten Bitleitungen BLe10 bis BLe1N und BLo10 bis BLo1N verbunden.
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Die
erste Umschaltschaltung 330 weist erste und zweite NMOS-Transistoren Ne1
und No1 auf. Jeder der ersten und zweiten NMOS-Transistoren besitzt typischerweise
eine Schwellenspannung höher als
eine Versorgungsspannung Vcc. Die ersten NMOS-Transistoren Ne1 werden
durch ein von der ersten Steuerschaltung 335 erzeugtes,
erstes Steuersignal BLSHFe0 leitend geschaltet, und die zweiten
NMOS-Transistoren
No1 werden durch ein von der ersten Steuerschaltung 335 erzeugtes,
zweites Steuersignal BLSHFo0 leitend geschaltet. Die erste Umschaltschaltung 330 weist
außerdem
fünfte
Bitleitungen auf, die Knoten Y1 mit Zwischenspeichereinheiten 351 des
Seitenpuffers 350 verbinden. Jeder Knoten Y1 bildet eine
Verbindung zwischen einem Paar aus einer ersten Bitleitung BLe00
bis BLe0N und einer zweiten Bitleitung BLo00 bis BLo0N. NMOS-Transistoren
N3 sind in die fünften
Bitleitungen zwischen dem jeweiligen Knoten Y1 und der zugehörigen Zwischenspeichereinheit 351 eingeschleift und
werden in Reaktion auf ein von der ersten Steuerschaltung 335 erzeugtes,
fünftes
Steuersignal BLSLT0 leitend geschaltet.
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Die
zweite Umschaltschaltung 340 weist dritte und vierte NMOS-Transistoren Ne2
und No2 auf. Jeder der dritten und vierten NMOS-Transistoren Ne2 und No2 besitzt typischerweise
eine Schwellenspannung höher
als die Versorgungsspannung Vcc. Die dritten NMOS-Transistoren Ne2
werden durch ein von der zweiten Steuerschaltung 345 erzeugtes, drittes
Steuersignal BLSHFe1 leitend geschaltet, und die vierten NMOS-Transistoren
No2 werden durch ein von der zweiten Steuerschaltung 345 erzeugtes, viertes
Steuersignal BLSHFo1 leitend geschaltet. Die zweite Umschaltschaltung 340 umfasst
außerdem sechste
Bitleitungen, die Knoten Y2 mit je einer Zwischenspeichereinheit 352 des
Seitenpuffers 350 verbinden. Jeder Knoten Y2 bildet eine
Verbindung zwischen einem Paar aus einer dritten Bitleitung BLe10 bis
BLe1N und einer vierten Bitleitung BLo10 bis BLo1N. NMOS- Transistoren N4 sind
in die sechsten Bitleitungen jeweils zwischen den Knoten Y2 und
der zugehörigen
Zwischenspeichereinheit 352 eingeschleift und werden in
Reaktion auf ein von der zweiten Steuerschaltung 345 erzeugtes,
sechstes Steuersignal BLSLT1 leitend geschaltet.
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Wie
oben erwähnt,
erzeugt die erste Steuerschaltung 335 die Steuersignale
BLSHFe0, BLSHFo0 und BLSLT0, und die zweite Steuerschaltung 345 erzeugt
die Steuersignale BLSHFe1, BLSHFo1 und BLSLT1. Die Zeitsteuerungsbeziehungen
zwischen diesen, von der ersten und zweiten Steuerschaltung 335, 345 erzeugten
Steuersignalen werden weiter unten in Verbindung mit 4 näher erläutert.
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Die
erste Umschaltschaltung 330, die erste Steuerschaltung 335,
die zweite Umschaltschaltung 340 und die zweite Steuerschaltung 345 bilden
eine Bitleitungs-Setupschaltung zum Einstellen von Bitleitungen
für einen
Programmiervorgang des Flashspeicherbauelements 300.
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Das
Flashspeicherbauelement 300 umfasst des weiteren einen
PMOS-Transistor
P6 und einen NMOS-Transistor N6. Der PMOS-Transistor P6 dient zum
Vorladen eines Knotens VIRPWR auf die Versorgungsspannung Vcc in
Reaktion auf ein Steuersignal VIRPWRP, und der NMOS-Transistor N6 entlädt den Knoten
VIRPWR nach Masse in Reaktion auf ein Steuersignal VIRPWRN.
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Zwischen
den Knoten VIRPWR und je eine der ersten und dritten Bitleitungen
BLe00 bis BLe0N und BLe10 bis BLe1N sind NMOS-Transistoren Ne5 eingeschleift, die
durch ein Steuersignal VBLe gesteuert werden und typischerweise
eine Schwellenspannung höher
als die Versorgungsspannung Vcc aufweisen.
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Zwischen
den Knoten VIRPWR und je eine der zweiten und vierten Bitleitungen
BLo00 bis BLo0N und BLo10 bis BLo1N sind NMOS- Transistoren No5 eingeschleift, die
durch ein Steuersignal VBLo gesteuert werden und jeweils typischerweise eine
Schwellenspannung höher
als die Versorgungsspannung Vcc aufweisen. Zeitsteuerungsbeziehungen
zwischen den Steuersignalen VBLe, VBLo, VIRPWRP und VIRPWRN werden
weiter unten in Verbindung mit 4 näher erläutert.
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Der
Seitenpuffer 350 umfasst, wie erwähnt, die Zwischenspeichereinheiten 351 und 352,
die dazu dienen, in das Speicherzellenfeld 310 zu programmierende
Daten zu speichern. Die ersten Zwischenspeichereinheiten 351 sind
mit den fünften
Bitleitungen, d.h. den Knoten Y1, über den jeweiligen NMOS-Transistor
N3 verbunden, und die zweiten Zwischenspeichereinheiten 352 sind
mit den sechsten Bitleitungen, d.h. den Knoten Y2, über den
jeweiligen NMOS-Transistor N4 verbunden. Das Spaltengatter 360 überträgt extern
zugeführte
Daten selektiv zum Seitenpuffer 350.
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Nachfolgend
wird der in 4 veranschaulichte Programmierbetrieb
des NAND-Flashspeicherbauelements von 3 näher erläutert, wobei
der Programmierbetrieb eine zweistufige Bitleitungs-Setuptechnik
verwendet, bei der in das Speicherzellenfeld 310 zu programmierende
Daten in den Zwischenspeichereinheiten 351 und 352 des
Seitenpuffers 350 gespeichert werden.
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Während eines
ersten Bitleitungs-Setupintervalls B/L SETUP(1) werden die ersten
bis vierten Bitleitungen BLe00 bis BLe0N, BLo00 bis BLo0N, BLe10
bis BLe1N und BLo10 bis BLo1N auf die Versorgungsspannung Vcc vorgeladen.
Im Intervall B/L SETUP(1) wird der PMOS-Transistor P6 in Reaktion auf
das Steuersignal VIRPWRP leitend geschaltet, woraufhin der Spannungspegel
am Knoten VIRPWR auf die Versorgungsspannung Vcc ansteigt. Die NMOS-Transistoren
Ne5 und No5 werden in Reaktion auf eine Aktivierung der Steuersignale
VBLe und VBLo leitend geschaltet. Dies veranlasst ein Vorladen der
ersten bis vierten Bitleitun gen BLe00 bis BLo1N auf die Versorgungsspannung
Vcc. Die Steuersignale BLSLT0 und BLSLT1 bleiben während des Intervals
B/L SETUP(1) auf niedrigem Logikpegel, so dass die NMOS-Transistoren
N3 und N4 der ersten und zweiten Umschaltschaltung 330, 340 sperrend geschaltet
sind und dadurch die fünften
und sechsten Bitleitungen vom Seitenpuffer 350 abgetrennt
sind.
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Die
Steuersignale BLSHFo0 und BLSHFo1 bleiben während des Intervalls B/L SETUP(1)
ebenfalls auf niedrigem Logikpegel, wodurch die zweiten und vierten
Bitleitungen BLo00 bis BLo0N, BLo10 bis BLo1N von den Knoten Y1
und Y2 elektrisch getrennt bleiben. Das Steuersignal BLSHFe0 wird
zu Beginn des Intervalls B/L SETUP(1) aktiviert und das Steuersignal
BLSHFe1 wird eine gewisse Zeitspanne t1 nach der Aktivierung des
Steuersignals BLSHFe0 aktiviert. Dementsprechend werden die ersten NMOS-Transistoren
Ne1 und die dritten NMOS-Transistoren Ne2 sequentiell leitend geschaltet.
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In
einem zweiten Bitleitungs-Setupintervall B/L SETUP(2) werden die
ersten Bitleitungen BLe00 bis BLe0N und dritten Bitleitungen BLe10
bis BLe1N abhängig
von den im Seitenpuffer 350 gespeicherten Daten sequentiell
entladen. Die ersten Bitleitungen BLe00 bis BLe0N werden hierbei
zu Beginn des Intervalls B/L SETUP(2) entladen, und die dritten
Bitleitungen BLe10 bis BLe1N werden um eine Zeitspanne t2 versetzt
zur Entladung der ersten Bitleitungen BLe00 bis BLe0N entladen.
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Während des
Intervalls B/L SETUP(2) werden die Steuersignale BLSLT0 und BLSLT1
auf eine Referenzspannung VREF gesetzt, die niedriger als die Versorgungsspannung
Vcc ist. Das Steuersignal BLSLT0 wird hierbei zu Beginn des Intervalls
B/L SETUP(2) auf die Referenzspannung VREF gesetzt, und das Steuersignal
BLSLT1 wird um die Zeitspanne t2 versetzt zum Beginn des Intervalls
B/L SETUP(2) auf die Referenzspannung VREF gesetzt. Dementsprechend
werden die NMOS-Transistoren N3 und N4 in Reaktion auf die Steuersignale
BLSLT0 und BLSLT1 sequentiell leitend geschaltet. Dabei ist es möglich, den über die
Transistoren N3 und N4 fließenden
Strom durch Zuführen
der Referenzspannung VREF, die niedriger als die Versorgungsspannung
Vcc ist, zu den Transistoren N3 und N4 zu begrenzen. Die Begrenzung
des Stromflusses über
die Transistoren N3 und N4 vermeidet das Auftreten einer Stromspitze
an den Zwischenspeichereinheiten 351 und 352.
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Während des
Intervalls B/L SETUP(2) bleiben die Steuersignale BLSHFe0 und BLSHFe1
auf hohem Logikpegel. Solange die Steuersignale BLSHFe0 und BLSHFe1
auf hohem Logikpegel bleiben, sind die Transistoren Ne1 und Ne2
leitend geschaltet, wodurch die ersten Bitleitungen BLe00 bis BLe0N
abhängig
von den in den Zwischenspeichereinheiten 351 gespeicherten
Daten entladen werden und die dritten Bitleitungen BLe10 bis BLe1N
um die Zeitspanne t2 versetzt abhängig von den in den Zwischenspeichereinheiten 352 gespeicherten
Daten entladen werden. Speziell wird eine jeweilige Bitleitung nur
dann entladen, wenn der in der korrespondierenden Zwischenspeichereinheit
gespeicherte Datenwert einen bestimmten Logikzustand aufweist, z.B.
einen niedrigen Logikpegel bzw. eine logische „0". Nach Ablauf des Intervalls B/L SETUP(2)
wird eine Programmierspannung an die ausgewählte Wortleitung während eines
Programmierintervalls angelegt. Nach Ablauf des Programmierintervalls werden
die ersten bis sechsten Bitleitungen sämtlich entladen.
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Im
oben beschriebenen NAND-Flashspeicherbauelement werden folglich
Bitleitungsspannungen zum Programmieren des Flashspeicherbauelements
basierend auf im Pufferspeicher gespeicherte Daten eingestellt bzw.
festgelegt. Die ersten Bitleitungen BLe00 bis BLe0N werden abhängig von den
in den Zwischenspeichereinheiten 351 gespeicherten Daten
eingestellt, und dann werden die dritten Bitleitungen BLe10 bis BLe1N
abhängig
von den in den Zwischenspeichereinheiten 352 gespeicherten
Daten eingestellt. Mit anderen Worten werden die ersten und dritten
Bitleitungen BLe00 bis BLe0N und BLe10 bis BLe1N nicht gleichzeitig,
sondern sequentiell eingestellt. Dies verringert die Bitleitungskopplungskapazität während des
Bitleitungs-Setupintervalls des Programmiervorgangs und damit die
Kopplungskapazität
zwischen der Kettenauswahlleitung SSL und der Blockauswahlleitung
BLKWL.
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Zur
einfacheren Erläuterung
sind die Bitleitungen im Speicherzellenfeld 310 des Bauelements von 3 in
zwei Gruppen unterteilt, in alternativen Ausführungsformen der Erfindung
können
die Bitleitungen aber auch in mehr als zwei Gruppen aufgeteilt sein.
Durch Unterteilen der Bitleitungen im Speicherzellenfeld 310 in
eine Anzahl N von Gruppen wird die Bitleitungskopplungskapazität entsprechend
um einen Faktor 1/N reduziert. Durch die Verringerung der Bitleitungskopplungskapazität und der
entsprechenden Verringerung der Kopplungskapazität zwischen der Kettenauswahlleitung
SSL und der Blockauswahlleitung BLKWL wird ein Spannungsabfall der
an die ausgewählte
Wortleitung angelegten Programmierspannung vermieden.
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Ein
in 5 gezeigtes, weiteres erfindungsgemäßes NAND-Flashspeicherbauelement 500 beinhaltet
einen ersten Seitenpuffer 550 und einen zweiten Seitenpuffer 560,
die symmetrisch zu einem Speicherzellenfeld 510 angeordnet
sind. Diese Anordnung wird auch als Oben/Unten-Seitenpufferanordnung
bezeichnet.
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In
dieser Oben/Unten-Seitenpufferanordnung wird eine erste Umschaltschaltung 530,
die zwischen dem Speicherzellenfeld 510 und dem ersten Seitenpuffer 550 vorgesehen
ist, durch eine erste Steuerschaltung 535 gesteuert. Eine
zweite Umschaltschaltung 540, die zwischen dem Speicherzellenfeld 510 und
dem zweiten Seitenpuffer 560 vorgesehen ist, wird von einer
zweiten Steuerschaltung 545 gesteuert. Außerdem ist benachbart
zum Speicherzellenfeld 510 eine Zeilendecoderschaltung 520 vorgesehen.
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Das
NAND-Flashspeicherbauelement von 5 entspricht
im übrigen
demjenigen von 3 mit der Ausnahme, dass das
Bauelement von 3 statt zwei nur einen Seitenpuffer
aufweist. Soweit die beiden Bauelemente übereinstimmen, kann auf die obige
Beschreibung zum Ausführungsbeispiel
der 3 und 4 verwiesen werden.
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In
herkömmlichen
NAND-Flashspeicherbauelementen mit Oben/Unten-Seitenpufferanordnung werden die von
der ersten und zweiten Steuerschaltung 535, 545 abgegebenen
Steuersignale BLSHFe0, BLSHFe1, BLSHFo0, BLSHFo1, BLSLT0 und BLSLT1
gleichzeitig aktiviert, so dass dementsprechend die Bitleitungen
im Speicherbauelement gleichzeitig entladen werden. Dies verursacht
typischerweise eine merkliche Kopplungskapazität, die zu Programmierfehlern
führen
kann. Im Gegensatz dazu ist das Flashspeicherbauelement von 5 so konfiguriert,
dass die Steuersignale BLSHFe0 und BLSHFe1, BLSHFo0 und BLSHFo1
sowie BLSLT0 und BLSLT1 jeweils sequentiell aktiviert werden, wodurch
die Kopplungskapazität
und folglich die Anzahl an Programmierfehlern reduziert wird.