DE102005004355A1

DE102005004355A1 - Halbleitereinrichtung und Verfahren zu deren Herstellung

Info

Publication number: DE102005004355A1
Application number: DE102005004355A
Authority: DE
Inventors: Gerhard Dr. Schmidt
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-01-31
Filing date: 2005-01-31
Publication date: 2006-08-10
Anticipated expiration: 2025-02-01
Also published as: DE102005004355B4; US20060197159A1; US7880272B2

Abstract

Vorgeschlagen werden eine Halbleitereinrichtung (10) sowie ein Verfahren zu deren Herstellung, bei welchen in einem Übergangsbereich (20ü) eines Halbleitermaterialbereichs (20) im Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) ein oberflächennahes Kompensationsdotiergebiet (50) mit einem vom Leitfähigkeitstyp (p) eines Übergangsdotiergebiets (40, VLD) des Halbleitermaterialbereichs (20) verschiedenen Leitfähigkeitstyp (n) vorgesehen wird und bei welchen durch die Dotierung des oberflächennahen Kompensationsdotiergebiets (50) der Halbleitereinrichtung (10) die Dotierung im Übergangsdotiergebiet (40, VLD) zumindest teilweise kompensiert wird.

Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung sowie ein Verfahren zu deren Herstellung. Die vorliegende Erfindung betrifft insbesondere einen VLD-Randabschluss mit oberflächennaher Zone mit oder aus einem entgegengesetzten Leitfähigkeitstyp.

Bei der Ausbildung von Halbleitereinrichtungen, z.B. von Halbleiterschaltungselementen in einem zugrunde liegenden Halbleitermaterialbereich, sind bestimmte Randkonstruktionen notwendig, um bestimmte physikalische oder schaltungstechnische Eigenschaften des betrachteten Halbleiterelements oder des Bauteils zu erreichen. Die Randkonstruktionen beziehen sich jeweils auf denjenigen Randbereich, der sich im Rand eines Halbleiterelements oder einer Halbleitereinrichtung entwickelt. In Bezug auf den Wafer kann es sich dabei durchaus um ein Gebiet im Inneren des Wafers an einer vom Rand des Wafers entfernten Stelle handeln. Nach dem Vereinzeln erzeugter integrierter Schaltkreise und/oder diskreter Bauelemente kommen dann die Randposition und mithin die entsprechende Randkonstruktion zum Tragen.

Bisherige Vorgehensweisen zum Erzeugen von Randkonstruktionen sind vergleichsweise aufwändig, und es bedarf häufig einer Vielzahl unterschiedlicher und aufeinander abgestimmter und justierter Maskenprozesse, um die notwendigen Randkonstruktionen mit ihren spezifischen Eigenschaften erzeugen zu können.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleitereinrichtung sowie ein Verfahren zu deren Herstellung anzugeben, bei welchen notwendigerweise vorzusehende Randkonstruktionen auf besonders einfache und gleichwohl zuverlässige Art und Weise erzeugbar sind.

Gelöst wird die der Erfindung zugrunde liegende Aufgabe bei einer Halbleitereinrichtung erfindungsgemäß durch die Merkmale des unabhängigen Patentanspruchs 1. Des Weiteren wird die Aufgabe bei einem Verfahren zum Herstellen einer Halbleitereinrichtung erfindungsgemäß durch die Merkmale des unabhängigen Patentanspruchs 25 gelöst. Vorteilhafte Fortbildungen der erfindungsgemäßen Halbleitereinrichtung und des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung sind jeweils Gegenstand der abhängigen Unteransprüche.

Erfindungsgemäß wird eine Halbleitereinrichtung geschaffen, bei welcher ein Halbleitermaterialbereich mit einem Oberflächenbereich, mit einem lateralen Randbereich, mit einem vom lateralen Randbereich des Halbleitermaterialbereichs lateral abgewandten aktiven Bereich und mit einem lateral zwischen dem lateralen Randbereich des Halbleitermaterialbereichs und dem aktiven Bereich des Halbleitermaterialbereichs angeordneten Übergangsbereich vorgesehen ist, bei welcher im aktiven Bereich des Halbleitermaterialbereichs im Oberflächenbereich des Halbleitermaterialbereichs ein aktives Gebiet der Halbleitereinrichtung in Form eines Dotiergebiets mit oder von einem ersten Leitfähigkeitstyp vorgesehen ist, bei welcher im Übergangsbereich des Halbleitermaterialbereichs im Oberflächenbereich des Halbleitermaterialbereichs ein Übergangsdotiergebiet mit dem oder vom ersten Leitfähigkeitstyp vorgesehen ist, bei welcher die Konzentration des ersten Leitfähigkeitstyps im Übergangsdotiergebiet der Halbleitereinrichtung in Richtung auf den lateralen Randbereich des Halbleitermaterialbereichs zu abfallend ausgebildet ist, bei welcher im Übergangsbereich des Halbleitermaterialbereichs oder in einem Teil davon im Oberflächenbereich des Halbleitermaterialbereichs ein oberflächennahes Kompensationsdotiergebiet mit einem oder von einem vom ersten Leitfähigkeitstyp des Übergangsdotiergebiets des Halbleitermaterialbereichs verschiede nen oder entgegen gesetzten zweiten Leitfähigkeitstyp vorgesehen ist und bei welcher durch die Dotierung im oberflächennahen Kompensationsdotiergebiet der Halbleitereinrichtung die Dotierung im Übergangsdotiergebiet der Halbleitereinrichtung oder eines Teils davon oder deren Wirkung zumindest teilweise kompensiert ist.

Es ist somit eine Kernidee der erfindungsgemäßen Halbleitereinrichtung, im vorgesehenen Übergangsbereich des Halbleitermaterialbereichs oder in einem Teil davon ein oberflächennahes Kompensationsdotiergebiet auszubilden. Dieses wird mithin in der Oberfläche oder im Oberflächenbereich des zugrunde liegenden Halbleitermaterialbereichs ausgebildet und besitzt einen Leitfähigkeitstyp, der sich vom Leitfähigkeitstyp des Materials des Übergangsdotiergebiets unterscheidet und zu diesem z.B. entgegengesetzt ausgebildet ist. Dadurch wird erfindungsgemäß erreicht, dass durch die Dotierung im oberflächennahen Kompensationsdotiergebiet der Halbleitereinrichtung die Dotierung im Übergangsdotiergebiet der Halbleitereinrichtung oder eines Teils davon oder deren Wirkung zumindest teilweise kompensiert wird, wodurch auf besonders einfache Art und Weise und ohne zusätzliche Justiervorgänge oder Maskenprozesse bestimmte Bauteileigenschaften mit hoher Zuverlässigkeit erzwungen werden können.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Halbleitereinrichtung ist es vorgesehen, dass die Dotierung im oberflächennahen Kompensationsdotiergebiet der Halbleitereinrichtung lateral konstant oder lateral nahezu konstant ausgebildet ist.

Bei einer anderen Ausführungsform der erfindungsgemäßen Halbleitereinrichtung ist es alternativ oder zusätzlich vorgesehen, dass die Dotierung im oberflächennahen Kompensationsdotiergebiet der Halbleitereinrichtung mit einem Maximalwert für die Konzentration oder Dosis ausgebildet ist, der niedri ger ist als der Maximalwert für die Konzentration oder Dosis der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung.

Bei einer weiteren Ausführungsform der erfindungsgemäßen Halbleitereinrichtung ist es alternativ oder zusätzlich vorgesehen, dass die Dotierung im oberflächennahen Kompensationsdotiergebiet der Halbleitereinrichtung mit einem Maximalwert für die Tiefe ihres Verlaufs ausgebildet ist, der niedriger ist als der Maximalwert für die Tiefe des Verlaufs der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung.

Ferner ist es alternativ oder zusätzlich vorgesehen, dass bei einer weiteren vorteilhaften Ausführungsform der erfindungsgemäßen Halbleitereinrichtung der aktive Bereich des Halbleitermaterialbereichs und das aktive Gebiet der Halbleitereinrichtung mit derselben oder mit in einer in etwa übereinstimmenden lateralen Ausdehnung ausgebildet sind.

Des Weiteren ist es alternativ oder zusätzlich denkbar, dass gemäß einer anderen bevorzugten Ausführungsform der erfindungsgemäßen Halbleitereinrichtung der Übergangsbereich des Halbleitermaterialbereichs und der Übergangsdotierbereich der Halbleitereinrichtung mit derselben lateralen Ausdehnung oder mit einer in etwa übereinstimmenden lateralen Ausdehnung ausgebildet sind.

Bei einer anderen alternativen oder zusätzlichen Ausführungsform der erfindungsgemäßen Halbleitereinrichtung ist es denkbar, dass der zugrunde liegende Halbleitermaterialbereich mit einem ersten oder unteren und höher dotierten Bereich und mit einem zweiten oder oberen und niedriger dotierten Bereich ausgebildet ist.

Der zugrunde liegende Halbleitermaterialbereich kann bei einer anderen alternativen oder zusätzlichen Ausführungsform der erfindungsgemäßen Halbleitereinrichtung mit einer n-Dotierung ausgebildet sein.

Ein erster oder unterer Bereich des Halbleitermaterialbereichs kann gemäß einer weiteren alternativen oder zusätzlichen Ausführungsform der erfindungsgemäßen Halbleitereinrichtung mit einer n⁺-Dotierung ausgebildet sein.

Des Weiteren ist es alternativ oder zusätzlich denkbar, dass gemäß einer anderen bevorzugten Ausführungsform der erfindungsgemäßen Halbleitereinrichtung der zweite oder obere Bereich des Halbleitermaterialbereichs mit einer n^–-Dotierung ausgebildet ist.

Auch ist es alternativ oder zusätzlich denkbar, dass gemäß einer weiteren Ausführungsform der erfindungsgemäßen Halbleitereinrichtung das aktive Gebiet der Halbleitereinrichtung mit einer p⁺-Dotierung ausgebildet ist.

Bei einer anderen alternativen oder zusätzlichen Ausführungsform der erfindungsgemäßen Halbleitereinrichtung kann es vorgesehen sein, dass das Übergangsdotiergebiet der Halbleitereinrichtung mit einer p-Dotierung ausgebildet ist.

Bei einer weiteren alternativen oder zusätzlichen Ausführungsform der erfindungsgemäßen Halbleitereinrichtung kann es vorgesehen sein, dass das aktive Gebiet der Halbleitereinrichtung im zweiten oder oberen Bereich des Halbleitermaterialbereichs ausgebildet ist.

Auch ist es denkbar, dass das Übergangsdotiergebiet der Halbleitereinrichtung alternativ oder zusätzlich gemäß einer anderen bevorzugten Ausführungsform der erfindungsgemäßen Halbleitereinrichtung im zweiten oder oberen Bereich des Halbleitermaterialbereichs ausgebildet ist.

Das aktive Gebiet der Halbleitereinrichtung und das Übergangsdotiergebiet der Halbleitereinrichtung können alternativ oder zusätzlich gemäß einer anderen Ausführungsform der erfindungsgemäßen Halbleitereinrichtung mit einer gleichen maximalen Tiefe vom Oberflächenbereich des Halbleitermaterialbereichs aus gemessen ausgebildet sind.

Bei einer weiteren Ausführungsform der erfindungsgemäßen Halbleitereinrichtung ist es alternativ oder zusätzlich vorgesehen, dass das aktive Gebiet der Halbleitereinrichtung und das Übergangsdotiergebiet der Halbleitereinrichtung lateral im Wesentlichen direkt aneinander anschließend ausgebildet sind.

Bei einer anderen vorteilhaften Ausführungsform der erfindungsgemäßen Halbleitereinrichtung ist es alternativ oder zusätzlich vorgesehen, dass die Konzentration der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung, vom Oberflächenbereich des Halbleitermaterialbereichs ausgehend, in ihrer Stärke abfallend ausgebildet ist.

Des Weiteren ist es gemäß einer weiteren Ausführungsform der erfindungsgemäßen Halbleitereinrichtung alternativ oder zusätzlich vorgesehen, dass die Konzentration der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung im Oberflächenbereich des Halbleitermaterialbereichs in ihrer Stärke mit einem vergleichsweise höheren Wert und in der Tiefe des Halbleitermaterialbereichs mit einem vergleichsweise niedrigeren Wert ausgebildet ist.

Des Weiteren ist es alternativ oder zusätzlich bei einer anderen Ausführungsform der erfindungsgemäßen Halbleitereinrichtung vorgesehen, dass die Konzentration der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung, von einer dem aktiven Gebiet der Halbleitereinrichtung zugewandten Seite ausgehend, in Richtung auf den lateralen Randbereich des Halbleitermaterialbereichs zu von innen nach außen in ihrer Stärke abfallend ausgebildet ist.

Ferner ist es alternativ oder zusätzlich vorgesehen, dass bei einer weiteren vorteilhaften Ausführungsform der erfindungsgemäßen Halbleitereinrichtung die Konzentration der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung in ihrem Konzentrationsverlauf auf der dem aktiven Gebiet zugewandten Seite tiefer gehend und auf der dem lateralen Randbereich zugewandten Seite weniger tief gehend ausgebildet ist.

Des Weiteren kann es alternativ oder zusätzlich vorgesehen sein, dass bei einer bevorzugten Ausführungsform der erfindungsgemäßen Halbleitereinrichtung die Konzentration der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung in ihrem Konzentrationsverlauf von der dem aktiven Gebiet zugewandten Seite zu der dem lateralen Randbereich zugewandten Seite monoton verlaufend ausgebildet ist.

Es ist ferner vorteilhaft, wenn bei einer anderen Ausführungsform der erfindungsgemäßen Halbleitereinrichtung die Konzentration der Dotierung des Übergangsdotierbereichs alternativ oder zusätzlich in ihrer lokalen Stärke von der dem aktiven Gebiet zugewandten Seite von innen nach außen zu der dem Randgebiet des Halbleitermaterialbereichs zugewandten Seite hin abfallend ausgebildet ist.

Die Halbleitereinrichtung kann z.B. als Leistungshalbleitereinrichtung ausgebildet sein.

Die Halbleitereinrichtung kann insbesondere auch als Diode, IGBT, FET oder Bipolartransistor oder ein solches Bauteil oder eine Mehrzahl solcher Bauteile aufweisend ausgebildet sein.

Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen Halbleitereinrichtung vorgeschlagen, bei welchem ein Halbleitermaterialbereich mit einem Oberflächenbereich, mit einem lateralen Randbereich, mit einem vom lateralen Randbereich des Halbleitermaterialbereichs lateral abgewandten aktiven Bereich und mit einem lateral zwischen dem lateralen Randbereich des Halbleitermaterialbereichs und dem aktiven Bereich des Halbleitermaterialbereichs angeordneten Übergangsbereich vorgesehen wird, bei welchem im aktiven Bereich des Halbleitermaterialbereichs im Oberflächenbereich des Halbleitermaterialbereichs ein aktives Gebiet der Halbleitereinrichtung in Form eines Dotiergebiets mit oder von einem ersten Leitfähigkeitstyp vorgesehen wird, bei welchem im Übergangsbereich des Halbleitermaterialbereichs im Oberflächenbereich des Halbleitermaterialbereichs ein Übergangsdotiergebiet mit dem oder vom ersten Leitfähigkeitstyp vorgesehen wird, bei welchem die Konzentration des ersten Leitfähigkeitstyps im Übergangsdotiergebiet der Halbleitereinrichtung in Richtung auf den lateralen Randbereich des Halbleitermaterialbereichs zu abfallend ausgebildet wird, bei welchem im Übergangsbereich des Halbleitermaterialbereichs oder in einem Teil davon im Oberflächenbereich des Halbleitermaterialbereichs ein oberflächennahes Kompensationsdotiergebiet mit einem oder von einem vom ersten Leitfähigkeitstyp des Übergangsdotiergebiets des Halbleitermaterialbereichs verschiedenen oder entgegen gesetzten zweiten Leitfähigkeitstyp vorgesehen wird und bei welchem durch die Dotierung im oberflächennahen Kompensationsdotiergebiet der Halbleitereinrichtung die Dotierung im Übergangsdotiergebiet der Halbleitereinrichtung oder eines Teils davon oder deren Wirkung zumindest teilweise kompensiert wird.

Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung ist es vorgesehen, dass die Dotierung im oberflächennahen Kompensationsdotiergebiet der Halbleitereinrichtung lateral konstant oder lateral nahezu konstant ausgebildet wird.

Bei einer anderen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung ist es alternativ oder zusätzlich vorgesehen, dass die Dotierung im oberflächennahen Kompensationsdotiergebiet der Halbleitereinrichtung mit einem Maximalwert für die Konzentration oder Dosis ausgebildet wird, der niedriger ist als der Maximalwert für die Konzentration oder Dosis der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung.

Bei einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung ist es alternativ oder zusätzlich vorgesehen, dass die Dotierung im oberflächennahen Kompensationsdotiergebiet der Halbleitereinrichtung mit einem Maximalwert für die Tiefe ihres Verlaufs ausgebildet wird, der niedriger ist als der Maximalwert für die Tiefe des Verlaufs der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung.

Ferner ist es alternativ oder zusätzlich vorgesehen, dass bei einer weiteren vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung der aktive Bereich des Halbleitermaterialbereichs und das aktive Gebiet der Halbleitereinrichtung mit derselben oder mit in einer in etwa übereinstimmenden lateralen Ausdehnung ausgebildet werden.

Des Weiteren ist es alternativ oder zusätzlich denkbar, dass gemäß einer anderen bevorzugten des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung der Übergangsbereich des Halbleitermaterialbereichs und der Über gangsdotierbereich der Halbleitereinrichtung mit derselben lateralen Ausdehnung oder mit einer in etwa übereinstimmenden lateralen Ausdehnung ausgebildet werden.

Bei einer anderen alternativen oder zusätzlichen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung ist es denkbar, dass der zugrunde liegende Halbleitermaterialbereich mit einem ersten oder unteren und höher dotierten Bereich und mit einem zweiten oder oberen und niedriger dotierten Bereich ausgebildet wird.

Der zugrunde liegende Halbleitermaterialbereich kann bei einer anderen alternativen oder zusätzlichen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung mit einer n-Dotierung ausgebildet werden.

Ein erster oder unterer Bereich des Halbleitermaterialbereichs kann gemäß einer weiteren alternativen oder zusätzlichen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung mit einer n⁺-Dotierung ausgebildet werden.

Des Weiteren ist es alternativ oder zusätzlich denkbar, dass gemäß einer anderen bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung der zweite oder obere Bereich des Halbleitermaterialbereichs mit einer n^–-Dotierung ausgebildet wird.

Auch ist es alternativ oder zusätzlich denkbar, dass gemäß einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung das aktive Gebiet der Halbleitereinrichtung mit einer p⁺-Dotierung ausgebildet wird.

Bei einer anderen alternativen oder zusätzlichen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung kann es vorgesehen sein, dass das Übergangsdotiergebiet der Halbleitereinrichtung mit einer p-Dotierung ausgebildet wird.

Bei einer weiteren alternativen oder zusätzlichen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung kann es vorgesehen sein, dass das aktive Gebiet der Halbleitereinrichtung im zweiten oder oberen Bereich des Halbleitermaterialbereichs ausgebildet wird.

Auch ist es denkbar, dass das Übergangsdotiergebiet der Halbleitereinrichtung alternativ oder zusätzlich gemäß einer anderen bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung im zweiten oder oberen Bereich des Halbleitermaterialbereichs ausgebildet wird.

Das aktive Gebiet der Halbleitereinrichtung und das Übergangsdotiergebiet der Halbleitereinrichtung können alternativ oder zusätzlich gemäß einer anderen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung mit einer gleichen maximalen Tiefe vom Oberflächenbereich des Halbleitermaterialbereichs aus gemessen ausgebildet werden.

Bei einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung ist es alternativ oder zusätzlich vorgesehen, dass das aktive Gebiet der Halbleitereinrichtung und das Übergangsdotiergebiet der Halbleitereinrichtung lateral im Wesentlichen direkt aneinander anschließend ausgebildet werden.

Bei einer anderen vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung ist es alternativ oder zusätzlich vorgesehen, dass die Konzentration der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung, vom Oberflächenbereich des Halbleitermaterialbereichs ausgehend, in ihrer Stärke abfallend ausgebildet wird.

Des Weiteren ist es gemäß einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung alternativ oder zusätzlich vorgesehen, dass die Konzentration der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung im Oberflächenbereich des Halbleitermaterialbereichs in ihrer Stärke mit einem vergleichsweise höheren Wert und in der Tiefe des Halbleitermaterialbereichs mit einem vergleichsweise niedrigeren Wert ausgebildet wird.

Des Weiteren ist es alternativ oder zusätzlich bei einer anderen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung vorgesehen, dass die Konzentration der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung, von einer dem aktiven Gebiet der Halbleitereinrichtung zugewandten Seite ausgehend, in Richtung auf den lateralen Randbereich des Halbleitermaterialbereichs zu von innen nach außen in ihrer Stärke abfallend ausgebildet wird.

Ferner ist es alternativ oder zusätzlich vorgesehen, dass bei einer weiteren vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung die Konzentration der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung in ihrem Konzentrationsverlauf auf der dem aktiven Gebiet zugewandten Seite tiefer gehend und auf der dem lateralen Randbereich zugewandten Seite weniger tief gehend ausgebildet wird.

Des Weiteren kann es alternativ oder zusätzlich vorgesehen sein, dass bei einer bevorzugten des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung die Konzentration der Dotierung des Übergangsdotiergebiets der Halb leitereinrichtung in ihrem Konzentrationsverlauf von der dem aktiven Gebiet zugewandten Seite zu der dem lateralen Randbereich zugewandten Seite monoton verlaufend ausgebildet wird.

Es ist ferner vorteilhaft, wenn bei einer anderen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleitereinrichtung die Konzentration der Dotierung des Übergangsdotierbereichs alternativ oder zusätzlich in ihrer lokalen Stärke von der dem aktiven Gebiet zugewandten Seite von innen nach außen zu der dem Randgebiet des Halbleitermaterialbereichs zugewandten Seite hin abfallend ausgebildet wird.

Die Halbleitereinrichtung kann z.B. als Leistungshalbleitereinrichtung ausgebildet werden.

Die Halbleitereinrichtung kann insbesondere auch als Diode, IGBT, FET oder Bipolartransistor oder ein solches Bauteil oder eine Mehrzahl solcher Bauteile aufweisend ausgebildet werden.

Diese und weitere Aspekte der vorliegenden Erfindung werden nachfolgend weiter erläutert:
Die Erfindung betrifft insbesondere einen VLD-Randabschluss mit oberflächennaher Zone eines entgegen gesetzten Leitungstyps.

Einführung

Hochvolt- oder Hochspannungshalbleiterbauelemente benötigen Randkonstruktionen, um eine geforderte Spannungsfestigkeit zu erreichen. Diese Randkonstruktionen sind bisher sehr aufwendig. Beispiele hierfür sind SIPMOS- und IGBT-Leistungstransistoren sowie Hochvoltdioden.

Hauptaufgabe eines Hochvoltchiprandes ist die Steuerung der elektrischen Feldstärke im Bereich zwischen dem aktiven Gebiet und der Sägekante des Bauteils. Um einen verfrühten Durchbruch im Sperrfall zu vermeiden, darf im Rand die elektrische Feldstärke nicht die maximalen Werte übersteigen, die im aktiven Bereich auftreten. Ziel ist es, die Äquipotentiallinien definiert aus dem Inneren des Bauteils im Chiprand an die Oberfläche zu führen, d.h. die Erfindung betrifft unter anderem das Feldlinien- oder Äquipotentiallinienmanagement.

Dabei ist zu beachten, dass Krümmungen und die Dichte der Äquipotentiallinien keine Feldüberhöhungen verursachen, die das Bauteil zum vorzeitigen Spannungsdurchbruch bringen, z.B. durch einen Avalanchedurchbruch in Si oder durch einen dielektrischen Durchbruch in Oxid- und Passivierungsschichten.

Problem

Eine nahezu ideale Verteilung der Oberflächenfeldstärke gewährleistet ein so genannter VLD-Randabschluss (VLD = Variation of Lateral Doping), bei dem die graduelle Abschwächung des lateralen Dotierungsverlaufs so eingestellt wird, dass praktisch über die gesamte Randbreite eine konstante elektrische Feldstärke an der Halbleiteroberfläche resultiert.

Das VLD-Prinzip wurde in /1/ beschrieben. Ein Verfahren zur Realisierung eines VLD-Hochvoltrandes mit geringer Junctiontiefe ist z.B. über spezielle Maskentechniken für die laterale Dosisabschwächung bei der Einbringung des Dotierstoffes über eine Ionenimplantation realisierbar. Ein solches Verfahren besteht z.B. auch in dem Einbringen eines Dotierstoffes bei einer Ionenimplantation durch eine Lackmaske mit lateral variierendem Öffnungsverhältnis und in einem anschließenden Verfließen der Dotierung durch einen Hochtemperaturprozess.

In 1 ist die Struktur eines solchen Randabschlusses schematisch dargestellt. Um den Chipaussenrand, an dem die Sägekante verläuft, potentialfrei zu halten, wird in der Regel ein Channelstopper eingebaut, an dem die weitere Ausbreitung der Raumladungszone gestoppt werden soll.

In 2 ist das Ergebnis einer Simulation der Potentialverteilung für eine Hochvoltdiode, wie sie für eine Nennspannung von 3,3 kV ausgelegt wird, mit einem solchen Randabschluss dargestellt. Die Simulationen wurden mit dem Programm BREAKDOWN /3/ durchgeführt.

Dieser Ausführungsform liegen konkret die folgenden Strukturdaten zugrunde:
Das n-dotierte Basismaterial hat einem spezifischen Widerstand von 350 Ωcm und eine Dicke von 375 μm. Die vertikale und die laterale Diffusionstiefe des p⁺-Anodengebietes beträgt 6 μm und dessen Oberflächenkonzentration 5·10¹⁸ cm^–3. Für den n⁺-Channelstopper wurde eine Oberflächenkonzentration von 1·10¹⁸ cm^–3 angesetzt. Seine Breite beträgt 10 μm, die gesamte Randbreite 860 μm. Die VLD-Zone erstreckt sich bis zum Channelstopper, die maximale Junctiontiefe an der Anode ist gleich mit jener. Die Tiefe der kathodenseitigen n⁺-Zone und deren Randkonzentration ist auf 20 μm und 2·10¹⁵ cm^–3 gesetzt worden.

Die maximale Sperrfähigkeit im Volumen des Bauelementes liegt bei dieser Grunddimensionierung bei etwa 4800 V.

Bei der Optimierung des lateralen Dosisverlaufs und des Wertes für die VLD-Maximaldosis mit dem Ziel die elektrische Feldstärke an der Halbleiteroberfläche auf einem konstanten Wert zu halten, resultiert bei einer Implantationsdosis von 1,4·10¹² cm^–2 der in 3 dargestellte Verlauf der latera len Akzeptordosis-, der Potential- und der Feldverteilung. Die Sperrspannung beträgt in diesem Fall 4525 Volt.

Bedingt durch die relativ geringe Randbreite wird der Potentialabbau vor dem Channelstopper etwas aufgestaut und es kommt zur Ausbildung einer Feldstärkespitze an dieser Stelle. Trotzdem kann der Channelstopper bei einem zu schmalen Rand den Durchgriff der Raumladungszone in den Bereich des vertikalen Chiprandes nicht verhindern, 2. Da hier im Normalfall die Sägekante verläuft, führt das zumindest zu erhöhten Leckströmen, im Extremfall kann es aber auch zum elektrischen Überschlag von der Chipkante zur Anode kommen.

Außerdem stellt die Feldstärkespitze am Channelstopper ein weiteres Problem dar, weil mit dieser ein hoher Feldgradient einhergeht, der die treibende Kraft zum Aufbau von Ladungsträgerbergen darstellt, die durch die Trennung von äußeren Ladungen in oder auf der Passivierungsschicht hervorgerufen werden können. Dieser Effekt führt bei einer dielektrischen Passivierung schließlich zu einer sehr starken und unerwünschten Drift der Sperrfähigkeit und zum Oberflächendurchbruch am n⁺-Channelstopper /4/.

Um den Durchgriff der Raumladungszone in den Randbereich zu verhindern, müsste der Rand breiter gestaltet werden, in diesem Fall mindestens 1200 μm. Die Feldspitze am Channelstopper würde dadurch zwar auch kleiner werden, aber nicht völlig verschwinden.

Lösung

Diese Nachteile werden beseitigt, wenn man z.B. bei der in 1 gezeigten Struktur eine zusätzliche oberflächennahe Zone des zur VLD-Zone entgegen gesetzten Leitungstyps mit lateral konstanter Dosis einführt, im gezeigten Fall also eine n-dotierte Zone, 4. Deren Dosiswert ist geringer als die Maximaldosis sowie deren Eindringtiefe geringer als die Junctiontiefe des VLD-Gebietes an der Anode. Dadurch entsteht lateral ein gleitender Übergang von der n- zur p-Dotierung im auslaufenden Bereich der VLD-Zone, weil durch die zur Anode hin zunehmende p-Dosis diese konstante n-Dotierung immer stärker kompensiert wird, bis diese schließlich völlig in der p-Dotierung versinkt und von dieser überdeckt wird.

Bei hinreichend hoher Dosis macht die Einführung einer solchen n-Zone den n⁺-Channelstopper überflüssig. Dies ist auch vom Produktionsprozess her attraktiv, weil damit eine Fotoebene eingespart werden kann.

Die Herstellung der n-Zone kann technologisch beispielsweise über eine ganzflächige Implantation ohne zusätzliche Fototechnik erfolgen, da die relativ geringe n-Dosis in den übrigen Gebieten mit sehr viel höherer Dotierung nicht in Erscheinung treten kann.

Alternativ kann zu deren Realisierung auch auf eine echte Oberflächenladung in Form von Oberflächendonatoren zurückgegriffen werden. Diese setzen ein geeignetes Passivierungssystem voraus, wie z.B. eine semiisolierende amorphe Schicht, bei der sich über energetisch tiefe Zustände durch die Bandverbiegung am amorph-kristallinen Übergang solche positiv geladenen Oberflächenladungen ausbilden können. Durch die Wahl der Abscheidebedingungen oder ggf. durch eine Dotierung werden deren Existenz oder Dichte eingestellt. In Frage hierfür kommen beispielsweise Schichten aus amorphem Silizium, Kohlenstoff oder Siliziumkarbid, die direkt auf die Halbleiteroberfläche abgeschieden werden.

In 5 ist nun die Potentialverteilung für eine solche Struktur, wie sie sich aus der Simulation ergibt, dargestellt.

Zugrunde gelegt wurden eine konstante positive Oberflächenladungsdichte von 3·10¹¹cm^–2 und eine VLD-Maximumsdosis von 1,7·10¹² cm^–2. Der Channelstopper ist entfallen. Es zeigt sich, dass es unter diesen Randbedingungen gelingt, den Rand von etwa 1200 μm auf 850 μm zu reduzieren, ohne das es zum unerwünschten Durchgriff der Raumladungszone in den Chiprand kommt. Die Spannung wird nun ausschließlich auf der Chipoberseite bis auf kathodenseitiges Potential abgebaut. Die Sperrfähigkeit ist mit 4347 Volt gegenüber der Situation 2 nicht nennenswert reduziert und trägt dem Potentialabbau über einen schmaleren Rand Rechnung.

Eine deutliche Verbesserung ergibt sich hinsichtlich der Feldstärkespitze am Channelstopper, 6. Diese lässt sich durch die Gegenkompensation aufgrund der Donatorladungen völlig beseitigen, und es kommt nirgendwo an der Halbleiteroberfläche zu kritischen Feldverteilungen. Der Wert liegt trotz der Randreduktion überall unter einer sehr unkritischen Feldstärke von 70 kV/cm.

Nimmt man einen gewissen Trade Off im Sperrvermögen des Bauelementes hin, kann der Rand bei entsprechender Erhöhung der Dosis der n-Zone mit einer gleichzeitig einhergehenden Dosisanpassung für die VLD-Zone noch weiter reduziert werden. Das ist in 7 dargestellt.

Die entsprechenden Dosiswerte resultieren für alle Randbreiten aus der Situation, in der in der Simulation der vollständige Potentialabbau gerade noch über die vorgegebene Randbreite erfolgen kann.

Schließlich bewirkt eine entsprechende Erhöhung der VLD-Dosis einhergehend mit dem Konzept der Gegenkompensation durch die oberflächennahe n-Zone eine deutliche Reduktion der Empfindlichkeit des Randes auf fremde Oberflächenladungen mit der gleichzeitigen Option den Rand zu reduzieren. Solche „Störladungen" stammen beispielsweise aus der Vergussmasse beim im Gehäuse montierten Chip.

Deren Einfluss ist in 8 dargestellt, wo die Abhängigkeit der Sperrspannung als Funktion einer positiven Störladung für eine Situation ohne und mit Gegenkompensation aufgetragen ist.

Das geschilderte Konstruktionsprinzip lässt sich natürlich auch für die Struktur nach 4 mit invertierten Dotierungsverhältnissen und mit entsprechend angepassten Dosiswerten auch für SiC anwenden.

Kernaspekte

Ein Kern der Erfindung ist der effektive Abbau der Raumladungszone und der Feldstärkespitze am lateralen Ende der schwach dotierten Zone bei einem VLD-Randabschluss durch Einführung einer oberflächennahen Zone konstanter oder zumindest nahezu konstanter Dotierung des zur VLD-Dotierung entgegen gesetzten Leitungstyps, die sich mindestens soweit in das p-Gebiet hinein erstreckt, bis deren Dosis vernachlässigbar klein gegen die lateral variierende VLD-Dosis wird.

Ausführungsformen

Ein Ausführungsbeispiel ist die beschriebene Hochvoltdiode nach 4. Der vorgeschlagene Randabschluss kann erfindungsgemäß auch auf andere Hochvoltleistungsbauelemente übertragen werden.

Weitere Ausführungsbeispiele sind die Anwendung bei SIPMOS- oder COOLMOS-Leistungstransistoren, JFETs, IGBTs oder Schottkydioden mit oder auf der Basis von Si und/oder SiC.

Diese und weitere Aspekte der vorliegenden Erfindung werden nachfolgend anhand der beigefügten Figuren erläutert, welche exemplarisch Ausführungsformen der Erfindung zeigen:
1 ist eine schematische und geschnitten Seitenansicht eines bekannten Halbleiterelements.
2 ist ein Graph, welcher schematisch den Potenzialverlauf bei einer bekannten Halbleitereinrichtung in einer geschnittenen Seitenansicht zeigt.
3 zeigt verschiedene Bauteilparameter bei einer herkömmlichen Ausführungsform einer Halbleitereinrichtung.
4 zeigt eine Ausführungsform einer erfindungsgemäßen Halbleitereinrichtung in schematischer und geschnittener Seitenansicht.
5 zeigt in Form eines Graphen den räumlichen Verlauf des elektrischen Potenzials bei einer Ausführungsform der erfindungsgemäßen Halbleitereinrichtung.
6 zeigt in Form eines Graphen verschiedene Bauteileigenschaften einer Ausführungsform der erfindungsgemäßen Halbleitereinrichtung.
7 zeigt in Form eines Graphen die Abhängigkeit bestimmter Bauteileigenschaften von der Bauteildimensionierung.
8 zeigt in Form eines Graphen einen Vergleich bestimmter Bauteilparameter zwischen dem Stand der Technik und der erfindungsgemäßen Halbleitereinrichtung.
Nachfolgend werden strukturell und/oder funktionell ähnliche oder äquivalente Strukturen oder Verfahrensschritte mit denselben Bezugszeichen bezeichnet. Nicht in jedem Fall ihres Auftretens wird eine Detailbeschreibung der strukturellen Elemente oder Verfahrensschritte wiederholt.
1 zeigt in schematischer und geschnittener Seitenansicht eine bekannte Halbleitereinrichtung 10'. Dieser herkömmlichen Halbleitereinrichtung 10' liegt ein Halbleitermaterialbereich 20 mit einem Oberflächenbereich 20a zugrunde. Dieser Halbleitermaterialbereich 20 wird in dem in 1 gezeigten Ausführungsbeispiel von einem ersten und unteren Materialbereich 20-1 mit n⁺-Dotierung und von einem zweiten und oberen Materialbereich 20-2 mit einer n^–-Dotierung gebildet. Auf der Rückseite 20b des Halbleitermaterialbereichs 20 ist eine Kathode K aus einem Kathodenmaterial 90 vorgesehen.
Der Halbleitermaterialbereich 20 ist lateral unterteilt, und zwar in einen aktiven Bereich 20z, der auch als zentraler Bereich bezeichnet werden kann, in einen Übergangsbereich 20ü sowie in einen sich anschließenden Randbereich 20r. Der Randbereich 20r bildet tatsächlich auch den Rand der herkömmlichen Halbleitereinrichtung 10' im engeren Sinne.
Der aktive Bereich 20z des Halbleitermaterialbereichs 20 weist im Bereich der Oberfläche 20a des Halbleitermaterialbereichs 20 ein aktives Gebiet 30 auf, und zwar mit einer p⁺-Dotierung. Elektrisch ist dieses aktive Gebiet 30 direkt an eine Anode A aus einem Anodenmaterial 80 angeschlossen. Die Dotierung des aktiven Gebiets 30 erstreckt sich, von der Oberfläche 20a des Halbleitermaterialbereichs 20 ausgehend, bis zu einer maximalen Tiefe t in den Halbleitermaterialbereich 20 hinein.
Lateral an das aktive Gebiet 30 anschließend folgt im Übergangsbereich 20ü des Halbleitermaterialbereichs 30 der Übergangsdotierbereich 40, VLD, welcher p-dotiert ausgebildet ist. In der Ausführungsform der 4 schließt das Übergangsdotiergebiet 40 direkt an das aktive Gebiet 30 an. Von der Oberfläche 20a des Halbleitermaterialbereichs 20 ausgehend erstreckt sich die Dotierung des Übergangsdotiergebiets 40 in direkter Nachbarschaft zum aktiven Gebiet 30 z.B. zunächst ebenfalls bis zu etwa der Tiefe t, wobei die Ausdehnung der Dotierung des Übergangsdotiergebiets 40 VLD zum Rand hin in Bezug auf die maximale Tiefe t absinkt. Das bedeutet, dass die p-Dotierung des Übergangsdotiergebiets 40 VLD in der Nachbarschaft zum aktiven Gebiet 30 maximal ist und dann monoton in Richtung auf den Randbereich 20r zu abfällt.
Allgemein kann die Tiefe t kleiner, größer oder gleich der Junctiontiefe des aktiven Gebiets gewählt werden, solange nur sicher gestellt ist, dass sich die Gebiete 30, 40 berühren und/oder überlappen.
Im Randbereich 20r des Halbleitermaterialbereichs 20 selbst befindet sich ein so genannter Kanalstopper 60 mit n⁺-Dotierung. Die Oberfläche 20a des Halbleitermaterialbereichs 20, die nicht mit dem Anodenmaterial 80 der Anode A belegt ist, wird bei der Ausführungsform der 1 durch eine Passivierungsschicht 70 abgedeckt.
Die Anordnung aus der 1 ist beispielsweise rotationssymmetrisch gedacht zur eingezeichneten Symmetrieachse z am linken Rand der 1. Es sind aber auch quadratische Chips mit einem nur in den Chipecken gekrümmt verlaufenden Randbereich denkbar.
Wie oben bereits erwähnt und im Detail diskutiert wurde, zeigen die 2 und 3 in Form von Graphen den Potenzialver lauf bzw. bestimmte elektrische Eigenschaften einer herkömmlichen Halbleitereinrichtung 10', die gemäß der 1 oder in ähnlicher Form aufgebaut sein kann.
Die 4 zeigt ebenfalls in schematischer und geschnittener Seitenansicht eine Halbleitereinrichtung 10, wie sie erfindungsgemäß vorgeschlagen wird.
Die in 4 dargestellte Struktur stimmt in Bezug auf die Grundelemente im Wesentlichen mit der Struktur aus der 1 für die herkömmliche Halbleitereinrichtung 10' überein. Jedoch sind erfindungsgemäß maßgebliche Unterschiede vorgesehen.
Im Bereich der p-Dotierung des Übergangsdotiergebiets 40 im Übergangsbereich 20ü des Halbleitermaterialbereichs 20 ist erfindungsgemäß in der Nähe der Oberfläche ein oberflächennahes Kompensationsdotiergebiet 50 vorgesehen, welches eine Dotierung aufweist, die der Dotierung des Übergangsdotiergebiets 40 entgegengesetzt ist. Dies ist in dem Fall der 4 also eine n-Dotierung.
Diese n-Dotierung des Kompensationsdotiergebiets 50 ist konstant gewählt. Wenn nun die p-Dotierung des Übergangsdotiergebiets 40, VLD mit einer lateral zum Rand hin abfallenden Stärke ausgebildet wird, so dass direkt angrenzend zum aktiven Gebiet 30 die p-Dotierung des Übergangsdotiergebiets 40, VLD maximal ist und in der Nachbarschaft zum Randbereich 20r des Halbleitermaterialbereichs 20 abfallend minimal, ergibt sich, dass durch Zusammenwirken der n-Dotierung des Kompensationsdotiergebiets 50 mit der p-Dotierung des Übergangsdotiergebiets 40, VLD eine teilweise Kompensation im Oberflächenbereich 20a des Halbleitermaterialbereichs 20 erfolgt, so dass die Dotierung im Oberflächenbereich 20a des Halbleitermaterialbereichs 20 direkt in der Nachbarschaft zum aktiven Gebiet 30 im Übergansdotiergebiet 40, VLD noch eine p-Dotie rung aufweist, wogegen in der Nachbarschaft zum Randbereich 20r des Halbleitermaterialbereichs 30 durch Überkompensation bereits eine n-Dotierung vorliegt.
Aufgrund des Vorsehens des Kompensationsdotiergebiets 50 mit n-Dotierung kann eine entsprechende Feldgeometrie oder Potenzialgeometrie mit den erfindungsgemäßen Vorteilen erzwungen werden.
Wie oben bereits erwähnt wurde, zeigen die 5 bis 8 in Form von Graphen Bauteileigenschaften von erfindungsgemäßen Halbleitereinrichtungen, die in der in 4 gezeigten oder in ähnlicher Form aufgebaut sein können.
Zitierte Literatur

/1/ R. Stengl et al., IEEE Trans. ED 33, 426 (1986).
/3/ J. Pelka, Dissertation, TU Berlin (1983).
/4/ R. Stengl and E. Falck, IEEE Trans. on Electron Dev., Vol. 38, No. 9, Sept. 1991, pp. 2181–2188.

10: erfindungsgemäße Halbleitereinrichtung
10': herkömmliche Halbleitereinrichtung
20: Halbleitermaterialbereich
20a: Oberflächenbereich, Oberseite, Oberfläche
20b: Rückseite, Unterseite
20r: Randbereich
20ü: Übergangsbereich
20z: aktiver Bereich, zentraler Bereich
20-1: erster oder unterer Materialbereich
20-2: zweiter oder oberer Materialbereich
30: aktives Gebiet
40: Übergangsdotiergebiet
50: Kompensationsdotiergebiet
70: Passivierungsschicht
80: Anode, Material für die Anode A
90: Kathode, Material für die Kathode K
A: Anode
K: Kathode
t: Tiefe der Dotierung
VLD: Übergangsdotiergebiet, Gebiet mit lateral
: variierender Dotierung
z: Symmetrieachse, Drehachse

Claims

Halbleitereinrichtung (10), – bei welcher ein Halbleitermaterialbereich (20) mit einem Oberflächenbereich (20a), mit einem lateralen Randbereich (20r), mit einem vom lateralen Randbereich (20r) des Halbleitermaterialbereichs (20) lateral abgewandten aktiven Bereich (20z) und mit einem lateral zwischen dem lateralen Randbereich (20r) des Halbleitermaterialbereichs (20) und dem aktiven Bereich (20z) des Halbleitermaterialbereichs (20) angeordneten Übergangsbereich (20ü) vorgesehen ist, – bei welcher im aktiven Bereich (20z) des Halbleitermaterialbereichs (20) im Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) ein aktives Gebiet (30) der Halbleitereinrichtung (10) in Form eines Dotiergebiets mit oder von einem ersten Leitfähigkeitstyp (p) vorgesehen ist, – bei welcher im Übergangsbereich (20ü) des Halbleitermaterialbereichs (20) im Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) ein Übergangsdotiergebiet (40, VLD) mit dem oder vom ersten Leitfähigkeitstyp (p) vorgesehen ist, – bei welcher die Konzentration des ersten Leitfähigkeitstyps (p) im Übergangsdotiergebiet (40, VLD) der Halbleitereinrichtung (10) in Richtung auf den lateralen Randbereich (20r) des Halbleitermaterialbereichs (20) zu abfallend ausgebildet ist, – bei welcher im Übergangsbereich (20ü) des Halbleitermaterialbereichs (20) oder in einem Teil davon im Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) ein oberflächennahes Kompensationsdotiergebiet (50) mit einem oder von einem vom ersten Leitfähigkeitstyp (p) des Übergangsdotiergebiets (40, VLD) des Halbleitermaterialbereichs (20) verschiedenen oder entgegen gesetzten zweiten Leitfähigkeitstyp (n) vorgesehen ist und – bei welcher durch die Dotierung im oberflächennahen Kompensationsdotiergebiet (50) der Halbleitereinrichtung (10) die Dotierung im Übergangsdotiergebiet (40, VLD) der Halbleitereinrichtung (10) oder eines Teils davon oder deren Wirkung zumindest teilweise kompensiert ist.
Halbleitereinrichtung nach Anspruch 1, bei welcher die Dotierung im oberflächennahen Kompensationsdotiergebiet (50) der Halbleitereinrichtung (10) lateral konstant oder lateral nahezu konstant ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher die Dotierung im oberflächennahen Kompensationsdotiergebiet (50) der Halbleitereinrichtung (10) mit einem Maximalwert für die Konzentration oder Dosis ausgebildet ist, der niedriger ist als der Maximalwert für die Konzentration oder Dosis der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10).
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher die Dotierung im oberflächennahen Kompensationsdotiergebiet (50) der Halbleitereinrichtung (10) mit einem Maximalwert für die Tiefe ihres Verlaufs ausgebildet ist, der niedriger ist als der Maximalwert für die Tiefe des Verlaufs der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10).
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher der aktive Bereich (20z) des Halbleitermaterialbereichs (20) und das aktive Gebiet (30) der Halbleitereinrichtung (10) mit derselben oder mit in einer in etwa übereinstimmenden lateralen Ausdehnung ausgebildet sind.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher der Übergangsbereich (20ü) des Halbleitermaterialbereichs (20) und der Übergangsdotierbereich (40, VLD) der Halbleitereinrichtung (10) mit derselben lateralen Ausdehnung oder mit einer in etwa übereinstimmenden lateralen Ausdehnung ausgebildet sind.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher der zugrunde liegende Halbleitermaterialbereich (20) mit einem ersten oder unteren und höher dotierten Bereich (20-1) und mit einem zweiten oder oberen und niedriger dotierten Bereich (20-2) ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher der zugrunde liegende Halbleitermaterialbereich (20) mit einer n-Dotierung ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher ein erster oder unterer Bereich (20-1) des Halbleitermaterialbereichs (20) mit einer n⁺-Dotierung ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher der zweite oder obere Bereich (20-2) des Halbleitermaterialbereichs (20) mit einer n^–-Dotierung ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher das aktive Gebiet (30) der Halbleitereinrichtung (10) mit einer p⁺-Dotierung ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher das Übergangsdotiergebiet (40, VLD) der Halbleitereinrichtung (10) mit einer p-Dotierung ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher das aktive Gebiet (30) der Halbleitereinrichtung (10) im zweiten oder oberen Bereich (20-2) des Halbleitermaterialbereichs (20) ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher das Übergangsdotiergebiet (30) der Halbleitereinrichtung (10) im zweiten oder oberen Bereich (20-2) des Halbleitermaterialbereichs (20) ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, – bei welcher das aktive Gebiet (30) der Halbleitereinrichtung (10) gegenüber dem Übergangsdotiergebiet (40) der Halbleitereinrichtung (10) mit einer kleineren, größeren oder gleichen maximalen Tiefe (t), vom Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) aus gemessen, ausgebildet ist und/oder – bei welcher sich die beiden Gebiete (30, 40) insbesondere berühren oder überlappen.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher das aktive Gebiet (30) der Halbleitereinrichtung (10) und das Übergangsdotiergebiet (40, VLD) der Halbleitereinrichtung (10) lateral im Wesentlichen direkt aneinander anschließend ausgebildet sind.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher die Konzentration der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10), vom Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) ausgehend, in ihrer Stärke abfallend ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher die Konzentration der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10), im Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) ausgehend in ihrer Stärke mit einem vergleichsweise höheren Wert und in der Tiefe des Halbleitermaterialbereichs (20) mit einem vergleichsweise niedrigeren Wert ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher die Konzentration der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10), von einer dem aktiven Gebiet (30) der Halbleitereinrichtung (10) zugewandten Seite ausgehend, in Richtung auf den lateralen Randbereich (20r) des Halbleitermaterialbereichs (20) zu von innen nach außen in ihrer Stärke abfallend ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher die Konzentration der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10) in ihrem Konzentrationsverlauf auf der dem aktiven Gebiet (20z) zugewandten Seite tiefer gehend und auf der dem lateralen Randbereich (20r) zugewandten Seite weniger tief gehend ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher die Konzentration der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10) in ihrem Konzentrationsverlauf von der dem aktiven Gebiet (20z) zugewandten Seite zu der dem lateralen Randbereich (20r) zugewandten Seite monoton verlaufend ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, bei welcher die Konzentration der Dotierung des Übergangsdotierbereichs (40, VLD) in ihrer lokalen Stärke von der dem aktiven Gebiet (20z) zugewandten Seite von innen nach außen zu der dem Randgebiet (20r) des Halbleitermaterialbereichs (20) zugewandten Seite hin abfallend ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, welche als Leistungshalbleitereinrichtung ausgebildet ist.
Halbleitereinrichtung nach einem der vorangehenden Ansprüche, welche als Diode, IGBT, FET oder Bipolartransistor oder ein solches Bauteil oder eine Mehrzahl solcher Bauteile aufweisend ausgebildet ist.
Verfahren zum Herstellen Halbleitereinrichtung (10), – bei welchem ein Halbleitermaterialbereich (20) mit einem Oberflächenbereich (20a), mit einem lateralen Randbereich (20r), mit einem vom lateralen Randbereich (20r) des Halbleitermaterialbereichs (20) lateral abgewandten aktiven Bereich (20z) und mit einem lateral zwischen dem lateralen Randbereich (20r) des Halbleitermaterialbereichs (20) und dem aktiven Bereich (20z) des Halbleitermaterialbereichs (20) angeordneten Übergangsbereich (20ü) vorgesehen wird, – bei welchem im aktiven Bereich (20z) des Halbleitermaterialbereichs (20) im Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) ein aktives Gebiet (30) der Halb leitereinrichtung (10) in Form eines Dotiergebiets mit oder von einem ersten Leitfähigkeitstyp (p) vorgesehen wird, – bei welchem im Übergangsbereich (20ü) des Halbleitermaterialbereichs (20) im Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) ein Übergangsdotiergebiet (40, VLD) mit dem oder vom ersten Leitfähigkeitstyp (p) vorgesehen wird, – bei welchem die Konzentration des ersten Leitfähigkeitstyps (p) im Übergangsdotiergebiet (40, VLD) der Halbleitereinrichtung (10) in Richtung auf den lateralen Randbereich (20r) des Halbleitermaterialbereichs (20) zu abfallend ausgebildet wird, – bei welchem im Übergangsbereich (20ü) des Halbleitermaterialbereichs (20) oder in einem Teil davon im Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) ein oberflächennahes Kompensationsdotiergebiet (50) mit einem oder von einem vom ersten Leitfähigkeitstyp (p) des Übergangsdotiergebiets (40, VLD) des Halbleitermaterialbereichs (20) verschiedenen oder entgegen gesetzten zweiten Leitfähigkeitstyp (n) vorgesehen wird und – bei welchem durch die Dotierung im oberflächennahen Kompensationsdotiergebiet (50) der Halbleitereinrichtung (10) die Dotierung im Übergangsdotiergebiet (40, VLD) der Halbleitereinrichtung (10) oder eines Teils davon oder deren Wirkung zumindest teilweise kompensiert wird.
Verfahren nach Anspruch 25, bei welchem die Dotierung im oberflächennahen Kompensationsdotiergebiet (50) der Halbleitereinrichtung (10) lateral konstant oder lateral nahezu konstant ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 oder 26, bei welchem die Dotierung im oberflächennahen Kompensationsdotiergebiet (50) der Halbleitereinrichtung (10) mit einem Maximalwert für die Konzentration oder Dosis ausgebildet wird, der niedriger ist als der Maximalwert für die Konzentration oder Dosis der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10).
Verfahren nach einem der vorangehenden Ansprüche 25 bis 27, bei welchem die Dotierung im oberflächennahen Kompensationsdotiergebiet (50) der Halbleitereinrichtung (10) mit einem Maximalwert für die Tiefe ihres Verlaufs ausgebildet wird, der niedriger ist als der Maximalwert für die Tiefe des Verlaufs der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10).
Verfahren nach einem der vorangehenden Ansprüche 25 bis 28, bei welchem der aktive Bereich (20z) des Halbleitermaterialbereichs (20) und das aktive Gebiet (30) der Halbleitereinrichtung (10) mit derselben oder mit in einer in etwa übereinstimmenden lateralen Ausdehnung ausgebildet werden.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 29, bei welchem der Übergangsbereich (20ü) des Halbleitermaterialbereichs (20) und der Übergangsdotierbereich (40, VLD) der Halbleitereinrichtung (10) mit derselben lateralen Ausdehnung oder mit einer in etwa übereinstimmenden lateralen Ausdehnung ausgebildet werden.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 30, bei welchem der zugrunde liegende Halbleitermaterialbereich (20) mit einem ersten oder unteren und höher dotierten Bereich (20-1) und mit einem zweiten oder oberen und niedriger dotierten Bereich (20-2) ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 31, bei welchem der zugrunde liegende Halbleitermaterialbereich (20) mit einer n-Dotierung ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 32, bei welchem ein erster oder unterer Bereich (20-1) des Halbleitermaterialbereichs (20) mit einer n⁺-Dotierung ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 33, bei welchem der zweite oder obere Bereich (20-2) des Halbleitermaterialbereichs (20) mit einer n^–-Dotierung ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 34, bei welchem das aktive Gebiet (30) der Halbleitereinrichtung (10) mit einer p⁺-Dotierung ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 35, bei welchem das Übergangsdotiergebiet (40, VLD) der Halbleitereinrichtung (10) mit einer p-Dotierung ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 36, bei welchem das aktive Gebiet (30) der Halbleitereinrichtung (10) im zweiten oder oberen Bereich (20-2) des Halbleitermaterialbereichs (20) ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 37, bei welchem das Übergangsdotiergebiet (30) der Halbleitereinrichtung (10) im zweiten oder oberen Bereich (20-2) des Halbleitermaterialbereichs (20) ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 38, bei welchem das aktive Gebiet (30) der Halbleitereinrichtung (10) und das Übergangsdotiergebiet (40) der Halbleitereinrichtung (10) mit einer gleichen maximalen Tiefe (t) vom Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) aus gemessen ausgebildet werden.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 39, bei welchem das aktive Gebiet (30) der Halbleitereinrichtung (10) und das Übergangsdotiergebiet (40, VLD) der Halbleitereinrichtung (10) lateral im Wesentlichen direkt aneinander anschließend ausgebildet werden.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 40, bei welchem die Konzentration der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10), vom Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) ausgehend, in ihrer Stärke abfallend ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 41, bei welchem die Konzentration der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10), im Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) ausgehend in ihrer Stärke mit einem vergleichsweise höheren Wert und in der Tiefe des Halbleitermaterialbereichs (20) mit einem vergleichsweise niedrigeren Wert ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 42, bei welchem die Konzentration der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10), von einer dem aktiven Gebiet (30) der Halbleitereinrichtung (10) zugewandten Seite ausgehend, in Richtung auf den lateralen Randbereich (20r) des Halbleitermaterialbereichs (20) zu von innen nach außen in ihrer Stärke abfallend ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 43, bei welchem die Konzentration der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10) in ihrem Konzentrationsverlauf auf der dem aktiven Gebiet (20z) zugewandten Seite tiefer gehend und auf der dem lateralen Randbereich (20r) zugewandten Seite weniger tief gehend ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 44, bei welchem die Konzentration der Dotierung des Übergangsdotiergebiets (40, VLD) der Halbleitereinrichtung (10) in ihrem Konzentrationsverlauf von der dem aktiven Gebiet (20z) zugewandten Seite zu der dem lateralen Randbereich (20r) zugewandten Seite monoton verlaufend ausgebildet ist.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 45, bei welchem die Konzentration der Dotierung des Übergangsdotierbereichs (40, VLD) in ihrer lokalen Stärke von der dem aktiven Gebiet (20z) zugewandten Seite von innen nach außen zu der dem Randgebiet (20r) des Halbleitermaterialbereichs (20) zugewandten Seite hin abfallend ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 46, bei welchem die Halbleitereinrichtung (10) als Leistungshalbleitereinrichtung ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 47, bei welchem die Halbleitereinrichtung (10) als Diode, IGBT, FET oder Bipolartransistor oder ein solches Bauteil oder eine Mehrzahl solcher Bauteile aufweisend ausgebildet wird.
Verfahren nach einem der vorangehenden Ansprüche 25 bis 48, bei welchem die Halbleitereinrichtung (10) mit oder auf der Basis von SiC ausgebildet wird.