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HINTERGRUND
DER ERFINDUNG Gebiet der Erfindung
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Die
vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung
und insbesondere auf einen vertikalen Transistor und auf ein Verfahren
zu dessen Herstellung, mit dem Ziel, die Betriebszuverlässigkeit
des Transistors zu verbessern und eine Miniaturisierung der Halbleitervorrichtung
zu erreichen.
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Erörterung
des Standes der Technik
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Bei
hoher Integration einer Halbleitervorrichtung verringert sich die
Größe der Halbleitervorrichtung
und damit auch ihre Kanallänge.
Wegen der Verringerung der Kanallänge in der Halbleitervorrichtung
können
unerwünschte
elektrische Eigenschaften, wie z. B. ein short-channel-Effekt, vorliegen.
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Um
den short-channel-Effekt zu beseitigen, muß man eine vertikale Verringerung,
wie z. B. die Verringerung der Dicke einer Gate-Isolationsschicht und
der Tiefe des Source/Drain-Übergangs,
sowie eine horizontale Verringerung, wie die Verringerung der Länge einer
Gate-Elektrode,
verwirklichen. Der horizontalen und vertikalen Verringerung entsprechend,
fällt auch
die Spannung der Energieversorgung ab, während die Dotierdichte eines
Halbleiter-Substrates zunimmt. Insbesondere besteht Bedarf an einer
wirksamen Steuerung des Dotierungsprofils eines Kanalbereiches.
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Durch
die Verkleinerung der Halbleitervorrichtung wird die Betriebsleistung
für elektronische Geräte jedoch
nicht verringert. Beispielsweise werden im Falle eines NMOS-Transistors
injizierte Elektronen der Source in einem steilen Potentialgradienten übermäßig beschleunigt,
so daß energiereiche Ladungsträger entstehen.
Daher wurde eine LDD (Lightly Doped Drain)-Struktur mit einem verbesserten NMOS-Transistor
erforscht und entwickelt.
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Bei
Transistoren mit LDD-Struktur ist ein schwach dotierter n-Bereich
(n–)
zwischen einem Kanal und einer/einem stark dotierten Source/Drain
(n+) angeordnet und puffert eine hohe Drain-Spannung um den Drain-Übergang
herum, so daß eine
Induzierung des steilen Potentialgradienten und damit die Entstehung
energiereicher Ladungsträger
verhindert werden kann. Die Technologie-Forschung für die hochintegrierte
Halbleitervorrichtung schlug verschiedene Verfahren zur Herstellung
eines MOSFET mit LDD-Struktur vor. Dabei ist das Verfahren zur Gestaltung
der LDD-Struktur durch Bildung von Abstandshaltern an Seitenwänden der
Gate-Elektrode am weitesten verbreitet.
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Bei
hoher Integration der Halbleitervorrichtung ist es jedoch unmöglich, den
short-channel-Effekt über die
LDD-Struktur perfekt zu beherrschen. Um die Anforderung nach optimaler
Struktur zur Minimierung des short-channel-Effektes zu erfüllen, wird
ein vertikaler Transistor vorgeschlagen, der dazu geeignet ist,
eine Miniaturisierung der Halbleitervorrichtung durch Verkürzung der
Kanallänge
zu verwirklichen.
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Beim
vertikalen Transistor ist der Kanalbereich in der Vertikalen ausgebildet,
wobei die Kanallänge
nicht durch die Breite eines aktiven Bereiches, sondern durch dessen
Dicke bestimmt wird. Verglichen mit einem herkömmlichen planaren Transistor, hat
der vertikale Transistor vorteilhafte Merkmale, wie die Verkürzung der
Kanallänge
ohne Photolithographie.
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Der
bekannte vertikale Transistor hat jedoch die folgenden Nachteile:
Da der Kanal dort vertikal gebildet ist, werden die gleichmäßige Implantation von
Dotierungsionen zur Erzeugung von Dotierungsionenbereichen und die
Minimierung des short-channel-Effektes erschwert. Dies kann beim
bekannten vertikalen Transistor zu Betriebsstörungen führen.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Die
vorliegende Erfindung bezieht sich daher auf einen miniaturisierten
Transistor und ein Verfahren zu dessen Herstellung, das eines oder
mehrere durch Beschränkungen
und Nachteile des nächsten Standes
der Technik bedingte Probleme im wesentlichen beseitigt.
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Ein
Ziel der vorliegenden Erfindung ist die Bereitstellung eines miniaturisierten
Transistors und eines Verfahrens zu dessen Herstellung, um Dotierungsionen
in Dotierungsbereichen gleichmäßig bereitzustellen
und einen short-channel-Effekt zu verhindern.
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Zusätzliche
Vorteile, Ziele und Merkmale der Erfindung sind teils in der nachfolgenden
Beschreibung erörtert
und ergeben sich für
den Fachmann teils beim Studium der nachfolgenden Beschreibung oder
bei der Ausführung
der Erfindung. Diese Ziele und weitere Vorteile der Erfindung können durch
die insbesondere in der vorliegenden schriftlichen Beschreibung
und den Ansprüchen
sowie in den beigefügten
Zeichnungen dargelegte Struktur verwirklicht und erreicht werden.
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Um
diese Ziele und weiteren Vorteile zu erreichen, und gemäß dem Zweck
der Erfindung, wie sie hier ausgeführt und allgemein beschrieben
ist, umfaßt
ein Verfahren zur Herstellung einer Halbleitervorrichtung Schritte,
bei denen in einem Halbleitersubstrat einer ersten Leitfähigkeitsart
mehrere unterschiedlich tiefe Kanalionen-Implantationsbereiche gebildet
werden, durch gezieltes Ätzen
des Halbleitersubstrates der ersten Leitfähigkeitsart eine Säule erzeugt
wird, nacheinander eine Gate-Isolierschicht und eine Leiterschicht
für eine
Gate-Elektrode auf das
Halbleitersubstrat der ersten Leitfähigkeitsart, einschließlich der
Säule,
aufgebracht werden; die Gate-Elektrode durch gezielte Strukturierung
in der Leiterschicht gebildet wird, und im Halbleitersubstrat der
ersten Leitfähigkeitsart
zweite leitfähige
Source/Drain-Dotierungsionenbereiche gebildet werden, die dem oberen
Ende der Säule
und ihren beiden Seitenwänden
entsprechen.
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Zusätzlich umfaßt das Verfahren
Schritte, bei denen auf der gesamten Oberfläche des Halbleitersubstrates
der ersten Leitfähigkeitsart,
einschließlich der
Gate-Elektrode, eine Isolierschicht gebildet wird, in der Isolierschicht
Kontaktlöcher
gebildet werden, um vorbestimmte Teile der Source/Drain-Dotierungsionenbereiche
und der Gate-Elektrode freizulegen, und Elektroden erzeugt werden,
die über
die Kontaktlöcher
elektrisch mit den Source/Drain-Dotierungsionenbereichen und mit
der Gate-Elektrode verbunden sind.
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Dabei
bestehen die Kanalionen-Implantationsbereiche aus mindestens drei
Lagen, d.h. aus einem ersten Kanalionenbereich, der durch Implantieren
von Dotierungsionen mit einer Energie im Bereich von 10KeV bis 30KeV
und einer Dichte im Bereich von 1E14 bis 5E14 Ionen/cm2 gebildet
ist, einem zweiten Kanalionenbereich, der durch Implantieren von
Dotierungsionen mit einer Energie im Bereich von 30KeV bis 70KeV
und einer Dichte im Bereich von 1E14 bis 5E14 gebildet ist, und
einem dritten Kanalionenbereich, der durch Implantieren von Dotierungsionen
mit einer Energie im Bereich von 70KeV bis 100KeV und einer Dichte
im Bereich von 1E14 bis 5E14 Ionen/cm2 gebildet
ist.
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Zudem
sind die mehreren Kanalionen-Implantationsbereiche in einer Tiefe
im Bereich von 1 μm bis
2 μm unter
der Oberfläche
des Halbleitersubstrates der ersten Leitfähigkeitsart gebildet.
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Die
Höhe der
Säule entspricht
zudem einer Tiefe der mehreren Kanalionen-Implantationsbereiche.
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Zudem
ist die Säule
mit einer Höhe
im Bereich von 1 μμm bis 2 μm gebildet.
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Außerdem ist
die Gate-Elektrode an einer Seitenwand der Säule gebildet, und ein vorbestimmter
Teil der Gate-Elektrode ist sowohl auf der geätzten Oberfläche des
Halbleitersubstrates als auch an der Seitenwand der Säule gebildet.
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Das
Verfahren zur Erzeugung der Source/Drain-Dotierungsionenbereiche
der zweiten Leitfähigkeitsart
umfaßt
auch die Schritte der gerichteten Implantation von Dotierungsionen
der zweiten Leitfähigkeitsart
mit einer Energie im Bereich von 3KeV bis 50KeV und einer Dichte
im Bereich von 1E14 bis 5E14 Ionen/cm2 und
der Aktivierung der Dotierungsionen der zweiten Leitfähigkeitsart
mittels Durchführung
einer Wärmebehandlung
am Halbleitersubstrat, in das die Dotierungsionen der zweiten Leitfähigkeitsart
implantiert werden.
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Die
Dotierungsionen der zweiten Leitfähigkeitsart werden zudem unter
einem Winkel im Bereich von 5° bis
20° zu einer
vertikalen Achse der Oberfläche
des Halbleitersubstrates implantiert.
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Zudem
wird die Wärmebehandlung
10 bis 30 Sekunden lang in einer Inertgasatmosphäre bei einer Temperatur im
Bereich von 800°C
bis 1000°C
durchgeführt.
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Gemäß einem
anderen Aspekt umfaßt
ein Verfahren zur Herstellung einer Halbleitervorrichtung Schritte,
bei denen durch gezieltes Ätzen
eines Halbleitersubstrates einer ersten Leitfähigkeitsart eine Säule erzeugt
wird, in der Oberfläche
des Halbleitersubstrates der ersten Leitfähigkeitsart Halo-Ionenbereiche
der ersten Leitfähigkeitsart
gebildet werden, die der Säule
und beiden Seiten der Säule
entsprechen, auf den Halo-Ionenbereichen in der Oberfläche des
Halbleitersubstrates der ersten Leitfähigkeitsart Dotierungsionenbereiche
einer zweiten Leitfähigkeitsart
gebildet werden, die der Säule
und beiden Seiten der Säule
entsprechen, eine Gate-Isolierschicht und eine Leiterschicht für eine Gate-Elektrode
auf eine gesamte Oberfläche
des Halbleitersubstrates der ersten Leitfähigkeitsart, einschließlich der Säule, aufgebracht
werden, die Gate-Elektrode durch selektive Strukturierung der Gate-Isolierschicht und
der Leiterschicht erzeugt wird, und an der Seitenwand der Gate-Elektrode
ein Abstandshalter gebildet wird.
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Dabei
werden die Halo-Ionenbereiche durch Implantieren der Dotierungsionen
der ersten Leitfähigkeitsart
mit einer Energie im Bereich von 5KeV bis 50KeV und einer Dichte
im Bereich von 1E14 bis 5E14 Ionen/cm2 gebildet.
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Die
Halo-Ionenbereiche der ersten Leitfähigkeitsart werden zudem durch
Implantierung von Halo-Ionen unter einem Winkel im Bereich von 5° bis 30° zu einer
vertikalen Achse der Oberfläche
des Halbleitersubstrates gebildet.
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Gemäß einem
anderen Aspekt umfaßt
ein Verfahren zur Herstellung einer Halbleitervorrichtung Schritte,
bei denen auf einem Halbleitersubstrat einer ersten Leitfähigkeitsart
eine Opferoxidschicht gebildet wird, in der Opferoxidschicht eine Öffnung erzeugt
wird, um einen vorbestimmten Teil des Halbleitersubstrates der ersten
Leitfähigkeitsart
freizulegen, in der Öffnung
eine Polysiliziumschicht gebildet wird, die Opferoxidschicht entfernt
wird, in der Polysiliziumschicht und im Halbleitersubstrat der ersten
Leitfähigkeitsart
Halo-Ionenbereiche einer ersten Leitfähigkeitsart auf beiden Seiten
der Polysiliziumschicht gebildet werden, nacheinander eine Gate-Isolierschicht
und eine Leiterschicht für
eine Gate-Elektrode auf eine gesamte Oberfläche des Halbleitersubstrates
der ersten Leitfähigkeitsart
, einschließlich
der Polysiliziumschicht, aufgebracht werden, durch selektive Strukturierung
der Gate-Isolierschicht und der Leiterschicht eine Gate-Elektrode
erzeugt wird, und an der Seitenwand der Gate-Elektrode ein Abstandshalter gebildet
wird.
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Dabei
wird die Opferoxidschicht mit einer Dicke im Bereich von 1000 A
bis 5000 A gebildet.
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Gemäß einem
anderen Aspekt umfaßt
eine Halbleitervorrichtung ein Halbleitersubstrat einer ersten Leitfähigkeitsart
mit einer Säule,
mehrere Kanalionen-Implantationsbereiche in der Säule, eine Gate-Isolierschicht
auf einer gesamten Oberfläche des
Halbleitersubstrates der ersten Leitfähigkeitsart, einschließlich der
Säule,
Source/Drain-Dotierungsbereiche einer zweiten Leitfähigkeitsart
in der Oberfläche
der Säule
und der Oberfläche
des Halbleitersubstrates der ersten Leitfähigkeitsart auf beiden Seiten
der Säule,
und eine Gate-Elektrode
an der Gate-Isolierschicht an der Seite der Säule.
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Eine
Halbleitervorrichtung umfaßt
gemäß einem
anderen Aspekt ein Halbleitersubstrat einer ersten Leitfähigkeitsart
mit einer Säule,
Halo-Ionenbereiche der ersten Leitfähigkeitsart in der Säule und der
Oberfläche
des Halbleitersubstrates der ersten Leitfähigkeitsart auf beiden Seiten
der Säule,
Dotierungsionenbereiche einer zweiten Leitfähigkeitsart auf den in der
Säule und
der Oberfläche
des Halbleitersubstrates der ersten Leitfähigkeitsart auf beiden Seiten
der Säule
gebildeten Halo-Ionenbereichen, eine Gate-Isolierschicht auf einer
gesamten Oberfläche
des Halbleitersubstrates der ersten Leitfähigkeitsart, einschließlich der
Säule,
und eine Gate-Elektrode
an der Gate-Isolierschicht an der Seite der Säule.
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Es
versteht sich, daß sowohl
die vorstehende allgemeine Beschreibung als auch die nachfolgende
detaillierte Beschreibung der vorliegenden Erfindung beispielhaft
und erläuternd
sind und zur näheren
Erläuterung
der beanspruchten Erfindung dienen.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die
beigefügten
Zeichnungen, die dazu dienen, die Erfindung noch verständlicher
zu machen, und in diese Anmeldung aufgenommen sowie Teil derselben
sind, zeigen Ausführungsformen
der Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung
des erfindungsgemäßen Prinzips.
In den Zeichnungen zeigen:
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1A bis 1E Querschnittsdarstellungen
des Herstellungsverfahrens für
einen vertikalen Transistor gemäß der ersten
Ausführungsform
der vorliegenden Erfindung,
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2A bis 2E Querschnittsdarstellungen
des Herstellungsverfahrens für
einen vertikalen Transistor gemäß der zweiten
Ausführungsform
der vorliegenden Erfindung und
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3A bis 3C Querschnittsdarstellungen
des Herstellungsverfahrens für
einen vertikalen Transistor gemäß der dritten
Ausführungsform
der vorliegenden Erfindung.
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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Nun
wird näher
auf die bevorzugten Ausführungsformen
der vorliegenden Erfindung eingegangen, die anhand von Beispielen
in den beigefügten Zeichnungen
veranschaulicht sind. In den Zeichnungen sind, soweit möglich, durchgehend
die gleichen Bezugszeichen zur Kennzeichnung gleicher oder ähnlicher
Teile verwendet.
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Nachfolgend
werden ein Transistor und ein Verfahren zu dessen Herstellung gemäß der vorliegenden
Erfindung anhand der beigefügten
Zeichnungen beschrieben.
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1A bis 1E zeigen
Querschnittsdarstellungen des Herstellungsverfahrens für einen
vertikalen Transistor gemäß der ersten
Ausführungsform
der vorliegenden Erfindung.
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Zuerst
wird, wie in 1A gezeigt, ein Halbleitersubstrat 10 aus
monokristallinem Silizium vorbereitet. Das Halbleitersubstrat 101 kann
ein Substrat aus monokristallinem Silizium des n-Typs oder des p-Typs sein. Zur einfacheren
Erklärung
wird nachfolgend ein monokristallines Siliziumsubstrat vom p-Typ
beschrieben.
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In
diesem Fall wird ein Kanalionen-Implantationsverfahren dreimal am
Halbleitersubstrat 101 durchgeführt, um Kanalionen in einem
Kanalionenbereich 102 gleichmäßig bereitzustellen. Dabei
entspricht der durch dreimaliges Implantieren der Kanalionen erzeugte
Bereich einem Kanal eines vertikalen Transistors.
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Nun
sei das Kanalionen-Implantationsverfahren näher beschrieben.
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Zunächst werden
Dotierungsionen einer ersten Leitfähigkeitsart (vom p-Typ), z.
B. Bor-Ionen, in einer ersten Kanalionenimplantation mit einer Energie
im Bereich von 10KeV bis 30KeV und einer Dichte im Bereich von 1E14
bis 5E14 Ionen/cm2 implantiert, wodurch
ein erster Kanalionenbereich 102a gebildet wird. Dann werden
in einer zweiten Kanalionenimplantation Dotierungsionen vom p-Typ
mit einer Energie im Bereich von 30KeV bis 70KeV und einer Dichte
im Bereich von 1E14 bis 5E14 Ionen/cm2 implantiert,
wodurch unter dem ersten Kanalionenbereich 102a ein zweiter
Kanalionenbereich 102b gebildet wird. Anschließend werden
in einer dritten Kanalionenimplantation Dotierungsionen vom p-Typ
mit einer Energie im Bereich von 70KeV bis 100KeV und einer Dichte
im Bereich von 1E14 bis 5E14 Ionen/cm2 implantiert,
wodurch unter dem zweiten Kanalionenbereich 102b ein dritter
Kanalionenbereich 102c gebildet wird. Mit dem dreistufigen
Kanalionen-Implantationsverfahren ist es möglich, den Kanalionenbereich 102 aus
dem ersten, zweiten und dritten Kanalionenbereich 102a, 102b und 102c zu
bilden.
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Der
Kanalionenbereich 102 hat eine Dicke 'd'.
Es ist jedoch möglich,
die Dicke des Kanalionenbereichs 102 abhängig vom
Design des Transistors nach Wunsch zu ändern. Die Dicke 'd' des Kanalionenbereichs 102 ist
in einem Bereich von 1 μm
bis 2 μm
zu einer Oberfläche
des Halbleitersubstrates 101 vorgesehen.
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Wie
in 1B gezeigt ist, wird das Halbleitersubstrat 101 durch
Trockenätzen,
wie z. B. RIE (reaktives Ionenätzen),
unter Verwendung einer Photolithographie selektiv entfernt, wodurch
eine vorbestimmte Säule 103 gebildet
wird. Dabei wird das Halbleitersubstrat 101 mit einer Dicke
im Bereich von 1 μm
bis 2 μm
geätzt.
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Obwohl
dies nicht gezeigt ist, kann vor dem Trockenätzverfahren eine puffernde
Oxidschicht auf eine gesamte Oberfläche des Halbleitersubstrates 101 aufgebracht
werden, um die Oberfläche
des durch das Trockenätzverfahren
beschädigten
Halbleitersubstrates 101 zu härten. Nach dem Trockenätzverfahren
kann die puffernde Oxidschicht entfernt werden.
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Danach
wird an der gesamten Oberfläche des
Halbleitersubstrates 101, einschließlich der Säule 103, ein Thermooxidationsverfahren
durchgeführt, so
daß eine
Gate-Isolierschicht 104 mit einer Dicke im Bereich von
10Å bis
50Å entsteht.
Anschließend wird
zum Ausbilden einer Gate-Elektrode auf der Gate-Isolierschicht 104 eine
Leiterschicht 105 mit einer Dicke im Bereich von 1000Å bis 3000Å erzeugt.
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Wie
in 1C gezeigt ist, wird die Leiterschicht 105 in
einem Ätzverfahren
photolithographisch selektiv entfernt, so daß an beiden Seitenwänden der
Säule 103 erste
Gate-Elektroden 105a gebildet werden. Dabei wird eine der
ersten Gate-Elektroden 105a auf einem vorbestimmten Teil
der geätzten Substratoberfläche sowie
an der Seitenwand der ersten Gate-Elektrode 105a erzeugt.
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Wie
in 1D gezeigt ist, werden stark dotierte Dotierungsionen
der zweiten Leitfähigkeitsart (n+), z. B. Arsen-Ionen, mit einer Energie
von 3KeV und 50KeV und einer Dichte im Bereich von 1E14 bis 5E14
Ionen/cm2 in die gesamte Oberfläche des
Substrates 101 implantiert, wodurch stark dotierte Dotierungsionenbereiche 110a, 110b und 110c am
oberen Ende der Säule 103 und
auf der linken und rechten Seite der Säule 103 in der Oberfläche des
Halbleitersubstrates 101 gebildet werden. Dabei werden
die stark dotierten Dotierungsionen unter einem vorbestimmten Winkel,
z. B. einem Winkel im Bereich von 5° bis 20° zu einer vertikalen Achse der
Oberfläche des
Halbleitersubstrates 101, implantiert. Daher ist es möglich, die
stark dotierten Dotierungsionenbereiche 110a, 110b und 110c am
oberen Ende der Säule 103 sowie
auf beiden Seiten der Säule 103 in
der Oberfläche
des Halbleitersubstrates zu bilden. Die stark dotierten Dotierungsionenbereiche
dienen als Source/Drain-Bereiche.
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Nach
dem Implantieren der Dotierungsionen wird eine Wärmebehandlung am Halbleitersubstrat 101 durchgeführt, wodurch
die in den Kanalionenbereich 102 implantierten Dotierungsionen
und die stark dotierten Dotierungsionenbereiche 110a, 110b und 110c aktiviert
werden. Dies führt
dazu, daß die stark
dotierten Dotierungsionen aus Übergangsbereichen
gebildet sind. Dabei wird die Wärmebehandlung
als rasche Behandlung 10 bis 30 Sekunden lang in
einer Inertgasatmosphäre
aus Stickstoff bei einer Temperatur im Bereich von 800° bis 1000° durchgeführt.
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Wie
in 1 E gezeigt ist, wird auf die gesamte
Oberfläche
des Halbleitersubstrates 101, einschließlich der ersten Gate-Elektroden 105a,
eine isolierende Zwischenschicht 106 aufgebracht. Dann werden
die isolierende Zwischenschicht 106 und die Gate-Isolierschicht 104 durch
Photolithographie und Ätzen
selektiv entfernt, wodurch auf der ersten Gate-Elektrode 105a und
den stark dotierten Ionenimplantationsbereichen 110a, 110b und 110c Kontaktlöcher 107 entstehen.
Anschließend
wird in der isolierenden Zwischenschicht 106 eine Metallschicht gebildet,
um die Kontaktlöcher 107 zu
füllen,
und dann mittels CMP an der isolierenden Zwischenschicht 106 planarisiert,
so daß in
den Kontaktlöchern 107 Kontaktanschlüsse 108 gebildet
sind. Dann wird eine andere Metallschicht auf die gesamte Oberfläche des
Halbleitersubstrates 101, einschließlich der Kontaktanschlüsse 108,
aufgebracht und danach selektiv strukturiert, um mit den Kontaktanschlüssen 108 elektrisch
verbunden zu werden, wodurch eine zweite Gate-Elektrode 109a,
eine Source-Elektrode 109b und eine Drain-Elektrode 109c gebildet
werden.
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2A bis 2E zeigen
Querschnittsdarstellungen des Herstellungsverfahrens für einen
vertikalen Transistor gemäß der zweiten
Ausführungsform
der vorliegenden Erfindung.
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Im
vertikalen Transistor der zweiten Ausführungsform der vorliegenden
Erfindung wird, wie in 2A gezeigt ist, ein Halbleitersubstrat 10 aus
monokristallinem Silizium vorbereitet. Das Halbleitersubstrat 101 kann
aus einem monokristallinen Silizium einer ersten Leitfähigkeitsart
gebildet sein, bei dem es sich um eines vom n-Typ oder vom p-Typ handeln
kann. Zur einfacheren Erklärung
wird als erste Leitfähigkeitsart
der p-Typ erläutert.
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Nun
wird das Halbleitersubstrat 101 durch Trockenätzen, wie
z. B. RIE (reaktives Ionenätzen), photolithographisch
entfernt, wodurch eine vorbestimmte Säule 103 gebildet wird.
Dabei wird das Halbleitersubstrat 101 mit einer Dicke im
Bereich von 1 μm
bis 2 μm
geätzt.
Auch kann, obwohl dies nicht gezeigt ist, vor dem Trockenätzverfahren
eine puffernde Oxidschicht auf eine gesamte Oberfläche des Halbleitersubstrates 101 aufgebracht
werden, um die Oberfläche
des durch das Trockenätzverfahren
beschädigten
Halbleitersubstrates 101 zu härten. Nach dem Trockenätzverfahren
kann die puffernde Oxidschicht entfernt werden. Wie bei der ersten
Ausführungsform
der vorliegenden Erfindung kann ein Kanalionenbereich des vertikalen
Transistors durch Implantieren von Kanalionen vor Erzeugung der
Säule 103 gebildet
werden.
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Danach
wird ein Halo-Ionen-Implantationsverfahren durchgeführt. Dabei
werden Dotierungsionen einer ersten Leitfähigkeitsart (vom p-Typ), z.
B. Bor-Ionen, in die gesamte Oberfläche des Halbleitersubstrates 101 mit
einer Energie im Bereich von 5KeV bis 50KeV und einer Dichte im
Bereich von 1E14 bis 5E14 Ionen/cm2 implantiert,
wodurch Halo-Ionenbereiche 111a, 111b und 111c in
der Oberfläche
des Halbleitersubstrates 101, benachbart zum oberen Ende
und zu beiden Seiten der Säule 103, gebildet
werden. Dabei werden die Halo-Ionen unter einem vorbestimmten Winkel,
z. B. einem Winkel im Bereich von 5° bis 30° zu einer vertikalen Achse der Oberfläche des
Halbleitersubstrates 101, implantiert.
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Wie
in 2B gezeigt ist, werden Dotierungsionen der zweiten
Leitfähigkeitsart
(n-Typ) implantiert, um n-Dotierungsionenbereiche 112a, 112b und 112c in
den entsprechenden Halo-Ionenbereichen 111a, 111b und 111c zu
bilden. Beispielsweise werden Dotierungsionen einer zweiten Leitfähigkeitsart (n-Typ),
wie Arsen-Ionen, mit einer Energie im Bereich von 5KeV bis 50KeV
und einer Dichte im Bereich von 1E14 bis 5E14 Ionen/cm2 implantiert,
wodurch die stark dotierten Dotierungsionenbereiche aus Source/Drain-Bereichen
gebildet sind. Dabei weisen die Halo-Ionenbereiche 111a, 111b und 111c die
entgegengesetzte Leitfähigkeit
zu den n-Dotierungsionenbereichen 112a, 112b und 112c auf,
wodurch die Halo-Ionenbereiche 111a, 111b und 111c verhindern,
daß Ionen
aus den n-Dotierungsionenbereichen in einen Kanalbereich diffundieren.
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Wie
in 2C gezeigt ist, werden nacheinander eine Gate-Isolierschicht 104 und
eine Leiterschicht 105 für eine erste Gate-Elektrode 105a auf der
gesamten Oberfläche
des Halbleitersubstrates 101, einschließlich der Säule 103, gebildet.
Dabei werden die Gate-Isolierschicht 104 mit
einer Dicke im Bereich von 10Å bis
30Å und
die Leiterschicht 105 für die
erste Gate-Elektrode 105a mit einer Dicke im Bereich von
1000Å bis
3000Å gebildet.
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Wie
in 2D gezeigt ist, werden die Leiterschicht 105 und
die Gate-Isolierschicht 104 durch Litographie und Ätzen selektiv
entfernt, wodurch die ersten Gate-Elektroden 105a an beiden
Seitenwänden
der Säule 103 gebildet
werden. Dabei wird eine der ersten Gate-Elektroden 105a auf
vorbestimmten Teilen einer oberen Fläche der Säule 103 und einer geätzten Oberfläche des
Halbleitersubstrates nahe der Säule 103,
sowie an der Seitenwand der Säule 103 gebildet.
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Danach
wird auf der gesamten Oberfläche des
Halbleitersubstrates 101, einschließlich der ersten Gate-Elektroden 105a,
eine Isolierschicht mit einer Dicke im Bereich von 600Å bis 2000Å gebildet. Die
Isolierschicht kann als Oxidschicht, als Nitridschicht oder als
zweilagiger Aufbau aus Oxidschicht/Nitridschicht gebildet sein.
Dann wird die Isolierschicht in einem Rückätzprozeß, z. B. RIE (reaktives Ionenätzen), trockengeätzt, bis
die ersten Gate-Elektroden 105a und das Halbleitersubstrat 101 freigelegt
sind, wodurch Abstandshalter 113 gebildet werden. Dabei
werden die Abstandshalter 113 an Seitenwänden der
ersten Gate-Elektroden 105a gebildet. Die Abstandshalter 113 verhindern
einen Kurzschluß zwischen
der ersten Gate-Elektrode 105a und
den Source/Drain-Bereichen.
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Anschließend wird
mit dem Halbleitersubstrat 101 eine Wärmebehandlung durchgeführt, durch welche
die n-Dotierungsionenbereiche aktiviert werden. Dies führt dazu,
daß die
n-Dotierungsionenbereiche
in Übergangsbereiche
umgewandelt werden. Dabei wird die Wärmebehandlung als rasche Behandlung
etwa 10 bis 30 Sekunden lang in einer Inertgasatmosphäre von Stickstoff
bei einer Temperatur im Bereich von 900° bis 1050° durchgeführt.
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Wie
in 2E gezeigt ist, wird eine isolierende Zwischenschicht 106 auf
die gesamte Oberfläche des
Halbleitersubstrates 101, einschließlich der ersten Gate-Elektroden 105a, aufgebracht
und dann durch Photolithographie und Ätzen selektiv entfernt, wodurch
entsprechende Kontaktlöcher 107 in
der ersten Gate-Elektrode 105a und in den n-Dotierungsionenbereichen 112a, 112b und 112c gebildet
werden. Anschließend
wird in der isolierenden Schicht 106 eine Metallschicht
gebildet, um die Kontaktlöcher 107 zu
füllen,
und dann wird die Metallschicht mittels CMP auf die isolierende
Zwischenschicht 106 planarisiert, wodurch in den Kontaktlöchern 107 Kontaktanschlüsse 108 gebildet
werden. Dann wird eine andere Metallschicht auf die gesamte Oberfläche des Halbleitersubstrates 101,
einschließlich
der Kontaktanschlüsse 108,
aufgebracht und für
die elektrische Verbindung mit den Kontaktanschlüssen 108 strukturiert,
wodurch eine zweite Gate-Elektrode 109a, eine Source-Elektrode 109b und
eine Drain-Elektrode 109c gebildet werden.
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3A bis 3C zeigen
Querschnittsdarstellungen des Herstellungsverfahrens für einen
vertikalen Transistor gemäß der dritten
Ausführungsform
der vorliegenden Erfindung.
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Wie
in 3A gezeigt ist, wird auf einer gesamten Oberfläche eines
Halbleitersubstrates 201 aus monokristallinem Silizium
des p-Typs eine Opferoxidschicht 202 mittels Schleuderbeschichtung
oder Niederdruck-CVD gebildet, wobei die Opferoxidschicht 202 mit
einer Dicke im Bereich von 1000Å bis 5000Å erzeugt
wird. Dann wird eine Photoresist-Schicht auf die Opferoxidschicht 202 aufgebracht
und einem Belichtungs- und Entwicklungsverfahren unterzogen, wodurch
ein Photoresist-Muster 203 gebildet wird, um einen vorbestimmten
Teil der Opferoxidschicht 202 freizulegen. Danach wird
die Opferoxidschicht 202 selektiv entfernt, um das Halbleitersubstrat 201 unter
Verwendung des Photoresist-Musters 203 als Ätzmaske
freizulegen, wodurch eine Öffnung 202a gebildet
wird.
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Wie
in 3B gezeigt ist, wird in der Öffnung 202a nach dem
Entfernen des Photoresist-Musters 203 durch
epitaxiales Wachstum eine Polysiliziumschicht 204 mit einer
vorbestimmten Dicke gebildet. Die Polysiliziumschicht 204 wird
unter geeigneter Berücksichtigung
einer Kanallänge
des Transistors vorzugsweise mit einer Dicke im Bereich von 0,5 μm bis 3 μm gebildet.
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Dann
wird die Opferoxidschicht 202 entfernt, wie dies in 3C gezeigt
ist. Dabei kann der vertikale Transistor gemäß der dritten Ausführungsform der
vorliegenden Erfindung mit den gleichen nachfolgenden Verfahrensschritten
wie bei der ersten oder der zweiten Ausführungsform der vorliegenden
Erfindung fertiggestellt werden. Der vertikale Transistor gemäß der dritten
Ausführungsform
der vorliegenden Erfindung kann also nach den Verfahrensschritten der 1B bis 1E der
ersten Ausführungsform der
vorliegenden Erfindung oder nach den Verfahrensschritten der 2A bis 2E der
zweiten Ausführungsform
der vorliegenden Erfindung hergestellt werden.
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Wie
zuvor erläutert,
hat das Verfahren zur Herstellung des vertikalen Transistors gemäß der vorliegenden
Erfindung die folgenden Vorteile:
Nach dem Bilden des Kanalionenbereichs
des vertikalen Transistors gemäß der vorliegenden
Erfindung werden die Kanalionen dreimal mit jeweils unterschiedlich
hoher Energie in die Kanalionenbereiche implantiert, wodurch die
Kanalionen im gesamten Kanalionenbereich gleichmäßig bereitgestellt werden.
Dadurch kann die Betriebssicherheit des Transistors verbessert werden.
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Im
vertikalen Transistor gemäß der vorliegenden
Erfindung sind die Halo-Ionenbereiche unter den n-Dotierungsionenbereichen
gebildet, so daß ein Diffundieren
der Ionen aus den n-Dotierungsionenbereichen
in den Kanalbereich verhindert werden kann. Damit ist es möglich, den
short-channel-Effekt zu vermeiden, wodurch der Antriebsstrom verbessert wird.
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Für den Fachmann
ist es ersichtlich, daß verschiedene
Modifikationen und Änderungen
der vorliegenden Erfindung vorgenommen werden können, ohne vom Gedanken oder
vom Umfang der Erfindung abzuweichen. Dabei soll die vorliegende
Erfindung auch ihre Modifikationen und Änderungen umfassen, sofern
diese im unmittelbaren oder äquivalenten
Schutzbereich der beigefügten
Ansprüche
liegen.