DE102004013926A1 - Verfahren zum Ausbilden eines selbstjustierenden Buried-Strap-Kontakts unter Verwendung von dotiertem HDP-Oxid - Google Patents
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- 238000000034 method Methods 0.000 title claims description 57
- 239000003990 capacitor Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000015654 memory Effects 0.000 claims abstract description 15
- 230000008569 process Effects 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 16
- 230000008021 deposition Effects 0.000 claims description 9
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 3
- 229910000073 phosphorus hydride Inorganic materials 0.000 claims description 3
- 239000000376 reactant Substances 0.000 claims description 3
- 229910000077 silane Inorganic materials 0.000 claims description 3
- 238000003860 storage Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 2
- 238000000059 patterning Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 25
- 150000004767 nitrides Chemical class 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 238000012549 training Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
Die vorliegende Erfindung betrifft eine Trenchspeicherstruktur, die ein Substrat mit einem darin ausgebildeten Graben, eine Kondensatorelektrode im unteren Grabenbereich, einen in dem Graben ausgebildeten und an die Kondensatorelektrode angrenzenden leitfähigen Knotenanschluss, ein Graben-Deckoxid oberhalb der Kondensatorelektrode und einen in dem Substrat ausgebildeten, an das Graben-Deckoxid angrenzenden leitfähigen Buried-Strap-Anschluss umfasst. Das Graben-Deckoxid umfasst eine dotierte Graben-Deckoxidschicht oberhalb des leitfähigen Anschlusses und eine undotierte Graben-Deckoxidschicht oberhalb der dotierten Graben-Deckoxidschicht.
Description
- Die vorliegende Erfindung betrifft im Allgemeinen das Ausbilden vertikaler, flacher und leicht dotierter Übergangsschichten bei vertikalen Transistoren, und insbesondere ein verbessertes Verfahren bzw. eine verbesserte Struktur zum Ausbilden eines Buried-Strap-Kontakts mit verringerter Ausdiffusion, wobei gleichzeitig eine ausreichende Überlappung zwischen dem Buried-Strap-Kontakt und dem Transistorkanal bestehen bleibt.
- Die zunehmend kleiner werdenden Strukturgrößen bei Logik- und DRAM-Bauelementen (dynamic random access memory – dynamischer Halbleiterspeicher mit wahlfreiem Zugriff) erfordern die Entwicklung von Verbesserungen. Bei planen Logik- und DRAM-Bauelementen schränken Kurzkanaleffekte die Funktion des Bauelements ein. Bei DRAM-Speichern mit vertikalen Auswahltransistoren muss die Ausdiffusion aus dem Buried-Strap-Kontakt aus Isolationsgründen vermindert werden, jedoch muss gleichzeitig die Anschlussfähigkeit des ausgewählten Transistors gewährleistet sein.
- Daher ist es die Aufgabe der vorliegenden Erfindung, einen flachen Buried-Strap-Kontakt durch Verringerung der Ausdiffusion herzustellen, ohne dabei die Anschlussfähigkeit des ausgewählten Transistors zu verschlechtern.
- Diese Aufgabe wird durch eine Trenchspeicherstruktur gemäß Anspruch 1 und 6, sowie durch ein Verfahren gemäß Anspruch 12 und 18 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
- Die vorliegende Erfindung stellt eine Trenchspeicherstruktur zur Verfügung, die ein Substrat mit einem darin ausgebildeten Graben, einen Kondensator im unteren Grabenbereich, einen in dem Graben oberhalb der Kondensatorelektrode ausgebildeten leitenden Knotenanschluss, ein oberhalb des leitenden Anschlusses ausgebildetes Graben-Deckoxid und einen in dem Substrat an das Graben-Deckoxid angrenzend ausgebildeten, leitfähigen Buried-Strap-Kontakt umfasst. Das Graben-Deckoxid umfasst eine oberhalb des leitenden Anschlusses ausgebildete dotierte Graben-Deckoxidschicht und wahlweise eine undotierte Graben-Deckoxidschicht oberhalb der dotierten Graben-Deckoxidschicht.
- Die dotierte Graben-Deckoxidschicht ist mit demselben Dotierungsstoff dotiert, wie der leitende Buried-Strap-Kontakt. Der Gewichtsprozentanteil der Dotierung in der dotierten Graben-Deckoxidschicht beträgt weniger als 1%. Die Struktur umfasst außerdem eine in dem Graben ausgebildete Gate-Elektrode oberhalb der undotierten Graben-Deckoxidschicht. Die Graben-Deckoxidschicht isoliert die Gate-Elektrode von der Kondensatorelektrode.
- Die Erfindung stellt außerdem ein Verfahren zum Ausbilden einer Speichervorrichtung zur Verfügung, in dem ein Graben strukturiert, ein Kondensatordielektrikum ausgebildet, ein unterer Grabenbereich mit einem leitenden Kondensatormaterial aufgefüllt, ein leitender Knotenanschluss in dem Graben oberhalb der Kondensatorelektrode eingebracht, ein Graben-Deckoxid in den Graben auf dem leitenden Anschluss aufgebracht, und die Struktur zum Ausbilden eines im Substrat an das Graben-Deckoxid angrenzenden leitenden Buried-Strap-Kontakts aufgeheizt wird. Das Graben-Deckoxid wird durch Abscheiden einer dotierten Graben-Deckoxidschicht oberhalb des leitenden Anschlusses und Ausbilden einer optionalen undotierten Graben-Deckoxidschicht oberhalb der dotierten Graben-Deckoxidschicht hergestellt.
- Das Verfahren zum Abscheiden der dotierten Graben-Deckoxidschicht umfasst ein mit hochdichtem Plasma arbeitendes CVD-Verfahren (HDP-CVD), das die folgenden Parameter umfasst: Zu leiten eines Silanreaktanten mit einer Gasflussrate von 10 bis 75 sccm; ungefähre Plasmavorspannung 300 B 1000 W; und Phosphingaszufuhr mit einer Gasflussrate von weniger als 5 sccm. Durch diese Bearbeitung entsteht ein Gewichtsprozentanteil von Dotierungen von weniger als 1% in der dotierten Graben-Deckoxidschicht.
- Um die vertikale DRAM-Speicherzelle noch kleiner auszugestalten, wird erfindungsgemäß die laterale Ausdiffusion des Buried-Strap-Kontakts verringert, um eine Wechselwirkung zwischen benachbarten DRAM-Speicherzellen zu vermeiden, während gleichzeitig ein Leitungspfad mit geringem Widerstand zum Kanalbereich des vertikalen Transistors beibehalten wird. Indem die Wärmebilanz des gesamten Verfahrens verringert wird, werden erfindungsgemäß Dotierungen aus der dotierten Graben-Deckoxidschicht ausdiffundiert und die Ausdiffusion des Buried-Strap-Kontakts verringert. So werden sowohl laterale, als auch vertikale Ausdiffusionen verringert. Eine ausreichende Überlappung zwischen dem Buried-Strap-Kontakt und dem Transistorkanal kann mit herkömmlichen Verfahren, die auf der Ausdiffusion aus dem leitenden Grabenmaterial und dem Knotenanschluss zum Ausbilden des Buried-Strap-Kontakts beruhen, nicht gewährleistet werden. Aus diesem Grund wird erfindungsgemäß ein Teil des Graben-Deckoxids dotiert. Darüber hinaus wurde das erfindungsgemäße HDP-CVD-Verfahren zum Aufbringen des Graben-Deckoxids entwickelt, um eine gute Dotierungssteuerung in dem Oxid zu erreichen und um konsequent diese Struktur zu erhalten.
- Die Erfindung wird nun anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
-
1 bis9 schematische Darstellungen eines in Bearbeitung befindlichen Speicherbauelements; und -
10 eine schematische Darstellung eines fertiggestellten Speicherbauelements. - Mit zunehmender Verkleinerung der Strukturgrößen bei Logik- und DRAM-Speicherbausteinen wird die Entwicklung flacher Transistorübergänge möglich. Erfindungsgemäß werden dotierte Oxide (z.B. As, P, usw.) als Dotierungsquellen für Festkörper-Ausdiffusionen verwendet, wodurch die Herstellung flacher Übergänge ermöglicht wird.
- In
1 sind der oberste und der unterste Bereich eines in einer Substratstruktur22 (z.B. monokristallines Silizium) ausgebildeten Grabens24 dargestellt, wobei die Substratstruktur eine dielektrische obere Kontaktanschlussfläche (z.B. eine durch CVD- oder PVD-Verfahren ausgebildete Nitridkontaktschicht23 und eine thermisch aufgewachsene Oxidkontaktschicht25 ) umfasst. Der Graben24 kann mittels wohlbekannter Ausbildungs- und Strukturierungsverfahren ausgebildet werden. - Zum Ausbilden des Kondensators wird eine dünne dielektrische Schicht
26 in dem Graben24 aufgebracht oder aufgewachsen. Anschließend wird der Graben24 mit einem leitenden Grabenknotenmaterial20 aufgefüllt, wie z.B. N+-dotiertes Polysilizium, dessen oberer Bereich von einem Kragendielektrikum21 (z.B. Oxid) umgeben ist. Die äußere Elektrode27 umfasst das in1 gezeigte, N-dotierte Siliziumsubstrat27 . Das leitenden Grabenmaterial20 und das Kragendielektrikum21 können mittels einer Reihe bekannter Verfahren ausgebildet werden. Beispielsweise kann der Graben mit einem isolierenden Dielektrikum (nicht gezeigt) beschichtet und dann teilweise mit einer ersten Lage leitfähigen Materials aufgefüllt werden. Anschließend kann das Kragendielektrikum21 (wie z.B. Siliziumdioxid) aufgebracht werden. Das Kragenoxid wird beispielsweise in einem anisotropen Trockenätzverfahren, wie z.B. Reaktives Ionenätzen (RIE) unter Verwendung eines Gasgemisches, das Anteile von CHF3, Ar, O2, C4F8 und CO enthalten kann, geätzt. Die anisotrope Trockenätzung, oder Seitenwand-Spacer-Ätzung, entfernt Material in vertikaler Richtung mit einer hohen Ätzrate, in horizontaler Richtung jedoch mit einer relativ geringen Ätzrate. Bei der hochselektiven anisotropen Spacer-Ätzung verbleibt Material auf den Grabenwänden, wird jedoch von den horizontalen Oberflächen entfernt. Der Graben24 wird dann vollständig mit dem leitfähigen Material20 aufgefüllt und schließlich zurückgeätzt. Anschließend wird das Kragendielektrikum21 auf eine Höhe mit der Oberfläche der zweiten Polysiliziumlage20 geätzt. - Der obere Bereich des Kragenoxids
21 wird durch ein selektives Ätzverfahren entfernt, welches das Oxid21 auf effektiv abträgt, ohne das Siliziumsubstrat22 oder das leitfähige Material20 wesentlich zu beeinträchtigen, wie durch das Bezugszeichen29 in2 gezeigt wird. Anschließend wird, wie in3 gezeigt ist, ein leitendes Knotenanschlussmaterial30 durch ein gleichmäßiges Abscheidungsverfahren aufgebracht, durch das die aufgrund der Ätzung des oberen Kragenoxidbereichs21 entstandenen Lücken29 zwischen dem leitenden Grabenmaterial20 und den Grabenwänden mit dem leitenden Knotenanschlussmaterial30 aufgefüllt werden können. Überschüssiges leitfähiges Material wird von der Struktur bis hinunter zur Oberfläche des Polysiliziums20 entfernt, wie in4 dargestellt ist. - Das in
5 gezeigte Bearbeitungsverfahren umfasst die thermische Ausbildung eines vertikalen Opferoxids34 . Das Opferoxid dient als Diffusionsbarriere für die Dotierungen des dotierten Graben-Deckoxids. Durch die thermische Bearbeitung diffundieren außerdem Dotierungen aus dem Polysilizium30 heraus, um die Buried-Strap-Ausdiffusion zu bilden, welcher ein leitfähiger Bereich50 neben dem Polysiliziumanschluss30 ist. Ein dotiertes, durch hochdichtes Plasma (HDP) aufgebrachtes Graben-Deckoxid31 , beispielsweise Tetraethylorthosilikat (TEOS) oder ein ähnliches Material, wird dann durch ein CVD-Verfah-ren aufgebracht. Der obere Bereich des dotierten Graben-Deckoxids31 wird dann unter Verwendung bekannter selektiver Entfernungsverfahren (z.B. HF-basierte Nassrückät zung) entfernt, wie6 zeigt. Durch die Rückätzung kann eine ausreichende Dicke des dotierten Graben-Deckoxids31 zurückbleiben und für eine angemessene Isolation zwischen der darunter liegenden Kondensatorelektrode20 und der Gate-Elektrode, die im oberen Bereich des Grabens ausgebildet wird, sorgen. Wie der herausgeschnittene Bereich von6 zeigt, umfasst die Erfindung wahlweise die Abscheidung eines undotierten HDP-Oxids32 auf dem dotierten Graben-Deckoxid31 . In einer solchen Ausführungsform, umfasst das Grabendeckoxid sowohl die erste dotierte Schicht31 , als auch die undotierte Schicht32 . Der obere Oxidbereich32 des Graben-Deckoxids ist vorzugsweise undotiert, um ein eventuelles Auftreten unerwünschter Kurzschlüsse zwischen der Gate-Elektrode40 und der Kondensatorelektrode20 zu vermeiden. Die Dotierung des Graben-Deckoxids31 wird genau gesteuert, um eine übermäßige Ausdiffusion zu begrenzen. Das Grabendeckoxid31 ist vorzugsweise sehr leicht mit Arsen oder Phosphor mit Dotierkonzentrationen von weniger als 1% Gewichtsprozentanteil dotiert. - Schichten
31 ,32 werden unter Verwendung eines Verfahrens aufgebracht, durch das es möglich ist, die Seitenwanddicke des aufgebrachten Oxids gleichmäßig und dünner als auf der Bodenfläche der Struktur auszubilden. Ein Verfahren zum Aufbringen der dotierten und undotierten Schichten31 ,32 bedient sich eines speziell abgeänderten und optimierten HDP-CVD-Verfahrens. Insbesondere wurde das HDP-CVD-Verfahren im Zusammenhang mit der vorliegenden Erfindung optimiert, um die Abscheidungsrate durch eine Verringerung der Gasflussrate eines Silanreaktanten von normalerweise 150 bis 200 auf 10 bis 75 sccm zu reduzieren. Dickenverhältnisse der Seitenwände zur Bodenfläche von weniger als 1.5 werden durch Verringerung der Plasmavorspannung (von normalerweise 2000 B 4000 W auf 300 B 1000 W) erreicht, wodurch die Abscheidung eine größere Rolle als das Sputtern spielt. Geringere Dotiermengen können durch eine Veränderung der Gasflussrate bei der Phosphingaszufuhr auf unter 5 sccm erreicht werden. Durch dieses Verfahren ist es möglich, die Seitenwanddicke des aufgebrachten Oxids gleichmäßig und dünner als auf der Bodenfläche der Struktur auszubilden. Herkömmliche Verfahren zur Abscheidung des Graben-Deckoxids, wie z.B. PECVD-, LPCVD- und O3-TEOS-CVD-Verfahren weisen diese Eigenschaften nicht auf. - Darüber hinaus erzeugt dieses HDP-CVD-Verfahren qualitativ hochwertige dünne Schicht mit geringen Nassätzraten in Bezug auf thermisches Oxid (< 1:1,3). Darüber hinaus ermöglicht es das Auffüllen von Grabenstrukturen mit Aspektverhältnissen von bis zu 3,5. Das Aspektverhältnis beschreibt das Verhältnis der Grabentiefe zur Breite der Grabenöffnung. HDP-Verfahren werden für flache Grabenisolationsbereiche (undotiertes SiO2) und vormetallische Dielektrika (Phosphorsilikatglas mit Dotieranteilen von 5 bis 8 Atomprozent) eingesetzt. Herkömmliche HDP-Verfahren können jedoch nicht zum Ausbilden des Graben-Deckoxids eingesetzt werden, da die Abscheidungsrate solch herkömmlicher Verfahren zu hoch ist, um gesteuert und wiederholt dünne Schicht von weniger als 100 nm aufbringen zu können. Darüber hinaus ist es bei herkömmlichen HDP-Verfahren aufgrund des Verhältnisses von Seitenwand und Bodenfläche nicht möglich, die Seitenwände in einem geeigneten Prozessfenster zu entfernen. Zudem ist die P-Konzentration des Phosphorsilikatglases viel zu hoch für die angestrebte endgültige Kontaktdotierung.
- Die Verwendung von HDP-CVD zum Ausbilden des Graben-Deckoxids (und des resultierenden selbstjustierenden Buried-Strap-Kontakts) ist ungewöhnlich, da HDP üblicherweise anders eingesetzt wird und das herkömmliche HDP-Verfahren selbst drastisch verändert werden muss, um die Anforderungen an das Grabendeckoxid zu erfüllen. Das erfindungsgemäße HDP-CVD-Verfahren eignet sich auch für andere Anwendungen, in denen geringe Dickenverhältnisse von Seitenwand und Bodenfläche und geringe Dotierkonzentrationen erwünscht sind.
- In
7 ist gezeigt, dass ein dünnes Oxid51 auf den freiliegenden Bereichen des Siliziumsubstrats22 aufgewachsen und ein Nitrid52 aufgebracht wird. In8 werden das Nitrid52 und das Oxid51 durch eine Rückätzung entfernt, wobei ausreichend Nitrid52 verbleibt, um das darunter liegende Grabendeckoxid31 zu schützen. In9 wird ein vertikaler Gate-Oxid-Isolator41 durch ein thermisches Verfahren auf den oberen Grabenwänden ausgebildet. Anschließend wird das Nitrid52 entfernt. Durch dieses thermische Verfahren wird die dotierte Ausdiffusion des Grabendeckoxids ausdiffundiert, wodurch sich ein weiterer leitender Buried-Strap-Bereich60 bildet, der den ersten leitenden Buried-Strap-Bereich50 überlappt und einen durchgängigen elektrischen Leitungspfad (20 ,30 ,50 und60 umfassend) zur Kondensatorelektrode20 bildet. Der erste (untere) leitende Buried-Strap-Bereich50 grenzt im Wesentlichen an den Polysilizium-Anschluss30 an, und der zweite (obere) leitende Buried-Strap-Bereich60 grenzt im Wesentlichen an das Graben-Deckoxid31 an; es liegt jedoch eine gewisse Überlappung zwischen dem oberen und dem unteren Buried-Strap-Kontakt (60 ,50 ) vor. - In
10 ist sowohl das aktive Gate46 , als auch das passive Gate42 dargestellt. Das Siliziumsubstrat22 wurde zum Ausbilden der P-Wanne dotiert. Das Bezugszeichen28 kennzeichnet den Transistorkanalbereich, der sich aus der P-Wannen-Dotierung ergibt. Die Nitridkontaktschicht23 und die Oxidkontaktschicht25 werden entfernt und auf der Oberfläche wird eine Kontaktimplantation durchgeführt. Anschließend wird, wie in10 gezeigt ist, ein leitendes Gate-Material40 (dotiertes Polysilizium, Metall, Legierung, usw.) in den verbleibenden oberen Grabenbereich eingebracht. Die Isolationsbereiche45 werden in der Gate-Elektrode40 strukturiert und die Nitriddeckschichten43 der Gate-Elektrode, die Spacer44 und oberen Transistorkontakte (TTC)47 werden unter Verwendung wohlbekannter Verfahren ausgebildet.10 zeigt eine einzelne Struktur, die im Betrieb Teil eines Speicherzellenfelds mit ähnlichen Strukturen wäre. Die an grenzenden Strukturen sind voneinander durch Isolationsbereiche getrennt. - Strom und Spannung in der Gate-Elektrode
40 verursachen die Leitfähigkeit des Kanalbereichs28 , wobei ein Leitungspfad von der Kondensatorelektrode20 durch den Polysiliziumanschluss30 , den oberen und den unteren leitenden Buried-Strap-Kontakt50 ,60 , den Transistorkanal28 in die P-Wanne22 , die leitende Kontaktimplantation55 und letztendlich bis zum oberen Transistorkontakt47 verläuft. - Das Graben-Deckoxid
31 erzeugt die dotierte Graben-Deckoxid-Ausdiffusion60 mit einem Verfahren bei relativ niedrigen Temperaturen. Darüber hinaus können die höheren Temperaturen, die normalerweile zur Herstellung einer größeren Buried-Strap-Ausdiffusion50 erforderlich sind, vermieden werden, da die Buried-Strap-Ausdiffusion50 im Zusammenhang mit der vorliegenden Erfindung nicht so groß sein muss. Normalerweise muss die Buried-Strap-Ausdiffusion50 so groß ausgebildet sein, um das Silizium neben dem Graben-Deckoxid leitfähig zu machen. Durch die erfindungsgemäße dotierte Graben-Deckoxid-Ausdiffusion60 kann die Buried-Strap-Ausdiffusion50 jedoch kleiner sein (wobei thermische Zyklen mit geringeren Temperaturen eingesetzt werden), indem ein separater leitender Bereich60 neben dem Graben-Deckoxid31 bereitgestellt wird. Daher kann die Temperatur der thermischen Zyklen (Wärmebilanz) verringert werden. Im Gegensatz dazu sind für herkömmliche Verfahren, die lediglich auf der Ausdiffusion aus der Kondensatorelektrode20 und dem Knotenanschluss30 zur Ausbildung des Buried-Strap-Kontakts50 basieren, wesentlich höhere Temperaturen erforderlich, um einen an das Graben-Deckoxid angrenzenden leitenden Bereich zu erhalten. - Wie oben dargestellt werden für eine weitere Verkleinerung der vertikalen DRAM-Speicherzelle die laterale und die vertikale Ausdiffusion
50 aus dem Polysilizium-Anschluss30 (unter Verwendung von Wärmezyklen mit geringeren Temperaturen) ver ringert, um eine Wechselwirkung zwischen benachbarten DRAM-Speicherzellen zu vermeiden und gleichzeitig einen Leitungspfad mit geringem Widerstand zum Kanalbereich des vertikalen Transistors aufrecht zu erhalten. Neben der Verringerung der Ausdiffusion50 aus dem leitenden Anschluss30 , diffundieren erfindungsgemäß Dotierungen60 aus der dotierten Graben-Deckoxidschicht31 , um einen Leitungspfad von der Kondensatorelektrode20 zum Kanal28 zu gewährleisten. Um eine gute Isolation zwischen den Elektroden20 und40 zu gewährleisten und eine ausreichende Verfahrenssteuerung für die Oxidabscheidung zur Verfügung zu stellen, sollte das Graben-Deckoxid31 ,32 eine gewisse Dicke umfassen (z.B. etwa 30 nm). In Anbetracht der Verfahrenstoleranz von +/– 10 nm, ist eine ausreichende Überlappung zwischen dem leitenden Bereich50 und dem Transistorkanal28 mit herkömmlichen Verfahren nicht sicher gestellt, da diese lediglich auf der Ausdiffusion aus der Kondensatorelektrode20 und dem Knotenanschluss30 beruhen. Dies ist der Grund warum erfindungsgemäß mindestens ein Teil31 des Graben-Deckoxids dotiert ist. Das erfindungsgemäße HDP-CVD-Verfahren zur Abscheidung des Graben-Deckoxids wurde entwickelt, um eine gute Dotierungssteuerung im Oxid31 zu erreichen und um konsequent diese Struktur zu erhalten. - Um die vertikale DRAM-Speicherzelle noch weiter zu verkleinern, wird die laterale Ausdiffusion aus dem Buried-Strap-Kontakt verringert, um eine Wechselwirkung zwischen benachbarten DRAM-Speicherzellen zu vermeiden und gleichzeitig einen Leitungspfad mit geringem Widerstand zum Kanalbereich des vertikalen Transistors aufrecht zu erhalten. Indem die Wärmebilanz des gesamten Verfahrens verringert wird, diffundieren erfindungsgemäß Dotierungen aus der dotierten Graben-Deckoxidschicht und die Ausdiffusion aus dem Buried-Strap-Kontakt wird verringert. Auf diese Weise werden sowohl laterale, als auch vertikale Ausdiffusionen verringert. Ein ausreichendes Überlappen zwischen dem Buried-Strap-Kontakt und dem Transistorkanal ist mit den herkömmlichen Verfahren nicht sicher gestellt, da diese lediglich auf der Ausdiffusion aus der Kon densatorelektrode und dem Knotenanschluss zur Ausbildung des Buried-Strap-Kontakts beruhen. Dies ist der Grund warum erfindungsgemäß ein Teil des Graben-Deckoxids dotiert ist. Zusätzlich wurde das erfindungsgemäße HDP-CVD-Verfahren zur Abscheidung des Graben-Deckoxids entwickelt, um eine gute Dotierungssteuerung im Oxid zu erreichen und um konsequent diese Struktur zu erhalten.
-
- 20
- Kondensatorelektrode
- 21
- Kragendielektrikum
- 22
- Siliziumsubstrat
- 23
- Nitridkontaktschicht
- 24
- Graben
- 25
- Oxidkontaktschicht
- 26
- dielektrische Schicht
- 27
- äußere Elektrode
- 28
- Transistorkanalbereich
- 29
- Lücke
- 30
- leitendes Knotenanschlussmaterial
- 31
- dotiertes Graben-Deckoxid
- 32
- undotiertes Graben-Deckoxid
- 34
- Opferoxid
- 40
- Gate-Elektrode
- 41
- Gate-Oxid-Isolator
- 42
- Passives Gate
- 43
- Nitriddeckschicht
- 44
- Spacer
- 45
- Isolationsbereiche
- 46
- Aktives Gate
- 47
- obere Transistorkontakte (TTC)
- 50
- Buried-Strap-Ausdiffusion
- 51
- Oxid
- 52
- Nitrid
- 55
- leitende Kontaktimplantation
- 60
- Buried-Strap-Bereich
Claims (22)
- Trenchspeicherstruktur, umfassend: ein Substrat mit einem darin ausgebildeten Graben; eine in einem unteren Grabenbereich ausgebildete Kondensatorelektrode; ein in dem Graben oberhalb der Kondensatorelektrode ausgebildetes, dotiertes Graben-Deckoxid; und einen in dem Substrat an das Graben-Deckoxid angrenzend ausgebildeten, leitfähigen Buried-Strap-Kontakt.
- Struktur nach Anspruch 1, weiter umfassend ein in dem Graben oberhalb des dotierten Graben-Deckoxids ausgebildetes undotiertes Graben-Deckoxid.
- Struktur nach Anspruch 1 oder 2, wobei das dotierte Graben-Deckoxid und der leitfähige Buried-Strap-Kontakt mit demselben Dotierungsstoff dotiert sind.
- Struktur nach Anspruch 2 oder 3, weiter umfassend eine in den Graben oberhalb der undotierten Graben-Deckoxidschicht eingebrachte Gate-Elektrode, wobei die undotierte Graben-Deckoxidschicht die Gate-Elektrode von der Kondensatorelektrode isoliert.
- Struktur nach Anspruch 1, wobei der Gewichtsprozentanteil der Dotierung in dem dotierten Graben-Deckoxid weniger als 1% beträgt.
- Trenchspeicherstruktur, umfassend: ein Substrat mit einem darin ausgebildeten Graben; eine in einem unteren Grabenbereich ausgebildete Kondensatorelektrode; und ein in den Graben oberhalb der Kondensatorelektrode eingebrachtes Graben-Deckoxid, wobei das Graben-Deckoxid umfasst: eine dotierte Graben-Deckoxidschicht; und eine undotierte Graben-Deckoxidschicht oberhalb der dotierten Graben-Deckoxidschicht.
- Struktur nach Anspruch 6, weiter umfassend einen in dem Graben ausgebildeten leitenden Knotenanschluss, der an die Kondensatorelektrode angrenzt.
- Struktur nach Anspruch 6, weiter umfassend einen in das Substrat eingebrachten leitenden Buried-Strap-Kontakt, der an das Graben-Deckoxid angrenzt.
- Struktur nach Anspruch 8, wobei die dotierte Graben-Deckoxidschicht und der leitende Buried-Strap-Kontakt mit demselben Dotierstoff dotiert sind.
- Struktur nach einem der Ansprüche 6 bis 9, weiter umfassend eine in den Graben eingebrachte Gate-Elektrode oberhalb der undotierten Graben-Deckoxidschicht, wobei die undotierte Graben-Deckoxidschicht die Gate-Elektrode von der Kondensatorelektrode isoliert.
- Struktur nach einem der Ansprüche 6 bis 10, wobei der Gewichtsprozentanteil der Dotierung in dem dotierten Graben-Deckoxid weniger als 1% beträgt.
- Verfahren zum Ausbilden einer Speichervorrichtung, umfassend: Strukturieren eines Grabens in einem Substrat; Auffüllen des unteren Grabenbereichs mit einem leitfähigen Kondensatormaterial; Ausbilden eines dotierten Graben-Deckoxids in dem Graben oberhalb der Kondensatorelektrode; und Aufheizen der Struktur zum Ausbilden eines leitenden Buried-Strap-Kontakts in dem Substrat, der an das Graben-Deckoxid angrenzt.
- Verfahren nach Anspruch 12, wobei das Verfahren zum Aufbringen des dotierten Graben-Deckoxids ein CVD-Verfahren mit hochdichtem Plasma (HDP-CVD) umfasst.
- Verfahren nach Anspruch 12, wobei das Verfahren zum Aufbringen des dotierten Graben-Deckoxids die folgenden Parameter umfasst: Abscheiden eines Silanreaktanten bei einer Gasflussrate von 10 bis 75 sccm; ungefähren Plasmavorspannung 300 B 1000 W; und Phosphingaszufuhr mit einer Gasflussrate von weniger als 5 sccm.
- Verfahren nach einem der Ansprüche 12 bis 14, wobei während des Verfahrens zum Aufbringen der dotierten Graben-Deckoxidschicht der Gewichtsprozentanteil an Dotierung in der dotierten Graben-Deckoxidschicht weniger als 1% beträgt.
- Verfahren nach einem der Ansprüche 12 bis 15, weiter umfassend das Aufbringen eines undotierten Graben-Deckoxids in dem Graben oberhalb des dotierten Graben-Deckoxids.
- Verfahren nach Anspruch 16, weiter umfassend das Aufbringen eines leitenden Gate-Materials in dem Graben oberhalb der undotierten Graben-Deckoxidschicht, wobei die undotierte Graben-Deckoxidschicht das leitende Gate-Material von der Kondensatorelektrode isoliert.
- Verfahren zum Ausbilden einer Speichervorrichtung, umfassend: Strukturieren eines Grabens in einem Substrat; Auffüllen des unteren Grabenbereichs mit einem leitfähigen Kondensatormaterial; und Ausbilden eines Graben-Deckoxids in dem Graben oberhalb der Kondensatorelektrode, wobei das Ausbilden des Graben-Deckoxids das Aufbringen einer dotierten Graben-Deckoxidschicht oberhalb der Kondensatorelektrode und das Ausbilden einer undotierten Graben-Deckoxidschicht oberhalb der dotierten Graben-Deckoxidschicht umfasst.
- Verfahren nach Anspruch 18, weiter umfassend das Einbringen eines an die Kondensatorelektrode angrenzenden leitfähigen Knotenanschlusses in den Graben.
- Verfahren nach Anspruch 18 oder 19, weiter umfassend das Aufheizen der Struktur zum Ausbilden eines an das Graben-Deckoxid angrenzenden, leitenden Buried-Strap-Anschlusses in dem Substrat.
- Verfahren nach einem der Ansprüche 18 bis 20, wobei das Verfahren zum Aufbringen der dotierten Graben-Deckoxidschicht ein mit hochdichtem Plasma arbeitendes CVD-Verfahren umfasst.
- Verfahren nach einem der Ansprüche 18 bis 22, wobei während des Verfahrens zum Aufbringen der dotierten Graben-Deckoxidschicht der Gewichtsprozentanteil an Dotierung in der dotierten Graben-Deckoxidschicht weniger als 1% beträgt.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/249,228 US6667504B1 (en) | 2003-03-24 | 2003-03-24 | Self-aligned buried strap process using doped HDP oxide |
US10/249228 | 2003-03-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102004013926A1 true DE102004013926A1 (de) | 2004-10-21 |
DE102004013926B4 DE102004013926B4 (de) | 2007-01-04 |
Family
ID=29735603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102004013926A Expired - Fee Related DE102004013926B4 (de) | 2003-03-24 | 2004-03-22 | Trenchspeicherstruktur und Verfahren zum Ausbilden eines selbstjustierenden Buried-Strap-Kontakts unter Verwendung von dotiertem HDP-Oxid |
Country Status (2)
Country | Link |
---|---|
US (2) | US6667504B1 (de) |
DE (1) | DE102004013926B4 (de) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6762099B1 (en) * | 2003-07-01 | 2004-07-13 | Nanya Technology Corp. | Method for fabricating buried strap out-diffusions of vertical transistor |
TWI229940B (en) * | 2004-01-30 | 2005-03-21 | Nanya Technology Corp | Memory cell with a vertical transistor and fabrication method thereof |
US7034352B2 (en) * | 2004-02-11 | 2006-04-25 | Infineon Technologies Ag | DRAM with very shallow trench isolation |
US7102914B2 (en) * | 2004-02-27 | 2006-09-05 | International Business Machines Corporation | Gate controlled floating well vertical MOSFET |
KR100698099B1 (ko) * | 2005-09-13 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
US20070090433A1 (en) * | 2005-10-26 | 2007-04-26 | International Business Machines Corporation | Isolation collar void and methods of forming the same |
US7838925B2 (en) * | 2008-07-15 | 2010-11-23 | Qimonda Ag | Integrated circuit including a vertical transistor and method |
KR101164955B1 (ko) * | 2009-09-30 | 2012-07-12 | 에스케이하이닉스 주식회사 | 단일 측벽 콘택을 갖는 반도체장치 및 제조 방법 |
US9461050B2 (en) | 2013-12-06 | 2016-10-04 | Globalfoundries Inc. | Self-aligned laterally extended strap for a dynamic random access memory cell |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US19665A (en) * | 1858-03-16 | Improvement in sewing-machines | ||
US6252267B1 (en) * | 1994-12-28 | 2001-06-26 | International Business Machines Corporation | Five square folded-bitline DRAM cell |
US6013584A (en) * | 1997-02-19 | 2000-01-11 | Applied Materials, Inc. | Methods and apparatus for forming HDP-CVD PSG film used for advanced pre-metal dielectric layer applications |
EP0971414A1 (de) * | 1998-06-15 | 2000-01-12 | Siemens Aktiengesellschaft | Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren |
US6242310B1 (en) * | 1999-02-22 | 2001-06-05 | International Business Machines Corporation | Method of forming buried-strap with reduced outdiffusion including removing a sacrificial insulator leaving a gap and supporting spacer |
WO2000077848A1 (en) * | 1999-06-10 | 2000-12-21 | Infineon Technologies North America Corp. | Self-aligned buried strap for vertical transistors in semiconductor memories |
TW457643B (en) | 2000-05-16 | 2001-10-01 | Nanya Technology Corp | Manufacturing method of semiconductor memory unit transistor |
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US6566192B2 (en) * | 2001-02-27 | 2003-05-20 | Nanya Technology Corporation | Method of fabricating a trench capacitor of a memory cell |
US20020196651A1 (en) * | 2001-06-22 | 2002-12-26 | Rolf Weis | Memory cell layout with double gate vertical array transistor |
TW544847B (en) * | 2002-07-09 | 2003-08-01 | Nanya Technology Corp | Memory device having vertical transistor and trench capacitor |
-
2003
- 2003-03-24 US US10/249,228 patent/US6667504B1/en not_active Expired - Fee Related
- 2003-10-17 US US10/688,612 patent/US6946345B2/en not_active Expired - Fee Related
-
2004
- 2004-03-22 DE DE102004013926A patent/DE102004013926B4/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6946345B2 (en) | 2005-09-20 |
US6667504B1 (en) | 2003-12-23 |
DE102004013926B4 (de) | 2007-01-04 |
US20040188740A1 (en) | 2004-09-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
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|
8339 | Ceased/non-payment of the annual fee |