DE10141948A1

DE10141948A1 - Halbleiterspeichervorrichtung und Hersttelungsverfahren dafür

Info

Publication number: DE10141948A1
Application number: DE10141948A
Authority: DE
Inventors: Jeong-Seok Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-09-18
Filing date: 2001-08-28
Publication date: 2002-05-16
Anticipated expiration: 2021-08-29
Also published as: KR100378183B1; US20020033495A1; JP2002110930A; US6600187B2; JP4034535B2; KR20020021894A; US20020102790A1; US20020089037A1; TW511249B; DE10141948B4; US6583004B2

Abstract

Es wird eine Technologie zum Verhindern eines Ansteigens der Schwellwertspannung des Transistors eines Zellbereichs und einer Verschlechterung der Refresh-Eigenschaft des Transistors des Zellbereichs vorgesehen, während die Eigenschaft des Transistors der Kernschaltungs-/Peripherschaltungsbereiche einer Halbleiterspeichervorrichtung aufrechterhalten werden. Eine Halbleiterspeichervorrichtung weist einen ersten Transistor, der aus einem ersten Gate, einer ersten Gate-Isolationsschicht, einem ersten Source-Bereich und einem ersten Drain-Bereich besteht, die in Kernschaltungs-/Peripherschaltungsbereichen der Halbleiterspeichervorrichtung ausgebildet sind, die einen Zellbereich und Kernschaltungs-/Peripherschaltungsbereich aufweisen, eine planarisierte dielektrische Zwischenschicht, welche den ersten Transistor bedeckt, und einen zweiten Transistor auf, der in dem Zellbereich ausgebildet ist, der einen zweiten Source-Bereich, ein zweites Gate mit einer Höhe entsprechend der Höhe der dielektischen Zwischenschicht und eine zweite Gate-Isolationsschicht enthält. Der erste Transistor ist unter Verwendung herkömmlicher Herstellungsverfahren ausgebildet, der zweite Transistor ist durch ein Damascene-Verfahren unter Verwendung der dielektrischen Schicht als die Basis für eine Umkehr-Gate-Maske ausgebildet.

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung und ein Herstellungsverfahren dafür, und insbesondere eine Halbleiterspeichervorrichtung, bei welcher die Eigenschaften einer Vielzahl von Einheitselementen mit unterschiedlichen geometrischen Strukturen, beispielsweise Transistoren, nicht verschlechtert sind.

2. Beschreibung des Stands der Technik

Da die Integrationsdichte bei Halbleiterspeichervorrichtungen immer weiter Wichst, werden die Bauteilgrößen immer kleiner. Da die Größe eines Zelltransistors verringert ist, tritt insbesondere ein Kurzkanalphänomen auf, bei welchem eine Schwellwertspannung verringert ist und ein Leckstrom sich vergrößert. Demzufolge sind die dynamischen Refresh-Eigenschaften eines dynamischen Speichers mit wahl freiem Zugriff (DRAM) verschlechtert. Um derartige Probleme zu lösen, wird zum Er höhen der Schwellwertspannung die Konzentration von Störstellen eines Substrats durch Implantieren von Störstellenionen vom P-Typ (oder N-Typ) in das Substrat er höht, bevor eine Gate-Elektrode bei einem N-Kanaltransistor (oder P-Kanaltransistor) ausgebildet wird.

Um Source- und Drain-Bereiche vom N-Typ (P-Typ) für den Fall eines N-Kanal transistors (oder eines P-Kanaltransistors) auszubilden, muß die Konzentration der Stör stellen in den Source- und Drain-Bereichen ebenso größer sein als die Konzentration des Kanalbereichs. Da die Größe des Transistors verringert ist, muß die Konzentration an durch Innenimplantation zum Unterdrücken einer Veränderung der Schwellwertspan nung implantierten Störstellen erhöht werden. Daher verringert sich der Unterschied zwischen der Konzentration der Störstellen der Source- und Drain-Bereiche des Transi stors und der Konzentration der Störstellen des Kanalbereichs mit steigender In tegrationsdichte. Daher erhöht sich der Widerstand einer Kontaktoberfläche zwischen den Source- und Drain-Bereichen und dem Kanalbereich. Dementsprechend ist die Be triebsgeschwindigkeit des Transistors verringert.

Da überdies die Konzentration an Störstellenionen zum Steuern der Schwellwert spannung des Substrats (oder einer in dem Substrat ausgebildeten Wanne) sich mit der steigenden Integrationsdichte erhöht, erhöht sich auch der Leckstrom, der zwischen den Source- und Drain-Bereichen und dem Substrat (oder der Wanne) fließen kann. Um derartige Probleme zu lösen, offenbart die US-Patentanmeldung Nr. 5,905,530 und das Japanese Journal of Applied Physics, 1998, Seite 1059, eine Ionenimplantationstechno logie, bei welcher unter Verwendung einer Umkehr-Gate-Maske (reverse gate pattern) ein Störstellenbereich lediglich teilweise unter dem Kanalbereich des Transistors und nicht im gesamten Substrat ausgebildet ist, in welchem der Transistor ausgebildet wer den soll.

Es wird sehr stark bevorzugt, die Transistoren des Zellbereichs der Halbleiterspei chervorrichtung und die Transistoren von Kernschaltungs-/Peripherschaltungsbereichen unter Verwendung des in den oben erwähnten Veröffentlichungen offenbarten Verfah rens gleichzeitig auszubilden, um die Herstellungsverfahren zu vereinfachen. Da alle Transistoren des Zellbereichs einen Teil einer Speichervorrichtung bilden, sind die Län gen aller Gates gleich lang. Jedoch sind die Transistoren der Kernschal tungs-/Peripherschaltungsbereiche so entworfen, daß sie abhängig von den Zwecken der jeweiligen Transistoren verschiedene Längen aufweisen, wobei einige Transistoren zum Bilden von Differenzverstärkern verwendet werden und andere Transistoren zum Bilden von Treiberschaltungen verwendet werden. Auch wenn zu diesem Zeitpunkt die Dicke des Leitungsmaterials, das zum Ausbilden eines Gates abgeschieden wird, im Zellbe reich und den Kernschaltungs-/Peripherschaltungsbereichen gleich ist, unterscheidet sich die Höhe des Gates in jedem Bereich bei dem darauffolgenden Rückätzverfahren, da es abhängig von der Breite eines Grabens, der in einer Isolierschicht vorgesehen ist, oder der Dicke des abgeschiedenen Materials bestimmt wird, ob der Graben aufgefüllt wird oder nicht. Um die Gates der Kernschaltungs-/Peripherschaltungsbereichen wie entworfen herzustellen, ist es möglich, das Rückätzverfahren in den Kernschal tungs-/Peripherschaltungsbereichen getrennt von dem Rückätzverfahren in dem Zellbe reich auszuführen. Da die Längen des Gates des Transistors der Kernschal tungs-/Peripherschaltungsbereiche variiert, werden die anderen Gates nicht wie entwor fen hergestellt, obgleich eine Rückätzzeit so gesteuert ist, daß einige Gates so wie ent worfen hergestellt werden. Es ist möglich, daß die Gates des Zellbereichs und der Kern schaltungs-/Peripherschaltungsbereiche wie entworfen durch Durchführen von Rückätz verfahren entsprechend zu den jeweiligen Längen der Gates der Kernschal tungs-/Peripherschaltungsbereiche erzielt werden. Jedoch werden für diesen Fall die Verfahren kompliziert.

KURZFASSUNG DER ERFINDUNG

Es ist eine Ausgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrich tung mit Elementen zu schaffen, deren geometrische Strukturen sich voneinander unter scheiden, so daß es möglich ist, die Eigenschaften der Elemente, beispielsweise der in einigen Bereichen ausgebildeten Transistoren, deren geometrische Strukturen sich von anderen in anderen Bereichen ausgebildeten Elementen unterscheiden, ohne eine Ver schlechterung der Eigenschaften der anderen Elemente in anderen Bereichen aufrecht zu erhalten, und ein Verfahren zur Herstellung selbiger zu schaffen.

Um die obige Aufgabe zu lösen, wird entsprechend einem Aspekt der vorliegen den Erfindung ein aus einem ersten Gate, einer ersten Gate-Isolationsschicht, einem ersten Saurce-Bereich und einem ersten Drain-Bereich bestehender erster Transistor, der in einem Halbleitersubstrat in Kernschaltungs-/Peripherschaltungsbereichen einer Halbleiterspeichervorrichtung ausgebildet ist, die einen Zellbereich aufweist, der Ele mente mit einem einheitlichen Standard umfaßt, beispielsweise einen Transistor (ein zweiter Transistor), und die Kernschaltungs-/Peripherschaltungsbereiche aufweist, die Elemente mit unterschiedlichen Standard umfassen, wie beispielsweise einen Transistor (einen ersten Transistor), sowie eine planarisierte dielektrische Zwischenschicht, welche den ersten Transistor bedeckt, und ein in dem Zellbereich ausgebildeter zweiter Transi stor vorgesehen, der aus einen zweiten Source-Bereich, einen zweiten Drain-Bereich, und einem zweiten Gate mit einer Höhe entsprechend der Höhe der dielektrischen Zwi schenschicht und eine zweite Gate-Isolationsschicht besteht.

Das zweite Gate kann so ausgebildet sein, daß es auf gleicher Höhe mit der die lektrischen Zwischenschicht abschließt. Wenn die Höhe der dielektrischen Zwischen schicht sich vergrößert, vergrößert sich ebenso die Höhe des zweiten Gates.

Der erste Transistor umfaßt ferner einen ersten Spacer bzw. Abstandhalter, der auf der Seitenwand des ersten Gates ausgebildet ist, wobei das zweite Gate des zweiten Transistors in der Form von konvexen Linsen ausgebildet ist, und der zweite Transistor umfaßt ferner einen zweiten Spacer bzw. Abstandhalter, der auf der Seitenwand des zweiten Gates ausgebildet ist. Der zweite Abstandhalter ist eine erste Isolationsschicht, die aus einem Material ausgebildet ist, die bei einem vorbestimmten Ätzmittel eine hohe Ätzselektivität bezüglich der dielektrischen Zwischenschicht aufweist. Die dielektrische Zwischenschicht ist eine Siliziumnitridschicht, eine Siliziumoxidschicht, eine Phos phorsilikat-Glasschicht (PSG-Schicht), eine Borosilikat-Glasschicht (BSG-Schicht), eine Borophosphorsilikat-Glassschicht (BPSG-Schicht), eine Tetraethylorthosilikat- Glasschicht (TEOS-Schicht), eine Ozon-TEOS-Schicht, eine undotierte Silikat- Glasschicht (USG-Schicht) oder eine Kombination aus den obigen Schichten, und die erste Isolationsschicht ist die Siliziumnitridschicht, eine Aluminiumoxidschicht oder eine Tantaloxidschicht.

Das zweite Gate ist aus einer Polysilizium-Schicht und einer hitzebeständigen Metallschicht ausgebildet und weist ferner eine zweite Isolationsschicht auf, die aus einem Material ausgebildet ist, das bei einem vorbestimmten Ätzmittel eine hohe Ätz selektivität bezüglich der dielektrischen Zwischenschicht aufweist, die auf der hitzebe ständigen Metallschicht ausgebildet ist. Das zweite Gate ist aus einer Polysilizium- Schicht und einer hitzebeständigen Metallschicht gebildet und weist ferner eine zweite Isolationsschicht auf, die aus einem Material ausgebildet ist, das bei einem vorbe stimmten Ätzmittel eine hohe Ätzselektivität bezüglich der dielektrischen Zwischen schicht aufweist, die auf der hitzebeständigen Metallschicht ausgebildet ist.

Die hitzebeständige Metallschicht besteht aus Co, W, Ta, Mo, oder Ti. Die hitze beständigen Metallsilizid Schicht besteht aus CoSi_x, TiSi_x, TaSi_x, MoSi_x, WSi_x oder aus PtSi_x. Die zweite Isolationsschicht ist die Siliziumnitridschicht, eine Aluminiumoxid schicht oder eine Tantaloxidschicht.

Der erste Transistor weist ferner eine dritte Isolationsschicht auf, die auf der obe ren Oberfläche des ersten Gates ausgebildet ist, und die zweite Isolationsschicht ist dic ker als cfie dritte Isolationsschicht. Die Dicke der dritten Isolationsschicht liegt zwischen 1500 und 2500 A.

Um das Halbleitersubstrat und den ersten Transistor zu schützen, weist die Halb leiterspeichervorrichtung ferner eine vierte Isolationsschicht auf, welche auf der ge samten Oberfläche des Halbleitersubstrats ausgebildet ist, die zu den Kernschal tungs-/Peripherschaltungsbereichen gehört, in welchen der erste Transistor ausgebildet ist, und welche bei einem vorbestimmten Ätzmittel eine hohe Ätzselektivität in Bezug auf die dielektrische Zwischenschicht aufweist. Die Halbleiterspeichervorrichtung weist ferner eine Pufferschicht auf, die zwischen der vierten Isolationsschicht und dem zu den Kernschaltungs-/Peripherschaltungsbereichen gehörenden Halbleitersubstrat ausgebildet ist. Die vierte Isolationsschicht ist die Siliziumnitridschicht, eine Aluminiumoxidschicht oder eine Tantaloxidschicht.

Um einen Kriechstrom des zweiten Gates zu unterdrücken, ist die Dicke der zweiten Gate-Isolationsschicht größer oder gleich der Dicke der ersten Ga te-Isolationsschicht. Die erste Gate-Isolationsschicht weist vorzugsweise eine Dicke zwischen 30 und 60 A auf, und die zweite Gate-Isolationsschicht weist vorzugsweise eine Dicke zwischen 40 und 70 A auf.

Um die Eigenschaften des Transistors in einem Zellbereich zu verbessern, umfaßt der zweite Transistor ferner einen Ionenimplantationsbereich, welcher in dem Halblei tersubstrat unter dem zweiten Gate ausgebildet ist und in welchen Störstellenionen des Weichen Leitertyps des Halbleitersubstrats implantiert werden, oder einen Ionenim plantationsbereich, welcher in dem Halbleitersubstrat entsprechend zudem zweiten Ab standhalter ausgebildet ist und in welchem Störstellenionen des gleichen Leitungstyps des Halbleitersubstrats implantiert sind.

Um gemäß einem anderen Aspekt der vorliegenden Erfindung die Halbleiterspei chervorrichtung herzustellen, die den Zellbereich aufweist, der die Elemente mit dem einheitlichen Standard umfaßt, beispielsweise den Transistor (den zweiten Transistor), und die Kernschaltungs-/Peripherschaltungsbereiche aufweist, die Elemente umfassen, die unterschiedlichen Standard aufweisen, beispielsweise den Transistor (den ersten Transistor), wird ein erster Transistor in dem zu dem Kernschaltungs- /Peripherschaltungsbereichen gehörenden Halbleitersubstrat ausgebildet. Eine planari sierte dielektrische Zwischenschicht wird auf der gesamten Oberfläche des Halbleiter substrats einer hochintegrierten Halbleiterspeichervorrichtung ausgebildet, in welcher der erste Transistor ausgebildet ist. Ein zweiter Transistor wird in dem Zellbereich durch ein Damascene-Verfahren unter Verwendung der dielektrischen Zwischenschicht ausgebildet, die in dem Zellbereich an der Basis der Umkehr-Gate-Maske angeordnet ist.

Um den zweiten Transistor auszubilden, werden Umkehr-Gate-Masken und ein erster Graben, der zwischen den Umkehr-Gate-Masken angeordnet ist, vorzugsweise durch ein Maskieren der dielektrischen Zwischenschicht ausgebildet, die auf den Zellbe reich angeordnet ist. Ein Störstellenbereich zum Steuern einer Schwellwertspannung wird vorzugsweise durch Implantieren von Störstellenionen in den ersten Graben ausge bildet. Ein Gate wird vorzugsweise auf dem Störstellenbereich zum Steuern der Schwellwertspannung durch ein Auffüllen des ersten Graben mit einem leitenden Mate rial ausgebildet. Ein zweiter Graben wird vorzugsweise durch Ätzen der Umkehr-Gate- Maskierunsgen ausgebildet. Source- und Drain-Bereiche werden durch Implantieren mit Störstellenionen unter Verwendung des Gates als eine Maske ausgebildet.

Insbesondere werden Abstandhalter, die aus einem Material ausgebildet sind, das bei einem vorbestimmten Ätzmittel eine hohe Ätzselektivität in Bezug auf die dielektri sche Zwischenschicht aufweist, an den Außenwänden der Umkehr-Gate-Masken zwi schen dem Schritt eines Ausbildens des ersten Grabens und dem Schritt eines Ausbil dens eines die Schwellwertspannung steuernden Störstellenbereichs ausgebildet.

Die dielektrische Zwischenschicht ist eine Siliziumoxidschicht, eine Siliziumni tridschicht, eine PSG-Schicht, eine BSG-Schicht, eine BPSG-Schicht, eine TEOS- Schicht, eine Ozon-TEOS-Schicht, eine PE-TEOS-Schicht, eine USG-Schicht oder eine Kombination davon, und der Abstandhalter ist aus einem Material ausgebildet, das sich von dem unterscheidet, das die dielektrische Zwischenschicht ausbildet, und ist aus Sili ziumnitrid, Aluminiumoxid, Tantaloxid.

Um das Halbleitersubstrat und den ersten Transistor zu schützen, wird eine Ätz stopschicht aus einem Material, das bei einem vorbestimmten Ätzmittel eine hohe Ätz selektivität in Bezug auf die dielektrische Zwischenschicht aufweist, auf dem Halblei tersubstrat des Zellbereichs und der Kernschaltungs-/Peripherschaltungsbereiche zwi schen dem Schritt eines Ausbildens des ersten Transistors und dem Schritt eines Aus bildens der dielektrischen Zwischenschicht ausgebildet. Die Ätzstopschicht wird aus einem Material ausgebildet, das die dielektrische Zwischenschicht ausbildet, und besteht aus Siliziumnitrid, Aluminiumoxid oder Tantaloxid. Eine Pufferschicht, die auf der Sili ziumoxidschicht oder der Siliziumoxinitridschicht ausgebildet ist, wird auf dem Halb leitersubstrat des Zellbereichs und der Kernschaltungs-/Peripherschaltungsbereiche zwi schen dem Schritt des Ausbildens des ersten Transistors und dem Schritt eines Ausbil den der Ätzstopschicht ausgebildet.

Der Schritt eines Ausbildens des Gates des Transistors des Zellbereichs wird im Folgenden beschrieben. Das Gate wird durch Ausbilden einer Polysiliziumschicht, mit welcher der erste Graben bis zu einer ersten Höhe des ersten Grabens aufgefüllt wird, und einer hitzebeständigen Metallschicht, mit welcher der Graben von der ersten Höhe zu einer zweiten Höhe aufgefüllt wird, fertiggestellt. Eine Isolationsschicht, mit welcher der erste Graben von der zweiten Höhe bis zur oberen Oberfläche des ersten Grabens aufgefüllt wird und welche aus einem Material ausgebildet ist, das unter einem vorbe stimmten Ätzmittel eine hohe Ätzselektivität in Bezug auf die dielektrische Zwischen schicht aufweist, wird ausgebildet. Ein anderes Verfahren zum Ausbilden des Gates enthält die Schritte eines Ausbildens einer Polysiliziumschicht, mit welcher der erste Graben bis zu einer ersten Höhe des ersten Grabens aufgefüllt wird, und eines Ausbil dens einer ersten hitzebeständigen Metallschicht, mit welcher der Graben von der ersten Höhe zu einer zweiten Höhe aufgefüllt wird. Das Gate wird durch Verändern von einem Teil der ersten hitzebeständigen Metallschicht in eine hitzebeständige Metallsilizid schicht durch eine Silizidreaktion fertiggestellt. Eine Isolationsschicht, mit welcher der erste Graben von der zweiten Höhe bis zu der erste Oberfläche des ersten Grabens auf gefüllt wird und welche aus einem Material ausgebildet ist, das unter einem vorbe stimmten Ätzmittel eine hohe Ätzselektivität in Bezug auf die dielektrische Zwischen schicht aufweist, wird ausgebildet. Ein anderes Verfahren zum Ausbilden einer Gate- Elektrode enthält die Schritte eines Ausbildens einer Polysiliziumschicht, mit welcher der erste Graben bis zu einer ersten Höhe aufgefüllt wird, Ausbilden einer ersten hitze beständigen Metallschicht, mit welcher der Graben von der ersten Höhe zu einer zwei ten Höhe aufgefüllt wird, und Verändern der gesamten ersten hitzebeständigen Metall schicht in eine hitzebeständige Metallsilizidschicht durch eine Silizidreaktion. Nach Fertigstellung des Gates, wird eine Isolationsschicht ausgebildet, mit welcher der erste Graben von der zweiten Höhe bis zu der oberen Oberfläche des ersten Grabens aufge füllt wird und welche aus einem Material ausgebildet ist, das unter einem vorbestimm ten Ätzmittel eine hohe Ätzselektivität in Bezug auf die dielektrische Zwischenschicht aufweist.

Die hitzebeständige Metallschicht ist Co, W, Ta, Mo oder Ti. Die hitzebeständige Metallsilizidschicht ist CoSi_x, TiSi_x, TaSi_x, MoSi_x, WSi_x oder PtSi_x. Die Isolations schicht wird aus einem Material ausgebildet, das sich von dem Material unterscheidet, das die dielektrische Zwischenschicht ausbildet, und ist die Siliziumnitridschicht, eine Aluminiumoxidschicht oder eine Tantaloxidschicht.

KURZE BESCHREIBUNG DER ZEICHNUNG

Die obige Aufgabe und die Vorteile der vorliegenden Erfindung werden durch ei ne detaillierte Beschreibung ihrer bevorzugten Ausführungsform unter Bezugnahme auf die beiliegende Zeichnung besser ersichtlich, in welcher:

Fig. 1 bis 10 Schnittansichten darstellen, die Prozeßschritte eines Verfahrens zur Her stellung einer Halbleiterspeichervorrichtung gemäß der vorliegenden Er findung zeigen.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die vorliegende Erfindung wird im Folgenden unter Bezugnahme auf die beilie gende Zeichnung vollständig beschrieben. Fig. 1 zeigt einen Isolationsbereich 102, der in einem Halbleitersubstrat 100 ausgebildet ist, in welchem ein Zellbereich C und Kern schaltungs-/Peripherschaltungsbereiche P/C ausgebildet sind. Eine Vielzahl von Isolati onsbereichen kann zum Isolieren von einzelnen Elementen in dem Zellbereich C ausge bildet werden. Die Vielzahl von Isolationsbereichen können ebenso in dem Kern schaltungs-/Peripherschaltungsbereich P/C ausgebildet werden. Um jedoch die Darstel lung in Fig. 1 einfach zu halten, wird lediglich die Isolationsschicht 102 zum Trennen des Zellbereichs C von den Kernschaltungs-/Peripherschaltungsbereichen P/C gezeigt. Ein Verfahren zum Ausbilden des Isolationsbereichs 102 wird im Folgenden im Detail beschrieben. Nach Ausbilden eines Grabens (nicht gezeigt) in dem Halbleitersubstrat 100, wird eine Oxidschicht an der Seitenwand des Grabens ausgebildet und der Graben mit einer Oxidschicht gefüllt. Der Siliziumgrabenisolationsbereich (STI-Bereich) 102 wird durch ein Planarisieren des Halbleitersubstrats 100 unter Verwendung eines che misch-mechanischen Polierens ausgebildet. Der Isolationsbereich 102 kann durch eine lokale Oxidation von Silizium (LOCOS) ausgebildet sein. Der Isolationsbereich wird vorzugsweise durch das STI-Verfahren bei einer hochintegrierten Halbleitervorrichtung ausgebildet.

Ein Ionenimplantationsverfahren zum Ausbilden einer N-Wanne und/oder einer P-Wanne wird in dem Zellbereich C und den Kernschal tungs-/Peripherschaltungsbereichen P/C durchgeführt (nicht gezeigt). Eine Maske 104 zum Blockieren des Zellbereichs C wird ausgebildet. Ein gemeinsames Ionenimplanta tionsverfahren zum Steuern der Schwellwertspannung eines Transistors wird auf dem gesamten Halbleitersubstrat der Kernschaltungs-/Perihperschaltungsbereichen P/C durchgeführt (nicht gezeigt).

Wie in Fig. 1 gezeigt, wird ein Transistor in den Kernschaltungs- /Peripherschaltungsbereichen P/C ausgebildet. Zunächst wird eine Oxidschicht 106 bis zu einer Dicke zwischen 30 und 60 A als eine Gate-Isolationsschicht ausgebildet. Gates G1, G2 und G3 werden auf einer Polysiliziumschichtmaske 108, einer Metallsilizid schichtmaske 110 und einer Isolationsschichtmaske 112 durch sequentielles Ausbilden einer Polysiliziumschicht zwischen 500 und 1500 A, einer Metallsilizidschicht zwischen 500 und 1500 A und einer Isolationsschicht zwischen 1000 und 3000 A auf der Ga teoxidschicht 106 und einem Maskieren der Polysiliziumschicht, Metallsilizidschicht und Isolationsschicht ausgebildet. Die Metallsilizidschicht kann aus CoSi_x, TiSi_x, TaSi_x, MoSi_x, WSi_x oder PtSi_x ausgebildet sein. Eine Siliziumnitridschicht oder eine Silizium nitridoxidschicht kann als die Isolationsschicht verwendet werden. Eine hitzebeständige Metallschicht kann anstelle der Metallsilizidschicht verwendet werden. Die hitzebestän dige Metallschicht kann aus Co, W, Ta, Mo oder Ti ausgebildet sein. Ein Störstellenbe reich wird durch Durchführen des Ionenimplantationsverfahren zum Ausbilden von Source- und Drainbereichen mit einer niedrigen Dichte nach einem Ausbilden des Gates ausgebildet.

Ein Abstandhalter 114 wird an der Außenwand der Gates G1, G2 und G3 bis zu einer Dicke zwischen 300 und 1000A durch Ausbilden der Siliziumoxidschicht oder der Siliziumnitridschicht auf der gesamten Oberfläche der Kernschal tungs-/Peripherschaltungsbereiche P/C, in welchen die Gates G1, G2 und G3 ausgebil det sind, und durch Durchführen eines Rückätzverfahrens ausgebildet. Source- und Drainbereiche 116, 118, 120 und 122 mit einer leicht dotierten Drain- und Sourcestruk tur (LDD) werden durch Durchführen des Ionenimplantationsverfahrens zum Ausbilden von Source- und Drainbereichen mit einer hohen Konzentration ausgebildet. Die Sour ce- und Drainbereiche können eine doppelt dotierte Drain- und Sourcestruktur (DDD) aufweisen.

Obgleich nicht gezeigt, wird anschließend eine Maske 104, die auf den Zellbe reich C ausgebildet ist, entfernt.

Gemäß Fig. 2 wird eine Pufferschicht 124, die zwischen 50 und 100 A dick ist, eine Ätz stoppschicht 126, die zwischen 50 und 150 A dick ist, und eine dielektrische Zwischen schicht 128 die zwischen 2200 und 6500 A dick ist, sequentiell auf der gesamten Ober fläche des Zellbereichs C und der Kernschaltungs-/Peripherschaltungsbereiche P/C aus gebildet sind. Die Kupferschicht 124, welche aus der Siliziumoxidschicht oder der Sili ziumoxinitridschicht ausgebildet ist, verstärkt die Haftung zwischen dem Halbleiter substrat 100 und der Ätzstoppschicht 126. Wenn die Ätzstoppschicht 126 aus einem Material ausgebildet wird, das bei einem vorbestimmten Ätzmittel eine hohe Ätzselekti vität in Bezug auf die dielektrische Zwischenschicht aufweist, kann der Graben, der die Source- und Drainbereiche 116, 118, 120 oder 122 der Kernschaltungs- /Peripherschaltungsbereiche P/C freilegt, in einem Self-alignment-Verfahren ausgebil det werden. Um die oben erwähnte Funktion durchzuführen, kann die Ätzstoppschicht 126 aus der Siliziumnitridschicht, einer Aluminiumoxidschicht oder einer Tantaloxid schicht ausgebildet sein. Die dielektrische Zwischenschicht ist aus einem Material aus gebildet, das sich von dem Material unterscheidet, das die Ätzstoppschicht 126 ausbil det. Die dielektrische Zwischenschicht kann auch Siliziumoxid, Siliziumnitrid, Phos phorsilikatglas (PSG), Borosilikatglas (BSG), Borophosphorsilikatglas (BPSG), Te traethylorthosilikatglas (TEOS), Ozon-TEOS, PE-TEOS oder undotiertem Silikatglas (USG) oder eine Kombination davon ausgebildet sein. Eine planarisierte dielektrische Zwischenschicht 128 wird durch Ausführen eines chemisch mechanischen Polierens auf der dielektrischen Zwischenschicht ausgebildet.

In den Fig. 3 bis 8 werden Transistoren, die ein Gate enthalten, in dem Zell bereich C unter Verwendung eines Damascene-Verfahrens ausgebildet. In Fig. 3 sind Umkehr-Gate-Masken 130 und erste Gräben 133, die dazwischen angeordnet sind, durch cin Maskieren und Ätzen der dielektrischen Zwischenschicht 128 in dem Zellbe reich C, bis die darunter liegende Ätzstoppschicht 126 freigelegt ist, ausgebildet. Die Ätzstoppschicht 126 verhindert, daß das Halbleitersubstrat beschädigt wird, wenn die ersten Gräben 132 in den Zellbereich C ausgebildet werden und verhindert, daß Stör stellen, die erzeugt werden, wenn die dielektrische Zwischenschicht 128 ausgebildet wird, in die Gates G1, G2 und G3 in den Kernschaltungs-/Pheripherschaltungsbereichen P/C eindringen. Die Gates der Transistoren des Zellbereichs sind in den ersten Gräben 132 ausgebildet. Die Höhe des Gates der Transistoren des Zellbereichs C wird durch die Höhe der Umkehr-Gate-Maske 130 bestimmt, d. h., die Höhe der dielektrischen Zwi schenschicht 128.

Bei Fig. 4 sind Abstandhalter 134 zwischen 200 bis 700 A auf den Außenwänden (oder den Innenwänden der ersten Gräben 132) durch Durchführen des Rückätzverfah rens nach Beschichten mit einer Isolationsschicht auf der gesamten Oberfläche des Zell bereichs C und der Kernschaltungs-/Peripherschaltungsbereiche P/C ausgebildet. Die Siliziumnitridschicht in den ersten Gräben 132 wird entfernt, wenn ein Überätzen wäh rend des Rückätzverfahrens durchgeführt wird. Störstellenbereiche 136 werden in dem Halbleitersubstrat 100 zwischen den Abstandhaltern 134 durch Durchführen des Io nenimplantationsverfahrens zum Steuern der Schwellwertspannung des Transistors in dem Zellbereich C ausgebildet. Es ist möglich, ein teilweises Ionenimplantationsverfah ren zum Steuern der Schwellwertspannung nach einem Ausbilden der Umkehr-Gate- Masken 130 und der ersten Gräben 132 durchzuführen, ohne die Abstandhalter 134 aus zubilden.

Es ist möglich, die Refresh-Eigenschaften des Transistors des Zellbereichs C durch Ausführen des teilweisen Ionenimplantationsverfahren nach einem Ausbilden der Abstandhalter 134 mehr zu verbessern, als bei dem Fall, bei dem das teilweise Ionenim planationsverfahren zum Steuern der Schwellwertspannung in einem Zustand durchge führt wird, bei dem die Abstandhalter 134 nicht vorhanden sind.

Wenn die Abstandhalter 134 aus einem Isolationsmaterial ausgebildet sind, das bei einem vorbestimmten Ätzmittel eine hohe Selektivität in Bezug auf die dielektrische Zwischenschicht aufweist, kann ein Graben, in welchem ein Bitleitungs-Kontaktpad oder ein Speicherelektroden-Kontaktpad auszubilden ist, in der Self-Align-Weise nach einem Ausbilden der Transistoren des Zellbereichs C ausgebildet werden. Die Material schicht mit einer hohen Ätzselektivität in Bezug auf die dielektrische Zwischenschicht ist die gleiche, wie eine Materialschicht, die die oben erwähnte Ätzstoppschicht 126 ausbildet, beispielsweise die Siliziumnitridschicht, die Aluminiumoxidschicht oder die Tantaloxidschicht.

Gemäß Fig. 5 ist eine Gateoxidschicht 140 des Zellbereichs C nach Entfernen der Pufferschicht 124, die in den ersten Gräben 132 ausgebildet worden ist, gewachsen. Da die Gateoxidschicht 140 des Zellbereiches C getrennt von der Gateoxidschicht 106 des Transistors ausgebildet worden ist, der in dem Kernschaltungs- /Peripherschaltungsbereichen P/C ausgebildet worden ist, ist es möglich, die Gatoxid schicht 140 bis zu einer Dicke aufwachsen zu lassen, die für die Eigenschaften des Transistors in dem Zellbereich geeignet ist. Da im Allgemeinen die Spannung, die an das Gate des Transistors des Zellbereichs angelegt wird, zweimal so groß ist, wie die Spannung, die an dem Gate des Transistors der Kernschal tungs-/Peripherschaltungsbereiche P/C angelegt ist, ist die Dicke der Gateoxidschicht 140 des Transistors des Zellbereichs C vorzugsweise größer als die Dicke der Gateoxid schicht 106 der Kernschaltungs-/Peripherschaltungsbereiche P/C. Während im Allge meinen die Dicke der Gateoxidschicht 106 des Transistors der Kernschaltungs- /Peripherschaltungsbereiche P/C zwischen 30 und 60 A liegt, kann die Dicke der Ga teoxidschicht 140 des Transistors des Zellbereichs C bis zu einer Dicke zwischen 40 und 70A ausgebildet werden.

Die ersten Gräben 132 werden mit einer N+ dotierten Polysiliziumschicht 138 aufgefüllt, welche auf der gesamten Oberfläche des Zellbereichs C und der Kernschal tungs-/Peripherschaltungsbereiche P/C ausgebildet ist.

Wie es in Fig. 6 gezeigt ist, ist eine Polysiliziumschichtmaske 142 bis zu einer Dicke zwischen 500 und 3000A von dem Boden des ersten Grabens 132 aus durch ein chemisch-mechanisches Polieren und Zurückätzen der N+ dotierten Polysiliziumschicht 135 ausgebildet. Wenn die N-dotierte Polysiliziumschicht 138 ausgebildet wird, um den Graben 132 teilweise aufzufüllen, ist es möglich, lediglich ein Rückätzverfahren zu verwenden.

Ein hitzebeständiges Metall wird auf der Polysiliziumschichtmaske 142 unter Verwendung eines Sputterverfahrens oder einer chemischen Dampfphasenabscheidung (CVD) ausgebildet. Eine hitzebeständige Metallsilizidmaske 144 wird bis zu einer Dik he zwischen 300 und 800 A durch Durchführen eines thermischen Verfahrens des hitze beständigen Metalls ausgebildet. Abhängig von den Bedingungen des thermischen Ver fahrens wird ein Teil oder die gesamte hitzebeständige Metallschicht in die Metall silizidmaske umgewandelt. Bei der vorliegenden Ausführungsform wird die gesamte hitzebeständige Metallschicht in die Metallsilizidmaske umgewandelt. Das hitzebestän dige Metall, das nach der Silizidreaktion übrig geblieben ist, wird unter Verwendung von chemischen Stoffen, wie beispielsweise Schwefelsäure und H₂O₂ selektiv entfernt. Alternativ ist es möglich, eine hitzebeständige Metallschicht (nicht gezeigt) bis zu einer Dicke zwischen 500 und 2000 A auf der gesamten Oberfläche des Zellbereichs C unter Verwendung des CVD-Verfahrens anstelle der Metall-Silizid-Schicht 144 auszubilden.

Das Metall, aus dem die hitzebeständige Metallschicht besteht, kann aus Co, W, Ta, Mo oder Ti hergestellt sein. Die hitzebeständige Metallsilizidmaske 144 kann aus CoSi_x, TiSi_x, TaSi_x, MoSi_x, WSi_x oder PtSi_x hergestellt sein.

Die hitzebeständige Metallschicht wird zurückgeätzt. Demgemäß wird eine hit zebeständige Metallschichtmaske (nicht gezeigt) bis zu einer Dicke zwischen 300 und 700A ausgebildet. Wenn die hitzebeständige Metallschicht zum vollständigen Auffüllen der ersten Gräben ausgebildet wird, kann das Rückätzverfahren zusammen mit dem chemisch-mechanischem Polieren durchgeführt werden.

Gemäß Fig. 7 ist unter Verwendung des CVD-Verfahrens eine Isolationsschicht 150, die bei einem vorbestimmten Ätzmittel eine hohe Ätzselektivität bezüglich der dielektrischen Zwischenschicht aufweist, auf der gesamten Oberfläche der resultieren den Struktur ausgebildet, in welcher die Metall-Silizid-Maske 144 oder die hitzebestän dige Metallschichtmaske ausgebildet ist. Die Isolationsschicht 150 wird aus einem Ma terial ausgebildet, das sich von dem Material unterscheidet, das die dielektrische Zwi schenschicht 128 ausbildet. Die Isolationsschicht 150 ist aus Siliziumnitrid, Aluminiu moxid oder Tantaloxid hergestellt.

Gemäß Fig. 8 sind die Isolationsschichtmasken 152 bis zu einer Dicke zwischen 1500 und 2500 A durch ein Rückätzen oder chemisch-mechanisches Polieren der Isolati onsschicht 150 ausgebildet. Daher sind die Gates G4, G5 und G6 des Zellbereichs, wel che aus der dotierten Polysiliziumschichtmaske 142, der hitzebeständigen Silizid schichtmaske 144 und der Isolationsschichtmaske 152 in der Form einer konvexen Lin se ausgebildet sind, hergestellt. Es ist möglich, ein Gate auszubilden, das anstelle der hitzebeständigen Silizidschichtmaske 144 eine hitzebeständige Metallschicht (nicht ge zeigt) enthält. Die oben erwähnten Abstandhalter 134 sind an den Seitenwänden der Gates an dem Zellbereich ausgebildet.

Nach einem Ausbilden der Gates im Zellbereich C werden bei einem herkömm lichen Verfahren die Gates mit einer dielektrischen Zwischenschicht abgedeckt. Wenn daher die Integrationsdichte ansteigt, ist es schwierig, die Zwischenräume zwischen den Gates mit der dielektrischen Zwischenschicht ohne die Ausbildung von Blasen aufgrund der Erhöhung im Formfaktor des Gates aufzufüllen. Bei der vorliegenden Erfindung jedoch werden die Gates G4, G5 und G6 des Zellbereichs C durch Maskieren der die lektrischen Zwischenschicht 128, die zu dem Zellbereich C zum Ausbilden von Um kehr-Gute-Masken gehört, und durch ein Auffüllen der Zwischenräume zwischen den Umkehr-Gate-Masken mit dem Material, aus dem das Gate ausgebildet werden soll, ausgebildet. Um hierbei nach einem Ausbilden des Transistors in den Kernschaltungs- Peripherschaltungbereichen P/C die Höhe des Gates zu erhöhen, wird die dielektrische Zwischenschicht 128 auf der gesamten Oberfläche des Substrats 100 dick ausgebildet. Es ist daher nicht notwendig, die Zwischenräume zwischen den Gates mit der dielektri schen Zwischenschicht aufzufüllen.

Die Umkehr-Gate-Maske (130 in Fig. 7) wird solange durch Verwendung eines photolithographischen Verfahrens geätzt, bis die Ätzstopp-Schicht 126, die auf dem Halbleitersubstrat 100 ausgebildet ist, freigelegt ist. Da die Isolationsschichtmasken 152 und die Abstandhalter 134 der Gates G4, G5 und G6 aus einem Material ausgebildet sind, das bei einem vorbestimmten Ätzmittel eine hohe Selektivität in Bezug auf das Material aufweist, das die Umkehr-Gate-Maske (130 in Fig. 7) ausbildet, ist es möglich, zweite Gräben 154 in der Self-Align-Weise (selbstausrichtenden Weise) auszubilden.

Gemäß Fig. 9, wird das Substrat, nach dem Entfernen der Ätzstopp-Schicht 126, die am Boden der zweiten Gräben 154 angeordnet ist, und der Pufferschicht 124 unter der Ätzstopp-Schicht 126, einer Reinigung unterzogen. Source- und Drain-Bereiche 135 und 137 des Transistors werden durch Ausführen eines Ionenimplantations-Verfahrens unter Verwendung der Gates G4, G5 und G6 und der Abstandhalter 134 als Masken nach einem Ausbilden der zweiten Gräben 154 ausgebildet. Aufgrund der Abstandhalter 134, die an den Seitenwänden der Gates G4, G5 und G6 ausgebildet sind, sind die Sour ce- und Drain-Bereiche 135 und 137 getrennt von den schwellwertsteuernden Störstel lenbereichen 136 ausgebildet. Wenn die Abstandhalter 134 nicht ausgebildet werden, werden Kontaktoberflächen zwischen den schwellwertsteuernden Störstellenbereichen 36 und den Source- und Drain-Bereichen 135 und 137 ausgebildet.

Eine Polysiliziumschicht 156 wird auf der gesamten Oberfläche des Halbleiter substrats 100 ausgebildet, um die zweiten Gräben auszufüllen.

Gemäß Fig. 10 werden Kontaktpads 158 durch chemisch-mechanisches Polieren der Polysiliziumschicht (156 in Fig. 9), solange bis die Isolationsschicht 152 der Gates G4, G5 und G6 freigelegt ist, ausgebildet. Einige der Kontaktpads 158 sind direkt mit einer Bitleitung (nicht gezeigt) verbunden und die anderen sind mit der Speicherelektro de (nicht gezeigt) des Kondensators verbunden, der an der Bitleitung (nicht gezeigt) ausgebildet ist.

Danach werden Verfahren zum Ausbilden einer dielektrischen Zwischenschicht, Ausbilden eines Plus für ein Verbinden einer Bitleitung, Ausbilden einer Bitleitung, Ausbilden einer dielektrischen Zwischenschicht, Ausbilden eines Plugs zum Verbinden einer Kondensatorspeicherelektrode und Ausbilden eines Kondensators durchgeführt, welche bei herkömmlichen Halbleiterspeichervorrichtungs-Herstellungsverfahren ver wendet werden.

Die vorliegenden Erfindung wurde in Bezug auf die Halbleiterspeichervorrich tung beschrieben, die einen Kondensator-Über-Bit-Leitung-Aufbau (COB-Aufbau) aufweist, jedoch kann sie auch auf eine Halbleiterspeichervorrichtung angewendet wer den, die einen Kondensator-Unter-Bit-Leitung-Aufbau (CUB-Aufbau) aufweist. Das heißt, nach Ausbilden der Bit-Leitung des Halbleitersubstrats des Zellbereichs und der Kernschaltungs-/Peripherschaltungs-Bereiche P/C, werden Transistoren in dem Halb leitersubstrat der Kernschaltungs-/Peripherschaltungsbereiche P/C durch ein herkömm liches Verfahren ausgebildet. Eine dielektrische Zwischenschicht wird auf dem gesam ten Halbleitersubstrat, die die sich ergebende Struktur enthält, d. h. auf der gesamten Oberfläche des Substrats der Kernschaltungs-/Peripherschaltungsbereiche P/C ausgebil det. Umkehr-Gate-Masken werden durch Maskieren der dielektrischen Zwischenschicht, die zu dem Zellbereich C gehört, ausgebildet. Der Transistor, der in dem Zellbereich C ausgehildet ist, wird durch ein Ausbilden eines Gates, durch Auffüllen der Gräben zwi schen den Umkehr-Gate-Masken mit einem leitenden Material, einem Entfernen der Umkehr-Gate-Masken und einem Ausbilden von Source- und Drain-Bereichen herge stellt.

Das teilweise Ionenimplantationsverfahren zum Erhöhen der Schwellwertspan nung und zum Sicherstellen der Refresh-Eigenschaften der Halbleiterspeichervorrich tung und ein Kontaktöffnungs-Self-Aligned-Ätzverfahren zum Verbinden der Bit- Leitung des Substrats und des Substrats zu dem Kondensator kann auf die Halbleiter speichervorrichtung des CUB-Aufbaus angewendet werden.

Die Vorteile der vorliegenden Erfindung, welche oben stehend beschrieben wor den sind, werden im folgenden zusammengefaßt.

1. Elemente, wie beispielsweise Transistoren, der Kernschal tungs-/Peripherschaltungsbereiche P/C, welche unterschiedliche Spezifikationen aufweisen, werden unter Verwendung eines gemeinsamen Verfahrens ausgebildet, das in einer herkömmlichen Technik verwendet wird. Die dielektrische Zwischen schicht wird auf der gesamten Oberfläche des Substrats einschließlich der Transi storvorrichtungen der Kernschaltungs-/Peripherschaltungsbereiche P/C, welche un terschiedliche Spezifikationen aufweisen, ausgebildet. Dann werden Transistorvor richtungen, welche einheitliche Spezifikationen aufweisen und für die eine Fein steuerung zum Aufrechterhalten ihrer Eigenschaften erforderlich ist, unter Verwen dung eines Damascene-Verfahrens auf der Basis der Umkehr-Gate-Masken ausge bildet. Es ist daher möglich, die Transistorvorrichtungen, die in allen Bereichen aus gebildet sind, unter einer höchstmöglichen Beibehaltung ihrer vorgesehenen Eigen schaften herzustellen.
2. Da die Höhe des Transistorelements des Zellbereichs abhängig von der Höhe der bereits bestehenden dielektrischen Zwischenschicht abhängt, ist es nicht notwendig, die Zwischenräume zwischen den Gates des Transistors mit dem Isoliermaterial aus zubilden, nachdem der Transistor ausgebildet worden ist, was bei dem herkömmli chen Verfahren erforderlich ist.
3. Es ist möglich, die Isolationsschicht (152 in Fig. 10), die an der oberen Oberfläche des Gates des Transistors angeordnet ist, welcher eine einheitliche Spezifikation aufweist, dick auszubilden, um ein Self-Aligned-Kontaktverfahren durch Erhöhen der Dicke der die elektrischen Zwischenschicht auszuführen. Es ist daher möglich, eine Ausrichtungsverfahrensgrenze bzw. -rand zu erhöhen, wenn die Gräben 154 später ausgebildet werden.
4. Es ist möglich, durch Ausbilden von Abstandhaltern an den Seitenwänden des Gates in der Form einer konvexen Linse des Transistors des Zellbereichs, die Schwell wertspannung des Transistors des Zellbereichs zu erhöhen und die Refresh-Eigen schaften zu verbessern, womit der Störstellenbereich zum Steuern der Schwellwert spannung getrennt von den Source- und Drainbereichen in den Kanalbereichen ge trennt ausgebildet wird.
5. Da es möglich ist, die Gate-Oxidschicht des Transistors des Zellbereichs ungeachtet der Ausbildung der Gate-Oxidschicht der Kernschal tungs-/Peripherschaltungsbereiche P/C getrennt aufwachsen zu lassen, kann die Ga te-Oxidschicht des Transistors des Zellbereichs dicker sein, als die Gate-Oxidschicht der Kernschaltungs-/Peripherschaltungsbereiche P/C. Daher wird eine Reduzierung des Kriechstroms erzielt, welcher erzeugt wird, wenn die Gate-Oxidschicht dünner wird.

Claims

1. Halbleiterspeichervorrichtung umfassend:
ein Halbleitersubstrat mit einem Zellbereich und einem Kernschaltungs- /Peripherschaltungsbereich;
einen ersten Transistor, der aus einem ersten Gate, einer ersten Ga te-Isolationsschicht, einem ersten Source-Bereich und einem ersten Drain-Bereich besteht, der in dem Kernschaltungs-/Peripherschaltungsbereich ausgebildet ist;
eine planarisierte dielektrische Zwischenschicht, welche den ersten Transistor ab deckt; und
einen zweiten Transistor, der in dem Zellbereich ausgebildet ist und aus einem zweiten Sourcebereich, einem zweiten Drainbereich, einem zweiten Gate, das eine Höhe entsprechend zu der Höhe der dielektrischen Zwischenschicht aufweist, und aus einer zweiten Gate-Isolationsschicht besteht.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das zweite Gate so ausge bildet ist, daß es in gleicher Höhe wie die dielektrische Zwischenschicht ab schließt.

3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der erste Transistor ferner einen ersten Abstandshalter aufweist, der an der Seitenwand des ersten Gates aus gebildet ist, wobei das zweite Gate des zweiten Transistors konvex ist, und wobei der zweite Transistor ferner einen zweiten Abstandshalter aufweist, der an der Seitenwand des zweiten Gates ausgebildet ist.

4. Halbleiterspeichervorrichtung nach Anspruch 2, wobei der erste Transistor ferner einen ersten Abstandshalter aufweist, der an der Seitenwand des ersten Gates aus gebildet ist, das zweite Gate des zweiten Transistors konvex ist, und wobei der zweite Transistor ferner einen zweiten Abstandhalter aufweist, der an der Seiten wand des zweiten Gates ausgebildet ist.

5. Halbleiterspeichervorrichtung nach Anspruch 3, wobei der zweite Abstandshalter eine erste Isolationsschicht ist, die aus einem Material ausgebildet ist, das eine ho he Ätzselektivität in Bezug auf die dielektrische Zwischenschicht aufweist, wenn es einem vorbestimmten Ätzmittel ausgesetzt ist.

6. Halbleiterspeichervorrichtung nach Anspruch 4, wobei der zweite Abstandshalter aus einem Material ausgebildet ist, das eine hohe Ätzselektivität in Bezug auf die dielektrische Zwischenschicht aufweist, wenn es einem vorbestimmten Ätzmittel ausgesetzt ist.

7. Halbleiterspeichervorrichtung nach Anspruch 5, wobei die dielektrische Zwi schenschicht eine ist, die aus der Gruppe bestehend aus einer Siliziumnitrid schicht, einer Siliziumoxidschicht, einer Phosphorsilikat-Glasschicht (PSG), einer Borosilikat-Glasschicht (BSG), einer Borophosphorsilikat-Glasschicht (BPSG), einer Tetraetylorthosilikat-Glasschicht (TEOS), einer Ozon-TEOS-Schicht, einer undotierten Silikat-Glasschicht (OSG) oder einer Kombination der obigen Filme ausgewählt ist, und die erste Isolationsschicht eine ist, die aus der Gruppe beste hend aus der Siliziumnitridschicht, einer Aluminiumoxidschicht und einer Tanta loxidschicht ausgewählt ist.

8. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das zweite Gate auf einer Polysiliziumschicht und einer hitzebeständigen Metallschicht ausgebildet ist, und ferner eine zweite Isolationsschicht aufweist, die aus einem Material ausgebildet ist, das eine hohe Ätzselekzivität in Bezug auf die dielektrische Zwischenschicht, die auf der hitzebeständigen Metallschicht ausgebildet ist, aufweist, wenn es ei nem vorbestimmten Ätzmittel ausgesetzt ist.

9. Halbleiterspeichervorrichtung nach Anspruch 2, wobei das zweite Gate auf einer Polysiliziumschicht und einer hitzebeständigen Metallschicht ausgebildet ist, und ferner eine zweite Isolationsschicht aufweist, die aus einem Material ausgebildet ist, das eine hohe Ätzselektivität in Bezug auf die dielektrische Zwischenschicht, die auf der hitzebeständigen Metallschicht ausgebildet ist, aufweist, wenn es ei nem vorbestimmten Ätzmittel ausgesetzt ist.

10. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das zweite Gate eine Poly siliziumschicht und eine hitzebeständige Metallsilizidschicht aufweist.

11. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das zweite Gate eine Poly siliziumschicht und eine hitzebeständige Metallschicht aufweist.

12. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das zweite Gate aus einer Siliziumschicht und einer hitzebeständigen Metallsilizidschicht ausgebildet ist und ferner eine zweite Isolationsschicht aufweist, die aus einem Material ausge bildet ist, das eine hohe Selektivität im Bezug auf die dielektrische Zwischen schicht, die auf der hitzebeständigen Metallsilizidschicht ausgebildet ist, aufweist, wenn es einem vorbestimmten Ätzmittel ausgesetzt ist.

13. Halbleiterspeichervorrichtung nach Anspruch 2, wobei das zweite Gate auf einer Polysiliziumschicht und einer hitzebeständigen Metallsilizidschicht ausgebildet ist und ferner eine zweite Isolationsschicht aufweist, die aus einem Material ausge bildet ist, das eine hohe Selektivität im Bezug auf die dielektrische Zwischen schicht, die auf der hitzebeständigen Metallsilizidschicht ausgebildet ist, aufweist, wenn es einem vorbestimmten Ätzmittel ausgesetzt ist.

14. Halbleiterspeichervorrichtung nach Anspruch 12, wobei die hitzebeständige Me tallsilizidschicht eine ist, die aus der Gruppe bestehend aus CoSi_x, TiSi_x, TaSi_x, MoSi_x, WSi_x und PtSi_x ausgewählt ist.

15. Halbleiterspeichervorrichtung nach Anspruch 12, wobei die hitzebeständige Me tallsilizidschicht eine ist, die aus der Gruppe bestehend aus CoSi_x, TiSi_x, TaSi_x, MoSi_x, WSi_x und PtSi_x ausgewählt ist und die zweite Isolationsschicht eine ist, die aus der Gruppe bestehend aus einer Siliziumnitridschicht, einer Aluminiu moxidschicht und einer Tantaloxidschicht ausgewählt ist.

16. Halbleiterspeichervorrichtung nach Anspruch 12, wobei die dielektrische Zwi schenschicht eine ist, die aus der Gruppe bestehend aus einer Siliziumnitrid schicht, einer Siliziumoxidschicht, einer PSG-Schicht, einer BSG-Schicht, einer BPSG-Schicht, einer TEOS-Schicht, einer Ozon-TEOS-Schicht, einer USG- Schicht oder einer Kombination der obigen Schichten ausgewählt ist, und die zweite Isolationsschicht eine ist, die aus der Gruppe bestehend aus der Silizium nitridschicht, einer Aluminiumoxidschicht und einer Tantaloxidschicht ausge wählt ist.

17. Halbleiterspeichervorrichtung nach Anspruch 12, wobei der erste Transistor ferner eine dritte Isolationsschicht aufweist, die auf der oberen Oberfläche des ersten Gates ausgebildet ist, und die zweite Isolationsschicht dicker als die dritte Isolati onsschicht ist.

18. Halbleiterspeichervorrichtung nach Anspruch 17, wobei die Dicke der dritten Isolationsschicht zwischen 1500 und 2500 A liegt.

19. Halbleiterspeichervorrichtung nach Anspruch 1, die ferner eine vierte Isolations schicht aufweist, welche auf der gesamten Oberfläche des Halbleitersubstrats aus gebildet ist, das zu den Kernschaltungs-/Peripherschaltungsbereichen gehört, in welchem der erste Transistor ausgebildet ist, und welche eine hohe Ätzselektivität im Bezug auf die dielektrische Zwischenschicht aufweist, wenn sie einem vorbe stimmten Ätzmittel ausgesetzt ist.

20. Halbleiterspeichervorrichtung nach Anspruch 3, die ferner eine vierte Isolations schicht aufweist, welche auf der gesamten Oberfläche des Halbleitersubstrats aus gebildet ist, das zu den Kernschaltungs-/Peripherschaltungsbereichen gehört, in welchen der erste Transistor ausgebildet ist, und welche eine hohe Ätzselektivität in Bezug auf die dielektrische Zwischenschicht aufweist, wenn sie einem vorbe stimmten Ätzmittel ausgesetzt ist.

21. Halbleiterspeichervorrichtung nach Anspruch 19, die ferner eine Pufferschicht aufweist, die zwischen der vierten Isolationsschicht und dem Halbleitersubstrat in den Kernschaltungs-/Peripherschaltungsbereichen ausgebildet ist.

22. Halbleiterspeichervorrichtung nach Anspruch 20, wobei die dielektrische Zwi schenschicht eine ist, die aus der Gruppe bestehend aus einer Siliziumnitrid schicht, einer Siliziumoxidschicht, einer PSG-Schicht, einer BSG-Schicht, einer BPSG-Schicht, einer TEOS-Schicht, einer Ozon-TEOS-Schicht, einer USG- Schicht oder einer Kombination der obigen Schichten ausgewählt ist, und die vierte Isolationsschicht eine ist, die aus der Gruppe bestehend aus der Siliziumni tridschicht, einer Aluminiumoxidschicht und einer Tantaloxidschicht ausgewählt ist.

23. Halbleiterspeichervorrichtung nach Anspruch 21, wobei die dielektrische Zwi schenschicht eine ist, die aus der Gruppe bestehend aus einer Siliziumnitrid schicht, einer Siliziumoxidschicht, einer PSG-Schicht, einer BSG-Schicht, einer BPSG-Schicht, einer TEOS-Schicht, einer Ozon-TEOS-Schicht, einer USG- Schicht oder einer Kombination der obigen Schichten ausgewählt ist, und die vierte Isolationsschicht eine ist, die aus der Gruppe bestehend aus der Siliziumni tridschicht, einer Aluminiumoxidschicht und einer Tantaloxidschicht ausgewählt ist, die Pufferschicht eine ist, die aus der Gruppe bestehend aus der Siliziumoxid schicht und einer Siliziumoxinitridschicht ausgewählt ist.

24. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Dicke der zweiten Isolationsschicht größer oder gleich der Dicke der ersten Gate-Isolationsschicht ist.

25. Halbleiterspeichervorrichtung nach Anspruch 24, wobei die erste Gate- Isolationsschicht eine Dicke zwischen 30 und 60 A aufweist.

26. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der zweite Transistor fer ner eine Ionenimplantationsbereich aufweist, welcher in dem Halbleitersubstrat unter einem zweiten Gate ausgebildet ist und in welcher Störstellenionen des glei chen Leistungstyps wie der des Halbleitersubstrats implantiert sind.

27. Halbleiterspeichervorrichtung nach Anspruch 3, wobei der zweite Transistor fer ner einen Ionenimplantationsbereich aufweist, welcher in dem Halbleitersubstrat entsprechend zu dem zweiten Abstandshalter ausgebildet ist, und in welchem Störstellenionen des gleichen Leitungstyps wie der des Halbleitersubstrats implan tiert sind.

28. Verfahren zur Herstellung einer Halbleiterspeichervorrichtung, das folgende Schritte aufweist:
Ausbilden eines Halbleitersubstrats mit einem Zellbereich und zumindest einem Kernschaltungs-/Peripherschaltungsbereich;
Ausbilden eines ersten Transistors in dem zumindest einen Kernschaltungs- /Peripherschaltungsbereich;
Ausbilden einer planarisierten dielektrischen Zwischenschicht, die das Halbleiter substrat bedeckt; und
Ausbilden eines zweiten Transistors in dem Zellbereich durch ein Damascene- Verfahren, unter Verwendung von Umkehr-Gate-Masken, die auf der den Zellbe reich bedeckenden dielektrische Zwischenschicht bestimmt sind.

29. Verfahren nach Anspruch 28, wobei der Schritt eines Ausbildens des zweiten Transistors folgende Schritte aufweist:
Ausbilden von Umkehr-Gate-Masken durch Maskierung der dielektrischen Zwi schenschicht, die auf dem Zellbereich angeordnet ist, und einem ersten Graben, der zwischen den Umkehr-Gate-Masken angeordnet ist;
Ausbilden eines Gates durch Auffüllen des ersten Grabens mit einem leitenden Material;
Ausbilden eines zweiten Grabens durch Ätzen der Umkehr-Gate-Masken; und
Ausbilden von Source- und Drainbereichen durch ein Implantieren von Störstelle nionen unter Verwendung des Gates als eine Maske.

30. Verfahren nach Anspruch 29, das ferner umfaßt:
zwischen dem Schritt eines Ausbildens des ersten Grabens und dem Schritt eines Ausbildens des Gates, den Schritt eines Ausbildens eines eine Schwellenspannung steuernden Dotiermittelbereichs in einem vorbestimmten Abschnitt des Halblei tersubstrats durch Implantieren von Dotiermittelionen durch den ersten Graben.

31. Verfahren nach Anspruch 30, das ferner umfaßt:
zwischen dem Schritt eines Ausbildens des ersten Grabens und dem Schritt eines Ausbildens des die Schwellwertspannung steuernden Störstellenbereichs, den Schritt eines Ausbildens von Abstandhaltern, die aus einem Material ausgebildet sind, das eine hohe Ätzselektivität im Bezug auf die dielektrische Zwischen schicht aufweist, wenn es einem vorbestimmten Ätzmittel an den Außenwänden der Umkehr-Gate-Masken ausgesetzt ist.

32. Verfahren nach Anspruch 31, wobei die dielektrische Zwischenschicht eine ist, die aus der Gruppe bestehend aus einer Siliziumnitridschicht, einer Siliziumoxid schicht, einer PSG-Schicht, einer BSG-Schicht, einer BPSG-Schicht, einer TEOS- Schicht, einer Ozon-TEOS-Schicht, einer PE-TEOS-Schicht, einer USG-Schicht oder einer Kombination der obigen Schichten ausgewählt ist, und der Abstands halter aus einem Material ausgebildet ist, das sich von dem Material unterscheidet, aus dem die dielektrische Zwischenschicht aufgebaut ist, und eine Schicht ist, die aus der Gruppe bestehend aus der Siliziumnitridschicht, einer Aluminiumoxid schicht und einer Tantaloxidschicht ausgewählt ist.

33. Verfahren nach Anspruch 28, das ferner aufweist:
zwischen dem Schritt eines Ausbildens des ersten Transistors und dem Schritt ei nes Ausbildens der dielektrischen Zwischenschicht, den Schritt eines Ausbildens einer Ätzstopschicht über dem Zellbereich und dem zumindest einem Kernschal tungs-/Peripherschaltungsbereich, wobei die Ätzstopschicht aus einem Material ausgebildet ist, das hohe Ätzselektivität im Bezug auf die dielektrische Zwischen schicht aufweist, wenn es einem vorbestimmten Ätzmittel ausgesetzt ist.

34. Verfahren nach Anspruch 29, das ferner zwischen dem Schritt eines Ausbildens des ersten Transistors und dem Schritt eines Ausbildens der dielektrischen Zwi schenschicht, den Schritt eines Ausbildens einer Ätzstopschicht aufweist, die aus einem Material ausgebildet ist, die bei einem vorbestimmten Ätzmittel eine hohe Ätzselektivität im Bezug auf die dielektrische Schicht aufweist, auf dem Halblei tersubstrat des Zellbereichs und der Kernschaltungs-/Peripherschaltungsbereiche.

35. Verfahren nach Anspruch 33, wobei die dielektrische Zwischenschicht eine ist, die aus der Gruppe bestehend aus einer Siliziumoxidschicht, einer Siliziumnitrid schicht, einer PSG-Schicht, einer BSG-Schicht, einer BPSG-Schicht, einer TEOS- Schicht, einer Ozon-TEOS-Schicht, einer PE-TEOS-Schicht, einer USG-Schicht oder einer Kombination der obigen Schichten ausgewählt ist, und die Ätz stopschicht aus einem Material ausgebildet ist, das sich von dem Material unter scheidet, aus dem die dielektrische Zwischenschicht ausgebildet ist, und eine ist, die aus der Gruppe bestehend aus der Siliziumnitridschicht, einer Aluminiu moxidschicht und einer Tantaloxidschicht ausgewählt ist.

36. Verfahren nach Anspruch 31, das ferner aufweist:
zwischen dem Schritt eines Ausbildens eines ersten Transistors und dem Schritt eines Ausbildens der ersten dielektrischen Zwischenschicht, den Schritt eines Ausbildens einer Ätzstopschicht über dem Zellbereich und dem zumindest einem Kernschaltungs-/Peripherschaltungsbereichs, wobei die Ätzstopschicht aus einem Material ausgebildet ist, das eine hohe Ätzselektivität im Bezug auf die erste di elektrische Zwischenschicht aufweist, wenn es einem vorbestimmten Ätzmittel ausgesetzt ist.

37. Verfahren nach Anspruch 36, wobei die dielektrische Zwischenschicht eine ist, die aus der Gruppe bestehend aus einer Siliziumoxidschicht, einer Siliziumnitrid schicht, einer PSG-Schicht, einer BSG-Schicht, einer BPSG-Schicht, einer TEOS- Schicht, einer Ozon-TEOS-Schicht, einer PE-TEOS-Schicht, einer USG-Schicht oder einer Kombination der obigen Schichten ausgewählt ist, und die Ätz stopschicht aus einem Material ausgebildet ist, das sich von dem Material unter scheidet, aus dem die dielektrische Zwischenschicht ausgebildet ist, und eine ist, die aus der Gruppe bestehend aus der Siliziumnitridschicht, einer Aluminiu moxidschicht und einer Tantaloxidschicht ausgewählt ist.

38. Verfahren nach Anspruch 29, wobei der Schritt eines Ausbildens des Gates fol gende Schritte aufweist:
Ausbilden einer Polysiliziumschicht, mit welcher der erste Graben bis zu einer er sten Höhe aufgefüllt wird;
Ausbilden einer hitzebeständigen Metallschicht, mit welcher der Graben von der ersten Höhe bis zu einer zweiten Höhe aufgefüllt wird; und
ferner den Schritt eines Ausbildens einer Isolationsschicht aufweist, mit welcher der erste Graben von der zweiten Höhe zu der oberen Oberfläche des ersten Gra bens aufgefüllt wird und Welche aus einem Material ausgebildet ist, das eine hohe Ätzselektivität im Bezug auf die dielektrische Zwischenschicht aufweist, wenn es einem vorbestimmten Ätzmittel ausgesetzt ist.

39. Verfahren nach Anspruch 29, wobei der Schritt des Ausbildens des Gates folgen de Schritte umfaßt:
Ausbilden einer Polysiliziumschicht, mit welcher der erste Graben bis zu einer er sten Höhe aufgefüllt wird;
Ausbilden einer ersten hitzebeständigen Metallschicht, mit welcher der Graben von der ersten Höhe bis zu einer zweiten Höhe aufgefüllt wird;
Verändern eines Teils der ersten hitzebeständigen Metallschicht in eine hitzebe ständige Metallsilizidschicht durch eine Silizidreaktion; und
ferner den Schritt eines Ausbildens einer Isolationsschicht aufweist, welche den ersien Graben von der zweiten Höhe bis zu der oberen Oberfläche des ersten Gra bens auffüllt, und welcher aus einem Material ausgebildet ist, das eine hohe Ätz selektivität in Bezug auf die dielektrische Zwischenschicht aufweist, wenn es ei nem vorbestimmten Ätzmittel ausgesetzt wird, auf der ersten hitzebeständigen Metallschicht, die teilweise in die hitzebeständige Metallsilizidschicht verändert worden ist.

40. Verfahren nach Anspruch 29, wobei der Schritt eines Ausbildens des Gates fol gende Schritte umfaßt:
Ausbilden einer Polysiliziumschicht, mit welcher der erste Graben bis zu einer er sten Höhe angefüllt wird;
Ausbilden einer ersten hitzebeständigen Metallschicht, mit welcher der Graben von der ersten Höhe bis zu der zweiten Höhe aufgefüllt wird;
Verändern der gesamten ersten hitzebeständigen Metallschicht in eine hitzebe ständige Metallsilizidschicht durch eine Silizitreaktion; und
den Schritt eines Ausbildens einer Isolationsschicht aufweist, mit welcher der er ste Graben von der zweiten Höhe bis zu der oberen Oberfläche des ersten Grabens aufgefüllt wird, und welcher aus einem Material ausgebildet ist, das eine hohe Ätzselektivität in Bezug auf die dielektrische Zwischenschicht aufweist, wenn es einem vorbestimmten Ätzmittel ausgesetzt ist, auf der hitzebeständigen Metallsili zitschicht.

41. Verfahren nach Anspruch 38, wobei die hitzebeständige Metallschicht eine ist, die aus der Gruppe bestehend aus Co, W, Ta, Mo und Ti ausgewählt ist, die dielektri sche Zwischenschicht eine ist, die aus der Gruppe bestehend aus einer Siliziu moxidschicht, einer Siliziumnitridschicht, einer PSG-Schicht, einer BSG-Schicht, einer BPSG-Schicht, einer TEOS-Schicht, einer Ozon-TEOS-Schicht, einer PE- TEOS-Schicht, einer USG-Schicht oder einer Kombination der obigen Schichten ausgewählt ist, und die Isolationsschicht aus einem Material ausgebildet ist, das unterschiedlich zu dem Material ist, das die dielektrische Zwischenschicht ausbil det, und eine ist, die aus der Gruppe bestehend aus der Siliziumnitridschicht, einer Aluminiumoxidschicht und einer Tantaloxidschicht ausgewählt ist.

42. Verfahren nach Anspruch 39, wobei die erste hitzebeständige Metallschicht eine ist, die aus der Gruppe bestehend aus Co, W, Ta, Mo und Ti ausgewählt ist, die hitzebeständige Metallsilizidschicht die aus der Gruppe bestehend aus CoSi_x, TiSi_x, TaSi_x, MoSi_x, WSi_x und PtSi_x ausgewählt ist, die dielektrische Zwischen schicht eine ist, die aus der Gruppe bestehend aus einer Siliziumoxidschicht, einer Siliziumnitridschicht, einer PSG-Schicht, einer BSG-Schicht, einer BPSG- Schicht, einer TEOS-Schicht, einer Ozon-TEOS-Schicht, einer PE-TEOS-Schicht, einer USG-Schicht oder einer Kombination der obigen Schichten ausgewählt ist, und die Isolationsschicht aus einem Material ausgebildet ist, das unterschiedlich zu dem Material ist, das die dielektrische Zwischenschicht ausbildet, und eine ist, die aus der Gruppe bestehend aus der Siliziumnitridschicht, einer Alumiumoxid schicht und einer Tantaloxidschicht ausgewählt ist.

43. Verfahren nach Anspruch 40, wobei die erste hitzebeständige Metallschicht eine ist, die aus der Gruppe bestehend aus Co, W, Ta, Mo und Ti ausgewählt ist, die hitzebeständige Metallsilizidschicht die aus der Gruppe bestehend aus CoSi_x, TiSi_x, TaSi_x, MoSi_x, WSi_x und PtSi_x ausgewählt ist, die dielektrische Zwischen schicht eine ist, die aus der Gruppe bestehend aus einer Siliziumoxidschicht, einer Siliziumnitridschicht, einer PSG-Schicht, einer BSG-Schicht, einer BPSG- Schicht, einer TEOS-Schicht, einer Ozon-TEOS-Schicht, einer PE-TEOS-Schicht, einer USG-Schicht oder einer Kombination der obigen Schichten ausgewählt ist, und die Isolationsschicht aus einem Material ausgebildet ist, das unterschiedlich zu dem Material ist, das die dielektrische Zwischenschicht ausbildet, und eine ist, die aus der Gruppe bestehend aus der Siliziumnitridschicht, einer Alumiumoxid schicht und einer Tantaloxidschicht ausgewählt ist.

44. Verfahren nach Anspruch 33, das ferner aufweist:
zwischen dem Schritt eines Ausbildens des ersten Transistors und dem Schritt ei nes Ausbildens der Ätzstopschicht, den Schritt eines Ausbildens einer Puffer schicht auf dem Halbleitersubstrat des Zellbereichs und des zumindest einen Kernschaltungs-/Peripherschaltungsbereich.

45. Verfahren nach Anspruch 44, wobei die Pufferschicht eine Siliziumoxidschicht oder eine Siliziumoxinitrid-Schicht ist.

46. Verfahren nach Anspruch 30, das ferner den Schritt eines Ausbildens eines Kon taktpads durch Auffüllen des zweiten Grabens mit Polylsilizium nach dem Schritt eines Ausbildens von Source- und Drain-Bereichen unter Verwendung des Gates als eine Maske aufweist.

47. Verfahren nach Anspruch 46, wobei der Schritt eines Ausbildens eines Kontakt pads folgende Schritte aufweist:
Ausbilden einer Polysiliziumschicht auf der gesamten Oberfläche des Halbleiter substrats, das zu dem Zellbereich gehört, in welchem der zweite Graben ausgebil det ist: und
Ätzen der Polysiliziumschicht bis die obere Oberfläche des Gates freigelegt ist.

48. Halbleiterspeichervorrichtung umfassend:
ein Substrat,
erste Elemente, welche in einem ersten Abschnitt des Substrats ausgebildet sind und verschiedene Spezifikationen aufweisen;
eine dielektrische Zwischenschicht, die das Substrat abdeckt, in welchem die er sten Elemente ausgebildet sind; und
zweite Elemente, welche in einem zweiten Abschnitt des Substrats ausgebildet sind, die eine Höhe entsprechend der dielektrischen Schicht aufweisen und eine einheitliche Spezifikation aufweisen.

49. Verfahren zur Herstellung einer Halbleitervorrichtung, das folgende Schritte auf weist:
Ausbilden von ersten Elementen mit zahlreichen Spezifikationen in dem zweiten Bereich einer Halbleitervorrichtung, die erste und zweite Bereiche aufweist;
Ausbilden einer planarisierten dielektrischen Zwischenschicht auf den gesamten Oberflächen der ersten und zweiten Bereiche, in welcher die ersten Elemente aus gebildet sind: und
Ausbilden von zweiten Vorrichtungen, die eine einheitliche Spezifikation aufwei sen, in dem zweiten Bereich durch ein Damascene-Verfahren unter Verwendung der dielektrischen Schicht, die in dem zweiten Bereich als die Basis einer Um kehr-Gate-Maske angeordnet ist.