DE102004009083A1 - MOS-Leistungstransistoranordnung und Verfahren zu deren Herstellung - Google Patents
MOS-Leistungstransistoranordnung und Verfahren zu deren Herstellung Download PDFInfo
- Publication number
- DE102004009083A1 DE102004009083A1 DE102004009083A DE102004009083A DE102004009083A1 DE 102004009083 A1 DE102004009083 A1 DE 102004009083A1 DE 102004009083 A DE102004009083 A DE 102004009083A DE 102004009083 A DE102004009083 A DE 102004009083A DE 102004009083 A1 DE102004009083 A1 DE 102004009083A1
- Authority
- DE
- Germany
- Prior art keywords
- zone
- doping concentration
- contact
- implantation
- power transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002513 implantation Methods 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 230000002787 reinforcement Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 5
- 230000003014 reinforcing effect Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 claims description 2
- 238000005728 strengthening Methods 0.000 claims 2
- 230000015556 catabolic process Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000000637 aluminium metallisation Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/086—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
MOS-Leistungstransistoranordnung mit Vertikal-Tansistorstrukturen mit einer Zonenfolge Substrat (10), Driftzone (11), Bodyzone (12), Source-Zone (13), Trench-Gate (14, 15) und einer Kontaktzone (17) für die Bodyzone (12). In der Bodyzone (12) am Boden eines Grabens ist eine Implantations-Bodyverstärkungszone (19) vorgesehen, welche die Body-Kontaktzone (17) enthält. Im Graben selbst ist eine Body-/Sorceelektrode (18) vorgesehen.
Description
- Die vorliegende Erfindung betrifft eine MOS-Leistungstransistoranordnung mit einer Vertikal-Transistorstruktur bei der auf einem Halbleitersubstrat eines ersten Leitungstyps nacheinander eine Driftzone des ersten Leitungstyps und eine Bodyzone eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps und eine Source-Zone des ersten Leitungstyps vorgesehen sind und bei der sich ein Trench-Gate durch die Source-Zone und die Bodyzone bis in die Driftzone erstreckt, wobei die Bodyzone am Boden eines Kontaktgrabens eine Kontaktzone mit einer gegenüber der Dotierungskonzentration der Bodyzone hohen Dotierungskonzentration aufweist. Weiterhin betrifft die Erfindung ein Verfahren zur Herstellung einer solchen MOS-Leistungstransistoranordnung.
- Eine wichtige Eigenschaft von MOS-Leistungstransistoren ist die Avalanche-Festigkeit. Dazu ist es notwendig, das Einschalten eines parasitären Bipolartransistors, der durch die vertikale Folge von Source-Zone, Bodyzone und Driftzone gebildet wird, durch einen Spannungsabfall, der durch den Löcherstrom in der Bodyzone erzeugt wird, zu verhindern. Dies kann dadurch erreicht werden, dass die Durchbruchspannung durch eine beispielsweise zwischen zwei benachbarten Transistorstrukturen gelegenen Body-Kontaktzone geklemmt wird. Hierzu ist es erforderlich, diese Body-Kontaktzone über einen Kontaktgraben in die Raumladungszone einzubringen. Wird eine solche Body-Kontaktzone vorgesehen, kann der Strom in der Bodyzone direkt in diese Kontaktzone abfließen, ohne einen Spannungsabfall zu verursachen.
- Problematisch ist dabei, dass die Tiefe der Kontaktzone sehr genau eingestellt werden muss. Eine zu flache Kontaktzone reicht nicht aus, den Durchbruch effektiv zu klemmen, während eine zu tiefe Kontaktzone zu einer zu starken Absenkung der Durchbruchspannung führt.
- Im Einzelnen ist aus der WO 01/01484 A2 ein Trench-MOS-Transistor bekannt, bei dem ein Bodybereich durch eine implantierte Bodyverstärkungszone verstärkt ist. Damit soll ein Durchbruch an der Oxidschicht im Trench verhindert werden, um so die Avalanche-Festigkeit zu verbessern.
- Weiterhin ist in der
DE 199 35 442 C1 ein Trench-MOS-Leistungstransistor beschrieben, bei dem am Rand eines Gate-Trenches übereinander vom Boden des Trenches aus eine p-leitende Schicht, eine n+-leitende Bodyverstärkungszone, ein n-leitendes Bodygebiet und eine n++-leitende Body-Kontaktzone vorgesehen sind. - Bei den aus den beiden zuletzt genannten Druckschriften bekannten Transistoren wird zu deren Herstellung für die Source-Implantation eine zusätzliche Maske benötigt. Zudem ist ein weiterer Platzbedarf für den Bodykontakt erforderlich. Schließlich ist dadurch der Abstand zwischen Trenchwand und Bodykontakt relativ groß, so dass die Avalanche-Festigkeit reduziert sein kann.
- Der Erfindung liegt die Aufgabe zugrunde, eine MOS-Leistungstransistoranordnung anzugeben, bei der bei platzsparender Gestaltung ohne genaue Festlegung der Tiefe der Body-Kontaktzone ein Avalanche-Durchbruch zwischen den Transistorstrukturen geklemmt werden kann, um so eine hohe Spannungsfestigkeit zu erreichen. Außerdem soll ein Verfahren angegeben werden, mit dem auf einfache und kostengünstige Weise eine solche Leistungstransistoranordnung hergestellt werden kann.
- Diese Aufgabe wird bei einer MOS-Leistungstransistoranordnung der eingangs genannten Art durch eine durch Implantation und anschließende Ausheilung eingebrachte Bodyverstärkungszone, welche zumindest Teile der Body-Kontaktzone enthält, gelöst.
- Insbesondere ist die Dotierungskonzentration der Implantations-Bodyverstärkungszone größer als die Dotierungskonzentration der Bodyzone und kleiner als die Dotierungskonzentration der Body-Kontaktzone.
- Speziell ist die Dotierungskonzentration der Implantations-Bodyverstärkungszone so gewählt, dass bei Implantation durch die Source-Zone keine Umdotierung der Source-Zone erfolgt.
- Der Abstand zwischen der Bodyverstärkungszone und dem Trench-Gate ist so gewählt, dass die Kanaleinsatzspannung nicht oder nur wenig beeinflusst wird.
- Bei einem Verfahren zur Herstellung einer MOS-Leistungstransistoranordnung der vorstehend definierten Art ist erfindungsgemäß vorgesehen, dass nach Bildung von Trench-Gates und Source-Zonenbereichen die Implantations-Bodyverstärkungszonen durch die Source-Zonenbereiche implantiert werden. Anschließend wird ein Kontaktgraben bis in die jeweilige Bodyverstärkungszone geätzt. In die implantierte Bodyverstärkungszone wird dann die Body-Kontaktzone implantiert.
- Schließlich wird die Metallisierung für die Source- und Bodyzone hergestellt. Der Kontakt zur Source-Zone befindet sich dabei an der Seitenwand des Kontaktgrabens, während der Kontakt zur Bodyzone am Grabenboden vorgesehen ist.
- Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels gemäß den Figuren der Zeichnung näher erläutert. Es zeigen:
-
1A bis1E eine bekannte MOS-Leistungstransistoranordnung sowie einzelne Verfahrensschritte zu ihrer Herstellung; und -
2A bis2F eine erfindungsgemäße MOS-Leistungstransistoranordnung sowie Verfahrensschritte zu ihrer Herstellung. - Die
1A bis1E zeigen verschiedene Verfahrensschritte zur Herstellung einer üblichen MOS-Leistungstransistoranordnung nach1E . -
1A zeigt dabei einen Zustand nach Herstellung von Trench-Gates14 ,15 und Abscheidung einer Siliziumoxidschicht16 . Ausgangspunkt sind dabei ein n+-Substrat10 aus Silizium, eine n–-Driftzone11 , p-Bodyzonenbereiche12 sowie n+-Source-Zonenbereiche13 . Die Trench-Gates mit einem Gate-Oxid14 und einer Gate-Elektrode15 erstrecken sich durch die Source-Zonenbereiche13 und die Bodyzonenbereiche12 in die Driftzone11 . Die Siliziumoxidschicht16 deckt die gesamte Struktur ab. - Gemäß
1B wird die Siliziumoxidschicht16 so strukturiert, dass Teile von ihr über den Trench-Gates14 ,15 stehen bleiben und die dazwischen liegenden Teile der Source-Zonenbereiche13 freigelegt werden. - Gemäß
1C wird sodann eine Ätzung durchgeführt, so dass durch die Source-Zonenbereiche13 bis in die Bodyzonenbereiche12 durchgreifende Kontaktgräben entstehen. - Gemäß
1D werden sodann p++-Body-Kontaktzonen17 am Boden der Kontaktgräben erzeugt. - Gemäß
1E wird sodann eine Metallisierung18 aus beispielsweise Aluminium aufgebracht, welche die Kontaktzonen17 und die Source-Zonenbereiche13 kontaktiert. Diese Metallisierung18 bildet einen Sourceanschluss S. Auf der der Driftzone11 abgewandten Seite des Substrats ist eine nicht näher bezeichnete Metallisierung aus beispielsweise Aluminium auf gebracht, welche einen Drain-Anschluss D bildet. Die Gate-Elektroden15 bilden einen Gate-Anschluss G. Eine Struktur, die zu der vorstehend beschriebenen Struktur ähnlich ist, ist aus derDE 102 34 996.7 bekannt. - Der Graben kann auch mit einem leitenden Stöpsel aus beispielsweise polykristallinem Silizium oder Wolfram gefüllt werden. Auf diesen Stöpsel wird dann die Aluminium-Metallisierung aufgetragen.
- Wie eingangs ausgeführt, kann durch die Body-Kontaktzonen
17 die Avalanche-Festigkeit der MOS-Leistungstransistoranordnung verbessert werden. Dabei ergeben sich jedoch die ebenfalls angegebenen Probleme hinsichtlich der Tiefe dieser Kontaktzonen. - Zur Verbesserung der Avalanche-Festigkeit ist erfindungsgemäß eine Implantations-Bodyverstärkungszone vorgesehen, welche die vorgenannte Body-Kontaktzone
17 enthält. - Die
2A bis2F zeigen eine erfindungsgemäße MOS-Leistungstransistoranordnung mit einzelnen Herstellungsschritten. - In den
2A bis2F werden dabei für einander entsprechende Bauteile die gleichen Bezugszeichen verwendet wie in den1A bis1E . - Anstelle der angegebenen Materialien können auch andere Materialien verwendet werden. So kann für das Substrat anstelle von Silizium beispielsweise Siliziumkarbid, Verbindungshalbleiter AIIIBIV oder ein anderes Halbleitermaterial verwendet werden. Auch können die angegebenen Leitungstypen jeweils umgekehrt sein.
- Ausgangspunkt bei der Herstellung sind Strukturen gemäß den
2A und2B , welche gleich den Strukturen nach den1A und1B sind, so dass diese Strukturen hier nicht mehr näher erläutert zu werden brauchen. - Gemäß
2C werden nun p+-Implantations-Bodyverstärkungszonen19 durch die Source-Zonenbereiche13 implantiert. Dabei kann eine zur Ätzung der Siliziumdioxidschicht16 dienende Fotolackschicht (nicht gezeichnet) als zusätzliche Maskierungsschicht dienen. In diese Bodyverstärkungszonen19 werden nach Einbringung des Kontaktgrabens (vgl.2D ) die bereits anhand der1D und1E erläuterten Body-Kontaktzonen17 implantiert (vgl.2E ). Der Kontaktgraben wird dabei so tief geätzt, dass er in die Bodyverstärkungszone19 vorgetrieben ist. Die Bodyverstärkungszone19 grenzt praktisch nicht an die Oberfläche an. Sie enthält die Body-Kontaktzone ganz oder wenigstens teilweise. - Die Dotierungskonzentration in der Body-Verstärkungszone
19 liegt beispielsweise zwischen 10E16 und 10E18 cm–3. Die Dotierungskonzentration in der Bodyverstärkungszone ist vorzugsweise wenigstens ungefähr um einen Faktor 2 größer als die Dotierungskonzentration in der in der Bodyzone12 und um einen Faktor 2 kleiner als die Dotierungskonzentration in der Body-Kontaktzone17 . - Im Anschluss an die Implantation erfolgt eine Temperung zum Ausheilen des Kristallgitters. Die Temperatur und Zeitdauer dieser Temperung sind so eingestellt, dass keine wesentliche Ausdiffusion aus dem implantierten Bereich stattfindet.
-
2F zeigt eine fertige MOS-Leistungstransistoranordnung, welche zusätzlich zu der MOS-Leistungstransistoranordnungnach1E noch insbesondere die Bodyverstärkungszone19 aufweist. - Erfindungsgemäß ist vorgesehen, dass die durch Implantation eingebrachte Body-Kontaktzone
17 nicht so tief gestaltet ist, dass dadurch ein Avalanche-Durchbruch zwischen den Vertikal- Transistorstrukturen geklemmt wird. Die Klemmung des Avalanche-Durchbruchs wird vielmehr dadurch erreicht, dass vor der Ätzung des Kontaktlochs gemäß2D die Bodyverstärkungszonen19 implantiert werden. - Der Vorteil dieses Verfahrens liegt darin, dass die Tiefe der durch Implantation erzeugten Body-Verstärkungszonen
19 sehr viel besser kontrolliert werden kann als die Tiefe der Grabenätzung und damit besser als die Tiefe der Body-Kontaktzone. Aufgrund dessen wird ein stabiler Fertigungsprozess erreicht. - Darüber hinaus kann die Implantation der Bodyverstärkungszonen
19 so eingestellt werden, dass die lateralen Ausläufer nach folgenden Ausheil-/Diffusionsschritten bis in die Nähe des Kanals im Bereich der Trench-Gates14 ,15 reichen, aber die Einsatzspannung der Transistorstrukturen noch nicht beeinflusst wird. Dadurch wird der Drain-Durchgriff auf den Kanal reduziert. - Ein weiterer Vorteil gegenüber bekannten Verfahren ohne Grabenkontakten ist darin zu sehen, dass Source- und Bodykontakt ohne Maske im Kontaktgraben erzeugt werden können. Bei der erfindungsgemäßen MOS-Leitungstransistoranordnung können über den Bodykontakt Löcher besonders effizient abgesaugt werden, was für das Avalanche-Verhalten vorteilhaft ist.
- Kern der Erfindung ist also der Ersatz der Durchbruchsklemmung durch die nur ungenau einstellbare Tiefe des Grabens nach
2D durch eine Durchbruchsklemmung mittels einer Hochenergieimplantation der Bodyverstärkungszonen19 .
Claims (6)
- MOS-Leistungstransistoranordnung mit einer Vertikal-Transistorstruktur, bei der auf einem Halbleitersubstrat (
10 ) eines ersten Leitungstyps nacheinander eine Driftzone (11 ) des ersten Leitungstyps, eine Bodyzone (12 ) eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps und eine Sourcezone (13 ) des ersten Leitungstyps vorgesehen sind und bei der sich ein Trench-Gate (14 ,15 ) durch die Sourcezone (13 ) und die Bodyzone (12 ) bis in die Driftzone (11 ) erstreckt, wobei die Bodyzone (12 ) am Boden eines Kontaktgrabens eine Kontaktzone (17 ) mit einer gegenüber der Dotierungskonzentration der Bodyzone (12 ) hohen Dotierungskonzentration aufweist, gekennzeichnet durch eine durch Implantation und anschließende Ausheilung eingebrachte Bodyverstärkungszone (19 ), welche zumindest Teile der Body-Kontaktzone (12 ) enthält. - MOS-Leistungstransistoranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Dotierungskonzentration der durch Implantation eingebrachten Bodyverstärkungszone (
19 ) größer als die Dotierungskonzentration der Bodyzone (12 ) und kleiner als die Dotierungskonzentration der Body-Kontaktzone (17 ) ist. - MOS-Leistungstransistoranordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, dass die Dotierungskonzentration der durch Implantation eingebrachten Bodyverstärkungszone (
19 ) so gewählt ist, dass bei der Implantation durch die Source-Zone (13 ) keine Umdotierung der Source-Zone (13 ) erfolgt. - Verfahren zur Herstellung einer MOS-Leistungstransistoranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass nach Bildung von Trench-Gates (
14 ,15 ) und Source-Zonenbereichen (13 ) die Bodyverstärkungszonen (19 ) durch die Source-Zonenbereiche (13 ) implantiert werden. - Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Implantation der Bodyverstärkungszonen (
19 ) so eingestellt wird, dass die lateralen Ausläufer der Implantation nach folgenden Ausheil-/Diffusionsschritten bis in die Nähe des Kanals an den Trench-Gates (14 ,15 ) reichen. - Verfahren nach Anspruch 4 und/oder 5, dadurch gekennzeichnet, dass die Body-Kontaktzonen (
17 ) in die Bodyverstärkungszonen (19 ) implantiert und sodann ohne wesentliche Ausdiffusion ausgeheilt werden.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004009083A DE102004009083B4 (de) | 2004-02-25 | 2004-02-25 | MOS-Leistungstransistoranordnung und Verfahren zu deren Herstellung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004009083A DE102004009083B4 (de) | 2004-02-25 | 2004-02-25 | MOS-Leistungstransistoranordnung und Verfahren zu deren Herstellung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102004009083A1 true DE102004009083A1 (de) | 2005-09-22 |
DE102004009083B4 DE102004009083B4 (de) | 2008-08-07 |
Family
ID=34877099
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102004009083A Expired - Fee Related DE102004009083B4 (de) | 2004-02-25 | 2004-02-25 | MOS-Leistungstransistoranordnung und Verfahren zu deren Herstellung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE102004009083B4 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005055838A1 (de) * | 2005-11-23 | 2007-05-31 | Infineon Technologies Ag | Verfahren und Vorrichtung zum ermöglichen tiefliegender Halbleiterkontakte |
DE102006049043A1 (de) * | 2006-10-18 | 2008-04-24 | Infineon Technologies Austria Ag | Durch Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung |
JP7521246B2 (ja) | 2020-04-16 | 2024-07-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6031265A (en) * | 1997-10-16 | 2000-02-29 | Magepower Semiconductor Corp. | Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area |
DE10214175A1 (de) * | 2002-03-28 | 2003-10-23 | Infineon Technologies Ag | Mittels Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE50015742D1 (de) * | 1999-06-25 | 2009-10-29 | Infineon Technologies Ag | Trench-mos-transistor |
DE19935442C1 (de) * | 1999-07-28 | 2000-12-21 | Siemens Ag | Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors |
-
2004
- 2004-02-25 DE DE102004009083A patent/DE102004009083B4/de not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6031265A (en) * | 1997-10-16 | 2000-02-29 | Magepower Semiconductor Corp. | Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area |
DE10214175A1 (de) * | 2002-03-28 | 2003-10-23 | Infineon Technologies Ag | Mittels Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005055838A1 (de) * | 2005-11-23 | 2007-05-31 | Infineon Technologies Ag | Verfahren und Vorrichtung zum ermöglichen tiefliegender Halbleiterkontakte |
DE102005055838B4 (de) * | 2005-11-23 | 2007-10-04 | Infineon Technologies Ag | Verfahren und Vorrichtung zum ermöglichen tiefliegender Halbleiterkontakte |
DE102006049043A1 (de) * | 2006-10-18 | 2008-04-24 | Infineon Technologies Austria Ag | Durch Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung |
DE102006049043B4 (de) * | 2006-10-18 | 2011-03-17 | Infineon Technologies Austria Ag | Durch Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung |
JP7521246B2 (ja) | 2020-04-16 | 2024-07-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
DE102004009083B4 (de) | 2008-08-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102008039845B4 (de) | IGBT mit einem Halbleiterkörper | |
DE69735349T2 (de) | Graben-dmos-transistor mit leichtdotierter wanne | |
DE102007061191B4 (de) | Halbleiterbauelement mit einem Halbleiterkörper | |
DE102005041322B4 (de) | Trenchtransistorstruktur mit Feldelektrodenanordnung und Herstellungsverfahren hierfür | |
EP1204992B1 (de) | Verfahren zum herstellen eines trench-mos-leistungstransistors | |
DE102009002813B4 (de) | Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte | |
DE102004041622A1 (de) | Halbleiterbauteil | |
EP1181712B1 (de) | Niederohmiges vdmos-halbleiterbauelement | |
DE10224201B4 (de) | Halbleiterbauelement mit Durchbruchstrompfad und Herstellungsverfahren desselben | |
DE112010001315T5 (de) | LDMOS mit selbstausgerichteter vertikaler LDD und rückseitiger Drain | |
DE10214175B4 (de) | Mittels Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung | |
DE102006001922B3 (de) | Lateraler Leistungstransistor und Verfahren zu dessen Herstellung | |
DE102005048447B4 (de) | Halbleiterleistungsbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben | |
DE102004009521B4 (de) | Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors | |
DE102006002438A1 (de) | Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
DE10085054B4 (de) | Trench-IGBT | |
DE102004009323B4 (de) | Vertikaler DMOS-Transistor mit Grabenstruktur und Verfahren zu seiner Herstellung | |
DE102004009083B4 (de) | MOS-Leistungstransistoranordnung und Verfahren zu deren Herstellung | |
DE10004984A1 (de) | Vertikales Halbleiterbauelement mit Source-Down-Design und entsprechendes Herstellungsverfahren | |
DE102004052153B4 (de) | Vertikales Leistungshalbleiterbauelement mit Gateanschluss auf der Rückseite und Verfahren zu dessen Herstellung | |
DE10214160A1 (de) | Halbleiteranordnung mit Schottky-Kontakt | |
DE102004052643B4 (de) | Verfahren zur Herstellung eines lateralen Trenchtransistors | |
DE10245249B4 (de) | Verfahren zum Herstellen eines Trenchtransistors | |
DE10361135A1 (de) | Trenchtransistor und Verfahren zur Herstellung eines Trenchtransistors mit hochenergieimplantiertem Drain | |
DE19925880B4 (de) | Avalanchefeste MOS-Transistorstruktur |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |