DE10155467A1 - Verfahren und Vorrichtung zum Auffinden eines Fehlers in einem Signalpfad auf einer Leiterplatte - Google Patents
Verfahren und Vorrichtung zum Auffinden eines Fehlers in einem Signalpfad auf einer LeiterplatteInfo
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Abstract
Erfindungsgemäß wird ein Verfahren beziehungsweise eine Vorrichtung zum Auffinden eines Fehlers in einem Signalpfad (9a, 9b) auf einer Leiterplatte (1) vorgeschlagen, auf der wenigstens ein Kontaktsockel (2) mit einer Vielzahl von Kontakten (6) aufgebracht ist. Bei dem heutigen Trend der Miniaturisierung von gehäusten elektronischen Bauteilen besteht das Problem, daß die Kontaktabstände der Anschlußpins (4) immer kleiner werden und optisch nicht mehr einsehbar sind. Dadurch wird es auch schwieriger, die Kontakte (6) von entsprechend ausgebildeten Kontaktsockeln (2), die beispielsweise als Testsockel ausgebildet sind, mit den einzelnen Leiterbahnen der Leiterplatte (1) zu verlöten. Mögliche fehlerhafte Lötstellen, Kurzschlüsse oder Unterbrechungen wurden bisher in mühevoller Handmessung mit dem TDR-Verfahren aufgespürt. Erfindungsgemäß wird vorgeschlagen, ein Testbauteil (3) herzustellen, bei dem jeweils zwei Anschlußpins (4) mit einer Kurzschlußbrücke (5) verbunden sind. Das Testbauteil (3) wird in den Kontaktsockel (2) eingefügt und verbindet zwei Signalpfade (9a, b) der Leiterplatte (1), auf denen die Laufzeit einer reflektierten Welle gemessen werden kann.
Description
- Die Erfindung geht aus von einem Verfahren sowie von einer Vorrichtung zum Auffinden eines Fehlers in einem Signalpfad auf einer Leiterplatte zum Aufbringen eines elektronischen Bauteils, nach der Gattung der nebengeordneten Ansprüche 1 und 10.
- Es ist schon bekannt, beispielsweise Signalpfade, die als Leiterbahnen auf einer Leiterplatte, einer sogenannten gedruckten Platine, aufgebracht sind, mit Hilfe einer TDR-Messung (Time Domain Reflectometry) zu prüfen. Dabei wird in mühevoller Handarbeit ein Testsignal von einer entsprechenden Meßeinrichtung auf den Signalpfad gegeben und die Laufzeit der in der Regel vom offenen Ende des Signalpfades reflektierten Welle gemessen. Bei dieser Messung wird praktisch der Wellenwiderstand des Signalpfades (Leitungsweg) erfaßt. Tritt nun auf dem Signalpfad beispielsweise an einer Lötstelle eine Unterbrechung oder ein Kurzschluß auf, dann ändert sich die Laufzeit der reflektierten Welle, da das Testsignal an der fehlerhaften Lötstelle schon entsprechend früher reflektiert wird. Die Laufzeit ist somit ein Maß für den Ort eines Fehlers auf dem Signalpfad. Eine derartige Meßeinrichtung ist beispielsweise bei handelsüblichen Oszillographen (z. B. Sampling-Oszillographen mit Reflektometrie-Meßeinrichtung der Firma Tektronix) verfügbar.
- Mit einer einfache Widerstandsmessung ist in der Regel dieser Fehler nicht zu entdecken, da eine schlechte ("kalte") Lötstelle wegen anderer Störeinflüsse wie unterschiedliche Übergangswiderstände an Kontaktstellen oder ähnliches gleichstrommäßig nicht erfaßt werden kann. Auch kann mit diesem Verfahren nicht der genaue Fehlerort bestimmt werden, da nur der Gesamtwiderstand in einem Stromkreis gemessen werden kann.
- Ein ähnliches Problem besteht beispielsweise bei der Messung von gehäusten Bauteilen mit einem sogenannten Testboard als Leiterplatte. Dieses Testboard weist eine oder mehrere Kontaktsockel mit einer Vielzahl von Kontakten auf, über die ein zu prüfendes Bauteil kontaktiert wird, so daß eine Meßeinrichtung über entsprechende Leiterbahnen (Signalpfade) die gewünschten Testbedingungen einstellen kann.
- Bei dem heutigen Trend zur Miniaturisierung werden die Abstände zwischen den Anschlußpins der gehäusten Bauteile und somit auch die der Kontakte des Kontaktsockels immer kleiner, so daß eine einwandfreie Lötung zwischen den Kontakten mit den zugehörigen Leiterbahnen der Leiterplatte immer schwieriger wird. Dadurch können unvollständige oder unzureichende Lötverbindungen entstehen, die aus elektrischer Sicht zu einer Unterbrechung führen und somit ein Zuverlässigkeitsrisiko bei der Prüfung der Bauteile darstellen können. Da auch die Leiterbahnen und deren Abstände sehr schmal sind, können auch während des Herstellprozesses leicht Unterbrechungen oder Kurzschlüsse entstehen, die nicht ohne weiteres zu erkennen sind.
- Bisher wurde dieses Problem dadurch gelöst, daß jede Leiterbahn und jeder Kontakt von Hand mit der zuvor erwähnten TDR- Messung geprüft wurde. Bei mehrere hundert Signalpfaden auf einer Leiterplatte ist diese Prüfung sehr zeitaufwendig. Außerdem können sich dabei leicht wieder neue Fehler einschleichen.
- Das erfindungsgemäße Verfahren zum Auffinden eines Fehlers in einem Signalpfad auf einer Leiterplatte zum Aufbringen eines elektronischen Bauteils, beziehungsweise die Vorrichtung mit den kennzeichnenden Merkmalen der nebengeordneten Ansprüche 1 und 10 hat demgegenüber den Vorteil, daß durch die Kurzschlußbrücke über wenigstens zwei Anschlußpins eines Testbauteils, das direkt auf der Leiterplatte aufgesetzt ist oder auch in einen Kontaktsockel eingesetzt ist, der Signalpfad um ein Stück verlängert wird, so daß auch die Lötstellen in unmittelbarer Nähe des Bereichs, in dem der Testbaustein auf der Leiterplatte aufgebracht ist, insbesondere in unmittelbarer Nähe des möglichen Kontaktsockels geprüft werden können. Ohne diese Maßnahme würde der Kontakt des Kontaktsockels das Ende der offenen Leitung bilden, an der die Welle reflektiert wird. In diesem Fall wäre eine fehlerhafte Lötstelle in diesem Bereich wegen des steil ansteigenden Wellenwiderstandes nicht mehr erkennbar. Als besonders vorteilhaft wird auch angesehen, daß sich die Anordnung des Meßaufbaus gegenüber der bisher üblichen Anordnung vereinfacht und somit die Prüfung schneller und sicherer durchgeführt werden kann.
- Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des in den nebengeordneten Ansprüchen 1 und 10 angegebenen Verfahrens beziehungsweise der Vorrichtung gegeben. Als besonders vorteilhaft wird angesehen, daß die beiden kurzgeschlossenen Anschlußpins den ersten Signalpfad mit einem weiteren Signalpfad auf der Leiterplatte verbinden. Dadurch kann sich die Leitungslänge der beiden Signalpfade so verlängern, daß zum Beispiel eine Unterbrechung der beiden Signalpfade oder die beiden Lötstellen der entsprechenden Kontakte des Kontaktsockels gleichzeitig überprüft werden können. Das ergibt eine weitere Vereinfachung und schnellere Durchführung der Prüfung.
- Das Ein- und Abschalten (Abtrennen) eines Signalpfades erfolgt vorteilhaft mittels Schalter, die den Signalpfad mit einer Meß- und Steuereinrichtung verbinden. Zur Bildung einer reflektierten Welle wird für den einfachsten Fall einer der beiden Signalpfade mit dem Schalter durchtrennt, so daß das Signal am Ende der offenen Leitung reflektiert werden kann.
- Eine Prüfung aller Signalpfade mit Hilfe der Meß- und Steuereinrichtung erscheint besonders günstig, da diese die einzelnen Signalpfade sequentiell ein- oder ausschalten kann. Dies ist bei entsprechend hohen Meßfrequenzen in einer relativ kurzen Zeitspanne durchführbar, auch wenn auf der Leiterplatte beispielsweise mehrere hundert Signalpfade zu prüfen sind.
- Die Prüfung der Signalpfade wird durch die Meß- und Steuereinrichtung mit Hilfe eines Softwareprogramms gesteuert. Ein derartiges Programm kann sehr leicht auf die speziellen Anforderungen der zu prüfenden Leiterplattentypen angepaßt werden und ist somit sehr flexibel handhabbar.
- Insbesondere kann mit dem Programm ein automatischer Ablauf für die Prüfung der Signalpfade gesteuert werden, so daß die zeitaufwendige manuelle Prüfung entfallen kann.
- Mit dem erfindungsgemäßen Verfahren läßt sich insbesondere die Güte einer Lötstelle oder Lötverbindung im Bereich eines Kontaktes des Kontaktsockels oder dergleichen testen. So können beispielsweise auftretende Übergangswiderstände im Bereich der Kontakte von den in diesem Bereich befindlichen fehlerhaften Lötstellen deutlich unterschieden werden. Dadurch werden Fehldiagnosen vermieden und die Beurteilung der Leiterplatte verbessert.
- Weiterhin ist günstig, mit dem erfindungsgemäßen Verfahren beispielsweise auch Durchkontaktierungen an mehrschichtigen Leiterplatten zu prüfen. Da aus der Laufzeit der gesendeten und der reflektierten Welle der Ort eines Fehler genau bestimmbar ist, kann auf einfache Weise diagnostiziert werden, welche der Durchkontaktierungen fehlerhaft ist.
- Die Prüfung eines Signalpfades erfolgt in vorteilhafter Weise auch im Hinblick auf eine Unterbrechung und/oder einen Kurzschluß seiner Leiterbahnen. Dies ist beispielsweise bei sehr eng geführten oder verdeckten Leiterbahnen mit anderen Methoden kaum durchzuführen.
- Bei der Vorrichtung wird als besonders vorteilhaft angesehen, daß die Prüfung an einem Testboard für gehäuste Bauteile durchgeführt wird. Derartige Testboards müssen zuverlässig arbeiten und sind relativ teuer in der Herstellung, insbesondere wenn sie mehrere Kontaktsockel und viele hundert Signalpfade aufweisen.
- Eine bevorzugte Anwendung für ein Testboard wird darin gesehen, beispielsweise integrierte Schaltungen wie eDRAM-(Embedded DRAM-)Speicherbausteine, Computer-Module oder dergleichen zu testen. An diese Testboards werden sehr hohe Anforderungen gestellt. Sie sind sehr empfindlich gegen Beschädigungen und schwierig herzustellen.
- Der Erfindung liegt die Aufgabe zugrunde, das Auffinden von Fehlern in einem Signalpfad auf einer Leiterplatte zu verbessern. Diese Aufgabe wird mit den Merkmalen der nebengeordneten Ansprüche 1 und 10 gelöst.
- Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird in der nachfolgenden Beschreibung näher erläutert.
- Fig. 1 zeigt ein Ausführungsbeispiel der Erfindung in schematischer Darstellung,
- Fig. 2 zeigt ausschnittsweise einen Stromkreis mit zwei Signalpfaden und
- Fig. 3 zeigt ein Diagramm mit Signalverläufen.
- Das Ausführungsbeispiel der Fig. 1 zeigt im Querschnitt in schematischer Darstellung einen Ausschnitt von einer Leiterplatte 1, die häufig auch als gedruckte Schaltung bezeichnet wird. Derartige Leiterplatten 1 sind millionenfach im Einsatz und werden für die unterschiedlichsten Anwendungsfälle mit ein- oder mehrschichtigen Leiterbahnebenen ausgeführt. Die Leiterplatte 1 dient einerseits als mechanischer Träger für die zu montierenden Bauteile von elektronischen Schaltungen. Andererseits trägt sie meistens in Form von Cu-Bahnen die elektrischen Leiterbahnen, die als Strom- oder Signalpfade die einzelnen Bauteile verbinden, versorgen, steuern usw. Insbesondere bei einer hohen Packungsdichte von hochintegrierten Bauteilen wie Speicherschaltungen (z. B. eDRAMs, Embedded DRAMs), Computer-Chips oder dergleichen ist es erforderlich, daß sehr viele Signalpfade auf engstem Raum angeordnet werden müssen. Das führt dazu, daß die Leiterbahnen sehr schmal und ihre Abstände zueinander sehr klein ausgeführt sind.
- Die Herstellung derartig schmaler Leiterbahnen auf engstem Raum ist sehr schwierig, da die Leiterbahnen keinerlei ungewollte Unterbrechungen oder Kurzschlüsse aufweisen dürfen. Kritisch sind auch Durchkontaktierungen zu einer anderen Leitungsebene. Ein weiteres Problem stellen Lötverbindungen mit Komponenten wie hochpolige Kontaktsockel 2 dar, deren Kontakte 6 mit den Leiterbahnen gelötet werden müssen.
- Bei dem erfindungsgemäßen Ausführungsbeispiel der Fig. 1 wurde die Leiterplatte 1 als Testboard ausgebildet, auf dem wenigstens ein Kontaktsockel 2 angeordnet ist. Es wird angenommen, daß der Kontaktsockel 2 mehrere hundert Kontakte 6 aufweist, so daß auch die oben genannten hochintegrierten Bauteile wie eDRAM's, Computer-Chips usw. getestet werden könnten. Bei einem derartigen Kontaktsockel 2 haben die Kontakte 6 einen Mittenabstand von z. B. 0,8 mm. Die Leiterbahnen sind entsprechend schmal ausgebildet, so daß zum Auflöten eines Kontaktes 6 auf eine Leiterbahn sehr wenig Platz zur Verfügung steht. Daher können an den Lötstellen 7 ungewollte Unterbrechungen (z. B. kalte Lötstellen) auftreten, die mit einer einfachen Ohmschen Messung oder auch optisch z. B. bei BgA-Sockeln nicht ohne Weiteres zu erkennen sind.
- In der Praxis wird zum Testen ein gehäustes Bauteil 3 mit seinen Anschlußpins 4 in den Kontaktsockel 2 des Testboards 1 eingeführt. Die Anschlußpins 4 des Bauteils 3 sind bezüglich der Größe und ihrer Eigenschaften genau auf die engen räumlichen Verhältnisse abgestimmt. Beispielsweise können die Anschlußpins 4 Balls aufweisen, über die die elektrische Verbindung erfolgt.
- Um sicherzustellen, daß das Testboard 1 selbst keine der vorgenannten Fehler oder Mängel, insbesondere keine fehlerhaften Lötstellen im Bereich des wenigstens einen Kontaktsockels 2 aufweist, wird ein speziell gefertigtes Testbauteil 3, beispielsweise ein Daisy-Chain Baustein oder ähnliches verwendet, bei dem wenigstens jeweils zwei (möglichst benachbarte) Anschlußpins 4 mit einer Kurzschlußbrücke 5 verbunden sind.
- In alternativer Ausgestaltung der Erfindung ist auch vorgesehen, mehr als zwei, zum Beispiel auch alle Anschlußpins 4 miteinander kurzzuschließen.
- In Fig. 1 wurde ausschnittsweise ein Testbauteil 3 mit sechs Anschlußpins 4 dargestellt, die insgesamt drei Kurzschlußbrücken 5 aufweisen. Jeder Anschlußpin 4 ist somit über einen Kontakt 6 und eine Lötstelle 7 mit einer Leiterbahn, also einem Signalpfad des Testboards 1 verbunden, wie später noch zur Fig. 2 näher erläutert wird.
- Die Signalpfade werden einzeln z. B. über einen Anschlußstecker 8 und Verbindungsleitungen 9 mit einer Meß- und Steuereinrichtung 10 verbunden. Die Meß- und Steuereinrichtung 10 ist per se bekannt und muß in ihren Einzelheiten nicht im Detail erläutert werden. Sie weist eine Schaltmatrix mit einer Vielzahl von Schaltern 22, 23 auf (Fig. 2), die von der Steuereinrichtung vorzugsweise mit einem entsprechenden Softwareprogramm gesteuert werden. Des weiteren weist sie eine Meßeinrichtung auf, mit der die Signalerzeugung und die Laufzeitmessung der reflektierten Welle nach dem Verfahren der TDR-Messung durchgeführt wird. Der Meßablauf und die sequentielle Schaltung der einzelnen Signalpfade kann automatisch ablaufen, bis alle Signalpfade des Testboards 1 auf Fehler durchgeprüft wurden.
- An Hand der Fig. 2 und 3 wird die Funktionsweise des erfindungsgemäßen Verfahrens beziehungsweise der Vorrichtung zum Auffinden eines Fehlers in einem Signalpfad auf der Leiterplatte, in diesem Fall des Testboards 1 näher erläutert.
- Zunächst zeigt Fig. 2 einen Ausschnitt der Fig. 1, bei dem zwei Kontakte 6 eines nicht näher dargestellten Kontaktsockels über Lötstellen 7, Leiterbahnen und Verbindungsleitungen die beiden Signalpfade 9a, 9b bis hin zur Meß- und Steuereinrichtung 10 bilden. Des weiteren sind die Schalter 22, 23 zu erkennen, mit denen jeder einzelnen Signalpfad 9a, 9b ein- oder abgeschaltet werden kann. Position 21 kennzeichnet die per se bekannte TDR-Meßeinrichtung für die Signal- Laufzeitbestimmung nach dem Reflektometrieverfahren.
- In die beiden Kontakte 6 sind zwei Anschlußpins 4 des Testbausteins 3 eingeführt, so daß über die Kurzschlußbrücke 5 der erste Signalpfad 9a mit dem weiteren Signalpfad 9b verbunden sind.
- Bei der Laufzeitmessung werden nun erfindungsgemäß die beiden Schalter 22, 23 so gesteuert, daß ein Schalter geöffnet und der zweite Schalter geschlossen und somit mit der TDR-Meßeinrichtung 21 verbunden ist. Bei den üblichen Testern kann hierzu die Kalibriereinrichtung verwendet werden. In diesem Beispiel wurde (durch das Programm gesteuert) der Schalter 22 geschlossen und der Schalter 23 geöffnet. Dadurch verlängert sich der zu prüfende Signalpfad 9a um die Länge des Signalpfades 9b bis hin zu dem Schalter 23. Die beiden Lötstellen 7 der beiden Kontakte 6 liegen nun nahezu in der Mitte des verlängerten Signalpfades 9a, 9b.
- Im Normalfall, wenn keine fehlerhafte Lötstelle oder sich kein anderer Fehler in dem Signalpfad befindet, wird eine am Schalter 22 eingegebene Welle am Ende der offenen Leitung, also in diesem Fall am Schalter 23 reflektiert und von der TDR-Meßeinrichtung 21 durch Messung der Laufzeit erfaßt.
- Tritt nun beispielsweise an einer der beiden Lötstellen 7 eine Unterbrechung auf, dann wird die am Schalter 22 eingespeiste Welle (Signal) am Ort der Unterbrechung reflektiert, so daß sich seine Laufzeit entsprechend verkürzt. Die Länge der Laufzeit und auch die Änderung des Wellenwiderstandes sind somit ein Maß für den Ort eines Fehlers und lassen auf die Ursache schließen.
- Entsprechendes gilt auch für einen Kurzschluß, da auch bei einem Kurzschluß zwischen zwei benachbarten Signalpfaden 9a und 9b sich die Laufzeit und der Wellenwiderstand ändert, und entsprechend erfaßt werden kann.
- Nach diesem Schema können nun alle Signalpfade einer Leiterplatte 1 software-gesteuert und automatisch durchgeprüft werden.
- Natürlich kann das erfindungsgemäße Verfahren auch für andere Leiterplatten 1 mit ähnlichen Problemen wie Motherboards für Computer oder dergleichen eingesetzt werden. Bei diesen Leiterplatten kann der Baustein auch direkt auf der Leiterplatte ohne Kontaktsockel aufgebracht sein, wobei die zusätzliche Leitung nach dem zu prüfenden Kontakt, d. h. der Lötstelle in dem Baustein z. B. durch Leads oder Bonddraht gegeben ist.
- Fig. 3 zeigt nun drei Diagramme von Signalverläufen, an denen die zuvor erläuterten Fälle diskutiert werden. Bei dem Diagramm der Fig. 3 wurde auf der x-Achse die Laufzeit t der reflektierten Welle und auf der y-Achse der Wellenwiderstand Z eines Signalpfades 9a, 9b aufgetragen.
- Die obere Kurve (offene Leitung a) in dem Diagramm zeigt mit ihrem steil ansteigenden Kurvenast den Startimpuls. Sie repräsentiert den Startzeitpunkt t = 0. Der Wellenwiderstand Z steigt steil an und bleibt auf hohem Niveau stehen, da diese Leitung offen ist. Eine reflektierte Welle tritt nicht auf, da hier kein Signalpfad angeschlossen ist.
- Die untere Kurve (fehlerfreier Signalpfad b) zeigt einen guten, fehlerfreien Signalpfad 9a, 9b, da sein unterer Ast entsprechend dem Wellenwiderstand der Leitung, beispielsweise Z = 50 Ohm, waagerecht verläuft. Zum Zeitpunkt t2 steigt auch diese Kurve steil an, da die Welle am Schalter 23 reflektiert wurde, um im Beispiel zu bleiben. Die Zeitspanne zwischen t = 0 und t = t2 entspricht der gesamten Laufzeit der Welle, so daß daraus die Länge des Signalpfades 9a, 9b berechnet werden kann.
- Die anfängliche Schwingung bis zu Zeitpunkt t1, der hier mit 2 ns entsprechend 14 cm gemessen wurde, läßt auf wechselnde Übergangsstände zwischen Steckkontakten, Verbindungskontakten usw. schließen und muß gesondert betrachtet werden, wenn dies stören sollte.
- Die Kurve c zeigt nun eine fehlerhafte Lötverbindung (Unterbrechung). Zunächst läuft die Kurve c bis etwa zum Zeitpunkt t1 parallel mit der Kurve b. Nach diesem Zeitpunkt t1 steigt die Kurve jedoch an und erreicht einen höheren Wellenwiderstand, bis die Kurve in etwa in den geraden Verlauf übergeht, bis sie zum Zeitpunkt t2 wieder steil ansteigt, weil die Welle hier am Ende des verlängerten Signalpfades 9a, 9b reflektiert wurde. Der Pfeil zeigt nun den Ort d des Fehlers an, also den Ort, bei dem die Kurve c sich vom Verlauf der Kurve b ändert. Der Anstieg deutet auf eine Unterbrechung. Bei einem Kurzschluß würde dieser Kurvenast nach unten gerichtet verlaufen. Bezugszeichenliste 1 Leiterplatte/Testboard
2 Kontaktsockel
3 Testbauteil
4 Anschlusspin
5 Kurzschlussbrücke
6 Kontakt
7 Lötstelle
8 Anschlußstecker
9 Verbindungsleitung
9a (erster) Signalpfad
9b weiterer Signalpfad
10 Mess- und Steuereinrichtung
21 TDR-Messeinrichtung
22 Schalter
23 Schalter
a offene Leitung
b fehlerfreier Signalpfad
c fehlerhafter Signalpfad
d Ort einer fehlerhaften Lötstelle
t Laufzeit
Z Wellenwiderstand
Claims (12)
1. Verfahren zum Auffinden eines Fehlers in einem ersten
Signalpfad (9a) auf einer Leiterplatte (1), zum Aufbringen
eines elektronischen Bauteils (3), wobei der Signalpfad (9a)
nach einem TDR-Verfahren dadurch geprüft wird, daß ein im
Signalpfad (9a) befindlicher fehlerhafter Ort (d) durch die
Laufzeit einer reflektierten Welle bestimmt wird, dadurch
gekennzeichnet, daß
das elektronische Bauteil (3) als Testbauteil ausgebildet
ist, bei dem jeweils wenigstens zwei Anschlußpins (4) durch
eine Kurzschlußbrücke (5) miteinander verbunden sind und daß
das elektronische Bauteil (3) zum Prüfen des Signalpfades
(9a) auf der Leiterplatte (1) derart eingebracht wird, daß
seine beiden kurzgeschlossenen Anschlußpins (4) den zu
prüfenden Signalpfad (9a) verlängern.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die
beiden kurzgeschlossenen Anschlußpins (4) den ersten
Signalpfad (4) mit einem zweiten Signalpfad (9b) auf der
Leiterplatte (1) verbinden.
3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß zur Erfassung der reflektierten Welle
einer der beiden Signalpfade (9a, 9b) mit einem Schalter (23)
durchtrennt wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß zur Prüfung der Signalpfade (9a, 9b) eine
Meß- und Steuereinrichtung (10) verwendet wird, die
vorzugsweise die auf der Leiterplatte (1) befindlichen Signalpfade
sequentiell ein- oder ausschaltet.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die
Prüfung von einem Softwareprogramm gesteuert wird, mit dem
die einzelnen Signalpfade (9a, 9b) geschaltet werden.
6. Verfahren nach einem der Ansprüche 4 oder 5, dadurch
gekennzeichnet, daß die Prüfung der Signalpfade (9a, 9b)
automatisch erfolgt.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß auf der Leiterplatte (1) wenigstens ein
Kontaktsockel (2) für das elektronische Bauteil aufgebracht
ist, wobei die Güte einer Lötstelle (7) an einem Kontakt (6)
des Kontaktsockels (2) geprüft wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß bei einer mehrschichtigen Leiterplatte
(1) eine Durchkontaktierung geprüft wird.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die Prüfung der Signalpfade (9a, 9b) im
Hinblick auf eine Unterbrechung und/oder einen Kurzschluß
erfolgt.
10. Vorrichtung zur Durchführung des Verfahrens einem der
vorhergehenden Ansprüche, mit einer Leiterplatte (1), auf der
wenigstens ein Kontaktsockel (2) mit einer Vielzahl von
Kontakten (6) aufgebracht ist, und mit einer Meß- und
Steuereinrichtung (10) für die Durchführung einer TDR-Messung,
dadurch gekennzeichnet, daß
die Leiterplatte (1) ein Testboard für gehäuste Bauteile ist.
11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß
die Leiterplatte (1) ein Motherboard für einen Computer oder
dergleichen ist.
12. Vorrichtung nach Anspruch 10 oder 11, dadurch
gekennzeichnet, daß das Testboard zum Testen von integrierten
Schaltungen wie DRAM-Speicherbausteinen, eDRAM-Bausteinen
Computer-Modulen oder dergleichen ist.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10155467A DE10155467B4 (de) | 2001-11-09 | 2001-11-09 | Verfahren und Vorrichtung zum Auffinden eines Fehlers in einem Signalpfad auf einer Leiterplatte |
US10/292,847 US6867597B2 (en) | 2001-11-09 | 2002-11-12 | Method and apparatus for finding a fault in a signal path on a printed circuit board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10155467A DE10155467B4 (de) | 2001-11-09 | 2001-11-09 | Verfahren und Vorrichtung zum Auffinden eines Fehlers in einem Signalpfad auf einer Leiterplatte |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10155467A1 true DE10155467A1 (de) | 2003-05-22 |
DE10155467B4 DE10155467B4 (de) | 2004-11-25 |
Family
ID=7705442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10155467A Expired - Fee Related DE10155467B4 (de) | 2001-11-09 | 2001-11-09 | Verfahren und Vorrichtung zum Auffinden eines Fehlers in einem Signalpfad auf einer Leiterplatte |
Country Status (2)
Country | Link |
---|---|
US (1) | US6867597B2 (de) |
DE (1) | DE10155467B4 (de) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7075309B2 (en) * | 2004-03-08 | 2006-07-11 | Livewire Test Labs, Inc. | System and method to locate an anomaly of a conductor |
US7102372B2 (en) * | 2004-11-02 | 2006-09-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Apparatus and method for testing conductive bumps |
KR100716805B1 (ko) * | 2004-12-07 | 2007-05-09 | 삼성전기주식회사 | 반도체 패키지용 인쇄회로기판 및 이를 이용한 접속 검사방법 |
US7250784B2 (en) | 2005-06-29 | 2007-07-31 | Marvell International Ltd. | Integrated systems testing |
TWI328983B (en) * | 2006-08-09 | 2010-08-11 | Ind Tech Res Inst | A circuit board with embedded passive components and the manufacturing and measuring method thereof |
US7800385B2 (en) * | 2008-03-13 | 2010-09-21 | Oracle America, Inc. | Apparatus and method for testing electrical interconnects |
US8269505B2 (en) * | 2009-12-15 | 2012-09-18 | International Business Machines Corporation | Locating short circuits in printed circuit boards |
US8922230B2 (en) | 2011-05-11 | 2014-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D IC testing apparatus |
US9310417B2 (en) | 2013-09-25 | 2016-04-12 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Using time-domain reflectometry to identify manufacturing information for a passive printed circuit board |
US9658281B2 (en) * | 2013-10-25 | 2017-05-23 | Taiwan Semiconductor Manufacturing Company Limited | Alignment testing for tiered semiconductor structure |
CN113900008A (zh) * | 2021-09-15 | 2022-01-07 | 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室)) | 测试结构和测试方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19923384A1 (de) * | 1999-05-21 | 2000-11-23 | Atg Test Systems Gmbh | Vorrichtung zum automatischen Testen von unbestückten Leiterplatten |
US6191601B1 (en) * | 1999-02-22 | 2001-02-20 | Delaware Capital Formation, Inc. | Test fixture for matched impedance testing |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0763788A (ja) * | 1993-08-21 | 1995-03-10 | Hewlett Packard Co <Hp> | プローブおよび電気部品/回路検査装置ならびに電気部品/回路検査方法 |
US5841296A (en) * | 1997-01-21 | 1998-11-24 | Xilinx, Inc. | Programmable delay element |
US5977773A (en) * | 1997-08-15 | 1999-11-02 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Non-intrusive impedance-based cable tester |
JP4272726B2 (ja) * | 1998-10-08 | 2009-06-03 | 株式会社アドバンテスト | Ic試験方法及び装置 |
US6697766B2 (en) * | 2001-04-10 | 2004-02-24 | National Instruments Corporation | System and method for detecting and characterizing gaussian pulses |
US6512377B1 (en) * | 2001-06-29 | 2003-01-28 | Nortel Networks Limited | Method and apparatus for extraction of via parasitics |
US6570397B2 (en) * | 2001-08-07 | 2003-05-27 | Agilent Technologies, Inc. | Timing calibration and timing calibration verification of electronic circuit testers |
US6798212B2 (en) * | 2002-05-23 | 2004-09-28 | Texas Instruments Incorporated | Time domain reflectometer probe having a built-in reference ground point |
-
2001
- 2001-11-09 DE DE10155467A patent/DE10155467B4/de not_active Expired - Fee Related
-
2002
- 2002-11-12 US US10/292,847 patent/US6867597B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6191601B1 (en) * | 1999-02-22 | 2001-02-20 | Delaware Capital Formation, Inc. | Test fixture for matched impedance testing |
DE19923384A1 (de) * | 1999-05-21 | 2000-11-23 | Atg Test Systems Gmbh | Vorrichtung zum automatischen Testen von unbestückten Leiterplatten |
Non-Patent Citations (1)
Title |
---|
Pillkahn,U.: Evaluation of the Interconnects with TDR , IEEE Design, Automation and Test in Europe Conference and Exhibiton 2000 Proceedings 2000, Seite 740 * |
Also Published As
Publication number | Publication date |
---|---|
US20030090273A1 (en) | 2003-05-15 |
US6867597B2 (en) | 2005-03-15 |
DE10155467B4 (de) | 2004-11-25 |
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