DE10142118B4 - Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung - Google Patents
Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung Download PDFInfo
- Publication number
- DE10142118B4 DE10142118B4 DE10142118A DE10142118A DE10142118B4 DE 10142118 B4 DE10142118 B4 DE 10142118B4 DE 10142118 A DE10142118 A DE 10142118A DE 10142118 A DE10142118 A DE 10142118A DE 10142118 B4 DE10142118 B4 DE 10142118B4
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor chip
- carrier substrate
- electronic component
- chip
- contact surfaces
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06506—Wire or wire-like electrical connections between devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
- H01L2225/06586—Housing with external bump or bump-like connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Wire Bonding (AREA)
Abstract
Elektronisches
Bauteil (2) mit wenigstens einem ersten Halbleiterchip (4) und mit
wenigstens einem zweiten Halbleiterchip (6), die jeweils eine passive Rückseite
(44, 63) und eine gegenüberliegende
aktive Seite (41, 61) aufweisen, sowie einem Trägersubstrat (8) zur Aufnahme
der Halbleiterchips (4; 6), wobei der zweite Halbleiterchip (6)
mit zwei gegenüber
liegenden randseitigen Auflagebereichen (89) auf einer Oberseite
(81) des Trägersubstrats
(8) aufliegt und wobei der erste Halbleiterchip (4) auf seiner passiven
Rückseite
(43) mit dem zweiten Halbleiterchip (6) auf dessen passiver Rückseite
(63) verbunden und beabstandet zu einem Rahmen (86) des Trägersubstrats
(8) in einer zentralen Aussparung (87) desselben (8) angeordnet
ist, wobei Kontaktanschlüsse
der aktiven Seite (41) des ersten Halbleiterchips (4) zu Kontaktflächen (42,
45) der passiven Rückseite
(43) hindurchgeführt
sind, und wobei Kontaktflächen
(42, 45 bzw. 62, 83) des ersten Halbleiterchips (4) mittels erster
und des zweiten Halbleiterchips (6) mittels zweiter Bonddrähte (101
bzw. 102) an einander gegenüberliegenden...
Description
- Die Erfindung betrifft ein elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie ein Verfahren zu seiner Herstellung gemäß den unabhängigen Ansprüchen.
- Bei vielen elektronischen Bauteilen werden ein erster Halbleiterchipbaustein, beispielsweise ein Logikbaustein, und ein zweiter Halbleiterbaustein, beispielsweise ein Speicherbaustein benötigt. Um auf einer Leiterplatte Platz zu sparen, ist es sinnvoll, beide Halbleiterchipbausteine in einem gemeinsamen Gehäuse mit möglichst geringem Raumbedarf unterzubringen. Nun hat typischerweise ein Logikbaustein eine quadratische Grundfläche und ein Speicherbaustein eine rechteckige Grundfläche, so dass bei übereinander angeordneten Halbleiterchipbausteinen, wie bei einem bekannten Chip-on-Chip Aufbau, sich die Bondkontaktflächen teilweise überdecken. Bisher wurde dieses Problem derart gelöst, dass die beiden Halbleiterchipbausteine in einem gemeinsamen Gehäuse nebeneinander angeordnet wurden, was einen erheblichen Platzbedarf verursacht. Bei einer alternativen Lösung werden die beiden Halbleiterchipbausteine in ein Leadframe-Gehäuse montiert, was eine umständliche und schwierige Montage nach sich zieht, weil die Bauteile mehrfach gewendet werden müssen und die Bonddrähte dabei teilweise offen liegen. Es wird auch noch ein weiteres Prinzip angewendet, bei dem die Halbleiterchipbausteine in verschiedene Gehäuse montiert werden, die dann übereinander angeordnet werden. Dies ist jedoch auch ein aufwendiges und kostenintensives Verfahren, was außerdem zu großer und hoher Einbauhöhe des derartigen elektronischen Bauteils führt.
- Die
JP 2000 156 460 A JP 2000 269 409 A - Aus der japanischen Offenlegungsschrift
JP 08250651 A - Aufgabe der Erfindung ist es, ein elektronisches Bauteil zu schaffen, das einfach aufgebaut und wirtschaftlich herstellbar ist und das einen geringen Raumbedarf beansprucht, um die Nachteile des Standes der Technik zu überwinden.
- Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Merkmale vorteilhafter Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
- Erfindungsgemäß weißt das elektronische Bauteil wenigstens einen ersten Halbleiterchip und einen zweiten Halbleiterchip sowie ein Trägersubstrat zur Aufnahme der Halbleiterchips auf. Die Halbleiterchips weisen jeweils eine passive Rückseite und eine gegenüberliegende aktive Seite auf. Der zweite Halbleiterchip liegt mit zwei gegenüber liegenden randseitigen Auflagebereichen auf einer Oberseite des Trägersubstrats auf und der erste Halbleiterchip ist auf seiner passiven Rückseite mit dem zweiten Halbleiterchip auf dessen passiver Rückseite verbunden und beabstandet zu einem Rahmen des Trägersubstrats in einer zentralen Aussparung desselben angeordnet. Kontaktanschlüsse der aktiven Seite des ersten Halbleiterchips sind zu Kontaktflächen der passiven Rückseite hindurchgeführt, wobei Kontaktflächen des ersten Halbleiterchips mittels erster und des zweiten Halbleiterchips mittels zweiter Bonddrähte an einander gegenüberliegenden Randabschlüssen des zweiten Halbleiterchips elektrisch leitend mit der Oberseite des Trägersubstrats verbunden sind.
- Das erfindungsgemäße elektronische Bauteil hat den Vorteil, dass aufgrund der aneinander gefügten Halbleiterchips zwei Halbleiterchipbausteine mit unterschiedlichen äußeren Abmessungen in äußerst raumsparender Weise in einem gemeinsamen Gehäuse untergebracht werden können. Somit ist es möglich einen rechteckigen Halbleiterchip mit einem quadratischen Halbleiterchip zu stapeln und umgekehrt, wobei sich die Halbleiterchips nur teilweise überlappen und beide Halbleiterchips jeweils Bereiche aufweisen, die über die Überlappung hinausragen. Für derart unterschiedliche äußere Abmessungen liefert der Stand der Technik keine brauchbare Lösung.
- Bei einer alternativen Ausführungsform der Erfindung sind zusätzliche elektrische Verbindungen zwischen erstem Halbleiterchip und zweitem Halbleiterchip mittels dritter Bonddrähte vorgesehen. Diese elektrischen Chip-to-Chip-Verbindungen zwischen erstem und zweitem Halbleiterchip ermöglichen äußerst kompakte elektronische Bauteile. Auf engstem Raum können hierbei eine Vielzahl von elektrischen Verbindungen zwischen den Chips untereinander sowie dem Trägersubstrat untergebracht werden.
- Die Stapelung der beiden Halbleiterchips jeweils mit ihren passiven Rückseiten aufeinander ermöglicht eine Umverdrahtung untereinander bzw. zum Trägersubstrat.
- Eine weitere Ausführungsform der Erfindung sieht vor, dass das Trägersubstrat mit einer den Halbleiterchips abgewandten Unterseite mit Außenkontakten bzw. Kontakthöckern zu Flipchipmontage versehen ist. Dies ermöglicht eine zügige und kostengünstige Weiterverarbeitung des elektronischen Bauteils, das auf einfache Weise auf eine Leiterplatte gesetzt und mit dieser verlötet werden kann.
- Eine Weiterbildung der Erfindung sieht vor, dass das Trägersubstrat als Umverdrahtungsplatte ausgestaltet ist. Im Trägersubstrat kann gegebenenfalls auch eine dreidimensionale Umverdrahtungsstruktur enthalten sein, die zu sehr kompakten Abmessungen des erfindungsgemäßen elektronischen Bauteils führt.
- Der Vorteil eines gemäß der Erfindung aufgebauten und hergestellten elektronischen Bauteils besteht darin, dass ein eine rechteckige Form aufweisender Speicherbaustein und ein eine quadratische Form aufweisender Logikbaustein auf kleinem Raum miteinander zuverlässig elektrisch verbunden werden können.
- Ein das Trägersubstrat bedeckendes und die Halbleiterchips umschließendes Gehäuse kann äußerst flach und damit sehr kompakt ausgeführt sein.
- Ein erfindungsgemäßes Verfahren zur Herstellung eines elektronischen Bauteils gemäß einer der zuvor beschriebenen Ausführungsformen weist folgende Verfahrensschritte auf: Es wird ein erster Halbleiterchip mit ersten Kontaktflächen auf einer ersten passiven Rückseite bereitgestellt, die von Kontaktanschlüssen einer gegenüberliegenden ersten aktiven Chipoberfläche durchgeführt sind. Es wird ein zweiter Halbleiterchip mit zweiten Kontaktflächen auf einer zweiten aktiven Chipoberfläche bereitgestellt. Es wird zudem ein flaches Trägersubstrat bereitgestellt, das einen Rahmen sowie eine zentrale Aussparung umfasst. Auf der Oberseite des Rahmens sind Kontaktanschlussflächen vorgesehen, die mit Außenkontaktflächen an einer Unterseite des Trägersubstrats in elektrisch leitender Verbindung stehen.
- Die beiden Halbleiterchips werden so aneinander gefügt, dass eine erste Stapelfläche auf der ersten passiven Rückseite des ersten Halbleiterchips auf einer zweiten Stapelfläche auf einer zweiten aktiven Chipoberfläche des zweiten Halbleiterchips aufliegt. Danach wird der zweite Halbleiterchip mit randseitigen Auflagebereichen auf der Oberseite des Trägersubstrats mittels einer Leitklebeschicht oder einer Lötschicht aufgebracht und befestigt. Anschließend werden erste Kontaktflächen des ersten Halbleiterchips mit Kontaktanschlussflächen des Trägersubstrats mittels erster Bonddrähte verbunden. Zweite Kontaktflächen des zweiten Halbleiterchips werden mit Kontaktanschlussflächen des Trägersubstrats mittels zweiter Bonddrähte verbunden. Abschließend erfolgt das Vergießen des elektronischen Bauteils mit einem Gehäuse aus Kunststoff.
- Dieses Verfahren zur Herstellung des erfindungsgemäßen elektronischen Bauteils hat den Vorteil, dass es sehr kurze Herstellungszeiten aufweist und zu sehr kompakten Bauteilen führt.
- Ein Durchführungsbeispiel des erfindungsgemäßen Verfahrens sieht vor, dass zusätzliche elektrische Verbindungen zwischen zweiten Kontaktflächen des zweiten Halbleiterchips und dritten Kontaktflächen des ersten Halbleiterchips mittels dritter Bonddrähte hergestellt werden. Diese Chip-to-Chip-Verbindungen zwischen erstem und zweiten Halbleiterchip ermöglichen eine weitere Verkleinerung des elektronischen Bauteils. Der Vorteil dieses Durchführungsbeispiels liegt in der weiteren Steigerung der Leistungsfähigkeit derartiger elektronischer Bauteile bei einem erheblich reduzierten Raumbedarf.
- Durch das Umverdrahten des ersten Halbleiterchips (z.B. Logikbaustein) ist es möglich, beide Bauteile übereinander zu platzieren. Um eine geringe Einbauhöhe zu erreichen, befindet sich im Substrat ein Durchbruch, in dem sich der Logikbaustein befindet. Mit den Überhängen des zweiten Halbleiterchips (z.B. Speicherbaustein) wird der Chip-on-Chip Aufbau auf das Substrat geklebt. Das Wirebonden erfolgt an nur zwei Seiten der Bauteile. Auf den Logikbaustein kann zweireihig gebondet werden. Auf den Speicherbaustein kann einreihig (Chip zu Chip oder Chip zu Substrat) gebondet werden.
- Beide Bauteile finden somit in einem gemeinsamen Gehäuse Platz, das zudem sehr kompakt ist und eine sehr geringe Einbauhöhe aufweist. Durch das Umverdrahten des im Substrat versenkt eingebauten Logikbausteins können die Chips übereinander platziert werden. Der Speicherbaustein stellt somit ein Substrat für den Logikbaustein dar und wird an seinen Überhängen mit dem eigentlichen Trägersubstrat verbunden.
- Die Erfindung wird nun anhand von Ausführungsformen mit Bezug auf die beiliegenden Figuren näher erläutert.
-
1 zeigt eine schematische Draufsicht auf einen ersten Halbleiterchip. -
2 zeigt in schematischen Draufsichten einen zweiten Halbleiterchip. -
3 zeigt ein erfindungsgemäßes elektronisches Bauteil in schematischer Draufsicht. -
4 zeigt eine schematische Schnittansicht des elektronischen Bauteils gemäß3 . -
5 zeigt einen Detailschnitt des elektronischen Bauteils in einer gegenüber der Darstellung der4 um 90° gedrehten Schnittebene. -
1 zeigt eine schematische Draufsicht auf einen ersten Halbleiterchip4 , der auf einer ersten passiven Rückseite43 mit mehreren ersten Kontaktflächen42 sowie ggf. mit einer Vielzahl von dritten Kontaktflächen45 versehen ist. Die ersten Kontaktflächen42 sowie die dritten Kontaktflächen45 befinden sich jeweils in gegenüberliegenden Randabschnitten der ersten passiven Rückseite43 . Die Kontaktflächen42 ,45 werden getrennt durch eine ersten Stapelfläche44 , die von einer Seitenkante des ersten Halbleiterchips4 ohne Kontaktflächen bis zur gegenüberliegenden Seitenkante reicht. Die Kontaktflächen42 ,45 sind somit von der ersten aktiven Chipoberfläche41 zur ersten passiven Rückseite43 geführt, bspw. mittels sogenannter Vias. -
2 zeigt in schematischen Draufsichten eine zweite aktive Chipoberfläche61 (oberes Bild) und eine zweite passive Rückseite63 (unteres Bild) eines zweiten Halbleiterchips6 . Auf seiner zweiten aktiven Chipoberfläche61 ist der zweite Halbleiterchip jeweils mit einer Vielzahl von zweiten Kon taktflächen62 versehen, die sich jeweils auf gegenüber liegenden Randabschnitten der zweiten aktiven Chipoberfläche61 befinden. Die zweite passive Rückseite63 des zweiten Halbleiterchips6 ist unterteilt in randseitige Auflagebereiche89 sowie eine mittige zweite Stapelfläche64 , welche die Auflagebereiche89 trennt. - Der erste Halbleiterchip
4 weist im dargestellten Ausführungsbeispiel eine quadratische Kontur auf und kann beispielsweise ein Logikbaustein sein. Der zweite Halbleiterchip6 weist im gezeigten Ausführungsbeispiel eine rechteckförmige Kontur auf und kann beispielsweise ein Speicherbaustein sein. -
3 zeigt in einer weiteren schematischen Draufsicht ein erfindungsgemäßes elektronisches Bauteil2 , das einen ersten Halbleiterchip4 , einen zweiten Halbleiterchip6 sowie ein Trägersubstrat8 umfasst. Das flache Trägersubstrat8 weist einen Rahmen86 sowie eine im wesentlichen mittig darin angeordnete zentrale Aussparung87 auf. Die im Wesentlichen quadratische Aussparung87 ist von ihrer Größe und ihren Abmessungen so ausgelegt, dass der erste Halbleiterchip4 darin Platz findet, wobei ein umlaufender Spalt88 zwischen dem Halbleiterchip4 und dem Rahmen86 verbleibt. - Bei dem elektronischen Bauteil
2 sind erster Halbleiterchip4 und zweiter Halbleiterchip6 mit ihren Stapelflächen44 bzw.64 aufeinandergefügt. Die beiden zusammengefügten Halbleiterchips4 ,6 sind derart mit dem Trägersubstrat8 verbunden, dass der erste Halbleiterchip4 in der Aussparung87 mittig angeordnet ist. Zu diesem Zweck ist der zweite Halbleiterchip6 mit seinen Auflagebereichen89 auf dem Rahmen86 des Trägersubstrats8 befestigt, bspw. durch Verkleben oder Verlöten. - In der gezeigten Ansicht weist eine Oberseite
81 des Trägersubstrats8 , die erste passive Rückseite43 des ersten Halbleiterchips4 sowie die zweite aktive Chipoberfläche61 des zweiten Halbleiterchips6 zum Betrachter hin. Es wird somit deutlich, dass die erste passive Rückseite des ersten Halbleiterchips4 mit der zweiten passiven Rückseite63 des zweiten Halbleiterchip6 verbunden ist. - In
3 sind weiterhin elektrische Verbindungen vom ersten Halbleiterchip4 zum Trägersubstrat8 sowie vom zweiten Halbleiterchip6 zum Trägersubstrat8 erkennbar. Die elektrischen Verbindungen sind mittels erster Bonddrähte101 sowie mittels zweiter Bonddrähte102 hergestellt. Dabei führen erste Bonddrähte101 von ersten Kontaktflächen42 des ersten Halbleiterchips4 zu Kontaktanschlussflächen83 auf dem Trägersubstrat8 . Weiterhin führen zweite Bonddrähte102 von zweiten Kontaktflächen62 des zweiten Halbleiterchips6 zu Kontaktanschlussflächen83 des Trägersubstrats8 . - Im gezeigten Ausführungsbeispiel sind weiterhin dritte Bonddrähte
103 dargestellt, die von zweiten Kontaktflächen62 des zweiten Halbleiterchips6 zu dritten Kontaktflächen45 des ersten Halbleiterchips4 führen. Die dritten Bonddrähte103 stellen somit sogenannte Chip-to-Chip-Verbindungen zwischen erstem und zweitem Halbleiterchip4 ,6 dar. Diese dritten Bonddrähte103 sind optional. Es sind auch Ausführungsformen der Erfindung denkbar, bei denen keine direkten elektrischen Verbindungen zwischen den beiden Halbleiterchips4 ,6 vorgesehen sind. -
4 zeigt eine schematischen Schnittansicht des elektronischen Bauteils2 in eine Richtung, bei der die Bonddrähte senkrecht zur Zeichnungsebene orientiert sind und daher nicht sichtbar sind. Erkennbar sind die mit erster Stapelfläche44 und zweiter Stapelfläche64 aufeinanderliegenden ersten und zweiten Halbleiterchips4 ,6 . Erkennbar ist der mit seinen Auflagebereichen89 auf dem Rahmen86 des Trägersubstrats8 aufliegende zweite Halbleiterchip6 . Erkennbar ist zudem der in der Aussparung87 befindliche ersten Halbleiterchip4 , der sich somit auf einer Ebenen mit dem Trägersubstrat8 befindet. - Das Trägersubstrat
8 , das ggf. eine Umverdrahtungsplatte aus Keramik, Epoxymaterial oder bspw. Polyimid sein kann, ist mit Außenkontaktflächen84 an einer der Oberseite81 gegenüberliegenden Unterseite82 versehen, die jeweils mit Außenkontakten85 (hier als Kontakthöcker12 dargestellt) versehen sind. Die beiden Halbleiterchips4 ,6 sowie die Oberseite81 des Trägersubstrats8 sind von einem Gehäuse14 bedeckt, das zudem den Spalt88 zwischen Rahmen86 und erstem Halbleiterchip4 ausfüllt. Das Gehäuse14 ist beispielsweise ein Kunststoffgehäuse, das mittels Transfermolding oder mittels Spritzgusstechnik hergestellt sein kann. -
5 zeigt schließlich einen Detailschnitt des elektronischen Bauteils2 in einer gegenüber der Darstellung der4 um 90° gedrehten Schnittebene. Deutlich erkennbar sind hierbei die elektrischen Verbindungen zwischen erstem Halbleiterchip4 und Trägersubstrat8 sowie zwischen zweitem Halbleiterchip6 und Trägersubstrat8 . Erkennbar sind zudem die optionalen Chip-to-Chip-Verbindungen zwischen erstem und zweiten Halbleiterchip4 ,6 . Dabei führen erste Bondverbindungen (erste Bonddrähte101 ) von ersten Kontaktflächen42 auf der ersten passiven Rückseite43 des ersten Halbleiterchips4 zu Kontaktanschlussflächen83 auf der Oberseite81 des Trägersubstrats8 . - Erkennbar ist weiterhin ein zweiter Bonddraht
102 , der von einer zweiten Kontaktfläche62 zu einer weiteren Kontaktanschlussfläche83 führt. Gegebenenfalls können dritte Bonddrähte103 vorgesehen sein, die von zweiten Kontaktflächen62 zu dritten Kontaktflächen45 auf der passiven Rückseite43 des ersten Halbleiterchips4 führen. Erkennbar ist in dieser Ansicht zudem das den Spalt88 ausfüllende Gehäuse14 aus Kunststoff. - Im folgenden wird ein erfindungsgemäßes Verfahren zur Herstellung des elektronischen Bauteils
2 anhand der1 bis5 erläutert. Zu diesem Zweck werden zunächst ein ersten Halbleiterchip4 (vgl.1 ) und ein zweiter Halbleiterchip6 (vgl.2 ) bereitgestellt. Die beiden Halbleiterchips4 ,6 werden aneinandergefügt, wobei eine erste Stapelfläche44 auf der ersten passiven Rückseite43 des ersten Halbleiterchips4 auf einer zweiten Stapelfläche64 auf einer zweiten aktiven Chipoberfläche61 des zweiten Halbleiterchips6 aufliegt. - Der zweite Halbleiterchip
6 wird dann mit seinen randseitigen Auflagebereichen89 auf der Oberseite81 des Trägersubstrats8 aufgebracht und mittels einer Leitklebeschicht oder einer Lötschicht befestigt. Anschließend werden erste Kontaktflächen42 des ersten Halbleiterchips4 mit Kontaktanschlussflächen83 des Trägersubstrats8 mittels erster Bonddrähte101 verbunden. Danach erfolgt das Verbinden von zweiten Kontaktflächen62 des zweiten Halbleiterchips6 mit Kontaktanschlussflächen83 des Trägersubstrats8 mittels zweiter Bonddrähte102 , wonach schließlich das Vergießen des elektronischen Bauteils2 in einem Gehäuse14 erfolgt. Die in den3 bis5 dargestellte Ausführungsform sieht zudem zusätzliche elektrische Verbindungen zwischen dem zweiten Halbleiterchip6 und dem ersten Halbleiterchip4 vor. Diese zusätzlichen elektrischen Verbindungen zwischen zweiten Kontaktflächen62 und des zweiten Halbleiterchips6 und dritten Kontaktflächen43 des ersten Halbleiterchips4 werden mittels dritter Bonddrähte103 hergestellt, wodurch eine sogenannte Chip-to-Chip-Verbindung erfolgt. - Durch die erfindungsgemäße Anordnung und Ausbildung der Halbleiterchips wird ein elektronisches Bauteil außerordentlicher kompakter Bauweise geschaffen, das infolge der Kontaktierung zwischen dem ersten und dem zweiten Halbleiterchip sowie des Trägersubstrats kurze Signalwege aufweist, die eine optimale Schalt- und Steuerleistung des elektronischen Bauteils gewährleisten.
-
- 2
- Elektronisches Bauteil
- 4
- erster Halbleiterchip
- 41
- erste aktive Chipoberfläche
- 42
- erste Kontaktfläche
- 43
- erste passive Rückseite
- 44
- erste Stapelfläche
- 45
- dritte Kontaktfläche
- 6
- zweiter Halbleiterchip
- 61
- zweite aktive Chipoberfläche
- 62
- zweite Kontaktfläche
- 63
- zweite passive Rückseite
- 64
- zweite Stapelfläche
- 8
- Trägersubstrat
- 81
- Oberseite
- 82
- Unterseite
- 83
- Kontaktanschlussfläche
- 84
- Außenkontaktfläche
- 85
- Außenkontakt
(hier: = Kontakthöcker
12 ) - 86
- Rahmen
- 87
- Aussparung
- 88
- Spalt
- 89
- Auflagebereich
- 10
- Bonddraht
- 101
- erster Bonddraht
- 102
- zweiter Bonddraht
- 103
- dritter Bonddraht
- 12
- Kontakthöcker
- 14
- Gehäuse
Claims (13)
- Elektronisches Bauteil (
2 ) mit wenigstens einem ersten Halbleiterchip (4 ) und mit wenigstens einem zweiten Halbleiterchip (6 ), die jeweils eine passive Rückseite (44 ,63 ) und eine gegenüberliegende aktive Seite (41 ,61 ) aufweisen, sowie einem Trägersubstrat (8 ) zur Aufnahme der Halbleiterchips (4 ;6 ), wobei der zweite Halbleiterchip (6 ) mit zwei gegenüber liegenden randseitigen Auflagebereichen (89 ) auf einer Oberseite (81 ) des Trägersubstrats (8 ) aufliegt und wobei der erste Halbleiterchip (4 ) auf seiner passiven Rückseite (43 ) mit dem zweiten Halbleiterchip (6 ) auf dessen passiver Rückseite (63 ) verbunden und beabstandet zu einem Rahmen (86 ) des Trägersubstrats (8 ) in einer zentralen Aussparung (87 ) desselben (8 ) angeordnet ist, wobei Kontaktanschlüsse der aktiven Seite (41 ) des ersten Halbleiterchips (4 ) zu Kontaktflächen (42 ,45 ) der passiven Rückseite (43 ) hindurchgeführt sind, und wobei Kontaktflächen (42 ,45 bzw.62 ,83 ) des ersten Halbleiterchips (4 ) mittels erster und des zweiten Halbleiterchips (6 ) mittels zweiter Bonddrähte (101 bzw.102 ) an einander gegenüberliegenden Randabschlüssen des zweiten Halbleiterchips (6 ) elektrisch leitend mit der Oberseite (81 ) des Trägersubstrats (8 ) verbunden sind. - Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass erster Halbleiterchip (
4 ) mittels erster und zweiter Halbleiterchip (6 ) mittels zweiter Bonddrähte (101 bzw.102 ) elektrisch leitend mit der Oberseite (81 ) des Trägersubstrats (8 ) verbunden sind. - Elektronisches Bauteil nach Anspruch 1 oder 2, gekennzeichnet durch zusätzliche elektrische Verbindungen zwischen erstem Halbleiterchip (
4 ) und zweitem Halbleiterchip (6 ) mittels dritter Bonddrähte (103 ). - Elektronisches Bauteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass erster und zweiter Halbleiterchip (
4 ;6 ) jeweils mit ihren passiven Rückseiten (43 ;63 ) aufeinander gestapelt sind. - Elektronisches Bauteil nach Anspruch 4, dadurch gekennzeichnet, dass der erste Halbleiterchip (
4 ) eine erste Stapelfläche (44 ) auf seiner ersten passiven Rückseite (43 ) aufweist, die mit einer zweiten Stapelfläche (64 ) auf der zweiten passiven Rückseite (63 ) des zweiten Halbleiterchips (6 ) flächig verbunden ist. - Elektronisches Bauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Trägersubstrat (
8 ) an einer den Halbleiterchips (4 ,6 ) abgewandten Unterseite (82 ) mit Außenkontakten (85 ) oder Kontakthöckern (12 ) zur Flip-Chip-Montage versehen ist. - Elektronisches Bauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Trägersubstrat (
8 ) eine Umverdrahtungsplatte ist. - Elektronisches Bauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der erste Halbleiterchip (
4 ) eine quadratische Form aufweist und ein Logikbaustein ist. - Elektronisches Bauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Halbleiterchip (
6 ) eine rechteckige Form aufweist und ein Speicherbaustein ist. - Elektronisches Bauteil nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der erste (
4 ) und der zweite Halbleiterchip (6 ) in einem Gehäuse (14 ) untergebracht sind. - Verfahren zur Herstellung eines elektronischen Bauteils (
2 ) mit wenigstens einem ersten Halbleiterchip (4 ) und mit wenigstens einem zweiten Halbleiterchip (6 ) sowie einem Trägersubstrat (8 ) zur Aufnahme der Halbleiterchips (4 ;6 ), wobei der zweite Halbleiterchip (6 ) mit zwei gegenüber liegenden randseitigen Auflagebereichen (89 ) auf einer Oberseite (81 ) des Trägersubstrats (8 ) aufliegt und wobei der erste Halbleiterchip (4 ) mit dem zweiten Halbleiterchip (6 ) verbunden ist und beabstandet zu einem Rahmen (86 ) des Trägersubstrats (8 ) in einer zentralen Aussparung (87 ) desselben angeordnet ist, wobei das Verfahren folgende Verfahrensschritte aufweist: – Bereitstellen eines ersten Halbleiterchips (4 ) mit ersten Kontaktflächen (42 ) auf einer ersten passiven Rückseite (43 ), die von Kontaktanschlüssen einer gegenüberliegenden ersten aktiven Chipoberfläche (41 ) durchgeführt sind, – Bereitstellen eines zweiten Halbleiterchips (6 ) mit zweiten Kontaktflächen (62 ) auf einer zweiten aktiven Chipoberfläche (61 ), – Bereitstellen eines einen Rahmen (86 ) sowie eine zentrale Aussparung (87 ) umfassenden flachen Trägersubstrats (8 ) mit Kontaktanschlussflächen (83 ) auf einer Oberseite (81 ), – Aneinanderfügen der beiden Halbleiterchips (4 ,6 ), wobei eine erste Stapelfläche (44 ) auf der ersten passiven Rückseite (43 ) des ersten Halbleiterchips (4 ) auf einer zweiten Stapelfläche (64 ) auf einer zweiten passiven Chipoberfläche (61 ) des zweiten Halbleiterchips (6 ) aufliegt, – Befestigen des zweiten Halbleiterchips (6 ) mit randseitigen Auflagebereichen (89 ) auf der Oberseite (81 ) des Trägersubstrats (8 ) mittels einer Leitklebeschicht oder Lötschicht, – Verbinden von ersten Kontaktflächen (42 ) des ersten Halbleiterchips (4 ) mit Kontaktanschlussflächen (83 ) auf der Oberseite des Trägersubstrats (8 ) mittels erster Bonddrähte (101 ), – Verbinden von zweiten Kontaktflächen (62 ) des zweiten Halbleiterchips (6 ) mit Kontaktanschlussflächen (83 ) auf der Oberseite des Trägersubstrats (8 ) mittels zweiter Bonddrähte (102 ) auf einander gegenüberliegenden Randabschnitten des zweiten Halbleiterchips (6 ), – Vergießen des elektronischen Bauteils (2 ) in einem Gehäuse (14 ). - Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass zusätzliche elektrische Verbindungen zwischen zweiten Kontaktflächen (
62 ) des zweiten Halbleiterchips (6 ) und dritten Kontaktflächen (43 ) des ersten Halbleiterchips (4 ) mittels dritter Bonddrähte (103 ) hergestellt werden. - Verfahren nach einem, der Ansprüche 11 oder 12 zur Herstellung eines elektronischen Bauteils (
2 ) gemäß einem der Ansprüche 1 bis 10.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10142118A DE10142118B4 (de) | 2001-08-30 | 2001-08-30 | Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung |
US10/231,883 US20030043555A1 (en) | 2001-08-30 | 2002-08-30 | Electronic component with at least two stacked semiconductor chips and process for producing the electronic component |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10142118A DE10142118B4 (de) | 2001-08-30 | 2001-08-30 | Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10142118A1 DE10142118A1 (de) | 2003-03-27 |
DE10142118B4 true DE10142118B4 (de) | 2007-07-12 |
Family
ID=7696858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10142118A Expired - Fee Related DE10142118B4 (de) | 2001-08-30 | 2001-08-30 | Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung |
Country Status (2)
Country | Link |
---|---|
US (1) | US20030043555A1 (de) |
DE (1) | DE10142118B4 (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7768083B2 (en) | 2006-01-20 | 2010-08-03 | Allegro Microsystems, Inc. | Arrangements for an integrated sensor |
US10935612B2 (en) | 2018-08-20 | 2021-03-02 | Allegro Microsystems, Llc | Current sensor having multiple sensitivity ranges |
US11567108B2 (en) | 2021-03-31 | 2023-01-31 | Allegro Microsystems, Llc | Multi-gain channels for multi-range sensor |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000156460A (ja) * | 1998-11-20 | 2000-06-06 | Mitsui High Tec Inc | 半導体装置 |
JP2000269409A (ja) * | 1999-03-16 | 2000-09-29 | Nec Corp | 半導体装置 |
-
2001
- 2001-08-30 DE DE10142118A patent/DE10142118B4/de not_active Expired - Fee Related
-
2002
- 2002-08-30 US US10/231,883 patent/US20030043555A1/en not_active Abandoned
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000156460A (ja) * | 1998-11-20 | 2000-06-06 | Mitsui High Tec Inc | 半導体装置 |
JP2000269409A (ja) * | 1999-03-16 | 2000-09-29 | Nec Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20030043555A1 (en) | 2003-03-06 |
DE10142118A1 (de) | 2003-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10142120A1 (de) | Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung | |
DE10250538B4 (de) | Elektronisches Bauteil als Multichipmodul und Verfahren zu dessen Herstellung | |
DE10360708B4 (de) | Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben | |
DE10157280B4 (de) | Verfahren zum Anschließen von Schaltungseinheiten | |
DE102005055761B4 (de) | Leistungshalbleiterbauelement mit Halbleiterchipstapel in Brückenschaltung und Verfahren zur Herstellung desselben | |
DE19650148B4 (de) | Halbleitervorrichtung und zugehöriges Herstellungsverfahren | |
DE10142119B4 (de) | Elektronisches Bauteil und Verfahren zu seiner Herstellung | |
DE102008048420A1 (de) | Chip-Anordnung und Verfahren zum Herstellen einer Chip-Anordnung | |
DE19801312A1 (de) | Halbleiterbauelement mit mehreren Substratlagen und zumindest einem Halbleiterchip und einem Verfahren zum Herstellen eines solchen Halbleiterbauelementes | |
DE68905475T2 (de) | Halbleiter-speichermodul hoeher dichte. | |
EP1467407A1 (de) | Leistungshalbleitermodul | |
EP1060513B1 (de) | Halbleiterbauelement mit mehreren halbleiterchips | |
DE202011110802U1 (de) | Verbesserte mikroelektronische Stapelanordnungen mit mittigen Kontakten und verbessertem wärmetechnischem Kennwert | |
DE102014107729B4 (de) | Dreidimensionaler Stapel einer mit Anschlüssen versehenen Packung und eines elektronischen Elements sowie Verfahren zur Herstellung eines solchen Stapels | |
DE102010042987A1 (de) | Verfahren zum Herstellen einer elektrischen Schaltung und elektrische Schaltung | |
DE10142117A1 (de) | Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung | |
DE4234700B4 (de) | Gehäuste Halbleiteranordnung | |
DE10023823A1 (de) | Multichip-Gehäuse | |
DE10142118B4 (de) | Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung | |
WO2008017556A2 (de) | Moldgehäuse in einpresstechnik | |
DE19800928B4 (de) | Gehäuse, insbesondere stapelbares Gehäuse, zur Aufnahme von Bauelementen und Verfahren zu dessen Herstellung | |
DE10142114C1 (de) | Elektronisches Bauteil mit wenigstens zwei Halbleiterchips sowie Verfahren zu seiner Herstellung | |
DE102007002807B4 (de) | Chipanordnung | |
DE19747177C2 (de) | Gehäustes Bauelement und Verfahren zu dessen Herstellung | |
DE10047135B4 (de) | Verfahren zum Herstellen eines Kunststoff umhüllten Bauelementes und Kunststoff umhülltes Bauelement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |