DE10123616A1 - Superjunction-Halbleiterbauteil sowie Verfahren zu seiner Herstellung - Google Patents

Superjunction-Halbleiterbauteil sowie Verfahren zu seiner Herstellung

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Abstract

Ein Verfahren zur Herstellung eines Superjunction-Halbleiterbauteils umfaßt die Schritte der Ausbildung von mit Abstand voneinander angeordneten parallelen Gräben in einer Silizium-Halbleiterscheibe eines ersten Leitungstyps, wobei sich jeder der Gräben senkrecht zur oberen Oberfläche der Silizium-Halbleiterscheibe erstreckt und jeder der Gräben annähernd die gleiche Tiefe und den gleichen Querschnitt aufweist, des Lenkens eines Implantationsstrahls einer Spezies, die einen zweiten Leitungstyp bildet, in Richtung auf die Oberfläche der Silizium-Halbleiterscheibe und unter einem Winkel zu den Achsen jedes der Gräben, wobei der Winkel ausreichend klein ist, damit die volle Länge der Innenoberfläche jeder der Zellen implantierte Ionen von der Implantationsquelle empfängt, und des Drehens der Halbleiterscheibe, um die volle Oberfläche des Inneren jedes der Gräben mit dem Implantationsstrahl zu beaufschlagen.

Description

Die Erfindung bezieht sich auf ein Superjunction-Halbleiterbauteil sowie auf ein Verfahren zur Herstellung eines derartigen Halbleiterbauteils.
Superjunction-Halbleiterbauteile sind gut bekannt und sind beispielsweise in den US- Patenten 4 754 310 auf den Namen von Coe, 5 216 275 auf den Namen von Chen und 3 925 803 auf den Namen von Sony beschrieben.
Obwohl das sogenannte Superjunction-Halbleiterbauteil ein neues Konzept in die Technik der Leistungs-MOSFET-Halbleiterbauteile eingeführt hat, sind die bekannten Verfahren zur Verwirklichung des Konstruktionskonzeptes schwierig und kompliziert. Bei einem bekannten Verfahren wird eine relativ flache N--Epitaxialschicht über einem N+-Substrat ausgebildet, und mit Abstand voneinander angeordnete P-Diffusionen, die Teile von P-Säulen bilden, werden in die Schicht eindiffundiert. Eine Serie derartiger N--Schichten wird übereinander aufgewachsen oder abgeschieden, wobei entsprechende P-Diffusionen übereinander gestapelt werden, bis die gewünschte P- Säulenhöhe erreicht ist. Ein typisches Verfahren könnte unter Verwendung mehrfacher Implantations- und expitaxialer Aufwachs-Schritte verwirklicht werden, wie dies in Fig. 1 gezeigt ist.
Ein derartiges Herstellungsverfahren ist nicht nur kompliziert und aufwendig, sondern beeinträchtigt auch die elektrischen Eigenschaften aufgrund des ungleichförmigen Dotierungsprofils, das durch die mehrfachen Implantations- und Epitaxial-Aufwachs- Schritte gebildet wird. Es wurden andere Verfahren vorgeschlagen, bei denen Gräben in einen N-Körper eingeätzt und dann mit einer weiteren Schicht von P-Material aufgefüllt werden. Ein Verfahren dieser Art ist in der anhängigen US-Patentanmeldung 09/732 401 vom 7.12. 2000 mit dem Titel "HIGH VOLTAGE VERTICAL CONDUCTION SUPERJUNCTION SEMICONDUCTOR DEVICE" auf den Namen von Daniel M. Kinzer und Srikant Sridevan der gleichen Anmelderin gezeigt. Diese Verfahren sind unhandlich und kompliziert, insbesondere wenn mit Abstand voneinander angeordnete Zellen oder Pfosten eines Konzentrationstyps in einem Körper aus einem anderen Leitungststyp gebildet werden müssen.
Es ist ein weiteres Verfahren bekannt, bei dem parallele Gräben in einer N--Epitaxial­ schicht gebildet werden, wobei in die Wände der Gräben einfach ein P- Dotierungsmittel mit ausreichender Konzentration und Tiefe eindiffundiert wird, damit sich ein Ladungsgleichgewicht mit dem umgebenden N--Epitaxialkörper ergibt. Bei derartigen Bauteilen ist es schwierig, eine gleichförmige P-Typ-Konzentration entlang der Länge der Wände des Grabens zu erreichen, insbesondere bei einem tiefen Graben.
Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiterbauteil der eingangs genannten Art sowie ein Verfahren zu seiner Herstellung zu schaffen, das verbesserte Eigenschaften bei vereinfachter Herstellung ergibt.
Diese Aufgabe wird durch die im Patentanspruch 6 bzw. 1 angegebenen Merkmale gelöst.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Das erfindungsgemäße Halbleiterbauteil weist verbesserte elektrische Eigenschaften aufgrund einer gleichförmigeren Implantation und Diffusion in die Seitenwände von mit Abstand voneinander angeordneten Zellenelementen eines Superjunction- Halbleiterbauteils auf und ermöglicht weiterhin eine einfachere Herstellung.
Bei dem erfindungsgemäßen Verfahren ist eine Implantation unter einem Winkel vorgesehen, um direkt die Seitenwände von tiefen Zellen in einer gleichförmigen und gut steuerbaren Weise zu dotieren. Das grundlegende Konzept der Erfindung besteht darin, daß nach dem tiefen Ätzen von Gräben eine Implantation unter einem Winkel verwendet wird, um die Graben-Seitenwand zu dotieren. Der Implantationswinkel kann in einfacher Weise durch die Implanationsmaschine so eingestellt werden, daß sichergestellt ist, daß Dotierungsionen den Boden des Grabens erreichen. Der ausgewählte Winkelwert hängt von der Tiefe und Breite des Grabens ab. Durch weiteres Drehen der Implantationsprobenscheiben, entweder intermittierend oder kontinuierlich, werden die Gräben-Seitenwände gleichförmig entlang ihrer vollen Länge dotiert. Der Querschnitt der Gräben kann unterschiedliche Formen aufweisen, wie z. B. Sechseck, streifenförmig, kreisförmig oder rechtwinklig und dergleichen. Die Dotierungsverteilung, Grenzschichttiefe und Oberflächenkonzentration der Gräben wird durch die Implantationsenergie, die Dosis, die Spezies und die Wärmebehandlungs­ bedingungen bestimmt.
Die Hauptvorteile der Erfindung sind wie folgt:
  • 1. Es ist lediglich ein einziger Implantationsschritt erforderlich, und es ist kein epitaxiales Wachstum für einen Graben erforderlich.
  • 2. Die durch die Gräben gebildeten Seitenwände können leicht und gleich­ förmig in einem Bearbeitungsschritt dotiert werden.
  • 3. Die Kosten werden, verglichen mit der üblichen Grabenbildung, stark verringert.
  • 4. Es können ultraflache Grenzschichten gebildet und kontrolliert werden, was wesentlich ist, um die Transistor-Zellengröße zu verringern.
  • 5. Das erzeugte gleichförmige Dotierungsprofil, das durch eine direkte Ionen- Implantation gebildet wird, ist kritisch für die Ausbildung einer idealen rechtwinkligen Form der charakteristischen Kurve des elektrischen Feldes entlang der Grabentiefe, was eine grundlegende Forderung für ein Superjunction-Halbleiterbauteil ist.
Ausführungsbeispiele der Erfindung werden nachfolgend anhand von in der Zeichnung dargestellten Ausführungsbeispielen noch näher erläutert.
In der Zeichnung zeigen:
Fig. 1 einen Querschnitt, der eine Zelle eines typischen bekannten Superjunction-Halbleiterbauteils zeigt,
Fig. 2 einen Querschnitt einer Hälfte einer Zelle eines Superjunction- Halbleiterbauteils, das gemäß der Erfindung implantiert und gedreht wird,
Fig. 3 eine Draufsicht auf die Zelle nach Fig. 2,
Fig. 4 eine Draufsicht auf einen Teil einer Halbleiterscheibe, die Zellen wie die nach den Fig. 2 und 3 enthält.
Fig. 5 eine Kurve des elektrischen Feldes gegenüber der Grabentiefe für die Struktur nach Fig. 2 ist.
Fig. 1 zeigt im Querschnitt eine Superjunction-Struktur in einer Silizium- Halbleiterscheibe, bei der ein N--Körper 10 aus Silizium epitaxial auf einem N+-Substrat 12 aufgewachsen ist. Tiefe, mit Abstand angeordnete P+-Pfosten oder Säulen 11, sind in den Körper 10 hinein ausgebildet, wobei die N-- und P+-Bereiche so bemessen sind und derartige Konzentrationen haben, daß beide unter einer Sperrvorspannung vollständig verarmt oder ausgeräumt werden.
Das zur Herstellung dieses Halbleiterbauteils verwendete Verfahren erfordert das aufeinanderfolgende Aufwachsen von Schichten aus N--Silizium und die P-Typ- Diffusion in jede Schicht, um eine Säule mit ausreichender Länge, beispielsweise 35 Mikrometern, zu bilden. Dies ist ein komplizierter und kostspieliger Prozeß.
Gemäß der Erfindung, und wie dies in den Fig. 2, 3 und 4 gezeigt ist, wird eine Vielzahl von mit Abstand voneinander angeordneten Gräben, beispielsweise Gräben 20-26, in einen N--Körper 27 bis zu einer Tiefe von beispielsweise 30-50 Mikrometern und einer Breite von beispielsweise 2-5 Mikrometern eingeätzt. Danach wird eine Implantation unter einem flachen Winkel, beispielsweise von 2 bis 7 Grad, gegenüber der vertikalen Mittelachse der Gräben 20-26 ausgeführt, wie dies schematisch durch die Pfeile 30 und 31 in Fig. 2 gezeigt ist. Von Bedeutung ist hierbei, daß während der Implantation die Halbleiterscheibe 27 kontinuierlich oder in Schritten um eine Achse senkrecht zu ihrer Oberfläche und unter einem Schrägwinkel gedreht wird, so daß der Implantationsstrahl vollständig gleichförmig über alle Oberflächen der Gräben verteilt wird. Beispielsweise kann eine Vielzahl von getrennten Implantationen durchgeführt werden, jeweils entlang der Tiefe des Grabens und auf einer Innenoberfläche, die durch einen kleinen Winkel in einer Ebene senkrecht zu Grabenachse definiert ist. Die Halbleiterscheibe wird dann gedreht oder schrittweise auf neue Winkelstellungen bewegt, und eine weitere Implantation wird bei jedem neuen Winkel ausgeführt. Die aufeinanderfolgenden Implantationen können in vier Schritten von jeweils 90° oder in sechs Schritten von jeweils 60° oder dergleichen ausgeführt werden.
Die Implantationsspezies ist ein P-Typ-Material, beispielsweise Bor. In einem Beispiel wird die Bor-Implantation bei 30 KeV und einer Dosis 3E13 bis 1E14 Atomen/cm2 ausgeführt, gefolgt von einer Wärmebehandlung bei 1050°C für 40-90 Minuten. Die Gräben weisen einen Abstand von 4,5 bis 9 Mikrometern auf, und sie werden in einem epitaxial aufgewachsenen N--Silizium mit einem spezifischen Widerstand von 3 bis 3,5 Ohm cm ausgebildet. Die Implantation erzeugt einen Oberflächenbereich 32 vom P- Typ für die Zellen 20-26, die; wenn sie aktiviert werden, eine Tiefe und Konzentration aufweisen, die an die des umgebenden N-Körpers 27 angepaßt ist, so daß die beiden vollständig während einer Vorspannung der Grenzschicht 32/27 in Sperrichtung verarmen oder ausgeräumt werden.
Fig. 5 zeigt die wünschenswerte Verteilung des elektrischen Feldes gegenüber der Grabentiefe, die erzielt wird.
Das fertige Halbleiterbauteil kann in der üblichen Weise durch die Hinzufügung einer MOS-Gate-Steuerstruktur und der Source- und Drain-Elektroden fertiggestellt werden, wie dies in der erwähnten US-Patentanmeldung 09/732 401 offenbart ist.
Obwohl die vorliegende Erfindung anhand spezieller Ausführungsformen beschrieben wurde, sind viele andere Abänderungen und Modifikationen und andere Anwendungen für den Fachmann ohne weiteres zu erkennen. Die Erfindung ist daher nicht auf die hier beschriebenen speziellen Ausführungsformen beschränkt.

Claims (9)

1. Verfahren zur Herstellung eines Superjunction-Halbleiterbauteils, gekennzeichnet durch die Schritte der Ausbildung von mit Abstand voneinander angeordneten parallelen Gräben in einer Silizium-Halbleiterscheibe eines ersten Leitungstyps, wobei sich jeder der Gräben senkrecht zur oberen Oberfläche der Silizium-Halbleiterscheibe erstreckt und jeder der Gräben angenähert die gleiche Tiefe und den gleichen Querschnitt aufweist, Lenken eines Implantationsstrahls einer Spezies, die einen zweiten Leitungstyp bildet, in Richtung auf die Oberfläche der Silizium-Halbleiterscheibe und unter einem Winkel zu den Achsen jedes der Gräben, wobei der Winkel ausreichend klein ist, damit die volle Länge der Innenoberfläche jeder der Zellen implantierte Ionen von der Implantationsquelle empfängt, und Drehen der Halbleiterscheibe, um die volle Oberfläche des Inneren. jedes der Gräben mit dem Implantationsstrahl zu beaufschlagen.
2. Verfahren nach Anspruch 1, bei dem die Gräben symmetrisch über die Oberfläche der Halbleiterscheibe hinweg angeordnet sind.
3. Verfahren nach Anspruch 1 oder 2, bei dem der Ionenimplantationswinkel zwischen 10 und 20° liegt.
4. Verfahren nach einem der Ansprüche 1-3, bei dem der erste Leitungstyp der N-Typ ist.
5. Verfahren nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß die Gräben eine Tiefe von mehr als ungefähr 25 Mikrometern und eine Breite aufweisen, die kleiner als ungefähr 2 Mikrometer ist.
6. Superjunction-Halbleiterbauteil, gekennzeichnet durch mit Abstand voneinander angeordnete parallele Gräben (20-26), die in einer Silizium-Halbleiterscheibe (27) eines ersten Leitungstyps ausgebildet sind, wobei sich die Gräben senkrecht zur oberen Oberfläche der Silizium-Halbleiterscheibe erstrecken und alle Gräben angenähert die gleiche Tiefe und den gleichen Querschnitt aufweisen, wobei auf der Innenoberfläche der Gräben mit Hilfe einer Implantationsquelle ein Oberflächenbereich (32) von einem zweiten Leitungstyp ausgebildet ist, und wobei die Innenoberflächen der Gräben eine gleichförmige Implantation und Diffusion aufweisen.
7. Halbleiterbauteil nach Anspruch 6, dadurch gekennzeichnet, daß die Gräben (20-26) symmetrisch über die Oberfläche der Halbleiterscheibe (27) hinweg verteilt sind.
8. Halbleiterbauteil nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der eine Leitungstyp der N-Leitungstyp ist.
9. Halbleiterbauteil nach einem der Ansprüche 6-8, dadurch gekennzeichnet, daß die Gräben eine Tiefe von mehr als ungefähr 25 Mikrometern und eine Breite von weniger als ungefähr 9 Mikrometern aufweisen.
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Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745289B2 (en) * 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6756273B2 (en) 2001-03-12 2004-06-29 Semiconductor Components Industries, L.L.C. Semiconductor component and method of manufacturing
US6686244B2 (en) * 2002-03-21 2004-02-03 General Semiconductor, Inc. Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
JP3721172B2 (ja) 2003-04-16 2005-11-30 株式会社東芝 半導体装置
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4209260B2 (ja) * 2003-06-04 2009-01-14 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US7166890B2 (en) 2003-10-21 2007-01-23 Srikant Sridevan Superjunction device with improved ruggedness
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
DE102004015921B4 (de) * 2004-03-31 2006-06-14 Infineon Technologies Ag Rückwärts sperrendes Halbleiterbauelement mit Ladungskompensation
US6982193B2 (en) 2004-05-10 2006-01-03 Semiconductor Components Industries, L.L.C. Method of forming a super-junction semiconductor device
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7394158B2 (en) * 2004-10-21 2008-07-01 Siliconix Technology C.V. Solderable top metal for SiC device
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
US7285823B2 (en) * 2005-02-15 2007-10-23 Semiconductor Components Industries, L.L.C. Superjunction semiconductor device structure
US7253477B2 (en) * 2005-02-15 2007-08-07 Semiconductor Components Industries, L.L.C. Semiconductor device edge termination structure
US7176524B2 (en) * 2005-02-15 2007-02-13 Semiconductor Components Industries, Llc Semiconductor device having deep trench charge compensation regions and method
US7482220B2 (en) 2005-02-15 2009-01-27 Semiconductor Components Industries, L.L.C. Semiconductor device having deep trench charge compensation regions and method
EP1696490A1 (de) * 2005-02-25 2006-08-30 STMicroelectronics S.r.l. Ladungskompensationshalbleiterbauelement und dazugehoriges Herstellungsverfahren
US9419092B2 (en) * 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
US7834376B2 (en) * 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
CN101882583A (zh) * 2005-04-06 2010-11-10 飞兆半导体公司 沟栅场效应晶体管及其形成方法
US8368165B2 (en) 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
US7790549B2 (en) * 2008-08-20 2010-09-07 Alpha & Omega Semiconductor, Ltd Configurations and methods for manufacturing charge balanced devices
US7659588B2 (en) * 2006-01-26 2010-02-09 Siliconix Technology C. V. Termination for a superjunction device
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7679146B2 (en) * 2006-05-30 2010-03-16 Semiconductor Components Industries, Llc Semiconductor device having sub-surface trench charge compensation regions
US7411266B2 (en) * 2006-05-30 2008-08-12 Semiconductor Components Industries, L.L.C. Semiconductor device having trench charge compensation regions and method
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
JP2009545885A (ja) * 2006-07-31 2009-12-24 ヴィシェイ−シリコニックス ＳｉＣショットキーダイオード用モリブデンバリア金属および製造方法
US7799640B2 (en) * 2006-09-28 2010-09-21 Semiconductor Components Industries, Llc Method of forming a semiconductor device having trench charge compensation regions
DE102007035251B3 (de) * 2007-07-27 2008-08-28 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Isolationsgräben mit unterschiedlichen Seitenwanddotierungen
US8928077B2 (en) 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US7893488B2 (en) * 2008-08-20 2011-02-22 Alpha & Omega Semiconductor, Inc. Charged balanced devices with shielded gate trench
CN102138206B (zh) * 2008-09-01 2014-03-12 罗姆股份有限公司 半导体装置及其制造方法
US7960781B2 (en) * 2008-09-08 2011-06-14 Semiconductor Components Industries, Llc Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method
US7902075B2 (en) * 2008-09-08 2011-03-08 Semiconductor Components Industries, L.L.C. Semiconductor trench structure having a sealing plug and method
US9000550B2 (en) * 2008-09-08 2015-04-07 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US9508805B2 (en) 2008-12-31 2016-11-29 Alpha And Omega Semiconductor Incorporated Termination design for nanotube MOSFET
US7943989B2 (en) * 2008-12-31 2011-05-17 Alpha And Omega Semiconductor Incorporated Nano-tube MOSFET technology and devices
TWI402985B (zh) * 2009-06-02 2013-07-21 Anpec Electronics Corp 絕緣閘雙極電晶體與二極體之整合結構及其製作方法
US8299494B2 (en) 2009-06-12 2012-10-30 Alpha & Omega Semiconductor, Inc. Nanotube semiconductor devices
US7910486B2 (en) * 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
US7892924B1 (en) * 2009-12-02 2011-02-22 Alpha And Omega Semiconductor, Inc. Method for making a charge balanced multi-nano shell drift region for superjunction semiconductor device
EP2510539A4 (de) * 2009-12-08 2013-07-31 Ss Sc Ip Llc Verfahren zur herstellung von halbleitervorrichtungen mit implantierten seitenwänden und in diesem verfahren hergestellte vorrichtungen
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US20120080802A1 (en) 2010-09-30 2012-04-05 International Business Machines Corporation Through silicon via in n+ epitaxy wafers with reduced parasitic capacitance
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
CN103178110B (zh) * 2011-12-21 2016-06-08 上海华虹宏力半导体制造有限公司 一种超级结工艺中的深沟槽结构及其制作方法
CN102522338B (zh) * 2011-12-27 2014-04-16 杭州士兰集成电路有限公司 高压超结mosfet结构及p型漂移区形成方法
US9673081B2 (en) * 2012-05-25 2017-06-06 Newport Fab, Llc Isolated through silicon via and isolated deep silicon via having total or partial isolation
US9735232B2 (en) 2013-09-18 2017-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing a semiconductor structure having a trench with high aspect ratio
US9171949B1 (en) 2014-09-24 2015-10-27 Alpha And Omega Semiconductor Incorporated Semiconductor device including superjunction structure formed using angled implant process
WO2016148704A1 (en) 2015-03-17 2016-09-22 Halliburton Energy Services, Inc. Multi-surface viscosity measurement
JP6622611B2 (ja) * 2016-02-10 2019-12-18 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US10644102B2 (en) 2017-12-28 2020-05-05 Alpha And Omega Semiconductor (Cayman) Ltd. SGT superjunction MOSFET structure
DE102019110922A1 (de) 2019-04-26 2020-10-29 X-Fab Semiconductor Foundries Gmbh Grabenisolationsstruktur mit vergrößerter elektrisch leitender Seitenwand
US11569345B2 (en) 2020-11-23 2023-01-31 Alpha And Omega Semiconductor (Cayman) Ltd. Gas dopant doped deep trench super junction high voltage MOSFET

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5057444A (en) * 1985-03-05 1991-10-15 Matsushita Electric Industrial Co., Ltd. Method of fabricating semiconductor device
JPS62142318A (ja) * 1985-12-17 1987-06-25 Mitsubishi Electric Corp 半導体装置の製造方法
GB9512089D0 (en) * 1995-06-14 1995-08-09 Evans Jonathan L Semiconductor device fabrication
JP3938964B2 (ja) 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法

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