JP2002110693A - 深い多孔性トレンチの側壁にドーピングを実施するための角度注入法 - Google Patents

深い多孔性トレンチの側壁にドーピングを実施するための角度注入法

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Abstract

(57)【要約】 【課題】 超接合半導体デバイスを製造する方法を提供
する。 【解決手段】 対称に配置された離隔した多数のトレン
チが、Nボディ上のN シリコンエピタキシャル層の
深さ35ミクロンから40ミクロンのところまで侵入す
る。これらのウェルは円形の横断面を有し、直径は約9
ミクロンである。トレンチの軸に対してわずかに傾いた
ホウ素のイオン注入ビームによってトレンチ壁に注入を
実施する。ウェハは、その表面に対して90度でない軸
を中心に断続的または連続的に回転させ、これによって
注入ビームを斜めにし、トレンチの内表面のホウ素イオ
ン分布をより均一にする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、超接合半導体デバ
イス(superjunction semicond
uctor device)の製造方法に関し、詳細に
は、超接合デバイスの離隔したセルの側壁に均一な注入
および拡散を形成する新規のプロセスに関する。
【0002】
【従来の技術】いわゆる超接合(superjunct
ion)は、パワーMOSFETデバイスに新しい概念
をもたらしたが、この設計概念を実現する現在のプロセ
スは困難かつ複雑である。周知の一プロセスでは、比較
的に浅いN-エピタキシャル層をN+基板の上に形成し、
この層に、Pコラム(column)の一部分を形成す
る離隔したP拡散を拡散させる。Pコラムが所望の高さ
に達するまで、一連のN-層を互いの上に成長させ、対
応するP拡散を互いの上に積み上げる。一般的なプロセ
スは、図1に示すような多重注入/エピタキシャル成長
を使用して実現することができる。
【0003】このような製造プロセスは複雑で費用がか
かるだけでなく、多重注入/エピタキシャル成長によっ
て不均一なドーピングプロファイルが形成されるため、
電気的な特性も劣る。Nボディ中にトレンチをエッチン
グし、次いでこのトレンチにP材料層を充てんする別の
プロセスが提案されている。このタイプの一プロセス
が、2000年12月7日出願のDaniel M.K
inzerおよびSrikant Sridevanの
「HIGH VOLTAGE VERTICALCON
DUCTION SUPERJUNCTION SEM
ICONDUCTOR DEVICE」という名称の同
時係属中の出願第09/732401号(IR−175
6)に示されている。これらのプロセスはバルキー(b
ulky)かつ複雑であり、一濃度型の離隔したセルま
たはパイロン(pylon)を異なる導電型のボディに
形成するときには特にそうである。
【0004】N-エピタキシャル層中に平行なトレンチ
を形成し、トレンチの壁に、周囲のN-エピタキシャル
ボディと荷電平衡させるのに十分な濃度および深さのP
型ドーパントを単純に拡散させる別のプロセスも知られ
ている。このようなデバイスでは、トレンチ、特に深い
トレンチの壁の長さ方向に均一なP型濃度を得ることが
難しい。
【0005】
【発明が解決しようとする課題】本発明では、深いセル
の側壁に均一かつよく制御されたやり方で直接にドーピ
ングを実施する角度注入(angle implan
t)が提供される。
【0006】
【課題を解決するための手段】本発明の基本概念は、深
いトレンチをエッチングした後に角度注入を使用してト
レンチの側壁にドーピングを実施するというものであ
る。注入マシンは、ドーピングイオンがトレンチの底に
確実に到達するように注入角を容易に調節することがで
きる。注入角の選択値は、トレンチの深さおよび幅によ
って決まる。さらに、注入サンプルウェハを断続的また
は連続的に回転させることによって、トレンチの側壁は
その全長に沿って均一にドープされる。トレンチの横断
面は、六角形、ストライプ、円、長方形など、さまざま
な形状とすることができる。トレンチのドーピング分
布、接合の深さおよび表面濃度は、注入エネルギー、ド
ーズ量(dose)、化学種(species)、およ
びアニール条件によって決定される。本発明の主な利点
は次の通りである。(1)1つのトレンチに対して注入
が1回だけであり、エピタキシャル成長が必要ない。
(2)トレンチの側壁に対して1回の操作で容易かつ均
一にドーピングを実施することができる。(3)従来の
トレンチ形成に比べコストが大幅に安い。(4)非常に
浅い接合を形成し、制御することができる。このこと
は、トランジスタセルサイズの低減に不可欠である。
(5)直接イオン注入によって均一なドーピングプロフ
ァイルが形成されることは、超接合デバイスの基本的要
件である、電界特性曲線がトレンチの深さに沿って理想
的な規則正しい長方形を描くことに不可欠である。
【0007】
【発明の実施の形態】図1に、N+基板12の上にN-
リコンボディ10をエピタキシャル成長させた、シリコ
ンダイ中の超接合構造の断面図を示す。ボディ10中
に、離隔した深いP+パイロンまたはコラム11が形成
される。このN-領域およびP+領域のサイズおよび濃度
は、両者が逆バイアス下で完全に空乏化するように決め
られる。
【0008】このデバイスの製造に使用されるプロセス
は、十分な長さのパイロン、例えば長さ35ミクロンの
パイロンを形成するため、N-シリコン層の逐次成長お
よびそれぞれの層へのP型拡散を必要とする。このプロ
セスは、複雑かつ高コストのプロセスである。
【0009】本発明によれば、図2、3および4に示す
ように、深さが例えば30ミクロンから50ミクロンま
で、幅が例えば2ミクロンから5ミクロンまでの離隔し
た複数のトレンチ、例えばトレンチ20から26までを
-ボディ27中にエッチングする。その後、図2の矢
印30および31で概略的に示すように、トレンチ20
から26までの垂直中心軸に対して浅い角度、例えば2
度から7度までで注入を実施する。この注入の間、ウェ
ハ27を、ウェハの表面に垂直な軸を中心に斜めに、連
続的にまたはステップ式に回転させ、注入ビームがトレ
ンチの表面全体に完全に均一に分布するようにすること
が重要である。例えば、トレンチの軸に垂直な平面内の
小さな角度によって画定された内表面に対するトレンチ
の深さに沿った個別の注入を複数回実施することができ
る。次いでウェハを新しい角位置まで回転させ、または
新しい角位置まで1ステップ進め、新しい角度でそれぞ
れの注入を実施する。この逐次注入は、90度ずつ4ス
テップ、60度ずつ6ステップなどで実施することがで
きる。
【0010】注入化学種はP型材料、例えばホウ素であ
る。一例では、ホウ素注入を、30keV、ドーズ量3
×1013から1×1014原子/cm2で実施し、続いて
1050℃、40分から90分のアニールを実施する。
トレンチとトレンチは4.5から9ミクロンの間隔をあ
け、エピタキシャル成長させた抵抗率3から3.5オー
ムcmのN-シリコン中に形成する。この注入によっ
て、活性化されたときに周囲のN-ボディ27のそれに
釣り合った深さおよび濃度を有するP型の表面領域32
がセル20から26までに生成され、そのため、接合部
32/27の逆バイアスの間、これら2つはともに空乏
化する。
【0011】図4に、トレンチの深さに対する望ましい
電界分布を示す。
【0012】最終的なデバイスは、出願第09/732
401号の開示のようにMOSゲート制御構造ならびに
ソースおよびドレイン電極を追加することによって、通
常通りに完成させることができる。
【0013】特定の実施形態に関して本発明を説明して
きたが、当業者には、その他の多くの変形および変更、
ならびにその他の用途が明白であろう。したがって、本
明細書の特定の開示は本発明を限定するものではない。
【図面の簡単な説明】
【図1】従来技術の一般的な超接合デバイスの1つのセ
ルを示す断面図である。
【図2】本発明に基づいて注入され、回転される超接合
デバイスのセルの半分を示す断面図である。
【図3】図2のセルの上面図である。
【図4】図2および3のセルなどのセルを含むウェハの
一部分の上面図である。
【図5】図2の構造のトレンチの深さに対する電界を示
すグラフである。
【符号の説明】
10 N-シリコンボディ 11 P+パイロンまたはコラム 12 N+基板 20〜26 トレンチ 27 N-ボディ 30,31 注入ビーム 32 P型表面領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リピン レン アメリカ合衆国 90066 カリフォルニア 州 ロサンゼルス ソーテル ブールバー ド 3314 アパートメント 3 (72)発明者 スリカント スリデバン アメリカ合衆国 90277 カリフォルニア 州 レドンド ビーチ ビア リビエラ 205 アパートメント 8

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 第1の導電型のシリコンウェハ中に離隔
    した平行トレンチを形成するステップであって、前記ト
    レンチのそれぞれが前記シリコンウェハの上面に垂直で
    あり、前記トレンチのそれぞれがほぼ同じ深さおよび断
    面を有するステップと、 第2の導電型を規定する化学種の注入ビームを、前記シ
    リコンウェハの表面に向けて、かつ、前記トレンチのそ
    れぞれの軸に対してある角度を持たせて導くステップで
    あって、前記角度が十分に小さいため、セルのそれぞれ
    の内表面の全長が注入源から注入イオンを受け取るステ
    ップと、 前記ウェハを回転させて、前記トレンチのそれぞれの内
    表面全体を注入ビームに暴露するステップとを備えるこ
    とを特徴とする超接合デバイスの製造方法。
  2. 【請求項2】 前記トレンチが前記ウェハの表面に対称
    に配置されることを特徴とする請求項1に記載の方法。
  3. 【請求項3】 前記イオン注入角が1度から20度まで
    であることを特徴とする請求項1に記載の方法。
  4. 【請求項4】 前記第1の導電型がN型であることを特
    徴とする請求項1に記載の方法。
  5. 【請求項5】 前記イオン注入角が1度から20度まだ
    であることを特徴とする請求項2に記載の方法。
  6. 【請求項6】 前記トレンチの深さが約25ミクロン
    超、幅が約9ミクロン未満であることを特徴とする請求
    項1に記載の方法。
  7. 【請求項7】 前記トレンチの深さが約25ミクロン
    超、幅が約9ミクロン未満であることを特徴とする請求
    項2に記載の方法。
  8. 【請求項8】 前記トレンチの深さが約25ミクロン
    超、幅が約9ミクロン未満であることを特徴とする請求
    項3に記載の方法。
  9. 【請求項9】 前記トレンチの深さが約25ミクロン
    超、幅が約9ミクロン未満であることを特徴とする請求
    項5に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849900B2 (en) 2003-04-16 2005-02-01 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6818513B2 (en) * 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6756273B2 (en) 2001-03-12 2004-06-29 Semiconductor Components Industries, L.L.C. Semiconductor component and method of manufacturing
US6686244B2 (en) 2002-03-21 2004-02-03 General Semiconductor, Inc. Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4209260B2 (ja) * 2003-06-04 2009-01-14 Necエレクトロニクス株式会社 半導体装置およびその製造方法
US7166890B2 (en) * 2003-10-21 2007-01-23 Srikant Sridevan Superjunction device with improved ruggedness
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
DE102004015921B4 (de) * 2004-03-31 2006-06-14 Infineon Technologies Ag Rückwärts sperrendes Halbleiterbauelement mit Ladungskompensation
US6982193B2 (en) 2004-05-10 2006-01-03 Semiconductor Components Industries, L.L.C. Method of forming a super-junction semiconductor device
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
US7394158B2 (en) * 2004-10-21 2008-07-01 Siliconix Technology C.V. Solderable top metal for SiC device
US7253477B2 (en) * 2005-02-15 2007-08-07 Semiconductor Components Industries, L.L.C. Semiconductor device edge termination structure
US7176524B2 (en) * 2005-02-15 2007-02-13 Semiconductor Components Industries, Llc Semiconductor device having deep trench charge compensation regions and method
US7285823B2 (en) * 2005-02-15 2007-10-23 Semiconductor Components Industries, L.L.C. Superjunction semiconductor device structure
US7482220B2 (en) 2005-02-15 2009-01-27 Semiconductor Components Industries, L.L.C. Semiconductor device having deep trench charge compensation regions and method
EP1696490A1 (en) * 2005-02-25 2006-08-30 STMicroelectronics S.r.l. Charge compensation semiconductor device and relative manufacturing process
US7834376B2 (en) 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
US9419092B2 (en) * 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
AT504998A2 (de) * 2005-04-06 2008-09-15 Fairchild Semiconductor Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben
US8368165B2 (en) * 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
US7790549B2 (en) * 2008-08-20 2010-09-07 Alpha & Omega Semiconductor, Ltd Configurations and methods for manufacturing charge balanced devices
US7659588B2 (en) * 2006-01-26 2010-02-09 Siliconix Technology C. V. Termination for a superjunction device
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7679146B2 (en) * 2006-05-30 2010-03-16 Semiconductor Components Industries, Llc Semiconductor device having sub-surface trench charge compensation regions
US7411266B2 (en) * 2006-05-30 2008-08-12 Semiconductor Components Industries, L.L.C. Semiconductor device having trench charge compensation regions and method
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
JP2009545885A (ja) * 2006-07-31 2009-12-24 ヴィシェイ−シリコニックス SiCショットキーダイオード用モリブデンバリア金属および製造方法
US7799640B2 (en) * 2006-09-28 2010-09-21 Semiconductor Components Industries, Llc Method of forming a semiconductor device having trench charge compensation regions
DE102007035251B3 (de) * 2007-07-27 2008-08-28 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Isolationsgräben mit unterschiedlichen Seitenwanddotierungen
WO2009039441A1 (en) 2007-09-21 2009-03-26 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US7893488B2 (en) * 2008-08-20 2011-02-22 Alpha & Omega Semiconductor, Inc. Charged balanced devices with shielded gate trench
CN102138206B (zh) 2008-09-01 2014-03-12 罗姆股份有限公司 半导体装置及其制造方法
US9000550B2 (en) 2008-09-08 2015-04-07 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US7902075B2 (en) * 2008-09-08 2011-03-08 Semiconductor Components Industries, L.L.C. Semiconductor trench structure having a sealing plug and method
US7960781B2 (en) * 2008-09-08 2011-06-14 Semiconductor Components Industries, Llc Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US9508805B2 (en) 2008-12-31 2016-11-29 Alpha And Omega Semiconductor Incorporated Termination design for nanotube MOSFET
US7943989B2 (en) * 2008-12-31 2011-05-17 Alpha And Omega Semiconductor Incorporated Nano-tube MOSFET technology and devices
TWI402985B (zh) * 2009-06-02 2013-07-21 Anpec Electronics Corp 絕緣閘雙極電晶體與二極體之整合結構及其製作方法
US8299494B2 (en) * 2009-06-12 2012-10-30 Alpha & Omega Semiconductor, Inc. Nanotube semiconductor devices
US7910486B2 (en) * 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
US7892924B1 (en) * 2009-12-02 2011-02-22 Alpha And Omega Semiconductor, Inc. Method for making a charge balanced multi-nano shell drift region for superjunction semiconductor device
US8466017B2 (en) * 2009-12-08 2013-06-18 Power Integrations, Inc. Methods of making semiconductor devices having implanted sidewalls and devices made thereby
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US20120080802A1 (en) 2010-09-30 2012-04-05 International Business Machines Corporation Through silicon via in n+ epitaxy wafers with reduced parasitic capacitance
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
CN103178110B (zh) * 2011-12-21 2016-06-08 上海华虹宏力半导体制造有限公司 一种超级结工艺中的深沟槽结构及其制作方法
CN102522338B (zh) * 2011-12-27 2014-04-16 杭州士兰集成电路有限公司 高压超结mosfet结构及p型漂移区形成方法
US9673081B2 (en) * 2012-05-25 2017-06-06 Newport Fab, Llc Isolated through silicon via and isolated deep silicon via having total or partial isolation
US9735232B2 (en) 2013-09-18 2017-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing a semiconductor structure having a trench with high aspect ratio
US9171949B1 (en) 2014-09-24 2015-10-27 Alpha And Omega Semiconductor Incorporated Semiconductor device including superjunction structure formed using angled implant process
WO2016148704A1 (en) 2015-03-17 2016-09-22 Halliburton Energy Services, Inc. Multi-surface viscosity measurement
JP6622611B2 (ja) * 2016-02-10 2019-12-18 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US10644102B2 (en) 2017-12-28 2020-05-05 Alpha And Omega Semiconductor (Cayman) Ltd. SGT superjunction MOSFET structure
DE102019110922A1 (de) 2019-04-26 2020-10-29 X-Fab Semiconductor Foundries Gmbh Grabenisolationsstruktur mit vergrößerter elektrisch leitender Seitenwand
US11569345B2 (en) 2020-11-23 2023-01-31 Alpha And Omega Semiconductor (Cayman) Ltd. Gas dopant doped deep trench super junction high voltage MOSFET

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5057444A (en) * 1985-03-05 1991-10-15 Matsushita Electric Industrial Co., Ltd. Method of fabricating semiconductor device
JPS62142318A (ja) * 1985-12-17 1987-06-25 Mitsubishi Electric Corp 半導体装置の製造方法
GB9512089D0 (en) * 1995-06-14 1995-08-09 Evans Jonathan L Semiconductor device fabrication
JP3938964B2 (ja) 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849900B2 (en) 2003-04-16 2005-02-01 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

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