DE102004060171A1 - Charge-trapping-Speicherzelle und Herstellungsverfahren - Google Patents

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Abstract

Das Speicherzellenarray umfasst mehrere parallele Rippen (10), die als Bitleitungen vorgesehen sind, im Abstand von bis hinunter zu 40 nm voneinander angeordnet sind, eine seitliche Abmessung von unter 30 nm aufweisen und in Paare von benachbarten ersten und zweiten Rippen unterteilt sind. Eine Charge-trapping-Speicherschichtfolge ist darauf angeordnet. Wortleitungen (12) verlaufen über die Rippen hinweg, und Source-/Draingebiete liegen in den Rippen zwischen den Wortleitungen und an den Enden der Rippen. Vorzugsweise sind an den Enden der Rippen selbstjustierte Kontaktbereiche (11) der Source-/Draingebiete vorhanden, die den Rippen eines Paares jeweils gemeinsam sind. Auswahltransistoren (14) und Auswahlleitungen (13) sind für die ersten und zweiten Rippen getrennt vorgesehen, um eine separate Adressierung der Speicherzellen zu ermöglichen.

Description

  • Die vorliegende Erfindung betrifft nichtflüchtige Chargetrapping-Speicherbauelemente mit erhöhter Zellendichte und bevorzugte Herstellungsverfahren für solche Bauelemente.
  • Nichtflüchtige Speicherzellen, die elektrisch programmiert und gelöscht werden können, können als Charge-trapping-Speicherzellen realisiert werden, die eine Speicherschichtfolge aus dielektrischen Materialien umfassen, wobei eine Speicherschicht zwischen Begrenzungsschichten aus dielektrischem Material mit größerer Energiebandlücke als die Speicherschicht liegt. Die Speicherschichtfolge ist zwischen einem Kanalgebiet in einem Halbleiterkörper und einer Gateelektrode angeordnet, die vorgesehen ist, um den Kanal mit Hilfe einer angelegten elektrischen Spannung zu steuern. Ladungsträger, die sich von Source nach Drain durch das Kanalgebiet bewegen, werden beschleunigt und gewinnen genug Energie, dass sie die untere Begrenzungsschicht durchdringen und in der Speicherschicht gefangen werden können. Alternativ ermöglicht das Anlegen einer hohen Gatespannung, dass Ladungsträger die untere Begrenzungsschicht durchtunneln und in der Speicherschicht gefangen werden. Die gefangenen Ladungsträger ändern die Schwellenspannung der Zellentransistorstruktur. Verschiedene Programmierungszustände können durch Anlegen der entsprechenden Lesespannungen gelesen werden. Beispiele für Charge-trapping-Speicherzellen sind die SONOS-Speicherzellen, bei denen jede Begrenzungsschicht ein Oxid und die Speicherschicht ein Nitrid des Halbleitermaterials, üblicherweise Silizium, ist.
  • Typische Anwendungen von Speicherprodukten erfordern eine stetige Miniaturisierung der Speicherzellen. Eine Reduzierung des Bereichs, der von einer einzelnen Speicherzelle beansprucht wird, erhält man durch Schrumpfen der Zellenstruktur oder durch eine Erhöhung der Anzahl von Bits, die in einer Speicherzellentransistorstruktur gespeichert werden kann.
  • In der Veröffentlichung von Suk-Kang Sung et al.: „Fabrication and Program/Erase Characteristics of 30-nm SONOS Nonvolatile Memory Devices" in IEEE Transactions of Nanotechnology 2, 258-264 (2003), wird die Herstellung von nichtflüchtigen SONOS-Speicherbauelementen beschrieben, die eine Prozesssequenz einer Seitenwandstrukturierungstechnik umfasst. Eine Schichtfolge aus Silizium, Siliziumdioxid und Siliziumnitrid wird vorgesehen, und das Siliziumnitrid wird seitlich durch einen Ätzschritt begrenzt. Eine Schicht aus amorphem Silizium wird konform über der ganzen Oberfläche aufgebracht. Durch ein anisotropes Ätzen entsteht ein Seitenwandspacer neben der Siliziumnitridschicht. Das Nitrid wird entfernt und der zurückbleibende Spacer wird als Maske zum Strukturieren der Siliziumdioxidschicht verwendet. Die Siliziumdioxidstruktur wird dann zum Ätzen der Struktur in die Siliziumschicht verwendet. Diese Prozesssequenz wird auf die Herstellung von SONOS-Speicherbauelementen auf SOI-Substraten angewendet. Ein schmaler Siliziumkanal mit einer Breite von 30 nm wurde über die Seitenwandstrukturierungstechnik definiert. Eine Speicherschichtfolge aus Oxid, Nitrid und Oxid wurde aufgebracht, und darauf wurde eine 100 nm dicke Polysiliziumschicht als Gatematerial abgeschieden. Die Gateelektrode wurde ebenfalls mit Hilfe der Seitenwandstrukturierungstechnik strukturiert.
  • In der Veröffentlichung von K.G. Anil et al.: „Layout Density Analysis of FinFETs" in Proceedings of the 33rd European Solid-State Device Research, S. 139-142, werden FinFETs entweder mit direkter Strukturierung oder mit Spacerstrukturierung des aktiven Bereichs beschrieben. Die Spacerlithographie wird insbesondere angewendet, um die effektive Bauelementbreite der FinFETs zu erhöhen. Es wird auch eine Optimierung des Aspektverhältnisses erörtert.
  • In der Veröffentlichung von M. Specht et al.: „Sub-40nm trigate charge trapping nonvolatile memory cells for highdensity applications" in VLSI, 2004 Symposium on VLSI Technology, S. 244-245, werden nichtflüchtige Tri-Gate-Chargetrapping-Speicherzellen in einem NAND-Array beschrieben. Das Kanalgebiet liegt auf drei Seiten einer Siliziumrippe, die von einer Wortleitung überbrückt wird unter Ausbildung des Dreifachgates mit einer Länge im Bereich zwischen 30 nm und 80 nm.
    •
  • Aufgabe der vorliegenden Erfindung ist es, ein nichtflüchtiges Speicherbauelement mit erhöhter Zellendichte, das Chargetrapping-Speicherzellen umfasst, und ein zugehöriges Herstellungsverfahren anzugeben. Damit soll die Integration von zwei Speichertransistoren innerhalb der kleinsten Lithographieabmessung möglich werden.
  • Die Charge-trapping-Speicherzelle gemäß der vorliegenden Erfindung umfasst ein Halbleitersubstrat mit einer Hauptfläche, die mehrere parallele Rippen trägt, die als Bitleitungen vorgesehen sind und in einer Entfernung von bis hinunter zu 40 nm voneinander angeordnet sind, wobei die Rippen eine seitliche Abmessung bezüglich der Hauptfläche von unter 30 nm aufweisen und in mehrere disjunkte Paare von benachbarten ersten und zweiten Rippen unterteilt sind. Eine Speicherschichtfolge ist für den Ladungseinfang vorgesehen und auf Oberflächen der Rippen angeordnet. Parallele Wortleitungen sind in einer Mehrzahl in einem Abstand zueinander über die Rippen hinweg angeordnet, und Source-/Draingebiete liegen in den Rippen zwischen den Wortleitungen und an den Enden der Rippen. An den Enden der Rippen befinden sich Kontaktbereiche der Source-/Draingebiete, wobei jeder Kontaktbereich zu den Rippen eines der Paare gemeinsam gehört. Eine erste Mehrzahl von Auswahltransistoren befindet sich in den ersten Rippen zwischen den Wortleitungen und den Kontaktbereichen, und eine zweite Mehrzahl von Auswahltransistoren befindet sich in den zweiten Rippen zwischen den Wortleitungen und den Kontaktbe reichen. Auswahlleitungen sind vorgesehen, die die erste Mehrzahl von Auswahltransistoren verbinden, und weitere Auswahlleitungen sind vorgesehen, die die zweite Mehrzahl von Auswahltransistoren verbinden.
  • Bevorzugte Ausführungsformen umfassen erste und zweite Mehrzahlen von Auswahltransistoren an beiden Enden der Rippen, wobei zumindest einige der Auswahltransistoren Normally-on-Transistoren sind. Es ist vorteilhaft, dass die Rippen in massivem Substratmaterial (bulk) ausgebildet werden können. Die Kontaktbereiche befinden sich vorzugsweise selbstjustiert zwischen der ersten und zweiten Rippe des jeweiligen Paares von Rippen und sind durch die Rippen seitlich begrenzt.
  • Das Verfahren für die Herstellung einer Charge-trapping-Speicherzelle gemäß der Erfindung umfasst die folgenden Schritte: eine Hartmaskenschicht und eine Opferschicht werden auf eine Hauptfläche eines Halbleitersubstrats aufgebracht; eine Lackmaske, die parallele Streifen auf der Opferschicht bedeckt, wird ausgebildet; die Opferschicht wird mit Hilfe der Lackmaske geätzt, wobei Opferstreifen zurückbleiben, wonach die Lackmaske entfernt wird; eine Schicht aus Spacermaterial wird konform abgeschieden und zur Ausbildung von Seitenwandspacern auf laterale Seiten der Opferstreifen rückgeätzt; eine weitere Lackmaske wird aufgebracht, um streifenartige Bereiche der Hauptfläche zu bedecken, die quer über die Opferstreifen verlaufen; die Opferstreifen werden entfernt mit Ausnahme von Teilen, die von der weiteren Lackmaske bedeckt sind, die dann entfernt wird; die Hartmaskenschicht wird unter Verwendung der Spacer und verbleibender Teile der Opferstreifen als einer Maske geätzt; das Substrat wird dann mit Hilfe der Hartmaskenschicht als einer Maske zur Ausbildung von parallelen Rippen geätzt; ein dielektrisches Material wird in Zwischenräume zwischen den Rippen abgeschieden und wird wie auch die Hartmaskenschicht von den Rippen entfernt; eine weitere Lackmaske wird ausgebildet, die Öffnungen in Bereichen vorgesehener Auswahltransistoren aufweist; eine Implantierung eines Dotierstoffs wird in diesen Bereichen gemäß einer gewünschten Schwellenspannung der Auswahltransistoren durchgeführt; eine Speicherschichtfolge von dielektrischen Materialien, die für den Ladungseinfang vorgesehen ist, wird abgeschieden; und ein elektrisch leitendes Material wird abgeschieden und strukturiert, das für Wortleitungen, die quer über die Rippen verlaufen, und für Auswahlleitungen über die Bereiche der Auswahltransistoren vorgesehen ist.
    •
  • Es folgt eine genauere Beschreibung von Beispielen der Charge-trapping-Speicherzelle und des Herstellungsverfahrens anhand der beigefügten Figuren.
  • 1 zeigt eine schematische Draufsicht auf ein Speicherzellenarray gemäß der Erfindung.
  • 2 zeigt einen Querschnitt durch ein Zwischenprodukt eines besonders bevorzugten Herstellungsverfahrens.
  • 3 zeigt eine Draufsicht auf die Struktur der in dem entsprechenden Herstellungsschritt verwendeten Lackmaske.
  • 4 zeigt den Querschnitt gemäß 2 nach dem Aufbringen einer Schicht aus Spacermaterial.
  • 5 zeigt den Querschnitt gemäß 4 nach der Ausbildung von Spacern.
  • 6 zeigt die Draufsicht gemäß 1 nach der Ausbildung einer weiteren Lackmaske.
  • 7 zeigt eine schematische Draufsicht auf die Struktur der Rippen und Kontaktbereiche.
  • 8 zeigt die Draufsicht gemäß 7 nach dem Aufbringen einer weiteren Maske mit Öffnungen in den Bereichen der Auswahltransistoren.
  • 9 zeigt den Querschnitt gemäß 5 nach der Herstellung der Wortleitungen.
  • 1 zeigt eine Draufsicht auf die Anordnung aus Wortleitungen und Bitleitungen und die Positionen der Speicherzellen. Die Speicherzellen befinden sich in Rippen 10, die parallel im Abstand zueinander angeordnet sind. Der Abstand beträgt bis hinunter zu 40 nm, so dass zwei Zellentransistoren den Bereich von nur 4 F2 belegen. Die Rippen sind als Wortleitungen vorgesehen und umfassen jeweils Auswahltransistoren, so dass jede Speicherzelle individuell adressiert werden kann. 1 zeigt die Auswahlleitungen 13, die zu den Auswahltransistoren 14, 14' führen, die an den Enden der Rippen 10 angeordnet sind. Die Transistoren 14 sind Normally-on-Auswahltransistoren, die selbst dann einen Stromfluss durch den Kanal ermöglichen, wenn die Gatespannung Vg = 0 ist. Die Transistoren 14' sind Standard-Auswahltransistoren ohne Strom, wenn Vg = 0.
  • Zwischen den Auswahlleitungen 13 befinden sich mehrere Wortleitungen 12 parallel zu den Auswahlleitungen und zueinander, die vorgesehen sind, um die einzelnen Speichertransistoren zu adressieren. Die Kontaktbereiche 11 der Rippen 10 sind vorzugsweise selbstjustiert zu den Rippen 10 angeordnet. Die extrem reduzierte Abmessung der Rippen wird mit Hilfe der Spacertechnologie gemäß den oben erwähnten Veröffentlichungen erreicht.
  • Die Merkmale der erfindungsgemäßen Charge-trapping-Speicherzellen werden weiter durch die Beschreibung eines besonders angepassten Herstellungsverfahrens erläutert. Dieser Prozess ist in den standardmäßigen CMOS-Prozess integriert, einschließlich der Herstellung des Substrats mit n-dotierten und p-dotierten Wannen. Gegebenenfalls sind STI (shallow trench isolations – flache Grabenisolierungen) wo erforderlich ausgebildet.
  • 2 zeigt ein Substrat 1, das ein Halbleiterkörper ist und eine Hauptfläche aufweist, auf der eine Hartmaskenschicht 2, vorzugsweise aus Siliziumnitrid, und eine Opferschicht 3, beispielsweise amorphes Silizium oder Polysilizium mit sehr kleinen Korndurchmessern, aufgebracht sind. Eine Lackmaske 4 ist auf der Opferschicht 3 ausgebildet und kann in die durch gestrichelte Linien gezeigte Form zurückgestutzt werden.
  • 3 zeigt die Struktur der Lackmaske 4 in einer Draufsicht. Die gestrichelten Linien zeigen die Grenzen der Maskenöffnungen nach einem fakultativen Stutzen des Lacks, um kleinere Lackstreifen zu erhalten. Die (gestutzte) Lackmaske 4 wird zum Strukturieren der Opferschicht 3 verwendet. Die verbleibenden Teile der Opferschicht 3 sind Streifen mit den seitlichen Abmessungen, die durch die vertikalen gestrichelten Linien in 2 angegeben sind.
  • 4 zeigt einen Querschnitt gemäß 2 nach dem Aufbringen einer Schicht 50 aus Spacermaterial. Diese Schicht wird konform auf der ganzen Oberfläche abgeschieden, so dass ihre Dicke im Wesentlichen gleichmäßig ist. Die gepunkteten Linien in 4 zeigen die Grenzen der vorgesehenen Seitenwandspacer. Diese Spacer werden durch ein anisotropes Ätzen in der vertikalen Richtung hergestellt, was an sich bekannt ist. Dieses anisotrope Ätzen reduziert gleichmäßig die Dicke der Schicht 50 in der senkrecht zur Hauptfläche des Substrats 1 verlaufenden Richtung. Die Abschnitte der Schicht 50, die sich neben den Streifen der Opferschicht 3 befinden, weisen vergleichsweise größere vertikale Abmessungen auf, so dass nach dem Ätzen, das hinunter bis zur Oberfläche der Hartmaskenschicht 2 durchgeführt wird, nur Seitenwandspacer der angedeuteten Form zurückbleiben.
  • 5 zeigt den Querschnitt nach 4 nach dem anisotropen Ätzen der Spacer 5. Die Spacer 5 weisen eine Breite auf, die viel kleiner ist als eine entsprechende Abmessung, die man durch standardmäßige Lithographie erhält. Die Spacer 5 werden dann als eine Maske verwendet, um Gräben in die Hartmaskenschicht 2 und das Substrat 1 zu ätzen, die mit gestrichelten Linien in dem Querschnitt von 5 angedeutet sind. Das verbleibende Halbleitermaterial zwischen den Gräben bildet die Rippen in dem Substrat 1. Das Spacermaterial ist vorzugsweise Siliziumoxid. Wenn die Hartmaskenschicht Nitrid ist, können die Hartmaskenschicht und das Halbleitersubstrat selektiv zu dem Oxid der Spacer 5 geätzt werden.
  • 6 zeigt eine schematische Draufsicht auf ein Zwischenprodukt, bevor die verbleibenden Teile der Opferschicht 3 entfernt werden. Eine weitere Lackmaske 6 wird auf die Fläche aufgebracht, die die für die Kontaktbereiche der Rippen vorgesehenen Gebiete bedeckt. Wenn die Opferschicht 3 zwischen den Spacern 5 entfernt wird, bleibt sie somit in den Bereichen zurück, die für die Kontaktbereiche vorgesehen sind. Nach dem Entfernen der Reste der Opferschicht 3 und der Hartmaskenschicht 2 wird die Oberfläche des Substrats 1 zu Rippen strukturiert, die parallel zueinander verlaufen und im Abstand zueinander angeordnet sind, wobei disjunkte Paare zweier benachbarter Rippen durch das Halbleitermaterial der Kontaktbereiche verbunden sind. Die Gräben zwischen den Rippen sind somit auf die Gebiete außerhalb der Kontaktbereiche begrenzt. Das Halbleitermaterial des Substrats 1 ist bis auf eine geeignete Tiefe dotiert worden, um separate elektrisch leitende Bitleitungen entlang der Rippen auszubilden. Deshalb kann jedes Paar von Rippen über den Kontaktbereich am Ende der beiden Rippen adressiert werden, die zu dem jeweiligen Paar gehören. Um ein separates Adressieren jeder Bitleitung zu ermöglichen, sind Auswahltransistoren vorgesehen, die jede Bitleitung individuell schalten.
  • 7 zeigt die schematische Draufsicht gemäß 6 nach dem Ätzen der Gräben, um die Rippen 10 auszubilden, und dem Entfernen der weiteren Lackmaske 6, um die Kontaktbereiche 11 freizulegen, die die Gräben in der Längsrichtung begrenzen.
  • Eine weitere Maske wird aufgebracht, die für die Herstellung der Normally-on-Auswahltransistoren vorgesehen ist.
  • Dies ist in 8 zu sehen, die die schematische Draufsicht gemäß 7 nach dem Aufbringen einer weiteren Lackmaske mit Öffnungen 7 in den Bereichen der vorgesehenen Normally-on-Auswahltransistoren 14 zeigt. Der Rest der Rippen und die Kontaktbereiche sind von dieser Maske bedeckt; deshalb sind die Konturen der Rippen in 8 mit gestrichelten Linien als verborgene Konturen dargestellt worden. Diese weitere Maske wird dazu verwendet, eine für Normally-on-Transistoren vorgesehene Implantierung in den für die Auswahltransistoren vorgesehenen Bereichen durchzuführen.
  • 9 zeigt einen Querschnitt gemäß 5 nach der Herstellung von Wortleitungen. Nach dem Ätzen der Gräben und dem Aufbringen der weiteren Lackmaske zum Implantieren der Auswahltransistoren kann ein dielektrisches Material 8, beispielsweise eine Oxidschicht, in die Gräben abgeschieden und durch chemisch-mechanisches Polieren teilweise entfernt werden, so dass nur Bodenteile der Gräben mit dem dielektrischen Material gefüllt sind. Eine Speicherschichtfolge 9 wird über der ganzen Oberfläche aufgebracht und ist als Speichermedium vorgesehen. Sie kann teilweise entfernt werden, ist aber zumindest über den Rippen vorgesehen. Diese Speicherschichtfolge umfasst eine Speicherschicht aus einem dielektrischen Material, das sich für den Ladungseinfang eignet. Die Speicherschicht ist zwischen oberen und unteren Begrenzungsschichten oder Einschlussschichten mit einer größeren Energiebandbreite angeordnet. Die Speicherschichtfolge kann eine Oxid-Nitrid-Oxid-Schichtfolge sein.
  • Vorzugsweise, aber wahlfrei, wird eine Metallschicht 15 abgeschieden, um Gateleitungen mit einem niedrigen spezifischen Widerstand auszubilden, bei denen es sich um TaN handeln kann. Dann wird das Material der Wortleitungen 12 abgeschieden, das Polysilizium sein kann. Die Wortleitung 12 kann mit einer Silizidschicht 16 versehen werden, um den spezifischen elektrischen Widerstand zu reduzieren. Es ist möglich, dass die Metallschicht 15 sowie die Speicherschichtfolge 9 nur 10 nm dick sind. Wenn auch die Rippen 10 nm dick sind, kann das Speicherzellenarray mit einer Teilung (Pitch) von 40 nm realisiert werden. Bei dieser Ausführungsform beträgt der Abstand der benachbarten Rippen 30 nm.
  • Änderungen und Ersetzungen liegen im Rahmen dieser Erfindung, ohne von der Grundidee und dem Schutzbereich gemäß den beigefügten Ansprüchen abzuweichen.
    • 1
    Substrat
    2
    Hartmaskenschicht
    3
    Opferschicht
    4
    Lackmaske
    5
    Spacer
    6
    weitere Lackmaske
    7
    Öffnung
    8
    dielektrisches Material
    9
    Speicherschichtfolge
    10
    Rippe
    11
    Kontaktbereich
    12
    Wortleitung
    13
    Auswahlleitung
    14
    Normally-on-Auswahltransistor
    14'
    Standard-Auswahltransistor
    15
    Metallschicht
    16
    Silizidschicht
    50
    Schicht aus Spacermaterial

Claims (9)

  1. Charge-trapping-Speicherzelle mit einem Halbleitersubstrat (1) mit einer Hauptfläche, mehreren parallelen Rippen (10), die als Bitleitungen vorgesehen und im Abstand zueinander auf der Hauptfläche angeordnet sind, wobei die Rippen (10) eine seitliche Abmessung bezüglich der Hauptfläche von weniger als 30 nm aufweisen und in mehrere disjunkte Paare von benachbarten ersten und zweiten Rippen unterteilt sind, einer Speicherschichtfolge (9), die für Charge-trapping vorgesehen ist und auf Oberflächen der Rippen (10) angeordnet ist, mehreren parallelen Wortleitungen (12), die im Abstand zueinander über die Rippen hinweg angeordnet sind, Source-/Draingebieten in den Rippen zwischen den Wortleitungen und an Enden der Rippen, Kontaktbereichen (11) der Source-/Draingebiete an den Enden der Rippen, wobei die Kontaktbereiche jeweils den Rippen eines Paares gemeinsam sind, einer ersten Mehrzahl von Auswahltransistoren (14) in den ersten Rippen der Paare von Rippen zwischen den Wortleitungen und den Kontaktbereichen, einer zweiten Mehrzahl von Auswahltransistoren (14) in den zweiten Rippen der Paare von Rippen zwischen den Wortleitungen und den Kontaktbereichen und Auswahlleitungen, die jeweils die erste Mehrzahl von Auswahltransistoren oder die zweite Mehrzahl von Auswahltransistoren verbinden.
  2. Charge-trapping-Speicherzelle nach Anspruch 1, bei der die erste und zweite Mehrzahl von Auswahltransistoren Auswahltransistoren an beiden Enden der Rippen umfassen.
  3. Charge-trapping-Speicherzelle nach Anspruch 1 oder 2, bei der für jede Rippe ein Normally-on-Auswahltransistor vorgesehen ist.
  4. Charge-trapping-Speicherzelle nach Anspruch 1 oder 2, bei der die Rippen in massivem Substratmaterial ausgebildet sind.
  5. Charge-trapping-Speicherzelle nach Anspruch 1 oder 2, bei der die Kontaktbereiche selbstjustiert zwischen der ersten und zweiten Rippe des jeweiligen Paares von Rippen angeordnet und durch diese Rippen seitlich begrenzt sind.
  6. Verfahren zur Herstellung einer Charge-trapping-Speicherzelle mit den Schritten: ein Halbleitersubstrat (1) mit einer Hauptfläche wird bereitgestellt, eine Hartmaskenschicht (2) und eine Opferschicht (3) werden auf der Hauptfläche aufgebracht, eine Lackmaske (4) wird aufgebracht, die parallele Streifen auf der Opferschicht (3) bedeckt, die Opferschicht (3) wird unter Verwendung der Lackmaske (4) geätzt, sodass Opferstreifen zurückbleiben, die Lackmaske (4) wird entfernt, eine Schicht aus Spacermaterial (50) wird konform abgeschieden und anisotrop zurückgeätzt, um Seitenwandspacer (5) auf Flanken der Opferstreifen zu bilden, eine weitere Lackmaske (6) wird hergestellt, um streifenartige Bereiche der Hauptfläche abzudecken, die sich über die Opferstreifen erstrecken, die Opferstreifen werden mit Ausnahme von Teilen, die von der weiteren Lackmaske (6) bedeckt sind, entfernt, die weitere Lackmaske (6) wird entfernt, die Hartmaskenschicht (2) wird unter Verwendung der Seitenwandspacer (5) und verbleibender Teile der Opferstreifen als Maske geätzt, das Halbleitersubstrat (1) wird unter Verwendung der Hartmaskenschicht (2) als Maske zum Ausbilden von parallelen Rippen (10) geätzt, ein dielektrisches Material (8) wird in Zwischenräume zwischen den Rippen eingebracht, und das dielektrische Material (8) und die Hartmaskenschicht (2) werden von den Rippen (10) entfernt, eine weitere Lackmaske mit Öffnungen (7) in Bereichen vorgesehener Auswahltransistoren (14) wird hergestellt, eine Implantierung eines Dotierstoffs wird in diesen Bereichen entsprechend einer vorgesehenen Schwellenspannung der Auswahltransistoren (14) vorgenommen, eine Speicherschichtfolge (9) aus dielektrischen Materialien, die für Charge-trapping vorgesehen ist, wird aufgebracht und ein elektrisch leitendes Material wird abgeschieden und strukturiert, das für Wortleitungen (12), die quer über die Rippen (10) verlaufen, und für Auswahlleitungen (13), die über die Bereiche der Auswahltransistoren (14) verlaufen, vorgesehen ist.
  7. Verfahren zur Herstellung einer Charge-trapping-Speicherzelle nach Anspruch 6, bei dem die Opferschicht (3) aus Polysilizium aufgebracht wird.
  8. Verfahren zur Herstellung einer Charge-trapping-Speicherzelle nach Anspruch 6 oder 7, bei dem vor dem Abscheiden des für Wortleitungen und Auswahlleitungen vorgesehenen elektrisch leitenden Materials eine Metallschicht auf der Speicherschichtfolge (9) aufgebracht wird.
  9. Verfahren zur Herstellung einer Charge-trapping-Speicherzelle nach Anspruch 6 oder 7, bei dem die Implantierung des Dotierstoffs zur Ausbildung von Normally-on-Transistoren erfolgt.
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