DE10119775A1 - Halbleitervorrichtung, Verfahren zu deren Herstellung und Widerstand - Google Patents
Halbleitervorrichtung, Verfahren zu deren Herstellung und WiderstandInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 412
- 238000000034 method Methods 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 230000008569 process Effects 0.000 title claims description 4
- 239000012212 insulator Substances 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims description 34
- 239000012535 impurity Substances 0.000 claims description 20
- 230000007704 transition Effects 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 239000002131 composite material Substances 0.000 claims description 4
- 239000013078 crystal Substances 0.000 abstract description 7
- 238000010276 construction Methods 0.000 abstract description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 283
- 239000010410 layer Substances 0.000 description 269
- 229910021332 silicide Inorganic materials 0.000 description 69
- 239000004020 conductor Substances 0.000 description 19
- 230000007547 defect Effects 0.000 description 17
- 150000004767 nitrides Chemical class 0.000 description 15
- 238000009413 insulation Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000009467 reduction Effects 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 241000293849 Cordylanthus Species 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000002905 metal composite material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 235000010678 Paulownia tomentosa Nutrition 0.000 description 1
- 240000002834 Paulownia tomentosa Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002547 anomalous effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- Thin Film Transistor (AREA)
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Abstract
Auf einem Isolator (9) sind eine N·-·-Halbleiterschicht (10) mit einem auf seiner Oberfläche ausgebildeten Teilisolatorkörper und eine P·-·-Halbleiterschicht (20) mit einem auf seiner Oberfläche ausgebildeten Teilisolierkörper ausgebildet. Auf der Halbleiterschicht (10) sind die Source/der Drain (11, 12) als P·+·-Halbleiterschichten vorgesehen, um einen PMOS-Transistor (1) auszubilden. Auf der Halbleiterschicht (20) sind die Source/der Drain (21, 22) als N·+·-Halbleiterschichten vorgesehen, um einen NMOS-Transistor (2) auszubilden. In einem CMOS-Transistor (100), der die Transistoren (1, 2) enthält, ist ein aus den Halbleiterschichten (10, 20) ausgebildeter PN-Übergang (J5) vorgesehen. Der PN-Übergang (J5) liegt getrennt von den Teilisolierkörpern (41, 42), wodurch der Kristallbaufehler sehr klein ist. Somit ist der Leckstrom in dem PN-Übergang (J5) sehr niedrig.
Description
Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen
mit einem PN-Übergang und insbesondere eine Halbleitervor
richtung und einen Widerstand mit einer Struktur, bei der auf
einem auf einem isolierenden Substrat liegenden Halbleiter
film auf der dem Substrat gegenüberliegenden Seite ein iso
lierender Isolierkörper vorgesehen ist, der keinen Kontakt
mit dem Substrat hat.
Herkömmlich gibt es Vorschläge für eine sogenannte SOI-Struk
tur (Silicium-auf-Isolator-Struktur). Fig. 62 ist eine
Schnittansicht, die beispielhaft eine Struktur eines CMOS-
Transistors (komplementären Metalloxid-Halbleiter-Transi
stors) 200 mit der SOI-Struktur zeigt. Auf dem Isolator 9 ist
eine P--Halbleiterschicht 20 vorgesehen, während auf der
Oberfläche der Halbleiterschicht 20 auf der dem Isolator 9
abgewandten Seite ein von dem Isolator 9 getrennter isolie
render Isolierkörper 40 vorgesehen ist. Ein solcher Isolier
körper, der getrennt von dem Isolator auf der Oberfläche des
auf dem Isolator liegenden Halbleiterfilms vorgesehen ist, um
die Oberfläche der Halbleiterschicht zu isolieren, wird im
folgenden vorläufig als "Teilisolierkörper" bezeichnet.
In der Halbleiterschicht 20 sind die N+-Source/Drain-Schich
ten 21 und 22 vorgesehen. Diese Source/Drain-Schichten und
eine mit einem dazwischenliegenden Gate-Isolierfilm auf der
Halbleiterschicht 20 vorgesehene Gate-Elektrode 23 bilden
einen NMOS-Transistor 2. Ein solcher NMOS-Transistor mit der
SOI-Struktur, die den Teilisolierkörper enthält, ist bei
spielsweise in "Bulk-Layout-Compatible 0.18 µm SOI-CMOS Tech
nology Using Body-Fixed Partial Trench Isolation (PTI)" (Y.
Hirano u. a., 1999 IEEE International SOI Conference, Oktober
1999, S. 131-132) offenbart.
Auf dem Isolator 9 ist ferner eine N--Halbleiterschicht 10
vorgesehen. Die in der Halbleiterschicht 10 vorgesehenen P+-
Source/Drain-Schichten 11 und 12 und eine mit einem dazwi
schenliegenden Gate-Isolierfilm auf der Halbleiterschicht 10
vorgesehene Gate-Elektrode 13 bilden einen PMOS-Transistor 1.
Die Source/Drain-Schicht 22 verläuft in Dickenrichtung über
die Halbleiterschicht 20, während die Source/Drain-Schicht 12
in Dickenrichtung über die Halbleiterschicht 10 verläuft, so
daß sie die jeweiligen Halbleiterschichten 10 und 20 in einer
Schnittansicht teilen. Zwischen den Source/Drain-Schichten 12
und 22 befindet sich eine Halbleiterschicht 20t als Teil der
Halbleiterschicht 20 und eine Halbleiterschicht 10t als Teil
der Halbleiterschicht 10. Die Halbleiterschichten 20t und 10t
sind zueinander benachbart, so daß sie unter dem Teilisolier
körper 40, d. h. zwischen dem Teilisolierkörper und dem Iso
lator 9, einen PN-Übergang J1 bilden. Der PN-Übergang J1 wird
in der obenbeschriebenen Weise angeordnet, wenn er beispiels
weise in der Phase des Ausbildens der Halbleiterschichten 10
und 20 vor Ausbilden des Teilisolierkörpers 40 ausgebildet
wird, woraufhin an einer Grenze zwischen den Halbleiter
schichten 10 und 20 der Teilisolierkörper 40 ausgebildet
wird.
Auf diese Weise werden in einer allgemeinen LSI (Großintegra
tionsschaltung) Halbleiterschichten von voneinander verschie
denen Leitungstypen, d. h. P- und N-Halbleiterschichten, als
Halbleiterfilm mit der SOI-Struktur ausgebildet, wobei unter
Verwendung dieser Halbleiterschichten ein MOS-Transistor und
ein Bipolartransistor ausgebildet werden.
In der in Fig. 62 gezeigten Struktur ist aber zu erkennen,
daß der unter dem Teilisolierkörper 40 liegende PN-Übergang
J1 zum Auftreten eines anomalen Leckstroms am PN-Übergang J1
führt.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblei
tervorrichtung, bei der die Anordnung des PN-Übergangs ge
steuert und das Auftreten des Leckstroms verhindert werden
kann, und ein Verfahren zu deren Herstellung zu schaffen.
Dieses Aufgabe wird erfindungsgemäß gelöst durch eine Halb
leitervorrichtung nach Anspruch 1 oder 8 bzw. durch ein Ver
fahren zur Herstellung einer Halbleitervorrichtung nach An
spruch 15 oder 18 bzw. durch einen Widerstand nach Anspruch
11. Weiterbildungen der Erfindung sind in den abhängigen An
sprüchen angegeben.
Gemäß einem ersten Aspekt der Erfindung umfaßt eine Halblei
tervorrichtung: ein Substrat wenigstens mit einer isolieren
den Oberfläche; einen Halbleiterfilm, der an der Oberfläche
des Substrats vorgesehen ist, mit einer ersten Halbleiter
schicht von einem ersten Leitungstyp, einer zweiten Halblei
terschicht von dem ersten Leitungstyp mit einer Störstellen
konzentration, die niedriger als die der ersten Halbleiter
schicht ist, einer dritten Halbleiterschicht von einem zwei
ten Leitungstyp, der zu dem ersten Leitungstyp entgegenge
setzt ist, und einer vierten Halbleiterschicht von dem zwei
ten Leitungstyp mit einer Störstellenkonzentration, die nied
riger als die der dritten Halbleiterschicht ist; und einen
isolierenden Isolierkörper, der an einer Oberfläche des Halb
leiterfilms an der dem Substrat abgewandten Seite getrennt
von der Oberfläche des Substrats vorgesehen ist. In der Halb
leitervorrichtung bilden die zweite und die vierte Halblei
terschicht einen PN-Übergang, der in Dickenrichtung des Halb
leiterfilms verläuft, wobei ein Maximalwert eines Abstands
zwischen dem PN-Übergang und einer Grenze zwischen dem Isola
tor und dem Halbleiterfilm nicht mehr als 2 µm beträgt, wenn
eine Richtung von der Grenze zu dem Isolierkörper längs der
Oberfläche des Substrats als positive Richtung genommen wird.
Gemäß einem zweiten Aspekt der Erfindung enthält in der Halb
leitervorrichtung des ersten Aspekts der PN-Übergang einen
von dem Isolierkörper getrennten Abschnitt.
Gemäß einem dritten Aspekt der Erfindung bildet in der Halb
leitervorrichtung des zweiten Aspekts der von dem Isolierkör
per getrennte Abschnitt des PN-Übergangs ein Halbleiterele
ment.
Gemäß einem vierten Aspekt der Erfindung sind in der Halblei
tervorrichtung des dritten Aspekts die erste, die zweite, die
vierte und die dritte Halbleiterschicht in dieser Reihenfolge
zueinander benachbart, wobei die erste und die dritte Halb
leiterschicht in bezug auf den PN-Übergang als Kontakt wir
ken.
Gemäß einem fünften Aspekt der Erfindung sind in der Halblei
tervorrichtung des zweiten Aspekts die erste, die vierte, die
zweite und die dritte Halbleiterschicht in dieser Reihenfolge
zueinander benachbart, wobei die erste und die zweite Halb
leiterschicht als Source/Drain-Schicht eines MOS-Transistors
mit jeweils voneinander verschiedenen Leitungstypen wirken.
Gemäß einem sechsten Aspekt der Erfindung enthält die Halb
leitervorrichtung des zweiten Aspekts eine Abdeckung mit ei
ner isolierenden Oberfläche in Kontakt mit dem von dem Isola
tor getrennten Abschnitt des PN-Übergangs.
Gemäß einem siebenten Aspekt der Erfindung enthält die Halb
leitervorrichtung des fünften Aspekts eine Abdeckung mit ei
ner isolierenden Oberfläche in Kontakt mit dem von dem Isola
tor getrennten Abschnitt des PN-Übergangs.
Gemäß einem achten Aspekt der Erfindung ist in der Halblei
tervorrichtung des zweiten Aspekts die zweite Halbleiter
schicht in der vierten Halbleiterschicht vorgesehen, wobei
die erste Halbleiterschicht ein Paar erster Halbleiterschich
ten enthält, die in der zweiten Halbleiterschicht ausgebildet
sind, und wobei das Paar der ersten Halbleiterschichten in
bezug auf die zweite Halbleiterschicht als Kontakt wirkt.
Gemäß einem neunten Aspekt der Erfindung umfaßt eine Halblei
tervorrichtung ein Substrat mit wenigstens einer isolierenden
Oberfläche; einen Halbleiterfilm, der an der Oberfläche des
Substrats vorgesehen ist und wenigstens einen in Dickenrich
tung des Substrats verlaufenden PN-Übergang enthält, wobei
der wenigstens eine PN-Übergang einen PN-Übergang umfaßt, an
den eine Spannung angelegt wird; und eine Metallverbund
schicht, die selektiv auf dem Halbleiterfilm ausgebildet ist,
wobei sie einen Verbund des Halbleiterfilms und eines Metalls
ist. In der Halbleitervorrichtung beträgt ein Maximalwert
eines Abstands wenigstens zwischen dem PN-Übergang, an den
eine Spannung angelegt wird, und einer Grenze zwischen der
Metallverbundschicht und dem Halbleiterfilm nicht mehr als
2 µm, wenn eine Richtung von der Grenze zu dem Halbleiterfilm
längs der Oberfläche des Substrats als positive Richtung ge
nommen wird.
Gemäß einem zehnten Aspekt der Erfindung enthält die Halblei
tervorrichtung des neunten Aspekts eine Maske, die auf dem
wenigstens einen PN-Übergang vorgesehen ist, um ein Silici
dieren des wenigstens einen PN-Übergangs mit dem Metall des
Halbleiterfilms zu vermeiden.
Gemäß einem elften Aspekt der Erfindung besitzt in der Halb
leitervorrichtung des zehnten Aspekts die Maske in ihrer
Dickenrichtung die gleiche Struktur wie ein Gate eines auf
dem Halbleiterfilm auszubildenden MOS-Transistors.
Gemäß einem zwölften Aspekt der Erfindung umfaßt ein Wider
stand: ein Substrat mit wenigstens einer isolierenden Ober
fläche; eine erste Halbleiterschicht von einem ersten Lei
tungstyp, die auf der Oberfläche des Substrats vorgesehen
ist; einen isolierenden Isolierkörper, der auf einer Oberflä
che des ersten Halbleiterfilms auf der dem Substrat abgewand
ten Seite getrennt von der Oberfläche des Substrats ausgebil
det ist; und eine zweite Halbleiterschicht von einem zweiten
Leitungstyp, der entgegengesetzt zu dem ersten Leitungstyp
ist, der in der ersten Halbleiterschicht ausgebildet ist,
wobei die zweite Halbleiterschicht in Verbindung mit der er
sten Halbleiterschicht einen PN-Übergang bildet, der von der
Oberfläche der ersten Halbleiterschicht bis zu der Oberfläche
des Substrats verläuft und von dem Isolator getrennt ist.
Gemäß einem dreizehnten Aspekt der Erfindung enthält der Wi
derstand des zwölften Aspekts ferner ein Paar dritter Halb
leiterschichten vom zweiten Leitungstyp, die in der zweiten
Halbleiterschicht ausgebildet sind und deren Störstellenkon
zentration höher als die der zweiten Leitungsschicht ist.
Gemäß einem vierzehnten Aspekt der Erfindung enthält der Wi
derstand des dreizehnten Aspekts eine Gate-Elektrode, die den
PN-Übergang bedeckt.
Gemäß einem fünfzehnten Aspekt der Erfindung enthält der Wi
derstand des dreizehnten Aspekts eine Abdeckung mit einer
isolierenden Oberfläche in Kontakt mit dem von dem Isolator
getrennten Abschnitt des PN-Übergangs.
Gemäß einem sechzehnten Aspekt der Erfindung umfaßt ein Ver
fahren zur Herstellung einer Halbleitervorrichtung folgende
Schritte: (a) Erzeugen eines durch eine erste Halbleiter
schicht von einem ersten Leitungstyp und durch eine zweite
Halbleiterschicht von einem zweiten Leitungstyp, der zum er
sten Leitungstyp entgegengesetzt ist, ausgebildeten PN-Über
gangs auf einem Isolator, wobei der PN-Übergang von den Ober
flächen der ersten und der zweiten Halbleiterschicht bis zu
dem Isolator verläuft, und Erzeugen eines Isolationskörpers
auf den Oberflächen der ersten und der zweiten Halbleiter
schicht auf der dem Isolator abgewandten Seite getrennt von
dem PN-Übergang und von dem Isolator; (b) Ausbilden eines
Paars dritter Halbleiterschichten in der zweiten Halbleiter
schicht als erste Source/Drain-Schichten, wobei die dritte
Halbleiterschicht den zweiten Leitungstyp besitzt und wobei
ihre Störstellenkonzentration höher als die der zweiten Lei
tungsschicht ist; (c) Ausbilden eines Paars vierter Halblei
terschichten in der zweiten Halbleiterschicht als zweite
Source/Drain-Schichten, wobei die vierten Halbleiterschichten
vom ersten Leitungstyp sind und wobei ihre Störstellenkonzen
tration höher als die der ersten Leitungsschicht ist; und (d)
Ausbilden eines Isolierfilms auf dem PN-Übergang und eines
Paars der ersten und zweiten Source/Drain-Schichten.
Gemäß einem siebzehnten Aspekt der Erfindung wird in dem Ver
fahren des sechzehnten Aspekts der Isolierfilm in dem Schritt
des Ausbildens der Gate-Isolierfilme des MOS-Transistors mit
voneinander verschiedenen Leitungstypen ausgebildet, wobei
die MOS-Transistoren jeweils die ersten und die zweiten
Source/Drain-Schichten enthalten.
Gemäß einem achtzehnten Aspekt der Erfindung wird in dem Ver
fahren des sechzehnten Aspekts der Isolierfilm in dem Schritt
des Ausbildens der Seitenwände der Gate-Elektroden des MOS-
Transistors mit voneinander verschiedenen Leitungstypen aus
gebildet, wobei die MOS-Transistoren jeweils die ersten und
die zweiten Source/Drain-Schichten enthalten.
Gemäß einem neunzehnten Aspekt der Erfindung umfaßt ein Ver
fahren zur Herstellung einer Halbleitervorrichtung folgende
Schritte: (a) Erzeugen eines durch eine erste Halbleiter
schicht und durch eine zweite Halbleiterschicht mit einem von
dem der ersten Halbleiterschicht verschiedenen Leitungstyp
ausgebildeten PN-Übergangs auf einem Isolator, wobei der PN-
Übergang von einer Oberfläche der ersten und der zweiten
Halbleiterschicht bis zu dem Isolator verläuft, und Erzeugen
eines isolierenden Isolierkörpers auf der Oberfläche der er
sten und der zweiten Halbleiterschicht auf der dem Isolator
abgewandten Seite getrennt von dem Isolator, wobei der iso
lierende Isolierkörper eine Öffnung besitzt, die den PN-Über
gang freilegt; (b) Ausbilden eines Halbleiterelements mit
einem Gate auf der ersten Halbleiterschicht; (c) Ausbilden
einer Maske, die den PN-Übergang auf der Öffnung bedeckt und
wenigstens einen Teil der Oberfläche der ersten und der zwei
ten Halbleiterschicht in der Öffnung freilegt; und (d) Ver
binden der Oberfläche der ersten und der zweiten Halbleiter
schicht, die Metall ausgesetzt wurde.
Gemäß einem zwanzigsten Aspekt der Erfindung werden in dem
Verfahren des neunzehnten Aspekts die Schritte (b) und (c)
durch den gleichen Prozeß ausgeführt.
In der Halbleitervorrichtung gemäß dem ersten oder zweiten
Aspekt ist die Defektdichte an einer nicht mehr als 2 µm von
der Grenze zwischen dem Isolierkörper und dem Halbleiterfilm
entfernten Stelle oder an einer Stelle, an der der Isolier
körper nicht ausgebildet ist, sehr niedrig. Dies ermöglicht
eine starke Verringerung des Leckstroms an dem an der Stelle
ausgebildeten PN-Übergang.
Die Halbleitervorrichtung gemäß dem dritten Aspekt kann die
Flexibilität in bezug auf den Entwurf der Halbleitervorrich
tung verbessern.
In der Halbleitervorrichtung gemäß dem vierten Aspekt kann
eine Diode mit verringertem Leckstrom erhalten werden.
In der Halbleitervorrichtung gemäß dem fünften Aspekt kann
ein CMOS-Transistor mit verringertem Leckstrom erhalten wer
den.
In der Halbleitervorrichtung gemäß dem sechsten oder sieben
ten Aspekt kann das Silicidieren der zweiten und der vierten
Halbleiterschicht beim Silicidieren der ersten und der drit
ten Halbleiterschicht verhindert werden.
In der Halbleitervorrichtung gemäß dem achten Aspekt kann ein
Widerstand mit verringertem Leckstrom erhalten werden.
In der Halbleitervorrichtung gemäß dem neunten Aspekt ist die
Defektdichte an einer nicht mehr als 2 µm von der Grenze zwi
schen dem Metallverbund und dem Halbleiterfilm entfernten
Stelle sehr niedrig. Dies ermöglicht eine starke Verringerung
des Leckstroms an dem an der Stelle ausgebildeten PN-Über
gang.
In der Halbleitervorrichtung gemäß dem zehnten Aspekt wird
ein Kurzschluß des PN-Übergangs verhindert.
In der Halbleitervorrichtung gemäß dem elften Aspekt kann die
Ebenheit des auf der Halbleiterschicht auszubildenden Zwi
schenschichtisolierfilms verbessert werden.
In dem Widerstand gemäß dem elften bis vierzehnten Aspekt ist
der PN-Übergang getrennt von dem Isolator ausgebildet, wobei
die dritte Halbleiterschicht in bezug auf den durch die
zweite Halbleiterschicht ausgebildeten Widerstand als Kontakt
wirkt. Somit kann ein Widerstand mit verringertem Leckstrom
erhalten werden.
In dem Widerstand gemäß dem fünfzehnten Aspekt kann ein Kurz
schluß der ersten und der zweiten Halbleiterschicht auch beim
Ausführen des Silicidierens verhindert werden.
Mit dem Verfahren gemäß dem sechzehnten Aspekt kann die Halb
leitervorrichtung des sechsten Aspekts hergestellt werden.
Mit dem Verfahren gemäß dem siebzehnten oder achtzehnten
Aspekt kann die Halbleitervorrichtung des sechsten Aspekts
leicht hergestellt werden.
Mit dem Verfahren gemäß dem neunzehnten Aspekt kann die Halb
leitervorrichtung des elften Aspekts hergestellt werden.
Mit dem Verfahren gemäß dem zwanzigsten Aspekt kann die Halb
leitervorrichtung des elften Aspekts hergestellt werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Beschreibung von Ausführungsformen der Erfindung
anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Schnittansicht eines Grundkonzepts der
Erfindung;
Fig. 2 einen erläuternden Graphen des Grundkonzepts der
Erfindung;
Fig. 3-5 Draufsichten des Grundkonzepts der Erfindung;
Fig. 6 eine Schnittansicht des Grundkonzepts der Erfin
dung;
Fig. 7 einen erläuternden Graphen des Grundkonzepts der
Erfindung;
Fig. 8-11 Draufsichten des Grundkonzepts der Erfindung;
Fig. 12 eine Draufsicht einer Struktur einer
Halbleitervorrichtung gemäß einer ersten bevor
zugten Ausführungsform der Erfindung;
Fig. 13 eine Schnittansicht der Struktur der
Halbleitervorrichtung gemäß der ersten bevorzug
ten Ausführungsform;
Fig. 14 eine Draufsicht einer Struktur einer
Halbleitervorrichtung gemäß einer zweiten bevor
zugten Ausführungsform der Erfindung;
Fig. 15 eine Schnittansicht der Struktur der
Halbleitervorrichtung gemäß der zweiten bevorzug
ten Ausführungsform;
Fig. 16 eine vergrößerte Schnittansicht eines Teils von
Fig. 15;
Fig. 17 eine Draufsicht einer Struktur einer
Halbleitervorrichtung gemäß einer dritten bevor
zugten Ausführungsform der Erfindung;
Fig. 18 eine Schnittansicht der Struktur der
Halbleitervorrichtung gemäß der dritten bevorzug
ten Ausführungsform;
Fig. 19-21 Schnittansichten einer Abfolge der Schritte eines
Verfahrens zum Ausbilden der Halbleitervorrich
tung gemäß der dritten bevorzugten Ausführungs
form;
Fig. 22 eine Draufsicht einer Struktur einer
Halbleitervorrichtung gemäß einer vierten bevor
zugten Ausführungsform der Erfindung;
Fig. 23 eine Schnittansicht der Struktur der
Halbleitervorrichtung gemäß der vierten bevorzug
ten Ausführungsform;
Fig. 24 eine Draufsicht einer weiteren Struktur der Halb
leitervorrichtung gemäß der vierten bevorzugten
Ausführungsform;
Fig. 25 eine Schnittansicht einer weiteren Struktur der
Halbleitervorrichtung gemäß der vierten bevorzug
ten Ausführungsform;
Fig. 26 eine Draufsicht einer nochmals weiteren Struktur
der Halbleitervorrichtung gemäß der vierten be
vorzugten Ausführungsform;
Fig. 27 eine Schnittansicht einer nochmals weiteren
Struktur der Halbleitervorrichtung gemäß der
vierten bevorzugten Ausführungsform;
Fig. 28, 29 Schnittansichten einer Abfolge der Schritte eines
Verfahrens zum Ausbilden einer Halbleitervorrich
tung gemäß einer fünften bevorzugten Ausführungs
form der Erfindung;
Fig. 30, 31 Schnittansichten einer Abfolge der Schritte eines
Verfahrens zum Ausbilden einer weiteren Halblei
tervorrichtung gemäß der fünften bevorzugten Aus
führungsform der Erfindung;
Fig. 32-34 Schnittansichten einer Struktur eines Widerstands
gemäß der fünften bevorzugten Ausführungsform;
Fig. 35 eine Draufsicht einer Struktur einer
Halbleitervorrichtung gemäß einer sechsten bevor
zugten Ausführungsform der Erfindung;
Fig. 36 eine Schnittansicht der Struktur der
Halbleitervorrichtung gemäß der sechsten bevor
zugten Ausführungsform;
Fig. 37-39 Schnittansichten einer weiteren Struktur der
Halbleitervorrichtung gemäß der sechsten bevor
zugten Ausführungsform;
Fig. 40 eine Draufsicht einer Struktur einer
Halbleitervorrichtung gemäß einer siebenten be
vorzugten Ausführungsform der Erfindung;
Fig. 41 eine Schnittansicht der Struktur der
Halbleitervorrichtung gemäß der siebenten bevor
zugten Ausführungsform;
Fig. 42 eine Schnittansicht einer weiteren Struktur der
Halbleitervorrichtung gemäß der siebenten bevor
zugten Ausführungsform;
Fig. 43 eine Draufsicht einer Struktur einer
Halbleitervorrichtung gemäß einer achten bevor
zugten Ausführungsform der Erfindung;
Fig. 44 eine Schnittansicht der Struktur der
Halbleitervorrichtung gemäß der achten bevorzug
ten Ausführungsform;
Fig. 45 eine Schnittansicht einer weiteren Struktur der
Halbleitervorrichtung gemäß der achten bevorzug
ten Ausführungsform;
Fig. 46-51 Schnittansichten einer Abfolge der Schritte eines
ersten Verfahrens zum Ausbilden eines Teiliso
lierkörpers;
Fig. 52-56 Schnittansichten einer Abfolge der Schritte eines
zweiten Verfahrens zum Ausbilden eines Teiliso
lierkörpers;
Fig. 57-60 Schnittansichten einer Abfolge der Schritte eines
dritten Verfahrens zum Ausbilden eines Teiliso
lierkörpers;
Fig. 61 eine Schnittansicht einer Wirkung des mit dem
dritten Verfahren erhaltenen Teilisolierkörpers;
und
Fig. 62 die bereits erwähnte Schnittansicht der Struktur
eines herkömmlichen CMOS-Transistors.
Vor der Erläuterung bevorzugter Ausführungsformen wird unten
ein Grundkonzept der Erfindung beschrieben. Selbstverständ
lich fällt das Grundkonzept in den Umfang der Erfindung.
In der Erfindung ist ein PN-Übergang an einer Stelle ausge
bildet, an der die Defektdichte niedrig ist, so daß der Leck
strom verringert wird. Um die Defektdichte an der Stelle, an
der in der Erfindung der PN-Übergang ausgebildet werden soll,
zu verringern, sollte ein Einfluß der Belastung betrachtet
werden. Beispielsweise führt das Ausbilden eines Teilisolier
körpers auf einer Oberfläche eines Halbleiters zu einer wach
senden Belastung an der Oberfläche des Halbleiters an einer
dem Teilisolierkörper fernen Stelle und somit zu einer stei
genden Defektdichte. Eine Belastung kann auch in einem Halb
leiter steigen, dessen Oberfläche mit einem Metall wie etwa
mit silicidiertem Silicium verbunden ist. Somit kommt es zum
Festsetzen eines Defekts oder zum Gettern von Störstellen.
Dementsprechend ist die Erfindung auf die Schaffung einer
Halbleitervorrichtung gerichtet, in der die Defektdichte am
PN-Übergang dadurch niedrig ist, daß der PN-Übergang fern von
einer Stelle, an der die Belastung erzeugt wird, oder von der
Umgebung einer Stelle, in der eine Belastung erzeugt wird,
ausgebildet wird.
Fig. 1 ist eine Schnittansicht einer Struktur in der Umgebung
des Teilisolierkörpers 40. Die N--Halbleiterschicht 10 und
die P--Halbleiterschicht 20 bilden einen PN-Übergang J10a
oder einen PN-Übergang J10b oder einen PN-Übergang J10c oder
einen PN-Übergang J10d. Ein Ende der PN-Übergänge J10a und
J10d liegt jeweils an der Oberfläche des Isolators 9 und ver
läuft in Dickenrichtung eines durch die Halbleiterschichten
10 und 20 ausgebildeten Halbleiterfilms. Der Teilisolations-
Isolierkörper 40 ist wenigstens an einer Oberfläche der Halb
leiterschicht 10 auf der dem Isolator 9 abgewandten Seite
getrennt von dem Isolator 9 ausgebildet.
An einer Grenze zwischen dem durch die Halbleiterschichten
10, 20 und den Teilisolierkörper 40 ausgebildeten Halbleiter
film ist die der Halbleiterschicht 20 nächste Stelle oder die
von der Halbleiterschicht 10 fernste Stelle als ein Ende des
Teilisolierkörpers 40 definiert. Eine Richtung von dem Ende
zu dem Teilisolierkörper 40 parallel zur Oberfläche des Iso
lators 9 wird als positive Richtung genommen, wobei ein Ab
stand von dem Ende mit d bezeichnet ist. Allgemein kann der
Abstand d in der Weise verstanden werden, daß er von einem
durch Unterteilen der Halbleiterschichten 10 und 20 durch den
Teilisolierkörper 40 erhaltenen sogenannten aktiven Gebiet zu
dem Teilisolierkörper 40 verläuft.
Fig. 2 ist ein Graph, der die Abhängigkeit der Defektdichte
der Halbleiterschichten 10 und 20 vom Abstand d zeigt. Wie
aus dem Graphen hervorgeht, steigt die Defektdichte plötzlich
an, wenn der Wert d größer als 2 µm ist. Es wird davon ausge
gangen, daß das Ausbilden des Teilisolierkörpers 40 zu einer
Belastung der Halbleiterschichten 10 und 20 führt, was zu
einer solchen steigenden Defektdichte führt.
Wie in Fig. 1 gezeigt ist, repräsentiert der Wert δ 2 µm.
Falls die Halbleiterschichten 10 und 20 den PN-Übergang J10a
bilden, bei dem ein Maximalwert da des Abstands d nicht
größer als der Wert δ ist, ist der Leckstrom sehr niedrig.
Falls die Halbleiterschichten 10 und 20 den PN-Übergang J10b
bilden, bei dem ein Maximalwert db des Abstands d größer als
der Wert δ ist, ist aber keine Verringerung des Leckstroms zu
erwarten. Es kann gesagt werden, daß es eine Wirkung der Ver
ringerung des Leckstroms im Vergleich zu dem Fall gibt, daß
die Halbleiterschichten 10 und 20 den PN-Übergang J10c bil
den, bei dem selbst ein Minimalwert des Abstands d größer als
der Wert δ ist.
Der PN-Übergang J10d liegt an einer Stelle, bei der ein Maxi
malwert des Abstands d negativ ist. In diesem Fall liegt der
PN-Übergang J10d nicht unter dem Teilisolierkörper 40, son
dern in dem aktiven Gebiet als Ganzes. Es braucht nicht ge
sagt zu werden, daß der Leckstrom auch an dem PN-Übergang
J10d sehr niedrig ist.
Wie oben beschrieben wurde, besitzen die beiden Halbleiter
schichten und der Teilisolierkörper eine solche Lagebezie
hung, bei der eine Bedingung erfüllt ist, daß ein PN-Übergang
in der obenbeschriebenen Richtung in einem Abstandsbereich
von nicht mehr als 2 µm von dem Ende des Teilisolierkörpers
liegt, mit anderen Worten, in dem ein Maximalwert eines Ab
stands zwischen dem PN-Übergang und der Grenze zwischen dem
Teilisolierkörper und dem Halbleiterfilm, der durch die bei
den Halbleiterschichten mit den voneinander verschiedenen
Leitungstypen erzeugt wird, nicht mehr als 2 µm beträgt, wo
bei eine Richtung von der Grenze zu dem Teilisolierkörper als
positive Richtung genommen ist. Dies ermöglicht eine starke
Verringerung des Leckstroms an dem PN-Übergang.
Fig. 3 ist eine Draufsicht einer Struktur, bei der die akti
ven Gebiete 31a und 31b durch den Teilisolierkörper 45 frei
gelegt sind. Die Halbleiterschichten 10 und 20 liegen auf der
Rückseite der Zeichnung. Eine in der Zeichnung mit Strichli
nien gezeigte Grenze M1 gibt eine 2 µm von den aktiven Gebie
ten 31a und 31b entfernte Stelle an.
Die Halbleiterschichten 10 und 20 stehen in Kontakt mit einem
nicht gezeigten Isolator (der dem Isolator 9 in Fig. 1 ent
spricht) und bilden einen PN-Übergang J41 oder J42. Da die
beiden PN-Übergänge J41 und J42 in bezug auf die Grenze M1
auf der Seite der aktiven Gebiete 31a und 31b liegen, kann
der Leckstrom bei J41 und J42 verringert werden. Der PN-Über
gang J41 ist mit dem Teilisolierkörper 45 bedeckt, ohne daß
er in den aktiven Gebieten 31a und 31b freiliegt, während der
PN-Übergang J42 in den aktiven Gebieten 31a und 31b frei
liegt. Wie oben beschrieben wurde, repräsentiert ein in den
aktiven Gebieten 31a und 31b freiliegender Abschnitt des PN-
Übergangs J42 den Fall, daß der Abstand d in den Ansichten
aus Fig. 1 und 2 einen negativen Wert hat.
Fig. 4 ist eine Draufsicht des Falls, daß die aktiven Gebiete
31a und 31b voneinander durch 2δ = 4 µm getrennt sind. Die
Grenzen M1a und M1b sind an der Stelle δ = 2 µm von den akti
ven Gebieten 31a bzw. 31b definiert. Die Halbleiterschichten
10 und 20 bilden einen der von dem Teilisolierkörper 45 zu
dem Isolator 9 verlaufenden PN-Übergänge J43 und J44. Da der
PN-Übergang J43 in bezug auf die Grenze M1b auf der Seite des
aktiven Gebiets 31b liegt, kann der Leckstrom an dem PN-Über
gang J43 verringert werden. Falls die Halbleiterschichten 10
und 20 aber den PN-Übergang J44 bilden, ist der PN-Übergang
J44 an einer Stelle A in bezug auf die Grenzen M1a und M1b
fern von den aktiven Gebieten 31a und 31b. Somit kann der
Leckstrom an der Stelle A nicht verringert werden. Folglich
ist ein solcher PN-Übergang, der wie oben beschrieben die
Grenzen M1a und M1b überspannt, nicht bevorzugt, um den Leck
strom zu verringern.
Fig. 5 ist eine Draufsicht, die beispielhaft den Fall zeigt,
daß die Seiten der aktiven Gebiete 31a und 31b einander nicht
gegenüberliegen. Die 2 µm entfernt von den aktiven Gebieten
31a bzw. 31b liegenden Grenzen M1a und M1b überschneiden sich
zwischen den zueinander nächsten zwei Ecken der aktiven Ge
biete 31a und 31b und bilden als Ganzes eine Grenze M1. Die
Halbleiterschichten 10 und 20 bilden einen der von dem Teil
isolierkörper 45 zu dem Isolator 9 verlaufenden PN-Übergänge
J45 und J46. Selbst dann, wenn die aktiven Gebiete 31a und
31b in einer Richtung, in der die PN-Übergänge J45 verlaufen,
nicht aufeinander ausgerichtet sind, liegt der PN-Übergang
J45 in bezug auf die Grenze M1 immer auf der Seite des akti
ven Gebiets 31a oder des aktiven Gebiets 31b. Somit kann der
Leckstrom an dem PN-Übergang J45 verringert werden.
Falls die Halbleiterschichten 10 und 20 den PN-Übergang J46
bilden, sind aber die aktiven Gebiete 31a und 31b in einer
Richtung, in der der PN-Übergang J46 Verläuft, nicht aufein
ander ausgerichtet. Der PN-Übergang J46 liegt in einem Ab
schnitt näher an dem aktiven Gebiet 31b als die Grenze M1b,
während er in einem anderen Abschnitt ferner von dem aktiven
Gebiet 31a als die Grenze M1a liegt. Um den Leckstrom zu ver
ringern, ist es somit zweckmäßiger, anstelle von J46 den PN-
Übergang J45 auszubilden.
Fig. 6 ist eine Schnittansicht einer Struktur, in der ein
Halbleiter, dessen Oberfläche mit einem Metall verbunden ist,
einen PN-Übergang bildet. Die N--Halbleiterschicht 10 und die
P--Halbleiterschicht 20, die beispielsweise hauptsächlich
Silicium enthalten, bilden entweder den PN-Übergang J50a oder
den PN-Übergang J50b. Wenigstens in einem Teil einer Oberflä
che der P--Halbleiterschicht 20 ist getrennt von dem Isolator
9 ein Silicidfilm 20s ausgebildet. Ein Ende der PN-Übergänge
50a und 50b liegt jeweils an der Oberfläche des Isolators 9
und verläuft in Dickenrichtung eines durch die Halbleiter
schichten 10 und 20 ausgebildeten Halbleiterfilms.
An einer Grenze zwischen dem Silicidfilm 20s und dem durch
die Halbleiterschichten 10 und 20 ausgebildeten Halbleiter
film ist die zu der Halbleiterschicht 20 nächste Stelle oder
die von der Halbleiterschicht 10 fernste Stelle als ein Ende
des Silicidfilms 20s definiert. Eine Richtung von dem Ende zu
der Halbleiterschicht 10 parallel zur Oberfläche des Isola
tors 9 ist als positive Richtung genommen, wobei ein Abstand
von dem Ende mit t bezeichnet wird. Allgemein kann der Ab
stand t in der Weise verstanden werden, daß er von dem Sili
cidfilm 20s zu der Halbleiterschicht 10 verläuft.
Fig. 7 ist ein Graph, der die Abhängigkeit der Defektdichte
der Halbleiterschichten 10 und 20 von dem Abstand t zeigt.
Wie aus dem Graphen hervorgeht, steigt die Defektdichte
plötzlich, wenn der Wert t größer als 2 µm wird. Folgendes
wird als Grund dafür angesehen: Wie oben beschrieben wurde,
führt die in dem Silicidfilm 20s beim Ausbilden des Films
erzeugte Belastung zum Festsetzen eines Defekts und zum Get
tern einer Störstelle, was das Auftreten eines Kristallbau
fehlers in einem Bereich um den Silicidfilm 20s unterdrückt.
Der in Fig. 6 gezeigte Wert t repräsentiert 2 µm. Falls die
Halbleiterschichten 10 und 20 den PN-Übergang J50a bilden,
ist der Leckstrom bei J50a sehr niedrig. Das liegt daran, daß
selbst in dem Abstand t = ta, wo der PN-Übergang 50a von dem
Silicidfilm 20s am weitesten entfernt ist, die Beziehung
ta ≦ τ erfüllt ist. Falls die Halbleiterschichten 10 und 20
den PN-Übergang J50b bilden, bei dem ein Maximalwert tb des
Abstands t größer als der Wert τ ist, ist aber keine Verringe
rung des Leckstroms zu erwarten.
Der PN-Übergang 50a besitzt eine Form, bei der der Abstand t
in der Umgebung des Isolators 9 einen negativen Wert hat.
Unter der Bedingung, daß der PN-Übergang nicht in Kontakt mit
dem Silicidfilm 20s steht, um einen Kurzschluß als PN-Über
gang 50a zu vermeiden, kann die Wirkung der Erfindung selbst
mit einem PN-Übergang an einer Stelle mit t < 0 erhalten wer
den.
Wie oben beschrieben wurde, besitzen die beiden Halbleiter
schichten und der Silicidfilm eine solche Lagebeziehung, bei
der eine Bedingung erfüllt ist, daß ein PN-Übergang in einem
Abstandsbereich in der obenbeschriebenen Richtung nicht wei
ter als 2 µm vom Ende des Silicidfilms entfernt liegt, mit
anderen Worten, in der ein Maximalwert eines Abstands längs
einer Oberfläche eines Halbleiterfilms, der die beiden Halb
leiterschichten, die einen PN-Übergang bilden, enthält, zwi
schen dem PN-Übergang und der Grenze zwischen dem Halbleiter
film und dem auf der Oberfläche des Halbleiterfilms ausgebil
deten Silicidfilm nicht größer als 2 µm ist, wobei eine Rich
tung von der Grenze zur Oberfläche des Halbleiterfilms, auf
der der Silicidfilm nicht ausgebildet ist, als positive Rich
tung angesehen wird. Dies ermöglicht eine starke Verringerung
des Leckstroms an dem PN-Übergang. Um den Leckstrom zu ver
ringern, ist es wünschenswert, daß die obengenannte Bedingung
an allen PN-Übergängen, an die eine Spannung angelegt wird,
wenigstens einschließlich eines durch eine P-Wanne und eine
N-Wanne ausgebildeten PN-Übergangs, erfüllt ist.
Fig. 8 ist eine Draufsicht der Lagebeziehung zwischen dem
Silicidfilm und einem PN-Übergang. Die Halbleiterschichten 10
und 20 bilden einen PN-Übergang J51 oder einen PN-Übergang
J52. Auf der Oberfläche der Halbleiterschicht 20 ist selektiv
der Silicidfilm 20s vorgesehen. Eine in der Zeichnung mit
Strichlinien bezeichnete Grenze N1 gibt eine 2 µm von dem
Silicidfilm 20s entfernte Stelle an.
Da die Halbleiterschichten 10 und 20 mit einem nicht gezeig
ten Isolator in Kontakt stehen (der dem Isolator 9 in Fig. 6
entspricht), während der PN-Übergang J51 in bezug auf die
Grenze N1 auf der Seite des Silicidfilms 20s liegt, wird der
Leckstrom bei J51 verringert. Da der PN-Übergang J52 in bezug
auf die Grenze N1 auf der Seite der Halbleiterschicht 10
liegt, ist bei J52 keine Verringerung des Leckstroms zu er
warten.
Fig. 9 ist eine Draufsicht des Falls, daß zwei Silicidfilme
voneinander durch 2τ = 4 µm getrennt sind. Die Grenzen N1a und
N1b sind an einer in der Zeichnung oben und unten getrennt
gezeigten Stelle τ = 2 µm von den Silicidfilmen definiert. Die
Halbleiterschichten 10 und 20 bilden einen mit einer durchge
henden Linie gezeigten PN-Übergang J53 oder einen mit Strich
linien gezeigten PN-Übergang J54.
Falls der PN-Übergang J53 ausgebildet ist, sind die oben und
unten in der Zeichnung getrennt gezeigten Silicidfilme die
auf der Oberfläche der Halbleiterschichten 20 bzw. 10 ausge
bildeten Silicidfilme 20s und 10s. Da der PN-Übergang J53 in
bezug auf die Grenze N1b auf der Seite des Silicidfilms los
liegt, wird der Leckstrom bei J53 verringert. Falls anderer
seits der PN-Übergang J54 ausgebildet ist, bilden die oben
und unten in der Zeichnung getrennt gezeigten Silicidfilme
beide den auf der Halbleiterschicht 20 ausgebildeten Silicid
film 20s (wobei das Bezugszeichen 20s in Klammern in dem un
ten in der Zeichnung gezeigten Silicidfilm den Fall betrifft,
daß der mit Strichlinien gezeigte PN-Übergang J54 ausgebildet
ist). Da der PN-Übergang J54 in bezug auf die Grenzen N1a und
N1b an der Stelle C von den Silicidfilmen 20s fern ist, kann
der Leckstrom an der Stelle C nicht verringert werden. Folg
lich ist ein solcher PN-Übergang, der die Grenzen N1a oder
N1b überspannt, zum Verringern des Leckstroms nicht bevor
zugt.
Fig. 10 ist eine Draufsicht, die beispielhaft den Fall zeigt,
daß die Seiten der Silicidfilme einander nicht gegenüberlie
gen. Die 2 µm von den auf den Halbleiterschichten 10 bzw. 20
ausgebildeten Silicidfilmen 10s und 20s entfernt liegenden
Grenzen N1a und N1b überschneiden sich zwischen den zueinan
der nächsten Ecken der Silicidfilme 10s und 20s und bilden
als Ganzes eine Grenze N1. Die Zeichnung zeigt beispielhaft
den Fall, daß einer der PN-Übergänge J55 und J56 in der Weise
ausgebildet ist, daß er von der Oberfläche des durch die
Halbleiterschichten 10 und 20 ausgebildeten Halbleiterfilms
zu dem Isolator 9 verläuft. Selbst wenn die Silicidfilme 10s
und 20s in einer Richtung, in der der PN-Übergang J55 ver
läuft, nicht aufeinander ausgerichtet sind, liegt der PN-
Übergang J55 in bezug auf die Grenze N1 immer auf der Seite
los bzw. auf der Seite 20s des Silicidfilms. Somit wird der
Leckstrom an dem PN-Übergang J55 verringert.
Falls die Halbleiterschichten 10 und 20 den PN-Übergang J56
bilden, sind aber die Silicidfilme 10s und 20s in einer Rich
tung, in der der PN-Übergang J56 verläuft, nicht aufeinander
ausgerichtet. Der PN-Übergang J56 ist in einem Abschnitt nä
her zu dem Silicidfilm 20s als zu der Grenze N1b, während er
in einem anderen Abschnitt ferner von dem Silicidfilm 10s als
von der Grenze N1a ist. Zur Verringerung des Leckstroms wird
somit anstelle von J56 bevorzugt der PN-Übergang J55 ausge
bildet.
Auf den aktiven Gebieten 31a und 31b kann ein, muß aber kein
Halbleiterelement ausgebildet sein. Außerdem kann eine Halb
leitervorrichtung mit den Silicidfilmen 10s und 20s als Elek
troden ausgebildet sein, muß aber nicht mit ihnen ausgebildet
sein. Eine solche lockere Beschränkung ist wünschenswert, um
die Flexibilität in bezug auf den Entwurf einer Halbleiter
vorrichtung zu verbessern.
Fig. 11 ist eine Draufsicht, die beispielhaft den Fall zeigt,
daß ein Silicidfilm ausgebildet ist, der nicht als Elektrode
der Halbleitervorrichtung dient. Die Halbleiterschichten 10
und 20 bilden einen PN-Übergang J61. Ein Teilisolierkörper 45
bedeckt einen Teil der Oberflächen der Halbleiterschichten 10
und 20, auf denen mit der später zu beschreibenden Ausnahme
die Silicidfilme 10s1 bis 10s4 nicht ausgebildet sind. Mit
anderen Worten, die Silicidfilme 10s1 bis 10s4 sind auf der
Oberfläche der Halbleiterschicht 10 an einer Stelle ausgebil
det, die mit der später zu beschreibenden Ausnahme durch den
Teilisolierkörper 45 selektiv freigelegt ist.
Die Silicidfilme 10s1, 10s3 und 10s4 dienen nicht als Elektro
den der Halbleitervorrichtung, während der Silicidfilm 10s2
als Source/Drain eines Transistors Q6 wirkt. Die obenerwähnte
Ausnahme ist die Halbleiterschicht 10 unter einem Gate G6 des
Transistors Q6. Obgleich dieser Teil der Halbleiterschicht 10
nicht von dem Teilisolierkörper 45 bedeckt ist, ist er von
dem Gate G6 bedeckt, das somit nicht silicidiert ist.
Auf diese Weise enthalten die Silicidfilme 10s1, 10s3 und
10s4, die nicht als Elektroden der Halbleitervorrichtung die
nen, in einem durch eine Grenze N2 definierten Gebiet, das
nicht mehr als 2 µm von den Silicidfilmen entfernt ist, auch
den PN-Übergang J61, wodurch sie die Funktion zum Verringern
des Leckstroms ausführen.
Natürlich brauchen die aktiven Gebiete 31a, 31b und die Sili
cidfilme 10s und 20s nicht rechtwinklig zu sein. Auf den
Oberflächen der Halbleiterschichten 10 und 20, auf denen die
Silicidfilme 10s und 20s nicht ausgebildet sind, kann ein,
muß aber kein Teilisolationskörper ausgebildet sein.
Angesichts der Tatsache, daß die Defektdichte an einer Stelle
in dem Bereich von 2 µm von dem Ende des Teilisolierkörpers
oder der Silicidfilme sehr niedrig ist, verwendet das obenbe
schriebene Grundkonzept der Erfindung eine Struktur, in der
ein PN-Übergang nicht über der obengenannten Stelle liegt,
wodurch der Leckstrom verringert wird.
Fig. 12 ist eine Draufsicht einer Struktur einer Diode D1 als
Halbleitervorrichtung gemäß der vorliegenden Ausführungsform.
Fig. 13 ist eine Schnittansicht längs der Linie P1-P1 in
Fig. 12. Auf dem Isolator 9 ist eine P--Halbleiterschicht 20
vorgesehen.
Auf der Oberfläche der Halbleiterschicht 20 ist auf der dem
Isolator 9 abgewandten Seite in einer hohlen beispielsweise
im wesentlichen rechteckigen Form ein Teilisolationskörper 43
vorgesehen, der ein aktives Gebiet abtrennt. In dem hohlen
Abschnitt des Teilisolierkörpers 43 sind in dieser Reihen
folge von außen nach innen eine P+-Halbleiterschicht 15, eine
P-Halbleiterschicht 14 mit einer niedrigeren Störstellenkon
zentration als die Halbleiterschicht 15, eine N-Halbleiter
schicht 25 und eine N+-Halbleiterschicht 24 mit einer höheren
Störstellenkonzentration als die Halbleiterschicht 25 vorge
sehen, wobei diese jeweils eine hohle, im wesentlichen recht
eckige Form haben. Sämtliche Halbleiterschichten 15, 14, 24
und 25 stehen in Kontakt mit dem Isolator 9, während sie auf
der Seite, an der der Teilisolationskörper 43 angeordnet ist,
vollständig freiliegen.
Über den Halbleiterschichten 14 und 25 ist mit einem (nicht
gezeigten) dazwischenliegenden Gate-Isolierfilm ein Gate G4
vorgesehen, das den Halbleiterschichten 14 und 25 gegenüber
liegt. Außerdem stehen die Halbleiterschichten 14 und 25 in
Kontakt mit einer Oberfläche des Isolators 9, wobei sie einen
PN-Übergang J2 bilden, der auf der Seite, auf der der Teil
isolationskörper 43 angeordnet ist, freiliegt. Die Halblei
terschichten 24 und 15 besitzen eine Funktion zum Herstellen
eines Kontakts mit der N-Seite bzw. mit der P-Seite des PN-
Übergangs J2.
Da der PN-Übergang J2 mit der dazwischenliegenden Halbleiter
schicht 15 von dem Teilisolierkörper 43 getrennt ist, ist der
Kristallbaufehler an dem PN-Übergang J2 und der Leckstrom an
der Diode D1 (der Sperrstrom), wie im Grundkonzept der Erfin
dung beschrieben, sehr niedrig.
Fig. 14 ist eine Draufsicht einer Struktur einer Diode D2 als
Halbleitervorrichtung gemäß der vorliegenden Ausführungsform.
Fig. 15 ist eine Schnittansicht längs der in Fig. 14 gezeig
ten Linie P2-P2. Auf dem Isolator 9 ist eine P-Halbleiter
schicht 16 vorgesehen.
Auf einer Oberfläche der Halbleiterschicht 16 ist auf der dem
Isolator 9 abgewandten Seite in einer hohlen, beispielsweise
im wesentlichen rechteckigen Form ein Teilisolierkörper 45
vorgesehen, um ein aktives Gebiet abzutrennen. In dem hohlen
Abschnitt des Teilisolierkörpers 45 ist selektiv eine N-Halb
leiterschicht 17 ausgebildet, die mit der Halbleiterschicht
16 einen PN-Übergang J4 bildet. Der PN-Übergang J4 steht in
Kontakt mit dem Isolator 9, während er auf der Seite, auf der
der Teilisolierkörper 45 angeordnet ist, freiliegt. Der PN-
Übergang J4 ist aber teilweise (auf der Seite des Isolators
9) unter dem Teilisolierkörper 45 angeordnet.
In der Halbleiterschicht 17 ist eine N+-Halbleiterschicht 28
ausgebildet, die mit dem Isolator 9 in Kontakt steht, während
sie auf der Seite, auf der der Teilisolierkörper 45 angeord
net ist, freiliegt. In der Halbleiterschicht 16 ist in dem
hohlen Abschnitt des Teilisolierkörpers 45 eine P+-Halblei
terschicht 27 ausgebildet, die mit dem Isolator 9 in Kontakt
steht, während sie auf der Seite, auf der der Teilisolierkör
per 45 angeordnet ist, freiliegt. Die Halbleiterschicht 27
besitzt die gleiche P-Leitfähigkeit wie die Halbleiterschicht
16, aber eine höhere Störstellenkonzentration. Die Halblei
terschicht 28 besitzt die gleiche N-Leitfähigkeit wie die
Halbleiterschicht 16, aber eine höhere Störstellenkonzentra
tion. Somit besitzen die Halbleiterschichten 28 und 27 eine
Funktion zum Herstellen eines Kontakts mit der N-Seite bzw.
mit der P-Seite des PN-Übergangs J4.
Fig. 16 ist eine vergrößerte Schnittansicht eines Gebietes B
in der Umgebung des in Fig. 15 auf der rechten Seite angeord
neten PN-Übergangs J4. Wenn ein Maximalwert d1 eines Abstands
zwischen dem PN-Übergang J4 und einer Grenze zwischen dem
Teilisolierkörper 45 und der Halbleiterschicht 17 nicht mehr
als 2 µm beträgt, ist der Kristallbaufehler an dem PN-Über
gang J4 wie im Grundkonzept der Erfindung beschrieben sehr
klein. Dies betrifft auch einen Abschnitt des PN-Übergangs
J4, der in Fig. 15 nicht erscheint. Wie in der ersten bevor
zugten Ausführungsform ist der Kristallbaufehler auch an dem
in Fig. 15 links angeordneten PN-Übergang J4 sehr klein, wo
bei der Leckstrom (der Sperrstrom) an der Diode D2 sehr nied
rig ist.
Fig. 17 ist eine Draufsicht einer Struktur eines CMOS-Transi
stors 100 als Halbleitervorrichtung gemäß der vorliegenden
Ausführungsform. Fig. 18 ist eine Schnittansicht längs der in
Fig. 17 gezeigten Linie P3-P3.
Auf dem Isolator 9 sind die N--Halbleiterschicht 10 und die P--Halb
leiterschicht 20 ausgebildet. Ein Ende 10t der Halblei
terschicht 10 und ein Ende 20t der Halbleiterschicht 20 bil
den einen PN-Übergang J5, der mit dem Isolator 9 in Kontakt
steht, während er auf einer dem Isolator 9 gegenüberliegenden
Seite freiliegt.
Auf der Oberfläche der Halbleiterschichten 16, 20 sind auf
der dem Isolator 9 abgewandten Seite jeweils die Teilisolier
körper 41 bzw. 42 vorgesehen. In einem aktiven Gebiet, das
durch den Teilisolierkörper 41 abgetrennt ist, sind ein Halb
leiterelement Q1 mit den Gates G1 und G2 und ein PMOS-Transi
stor 1 ausgebildet. In einem aktiven Gebiet, das durch den
Teilisolierkörper 42 abgetrennt ist, sind ein Halbleiterele
ment Q2 mit einem Gate G3 und ein NMOS-Transistor 2 ausgebil
det. Zwischen dem Teilisolierkörper 41 und 42 liegen der PN-
Übergang J5 und die Enden 10t und 20t in dem Gebiet 30 teil
weise frei.
Mit Bezug auf den PMOS-Transistor 1 sind in dem durch den
Teilisolierkörper 41 abgetrennten aktiven Gebiet die P+-
Source/Drain-Schichten 11 und 12 ausgebildet, während auf der
Halbleiterschicht 10 mit einem dazwischenliegenden Gate-Iso
lierfilm eine Gate-Elektrode 13 ausgebildet ist. Mit Bezug
auf den NMOS-Transistor 2 sind in dem aktiven Gebiet, das mit
dem Teilisolierkörper 42 abgetrennt ist, die P+-Source/Drain-
Schichten 21 und 22 ausgebildet, während auf der Halbleiter
schicht 20 mit einem dazwischenliegenden Gate-Isolierfilm
eine Gate-Elektrode 23 ausgebildet ist. Im Interesse der Ein
fachheit sind in Fig. 17 die Gate-Isolierfilme und die Sei
tenwände an den Seiten der Gate-Elektroden 13 und 23 wegge
lassen.
In dem durch den PMOS-Transistor 1 und durch den NMOS-Transi
stor 2 gebildeten CMOS-Transistor 100 ist der durch das Ende
20t der Halbleiterschicht 20 mit der gleichen P-Leitfähigkeit
wie die Source/Drain-Schichten 11 und 12 mit der niedrigeren
Störstellenkonzentration und durch das Ende 10t der Halblei
terschicht 10 mit der gleichen N-Leitfähigkeit wie die
Source/Drain-Schichten 21 und 22 mit der niedrigeren Stör
stellenkonzentration ausgebildete PN-Übergang J5 von den bei
den Teilisolierkörpern 41 und 42 getrennt. Folglich ist der
Kristallbaufehler an dem PN-Übergang J5, wie im Grundkonzept
der Erfindung beschrieben wurde, sehr klein, was im Vergleich
zu einem in Fig. 62 gezeigten CMOS-Transistor 200 eine starke
Verringerung eines anomalen Leckstroms ermöglicht.
Wie in den Fig. 17 und 18 gezeigt ist, ist das Gebiet 30, in
dem der PN-Übergang J5 angeordnet ist, als Scheingebiet ge
zeigt, in dem kein Halbleiterelement ausgebildet ist. Wie in
der ersten und in der zweiten bevorzugten Ausführungsform
beschrieben wurde, kann die im Grundkonzept der Erfindung
beschriebene Wirkung aber auch in dem Fall erhalten werden,
daß durch einen von einem Teilisolierkörper getrennt ausge
bildeten oder unter dem Teilisolierkörper mit einem Abstand
von nicht mehr als 2 µm ausgebildeten PN-Übergang ein Element
ausgebildet wird.
Die Fig. 19 bis 21 sind Schnittansichten einer Abfolge der
Schritte eines Verfahrens zum Ausbilden des CMOS-Transistors
100. Auf dem Isolator 9 wird ein Halbleiterfilm 3 aufge
bracht, der einkristallines Silicium enthält. Der Isolator
enthält beispielsweise eine Oxidschicht. Anschließend wird
auf einer gesamten Oberfläche des Halbleiterfilms 3 auf der
dem Isolator 9 abgewandten Seite ein Unterlagenoxidfilm 49
ausgebildet. Außerdem werden getrennt von dem Isolator 9 die
Teilisolierkörper 41 und 42 ausgebildet. Somit wird eine in
Fig. 19 gezeigte Struktur erhalten. Verschiedene Verfahren
zum Ausbilden eines Teilisolierkörpers werden später be
schrieben. Die US-09/466.934 und die US-09/639.953, deren
Offenbarungen hier durch Literaturhinweis eingefügt sind,
offenbaren Verfahren zum Ausbilden eines Teilisolierkörpers,
die auf den Teilisolierkörper der vorliegenden Beschreibung
anwendbar sind.
Wie in Fig. 20 gezeigt ist, werden der Teilisolierkörper 42
und der durch den Teilisolierkörper 42 abgetrennte Halblei
terfilm 3, auf dem später der NMOS-Transistor 2 ausgebildet
werden soll, mit einem Resist 81 bedeckt. Mit dem Resist 81
als Maske wird durch den Unterlagenoxidfilm 49 oder weiter
durch den Teilisolierkörper 41 eine Ionenimplantation 61 mit
Phosphor oder Arsen für den Halbleiterfilm 3 ausgeführt.
Durch die Ionenimplantation 61 bilden ein Abschnitt unter dem
Teilisolierkörper 41 und der durch den Teilisolierkörper 41
abgetrennte Halbleiterfilm 3, auf dem später der PMOS-
Transistor 1 ausgebildet werden soll, die
Halbleiterschicht 10.
Wie in Fig. 21 gezeigt ist, werden die N--Halbleiterschicht
10 und der Teilisolierkörper 41 mit einem Resist 82 bedeckt.
Durch den Unterlagenoxidfilm 49 oder weiter durch den Teiliso
lierkörper 42 wird eine Ionenimplantation 62 mit Bor für den
Halbleiterfilm 3 ausgeführt. Durch die Ionenimplantation 62
bilden ein Abschnitt unter dem Teilisolierkörper 42 und der
durch den Teilisolierkörper 42 abgetrennte Halbleiterfilm 3,
auf dem später der NMOS-Transistor 2 ausgebildet werden soll,
die P-Halbleiterschicht 20.
Anschließend wird der Unterlagenoxidfilm 49 entfernt, während
mit einem wohlbekannten Verfahren der Gate-Isolierfilm, die
Gate-Elektroden 13, 23 und die Source/Drain-Schichten 11, 12,
21 und 22 ausgebildet werden, wodurch eine in Fig. 12 ge
zeigte Struktur erhalten wird.
Fig. 22 ist eine Draufsicht einer Struktur eines Widerstands
R1 als Halbleitervorrichtung gemäß der vorliegenden Ausfüh
rungsform. Fig. 23 ist eine Schnittansicht eines Querschnitts
längs der in Fig. 22 gezeigten Linie P4-P4 sowie eines Quer
schnitts, dessen Lage in Fig. 22 nicht gezeigt ist. Der er
stere Schnitt ist rechts gezeigt, während der letztere, mit
einem dazwischenliegenden Bruchabschnitt Z zu dem anderen
benachbarte, Schnitt links gezeigt ist. Auf dem Isolator 9
ist die P--Halbleiterschicht 20 ausgebildet.
Auf der Oberfläche der Halbleiterschicht 20 ist auf der dem
Isolator 9 abgewandten Seite in einer hohlen, beispielsweise
im wesentlichen rechteckigen Form ein Teilisolierkörper 44
vorgesehen, um ein aktives Gebiet abzutrennen. In dem hohlen
Abschnitt des Teilisolierkörpers 44 ist getrennt von dem
Teilisolierkörper 44 eine N-Halbleiterschicht 25 ausgebildet.
In der Halbleiterschicht 25 sind die N+-Halbleiterschichten
26a und 26b mit dem gleichen Leitungstyp wie die Halbleiter
schicht 25 und mit einer höheren Störstellenkonzentration
vorgesehen. Somit besitzen die Halbleiterschichten 26a und
26b eine Funktion zum Herstellen eines Kontakts mit einem
durch die Halbleiterschicht 25 ausgebildeten resistiven Ele
ment.
Die Halbleiterschichten 20 und 25 bilden in der vorliegenden
Ausführungsform einen PN-Übergang J3. Da der PN-Übergang J3
von dem Teilisolierkörper 44 getrennt ist, sind die im Grund
konzept der Erfindung beschriebenen Bedingungen erfüllt, wo
bei die gleiche Wirkung erhalten wird. Natürlich kann der
Leckstrom, soweit die im Grundkonzept der Erfindung beschrie
benen Bedingungen erfüllt sind, selbst dann verringert wer
den, wenn die Halbleiterschicht 25 mit dem Teilisolierkörper
44 in Kontakt steht, während der PN-Übergang J3 teilweise
unter dem Teilisolierkörper 44 ausgebildet ist.
Die obenbeschriebene erste bis dritte bevorzugte Ausführungs
form zeigen beispielhaft den Fall, daß es in jedem Paar von
einander verschiedener Leitungstypen jeweils eine Halbleiter
schicht mit hoher Störstellenkonzentration und die andere mit
niedriger Störstellenkonzentration, d. h. insgesamt wenig
stens vier Arten von Halbleiterschichten, gibt, wobei ein
durch ein Paar von Halbleiterschichten mit niedrigeren Stör
stellenkonzentrationen ausgebildeter PN-Übergang die im
Grundkonzept der Erfindung beschriebenen Bedingungen erfüllt.
Insbesondere dann, wenn als Halbleitervorrichtung wie in der
vorliegenden Ausführungsform ein Widerstand ausgebildet wird,
kann die im Grundkonzept der Erfindung beschriebene Wirkung
aber erhalten werden, ohne daß die obenbeschriebenen vier
Arten von Halbleiterschichten erforderlich sein müssen.
Fig. 24 ist eine Draufsicht einer Struktur eines Widerstands
R11 als einer weiteren Halbleitervorrichtung gemäß der vor
liegenden Ausführungsform. Fig. 25 ist eine Schnittansicht
längs der in Fig. 24 gezeigten Linie P41-P41. Anstelle der N-
Halbleiterschicht 25 in dem Widerstand R1 enthält der Wider
stand R11 eine N+-Halbleiterschicht 251, während er die N+-
Halbleiterschichten 26a und 26b nicht enthält. Auf der Ober
seite der N+-Halbleiterschicht 251 sind die Verdrahtungen 26c
und 26d getrennt voneinander vorgesehen. Die Halbleiter
schicht 251 besitzt eine erhöhte Störstellenkonzentration, um
zwischen den Verdrahtungen 26c und 26d einen Ohmschen Kontakt
herzustellen.
Andererseits gibt es wenig Fälle, in denen in einer inte
grierten Schaltung ein Widerstand allein verwendet wird. In
vielen Fällen ist ebenfalls ein CMOS-Transistor ausgebildet,
womit auf dem Isolator 9 ebenfalls ein PMOS-Transistor ausge
bildet ist. Beispielsweise sind, die obenbeschriebenen vier
Arten von Halbleiterschichten selbstverständlich auch in ei
ner integrierten Schaltung vorhanden, in der der PMOS-Transi
stor 1 wie etwa beispielsweise der auf der linken Seite in
Fig. 23 gezeigte PMOS-Transistor zusammen mit dem auf der
rechten Seite gezeigten Widerstand R1 angebracht ist. Natür
lich sind die obenbeschriebenen vier Arten von Halbleiter
schichten selbstverständlich auch in einer integrierten
Schaltung vorhanden, in der Halbleiterschichten, die den Wi
derstand bilden, die entgegengesetzten Leitungstypen des
obengenannten Falls haben, und auf denen der Widerstand und
ein NMOS-Transistor angebracht sind.
Fig. 26 ist eine Draufsicht einer Struktur eines Widerstands
R2 als einer weiteren Halbleitervorrichtung gemäß der vorlie
genden Ausführungsform. Fig. 27 ist eine Schnittansicht längs
der in Fig. 26 gezeigten Linie P5-P5. Der Widerstand R2 be
sitzt eine Struktur, in der der Widerstand R1 außerdem eine
Gate-Elektrode G5 enthält, die entgegengesetzt zu dem PN-
Übergang J3 ist, wobei die Halbleiterschicht 25 mit einem
(nicht gezeigten) Gate-Isolierfilm dazwischenliegt. Eine sol
che Struktur kann natürlich den Leckstrom verringern.
Das Silicidieren der Oberflächen der Source/Drain-Schichten
11, 12, 21 und 22 in dem in Fig. 17 gezeigten CMOS-Transistor
100 führt zum Silicidieren der in dem Gebiet 30 freiliegenden
Oberflächen der Enden 10t und 20t, was zu einer Leitung zwi
schen den Halbleiterschichten 10 und 20 führt. Um einen sol
chen Kurzschluß zu vermeiden, wird ein getrennt von den Teil
isolierkörpern 41 und 42 ausgebildeter freiliegender PN-Über
gang wie etwa der PN-Übergang J5 beim Ausführen des Silici
dierens bevorzugt mit einem Isolator bedeckt.
Fig. 28 ist ein Querschnitt einer Struktur einer Halbleiter
vorrichtung gemäß der vorliegenden Ausführungsform, in der
der in Fig. 17 gezeigte CMOS-Transistor 100 außerdem einen
Isolierfilm 48 enthält, der das Gebiet 30 bedeckt. Für den
Isolierfilm 48 können beispielsweise ein Nitridfilm, ein
Oxidfilm oder ein Nitridfilm mit einem Oxidfilm als Unterla
geschicht verwendet werden.
Nachdem der Isolierfilm 48 über der gesamten in Fig. 17 ge
zeigten Struktur ausgebildet wurde, kann er in der Weise
strukturiert werden, daß er nur in dem Gebiet 30 verbleibt.
Alternativ kann er in dem Schritt des Ausbildens der Seiten
wände der Gate-Elektroden 13 und 23 ausgebildet werden, was
das Ausbilden erleichtert. Beispielsweise kann der Isolier
film 48 dadurch verbleiben, daß das Gebiet 30 beim anisotro
pen Ätzen eines Isolierfilms als Material für eine Seitenwand
mit einer Maske bedeckt wird.
Fig. 29 ist eine Schnittansicht einer durch Silicidieren des
wie in Fig. 28 gezeigt konstruierten CMOS-Transistors 100
erhaltenen Struktur. Auf den Oberflächen der Gate-Elektroden
13, 23 bzw. der Source/Drain-Schichten 11, 12, 21 und 22 kön
nen die Silicidfilme 13s, 23s, 11s, 12s, 21s und 22s ausge
bildet werden. Die Enden 10t und 20t liegen aber nicht frei,
so daß kein Silicidfilm ausgebildet wird, der die beiden En
den kurzschließt.
Beim Ausführen des Silicidierens reicht es aus, eine
Abdeckung zu schaffen, die das Gebiet 30 mit einem Material
bedeckt, das eine Isolierfläche enthält, die mit den Enden
10t und 20t in Kontakt steht. Die Abdeckung braucht nicht als
Ganzes isolierend zu sein.
Fig. 30 ist eine Schnittansicht einer Struktur einer weiteren
Halbleitervorrichtung gemäß der vorliegenden Ausführungsform,
in der der in Fig. 17 gezeigte CMOS-Transistor 100 außerdem
ein Schein-Gate DG enthält, das das Gebiet 30 bedeckt. Unter
dem Schein-Gate DG befindet sich ähnlich zu den Gate-Elektro
den 13 und 23 ein Gate-Isolierfilm, so daß die Enden 10t und
20t nicht kurzgeschlossen sind. Eine solche Struktur kann in
dem Schritt des Ausbildens des Gate-Isolierfilms und in dem
Schritt des Ausbildens der Gate-Elektroden 13 und 23 ausge
bildet werden und kann somit leicht hergestellt werden. Die
Gate-Elektroden 13, 23 und das Schein-Gate DG enthalten bei
spielsweise Polysilicium.
Fig. 31 ist eine Schnittansicht einer durch Silicidieren des
wie in Fig. 30 gezeigt konstruierten CMOS-Transistors 100
erhaltenen Struktur. Auf den Oberflächen der Gate-Elektroden
13, 23, des Schein-Gates DG bzw. der Source/Drain-Schichten
11, 12, 21 und 22 können die Silicidfilme 13s, 23s, DGs, 11s,
12s, 21s und 22s ausgebildet sein. Die Enden 10t und 20t lie
gen aber nicht frei, so daß kein Silicidfilm ausgebildet ist,
der die beiden Enden kurzschließt.
Wie oben beschrieben wurde, wird beim Ausführen des Silici
dierens auf dem PN-Übergang vorzugsweise die obenerwähnte
getrennt von dem Teilisolierkörper ausgebildete Abdeckung
vorgesehen. Dies betrifft den PN-Übergang J3 des Widerstands
R1, wobei verhindert wird, daß der PN-Übergang J3 beim Sili
cidieren kurzgeschlossen wird. Es ist ausreichend, daß der
Isolierfilm 48 wenigstens den Übergang J3 bedeckt. Wie in
Fig. 32 gezeigt ist, kann die Halbleiterschicht 26, nachdem
sie mit dem Isolierfilm 48 bedeckt worden ist, durch Herstel
len einer Öffnung in dem Isolierfilm 48 freigelegt werden.
Wie in Fig. 33 gezeigt ist, kann eine Öffnung in einem später
zu silicidierenden Abschnitt des Isolierfilms 48 alternativ
zuvor hergestellt werden. Wie in Fig. 34 gezeigt ist, kann
der Isolierfilm 48 natürlich mit dem Teilisolierkörper 44 in
Kontakt stehen. Mit Bezug auf den in Fig. 3 gezeigten PN-
Übergang J42 wird bevorzugt die obenerwähnte Abdeckung vorge
sehen, die einen Teil des in den aktiven Gebieten 31a und 31b
freiliegenden PN-Übergangs J42 bedeckt.
Mit Bezug auf einen mit einem Teilisolierkörper bedeckten PN-
Übergang werden aber der in Fig. 3 gezeigte PN-Übergang J41,
der in Fig. 4 gezeigte PN-Übergang J43 und der in Fig. 5 ge
zeigte PN-Übergang J45 beispielsweise in bezug auf den Teil
isolierkörper 45 auf der Seite des Isolators 9 ausgebildet.
Somit werden die Übergänge nicht freigelegt, so daß ein Vor
teil daran besteht, daß die obenerwähnte Abdeckung nicht er
forderlich ist. Außerdem ermöglicht die Anwesenheit des Teil
isolierkörpers auch die Verringerung der parasitären Kapazi
tät der Verdrahtung, falls auf einen solchen PN-Übergang eine
Verdrahtung gelegt wird.
Fig. 35 ist eine Draufsicht, die beispielhaft eine Anordnung
eines PN-Übergangs und eines Silicidfilms gemäß der vorlie
genden Ausführungsform zeigt. Fig. 36 ist eine Schnittansicht
längs der in Fig. 35 gezeigten Linie P6-P6. Die Halbleiter
schichten 10 und 20 wirken beispielsweise als N-Wanne bzw.
als P-Wanne und bilden einen PN-Übergang J57. Auf den Halb
leiterschichten 10 und 20 ist ein Teilisolierkörper 72 mit
den Öffnungsfenstern 32 und 33 ausgebildet. Das Öffnungsfen
ster 32 ist in der Weise vorgesehen, daß es den PN-Übergang
J57 überspannt, während das Öffnungsfenster 33 auf der Halb
leiterschicht 10 vorgesehen ist.
Auf den Oberflächen der in den Öffnungsfenstern 32 und 33
silicidierten Halbleiterschichten 10 und 20 befinden sich die
Silicidschichten 10s bzw. 20s. Das Öffnungsfenster 32 ist in
der Weise ausgebildet, daß es den PN-Übergang J57 überspannt.
Um einen Kurzschluß des PN-Übergangs 57 zu verhindern, muß
ein Kurzschluß der Silicidfilme 10s und 20s verhindert wer
den. Um einen Kurzschluß der Silicidfilme 10s und 20s zu ver
hindern, wird somit auf dem PN-Übergang J57 in dem Öffnungs
fenster 32 ein Isolierfilm 71 als Maske vorgesehen, der das
Silicidieren verhindert. Anschließend wird das Silicidieren
ausgeführt.
Die Wirkung der Erfindung wird erhalten, wenn wie in Fig. 36
gezeigt wenigstens entweder der Abstand t1 von einem Ende des
Silicidfilms 10s zu dem PN-Übergang J57 in Richtung zu dem
Silicidfilm 20s oder der Abstand t2 von einem Ende des Sili
cidfilms 20s zu dem PN-Übergang J57 in Richtung zu dem Sili
cidfilm 10s nicht größer als τ = 2 µm ist. Um den Leckstrom zu
verringern, sollte vorzugsweise an allen Stellen, an denen
der PN-Übergang J57 verläuft, die Beziehung t1 ≦ τ oder t2 ≦ τ
erfüllt sein. Wenn die 2 µm von den Silicidfilmen 10s bzw.
20s entfernten Gebiete beispielsweise in der Weise ausgebil
det werden, daß sie miteinander verbunden sind, brauchen die
Silicidfilme 10s, 20s und der Isolierfilm 71 nicht notwendig
weiter in der verlängerten Richtung des PN-Übergangs J57 zu
verlaufen. Fig. 35 zeigt den Fall, daß die Silicidfilme 10s
und 20s in der verlängerten Richtung des PN-Übergangs J57
soweit benachbart zueinander sind, daß die 2 µm von dem Sili
cidfilm 10s bzw. 20s entfernten Grenzen N3 miteinander ver
bunden sind. Somit braucht der Isolierfilm 71 in diesem Fall
nicht durchgehend in der verlängerten Richtung des PN-Über
gangs J57 vorgesehen zu sein.
In der vorliegenden Ausführungsform ist für das durch den
Teilisolierkörper 72 geöffnete Öffnungsfenster 32 der Iso
lierfilm 71 zum Bedecken des PN-Übergang J57 vorgesehen, der
den PN-Übergang J57 überspannt. Die Halbleiterschichten 10
und 20 werden mit dem Isolierfilm 71 als Maske silicidiert,
was eine Verringerung des Leckstroms an dem PN-Übergang J57
ermöglicht.
Um zu verhindern, daß anstelle eines Isolierfilms der PN-
Übergang silicidiert wird, kann ein Schein-Gate als Maske
verwendet werden. Fig. 37 ist eine Schnittansicht längs der
Linie P3-P3 in Fig. 17, die eine ähnliche Struktur wie
Fig. 31 zeigt. Der Unterschied gegenüber der Struktur aus
Fig. 31 besteht darin, daß das Schein-Gate DG weder das ge
samte Gebiet 30 noch die Halbleiterschichten 10t, 20t be
deckt, während ein Isolierfilm 77 die Halbleiterschicht 20t
in dem Gebiet 30 bedeckt. Fig. 37 zeigt beispielhaft den
Fall, daß zu dem Schein-Gate DG eine Seitenwand hinzugefügt
ist.
Das Silicidieren wird unter Verwendung eines solchen Schein-
Gates DG und Isolierfilms 77 ausgeführt, so daß an der Ober
fläche der Halbleiterschicht 10t in dem Gebiet 30 der Sili
cidfilm 10s ausgebildet wird. Falls der Abstand zwischen dem
Silicidfilm 10s und dem PN-Übergang J5 nicht mehr als 2 µm
beträgt, braucht auf der Halbleiterschicht 20t wie in Fig. 37
kein Silicidfilm ausgebildet zu werden, was eine Verringerung
der parasitären Kapazität ermöglicht.
Natürlich kann die Halbleiterschicht 20t wie in Fig. 38 mit
dem Schein-Gate DG bedeckt sein, während alternativ sowohl
der PN-Übergang J5 als auch die Halbleiterschicht 20t wie in
Fig. 39 gezeigt mit dem Isolierfilm 77 bedeckt sein können.
Fig. 40 ist eine Draufsicht, die beispielhaft eine Anordnung
eines PN-Übergangs und eines Silicidfilms gemäß der vorlie
genden Ausführungsform zeigt. Die Fig. 41 und 42 sind
Schnittansichten, die beispielhaft zwei Schnitte an den Stel
len längs der in Fig. 40 gezeigten Linie P7-P7 zeigen. Die
Halbleiterschichten 10 und 20 wirken beispielsweise als N-
Wanne bzw. als P-Wanne und bilden einen PN-Übergang J58. Auf
den Halbleiterschichten 10 und 20 ist ein Teilisolierkörper
73 ausgebildet, der in einem Öffnungsfenster 34 die Halblei
terschicht 10 und den Silicidfilm 10s freilegt.
Das Öffnungsfenster 34 ist selektiv mit einer Maske 74 be
deckt. Fig. 41 und Fig. 42 zeigen die Fälle der Verwendung
eines Isolierfilms 74a bzw. eines Schein-Gates 74b als Maske
74.
Wie in Fig. 41 gezeigt ist, legt der Isolierfilm 74a ähnlich
zu dem in Fig. 36 gezeigten Isolierfilm 71 gemäß der sechsten
bevorzugten Ausführungsform in Verbindung mit dem Teiliso
lierkörper 73 selektiv die Halbleiterschicht 10 frei, wobei
er als Maske wirkt, die das Silicidieren verhindert.
Der Silicidfilm braucht nicht auf der gesamten nicht mit ei
nem Teilisolierkörper bedeckten Oberfläche einer Halbleiter
schicht ausgebildet zu werden. Es ist ausreichend, wenn der
Silicidfilm an einer Stelle ausgebildet wird, an der der PN-
Übergang in einem Abstandsbereich von 2 µm liegt. Ein solches
selektives Silicidieren der Oberfläche der Halbleiterschicht
verringert eine zu silicidierende Fläche. Dies ermöglicht
eine Verringerung der parasitären Kapazität zwischen dem Si
licidfilm und einem weiteren Leiter wie etwa einer über dem
Silicidfilm vorgesehenen Verdrahtung.
Wie in Fig. 42 gezeigt ist, enthält das Schein-Gate 74b vor
dem Silicidieren: einen Isolierfilm 743, der in dem Schritt
des Ausbildens eines Gate-Isolierfilms eines anderen, nicht
gezeigten MOS-Transistors ausgebildet worden ist; und einen
leitenden Film 742, der in dem Schritt des Ausbildens einer
Gate-Elektrode des MOS-Transistors ausgebildet worden ist.
Beim Silicidieren der Halbleiterschicht 10 wirkt das Schein-
Gate 74b als Maske, die das Silicidieren der Halbleiter
schicht 10 verhindert, während auf der Oberfläche des leiten
den Films 742 ein Silicidfilm 741 ausgebildet wird. Dadurch
können das Gate des MOS-Transistors und das Schein-Gate 74b
in Dickenrichtung die gleiche Struktur besitzen. Im Vergleich
zu dem Isolierfilm 74a ermöglicht die Verwendung des Schein-
Gates 74b als Maske beim Silicidieren der Halbleiterschicht
10 unabhängig davon, ob die Halbleiterschicht 10 als Schein
schicht wirkt oder mit dem MOS-Transistor versehen ist, eine
gleichförmige Dicke der Halbleiterschicht 10. Dementsprechend
kann die Ebenheit eines auf der Halbleiterschicht 10 auszu
bildenden Zwischenschichtisolierfilms verbessert werden.
Fig. 43 ist eine Draufsicht, die beispielhaft eine Anordnung
eines PN-Übergangs und eines Silicidfilms gemäß der vorlie
genden Ausführungsform zeigt. Die Fig. 44 und 45 sind
Schnittansichten, die zwei Beispielschnitte längs der in
Fig. 43 gezeigten Linie P8-P8 zeigen. Die Halbleiterschichten
10 und 20 wirken beispielsweise als N-Wanne bzw. als P-Wanne
und bilden einen PN-Übergang J59. Auf den Halbleiterschichten
10 und 20 ist ein Teilisolierkörper 75 mit den Öffnungsfen
stern 35 und 36 ausgebildet.
Auf den Halbleiterschichten 10 bzw. 20 sind in der Öffnung 36
ein PMOS-Transistor Q4 und ein NMOS-Transistor Q5 ausgebil
det. Das Öffnungsfenster 35 ist mit Ausnahme seines Randes
mit einer Maske 76 bedeckt.
Die Halbleiterschichten 10 und 20 sind durch das Öffnungsfen
ster 35, das als Scheinfenster dient und auf dem keine Halb
leitervorrichtung ausgebildet ist, von dem Teilisolierkörper
75 zu sehen. Es kann ein Schein-Gate mit beliebiger Größe und
Form verwendet werden. In Fig. 43 wird das quadratische Öff
nungsfenster 35 verwendet, während mit Ausnahme der von den
Transistoren Q4 und Q5 eingenommenen Stellen mehrere Öff
nungsfenster in Matrixform vorgesehen sind. Die Anordnung der
Öffnungsfenster 35 mit einem solchen Muster kann leicht durch
automatische Strukturanordnung realisiert werden. Es braucht
aber nicht gesagt zu werden, daß das Öffnungsfenster 36, in
dem die Transistoren Q4 und Q5 ausgebildet sind, und die Öff
nungsfenster 35 den PN-Übergang J59 in der vorliegenden Aus
führungsform nicht überspannen.
Die Fig. 44 und 45 zeigen die Fälle der Verwendung eines Iso
lierfilms 76a bzw. eines Schein-Gates 76b als Maske 76.
Wie in Fig. 44 gezeigt ist, legt der Isolierfilm 76a ähnlich
zu dem in Fig. 36 gezeigten Isolierfilm 71 gemäß der sechsten
bevorzugten Ausführungsform in Verbindung mit dem Teiliso
lierkörper 75 selektiv die Halbleiterschicht 10 frei, wobei
er als Maske wirkt, die das Silicidieren verhindert. Um die
gleiche Wirkung wie in der siebenten bevorzugten Ausführungs
form zu erhalten, kann das Öffnungsfenster 35 an einer Stelle
ausgebildet sein, an der der PN-Übergang in einen Abstandsbe
reich von 2 µm liegt.
Wie in Fig. 45 gezeigt ist, enthält das Schein-Gate 76b vor
dem Silicidieren: einen in dem Schritt des Ausbildens des
Gate-Isolierfilms des Transistors Q4 und Q5 ausgebildeten
Isolierfilm 763; einen in dem Schritt des Ausbildens der
Gate-Elektroden der Transistoren ausgebildeten leitenden Film
762; und eine in dem Schritt des Ausbildens der Seitenwände
der Transistoren ausgebildete Seitenwand 764. Beim Silicidie
ren der Halbleiterschichten 10 und 20 wirkt das Schein-Gate
76b als Maske, die das Silicidieren der Halbleiterschichten
10 und 20 verhindert, während auf der Oberfläche des leiten
den Films 762 ein Silicidfilm 761 ausgebildet wird. Wenn das
Schein-Gate 76b als Maske verwendet wird, die das Silicidie
ren der Halbleiterschichten 10 und 20 verhindert, kann es in
der gleichen Höhe wie die Gates G7 und G8 der Transistoren Q4
und Q5 ausgebildet werden. Dementsprechend kann die Ebenheit
des Zwischenschichtisolierfilms wie in der siebenten bevor
zugten Ausführungsform verbessert werden.
Im folgenden werden verschiedene Verfahren zum Ausbilden ei
nes Teilisolierkörpers beschrieben. Der in den obengenannten
bevorzugten Ausführungsformen erläuterte Teilisolierkörper
kann mit den folgenden Verfahren ausgebildet werden.
Die Fig. 46 bis 51 sind Schnittansichten einer Abfolge der
Schritte eines ersten Verfahrens zum Ausbilden eines Teiliso
lierkörpers. Zunächst wird ein Halbleitersubstrat 501 vorbe
reitet und darin mit einem Verfahren wie etwa dem SIMOX-Ver
fahren, das von einer Ionenimplantation mit Sauerstoff oder
dergleichen begleitet ist, ein vergrabener Oxidfilm 90 ausge
bildet. Der vergrabene Oxidfilm 90 unterteilt das Halbleiter
substrat 501 in seiner Dickenrichtung in die Halbleiter
schichten 501a und 501b. Somit wird die in Fig. 46 gezeigte
Struktur erhalten. Beispielsweise entsprechen der vergrabene
Oxidfilm 90 und die Halbleiterschicht 501b dem obenbeschrie
benen Isolator 9 und dem Halbleiterfilm 3, wobei sie bei
spielsweise auf eine Dicke von 100 bis 400 nm bzw. von 50 bis
200 nm eingestellt werden. Natürlich kann eine in Fig. 32
gezeigte Struktur mit einem Kontaktierungsverfahren erhalten
werden.
Nachfolgend werden auf der Halbleiterschicht 501b beispiels
weise ein Oxidfilm 502 mit einer Dicke von 20 nm und ein Ni
tridfilm 503 mit einer Dicke von etwa 200 nm abgeschieden.
Ferner wird darauf ein Resist 504 mit einer Öffnung ausgebil
det und dadurch eine in Fig. 47 gezeigte Struktur erhalten.
Der Oxidfilm 502 kann entweder mit dem CVD-Verfahren oder
durch Wärmeoxidation der Halbleiterschicht 501b ausgebildet
werden. Der Nitridfilm 503 kann mit dem CVD-Verfahren ausge
bildet werden und durch einen Nitridoxidfilm ersetzt werden.
Nachfolgend werden der Nitridfilm 503 und der Oxidfilm 502
mit einem Resist 504 als Maske geätzt. Die Halbleiterschicht
501b wird weiter geätzt, um ihre Dicke zu verringern, während
sie auf dem vergrabenen Oxidfilm 90 verbleibt. Somit wird ein
in Fig. 48 gezeigter Graben 510 erhalten.
Daraufhin wird der Resist 504 entfernt und von der Seite des
Grabens 510 ein Oxidfilm 505 abgeschieden, dessen Dicke
(z. B. 500 nm) ausreicht, um den Graben 510 zu vergraben,
wodurch eine in Fig. 49 gezeigte Struktur erhalten wird.
Daraufhin wird auf ähnliche Weise wie in einer herkömmlichen
Grabenisolation eine CMP-Verarbeitung ausgeführt, um den Ni
tridfilm 503 zu polieren und seine Dicke zu verringern. Somit
wird eine in Fig. 50 gezeigte Struktur erhalten.
Der Nitridfilm 503 und der Oxidfilm 502 werden geätzt und
entfernt. Wie in Fig. 51 gezeigt ist, wirkt dadurch der auf
einer Oberfläche der auf dem vergrabenen Oxidfilm 90 vorgese
henen Halbleiterschicht 501b verbleibende Oxidfilm 505 als
Teilisolierkörper.
Die Fig. 52 bis 56 sind Schnittansichten, die eine Abfolge
der Schritte eines zweiten Verfahrens zum Ausbilden eines
Teilisolierkörpers zeigen. Auf die gleiche Weise wie im er
sten Verfahren zum Ausbilden des Teilisolierkörpers wird eine
in Fig. 33 gezeigte Struktur erhalten. Anschließend werden
der Nitridfilm 503, der Oxidfilm 502 und die Halbleiter
schicht 501b mit dem Resist 504 als Maske geätzt, wodurch ein
Graben 511 ausgebildet wird, der den vergrabenen Oxidfilm 90
freilegt. Somit wird eine in Fig. 52 gezeigte Struktur erhal
ten.
Daraufhin wird der Resist 504 entfernt, um eine Halbleiter
schicht 506 abzulagern, die wenigstens den vergrabenen Oxid
film 90 als Unterseite des Grabens 511 bedeckt, wobei sie
beispielsweise die Unterseite und eine Innenwand des Grabens
511 und eine Oberfläche des Nitridfilms 503 bedeckt. Wenn das
Halbleitersubstrat 501 Silicium enthält, wird für die Halb
leiterschicht 506 beispielsweise Polysilicium verwendet. Dar
aufhin wird auf der Halbleiterschicht 506 der Oxidfilm 505
abgeschieden, um den Graben 511 mit der dazwischenliegenden
Halbleiterschicht 506 zu vergraben. Somit wird eine in
Fig. 53 gezeigte Struktur erhalten.
Daraufhin wird auf ähnliche Weise wie in der herkömmlichen
Grabenisolation eine CMP-Verarbeitung ausgeführt, um den Ni
tridfilm 503 zu polieren sowie seine Dicke zu verringern,
wodurch eine in Fig. 54 gezeigte Struktur erhalten wird.
Der Nitridfilm 503 und der Oxidfilm 502 werden geätzt und
entfernt, wodurch eine in Fig. 55 gezeigte Struktur erhalten
wird.
Anschließend wird eine Oxidationsbehandlung durchgeführt, so
daß eine Oberfläche der Halbleiterschicht 501b und ein Ab
schnitt der Halbleiterschicht 506, die auf der dem vergrabe
nen Oxidfilm 90 abgewandten Seite liegen, oxidiert werden, so
daß sie zu den Oxidfilmen 508 bzw. 507 werden. Somit wird
eine in Fig. 56 gezeigte Struktur erhalten. Daraufhin wird
der Oxidfilm 508 entfernt, um einen durch die Oxidfilme 505
und 507 ausgebildeten Teilisolierkörper zu erhalten. In dem
vorliegenden Verfahren entsprechen die ohne Oxidation ver
bliebenen Halbleiterschichten 506 und 501b dem obenerwähnten
Halbleiterfilm 3.
Die Fig. 57 bis 60 sind Schnittansichten einer Abfolge der
Schritte eines dritten Verfahrens zum Ausbilden eines Teil
isolierkörpers. Der Graben 510 wird auf die gleiche Weise wie
in dem ersten Verfahren zum Ausbilden des Teilisolierkörpers
ausgebildet. In dem vorliegenden Verfahren liegt aber zwi
schen dem Nitridfilm 503 und dem Oxidfilm 502 eine Halblei
terschicht 509, die beispielsweise Silicium mit einer Dicke
von 10 bis 100 nm enthält (Fig. 57). Beim Ätzen der Halblei
terschicht 501b während des Ausbildens des Grabens 510 wird
ein gegenüber dem Graben 510 freiliegendes Ende der Halblei
terschicht 509 von dem Graben 510 zurückgezogen.
Nachfolgend wird auf einer Innenwand des Grabens 510 ein
Oxidfilm 520 ausgebildet, so daß eine in Fig. 58 gezeigte
Struktur erhalten wird. Der Oxidfilm 502 wird beispielsweise
durch Heißoxidation bei 800 bis 1350°C ausgebildet, während
der Oxidfilm 520 durch Naßoxidation bei 700 bis 900°C oder
durch Oxidation in einer salzsäure- und sauerstoffhaltigen
Atmosphäre ausgebildet wird. Dadurch verläuft der Oxidfilm
520 tief zwischen der Halbleiterschicht 509 und dem Oxidfilm
502 und zwischen dem Oxidfilm 502 und der Halbleiterschicht
501b, was einen charakteristischen sogenannten Vogelschnabel
umriß darstellt.
Daraufhin wird ein Oxidfilm 521 zum Vergraben des Grabens 510
abgeschieden und durch Ausführen einer CMP-Verarbeitung ein
geebnet. Somit wird eine in Fig. 59 gezeigte Struktur erhal
ten. Damit eine Oberfläche des Oxidfilms 521 auch wegen eines
unten beschriebenen Überätzens nicht zu tief wird, wird ein
Betrag des Polierens des Oxidfilms 521 in der CMP-Verarbei
tung in der Weise eingestellt, daß eine ebene Oberfläche des
Oxidfilms 521 nicht übermäßig tiefer als eine Hauptoberfläche
des Nitridfilms 503 liegt.
Nachfolgend werden der Nitridfilm 503 und die Halbleiter
schicht 509 durch Naßätzen entfernt, während ferner der Oxid
film 502 durch Ätzen entfernt wird. Beim Ätzen des Oxidfilms
502 wird ein 50 bis 02359 00070 552 001000280000000200012000285910224800040 0002010119775 00004 02240100%iges Überätzen ausgeführt, so daß
der Vogelschnabelumriß des Oxidfilms 521 geglättet wird, so
daß er dem der Halbleiterschicht 509 und des Nitridfilms 503
entspricht, wodurch die Vertiefungen 523 bzw. 524 ausgebildet
werden. Dadurch kann ein in Fig. 60 gezeigter Teilisolierkör
per 522 erhalten werden.
Fig. 61 ist eine Schnittansicht einer Struktur, in der eine
Gate-Elektrode G10 über den Teilisolierkörper 522 verläuft.
Wie an einer Stelle 601 gezeigt ist, liegen die Vertiefungen
523 und 524 an Abschnitten, die in Richtung von einem Ende
des Vogelschnabels zu dem Teilisolierkörper 522 im wesentli
chen nach oben geneigt sind. Dies verhindert wirksamer, daß
beim Ausbilden der Gate-Elektrode G10 unnötiges Gate-Material
auf einer Oberfläche verbleibt und verringert die Unter
schiede in bezug auf den Pegel in der Umgebung des Vogel
schnabels wegen des nach oben gerichteten Anstiegs an der
Stelle 601. Folglich kann die Gate-Elektrode G10 leicht aus
gebildet werden.
Wie an der Stelle 602 gezeigt ist, hat der Teilisolierkörper
522 ferner einen abgerundeten Umriß, der in einem in Richtung
vom Ende des Vogelschnabels zu dem Teilisolierkörper 522 nach
unten geneigten Abschnitt in die Halbleiterschicht 501b vor
steht. Dementsprechend kann eine Belastung, die in den Pro
zeßschritten zum Ausbilden eines Halbleiterelements wegen der
ausgeübten Wärmebehandlung und Oxidationsbehandlung um eine
Grenzfläche zwischen der Halbleiterschicht 501b und dem Teil
isolierkörper 522 ausgeübt wird, gelindert werden. Dies er
möglicht es, das Auftretens eines Kristallbaufehlers in der
Halbleiterschicht 501b wegen der Belastung zu unterdrücken.
Obgleich die Erfindung ausführlich gezeigt und beschrieben
wurde, ist die vorstehende Beschreibung in sämtlichen Aspek
ten erläuternd und nicht einschränkend. Somit können selbst
verständlich zahlreiche Abwandlungen und Änderungen konstru
iert werden, ohne vom Umfang der Erfindung abzuweichen.
Claims (19)
1. Halbleitervorrichtung, mit:
einem Substrat wenigstens mit einer isolierenden Oberflä che (9);
einem Halbleiterfilm (20), der an der Oberfläche des Sub strats vorgesehen ist, mit einer ersten Halbleiterschicht (15) von einem ersten Leitungstyp, einer zweiten Halbleiter schicht (14) von dem ersten Leitungstyp mit einer Störstel lenkonzentration, die niedriger als die der ersten Halblei terschicht (15) ist, einer dritten Halbleiterschicht (25) von einem zweiten Leitungstyp, der zu dem ersten Leitungstyp ent gegengesetzt ist, und einer vierten Halbleiterschicht (24) von dem zweiten Leitungstyp mit einer Störstellenkonzentra tion, die niedriger als die der dritten Halbleiterschicht (25) ist; und
einem isolierenden Isolierkörper (43), der an einer Ober fläche des Halbleiterfilms (20) an der dem Substrat abgewand ten Seite getrennt von der Oberfläche des Substrats vorgese hen ist, wobei
die zweite und die vierte Halbleiterschicht (14, 24) ei nen PN-Übergang (J2) bilden, der in Dickenrichtung des Halb leiterfilms (20) verläuft, und
ein Maximalwert eines Abstands zwischen dem PN-Übergang (J2) und einer Grenze zwischen dem Isolator (43) und dem Halbleiterfilm (20) nicht mehr als 2 µm beträgt, wenn eine Richtung von der Grenze zu dem Isolierkörper (43) längs der Oberfläche des Substrats als positive Richtung genommen wird.
einem Substrat wenigstens mit einer isolierenden Oberflä che (9);
einem Halbleiterfilm (20), der an der Oberfläche des Sub strats vorgesehen ist, mit einer ersten Halbleiterschicht (15) von einem ersten Leitungstyp, einer zweiten Halbleiter schicht (14) von dem ersten Leitungstyp mit einer Störstel lenkonzentration, die niedriger als die der ersten Halblei terschicht (15) ist, einer dritten Halbleiterschicht (25) von einem zweiten Leitungstyp, der zu dem ersten Leitungstyp ent gegengesetzt ist, und einer vierten Halbleiterschicht (24) von dem zweiten Leitungstyp mit einer Störstellenkonzentra tion, die niedriger als die der dritten Halbleiterschicht (25) ist; und
einem isolierenden Isolierkörper (43), der an einer Ober fläche des Halbleiterfilms (20) an der dem Substrat abgewand ten Seite getrennt von der Oberfläche des Substrats vorgese hen ist, wobei
die zweite und die vierte Halbleiterschicht (14, 24) ei nen PN-Übergang (J2) bilden, der in Dickenrichtung des Halb leiterfilms (20) verläuft, und
ein Maximalwert eines Abstands zwischen dem PN-Übergang (J2) und einer Grenze zwischen dem Isolator (43) und dem Halbleiterfilm (20) nicht mehr als 2 µm beträgt, wenn eine Richtung von der Grenze zu dem Isolierkörper (43) längs der Oberfläche des Substrats als positive Richtung genommen wird.
2. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der PN-Übergang (J2) einen von dem Iso
lierkörper (43) getrennten Abschnitt enthält.
3. Halbleitervorrichtung nach Anspruch 2, dadurch
gekennzeichnet, daß der von dem Isolierkörper (43) getrennte
Abschnitt des PN-Übergangs (J2) ein Halbleiterelement bildet.
4. Halbleitervorrichtung nach Anspruch 3, dadurch
gekennzeichnet, daß
die erste, die zweite, die vierte und die dritte Halblei terschicht (15, 14, 24, 25) in dieser Reihenfolge zueinander benachbart sind, und
die erste und die dritte Halbleiterschicht (15, 24) in bezug auf den PN-Übergang (J2) als Kontakt wirken.
die erste, die zweite, die vierte und die dritte Halblei terschicht (15, 14, 24, 25) in dieser Reihenfolge zueinander benachbart sind, und
die erste und die dritte Halbleiterschicht (15, 24) in bezug auf den PN-Übergang (J2) als Kontakt wirken.
5. Halbleitervorrichtung nach Anspruch 2, dadurch
gekennzeichnet, daß
die erste, die vierte, die zweite und die dritte Halblei terschicht (15, 24, 14, 25) in dieser Reihenfolge zueinander benachbart sind, und
die erste und die zweite Halbleiterschicht (15, 14) als Source/Drain-Schicht von MOS-Transistoren (100) mit jeweils voneinander verschiedenen Leitungstypen wirken.
die erste, die vierte, die zweite und die dritte Halblei terschicht (15, 24, 14, 25) in dieser Reihenfolge zueinander benachbart sind, und
die erste und die zweite Halbleiterschicht (15, 14) als Source/Drain-Schicht von MOS-Transistoren (100) mit jeweils voneinander verschiedenen Leitungstypen wirken.
6. Halbleitervorrichtung nach Anspruch 2 oder 5,
gekennzeichnet durch eine Abdeckung mit einer isolierenden
Oberfläche in Kontakt mit dem von dem Isolierkörper (43) ge
trennten Abschnitt des PN-Übergangs (J2).
7. Halbleitervorrichtung nach Anspruch 2, dadurch
gekennzeichnet, daß
die zweite Halbleiterschicht (14) in der vierten Halblei terschicht (24) vorgesehen ist,
die erste Halbleiterschicht (15) ein Paar erster Halblei terschichten enthält, die in der zweiten Halbleiterschicht (14) ausgebildet sind, und
das Paar der ersten Halbleiterschichten in bezug auf die zweite Halbleiterschicht (14) als Kontakt wirkt.
die zweite Halbleiterschicht (14) in der vierten Halblei terschicht (24) vorgesehen ist,
die erste Halbleiterschicht (15) ein Paar erster Halblei terschichten enthält, die in der zweiten Halbleiterschicht (14) ausgebildet sind, und
das Paar der ersten Halbleiterschichten in bezug auf die zweite Halbleiterschicht (14) als Kontakt wirkt.
8. Halbleitervorrichtung, mit:
einem Substrat mit wenigstens einer isolierenden Oberflä che (9);
einem Halbleiterfilm (10, 20), der an der Oberfläche des Substrats vorgesehen ist und wenigstens einen in Dickenrich tung des Substrats verlaufenden PN-Übergang (J50a, J50b) ent hält, wobei der wenigstens eine PN-Übergang (J50a, J50b) ei nen PN-Übergang umfaßt, an den eine Spannung angelegt wird; und
eine Metallverbundschicht (20, 20s), die selektiv auf dem Halbleiterfilm (10, 20) ausgebildet ist, wobei sie ein Ver bund des Halbleiterfilms (20) und eines Metalls (20s) ist, wobei
ein Maximalwert eines Abstands wenigstens zwischen dem PN-Übergang (J50a, J50b), an den eine Spannung angelegt wird, und einer Grenze zwischen der Metallverbundschicht (20, 20s) und dem Halbleiterfilm (10) nicht mehr als 2 µm beträgt, wenn eine Richtung von der Grenze zu dem Halbleiterfilm (10) längs der Oberfläche des Substrats als positive Richtung genommen wird.
einem Substrat mit wenigstens einer isolierenden Oberflä che (9);
einem Halbleiterfilm (10, 20), der an der Oberfläche des Substrats vorgesehen ist und wenigstens einen in Dickenrich tung des Substrats verlaufenden PN-Übergang (J50a, J50b) ent hält, wobei der wenigstens eine PN-Übergang (J50a, J50b) ei nen PN-Übergang umfaßt, an den eine Spannung angelegt wird; und
eine Metallverbundschicht (20, 20s), die selektiv auf dem Halbleiterfilm (10, 20) ausgebildet ist, wobei sie ein Ver bund des Halbleiterfilms (20) und eines Metalls (20s) ist, wobei
ein Maximalwert eines Abstands wenigstens zwischen dem PN-Übergang (J50a, J50b), an den eine Spannung angelegt wird, und einer Grenze zwischen der Metallverbundschicht (20, 20s) und dem Halbleiterfilm (10) nicht mehr als 2 µm beträgt, wenn eine Richtung von der Grenze zu dem Halbleiterfilm (10) längs der Oberfläche des Substrats als positive Richtung genommen wird.
9. Halbleitervorrichtung nach Anspruch 8, gekennzeichnet
durch eine Maske (71), die auf dem wenigstens einen PN-Über
gang (J50a, J50b) vorgesehen ist, um ein Silicidieren mit dem
Metall des Halbleiterfilms (10, 20) zu vermeiden.
10. Halbleitervorrichtung nach Anspruch 9, dadurch
gekennzeichnet, daß die Maske (71) in ihrer Dickenrichtung
die gleiche Struktur wie ein Gate (DG) eines auf dem Halblei
terfilm (10, 20) auszubildenden MOS-Transistors besitzt.
11. Widerstand, mit:
einem Substrat mit wenigstens einer isolierenden Oberflä che (9);
einer ersten Halbleiterschicht (20) von einem ersten Lei tungstyp, die auf der Oberfläche des Substrats vorgesehen ist;
einem isolierenden Isolierkörper (44), der auf einer Oberfläche des ersten Halbleiterfilms (20) auf der dem Sub strat abgewandten Seite getrennt von der Oberfläche des Sub strats ausgebildet ist; und
einer zweiten Halbleiterschicht (25) von einem zweiten Leitungstyp, der entgegengesetzt zu dem ersten Leitungstyp ist, der in der ersten Halbleiterschicht (20) ausgebildet ist, wobei die zweite Halbleiterschicht (25) in Verbindung mit der ersten Halbleiterschicht (20) einen PN-Übergang (J3) bildet, der von der Oberfläche der ersten Halbleiterschicht (20) bis zu der Oberfläche des Substrats verläuft und von dem Isolator (44) getrennt ist.
einem Substrat mit wenigstens einer isolierenden Oberflä che (9);
einer ersten Halbleiterschicht (20) von einem ersten Lei tungstyp, die auf der Oberfläche des Substrats vorgesehen ist;
einem isolierenden Isolierkörper (44), der auf einer Oberfläche des ersten Halbleiterfilms (20) auf der dem Sub strat abgewandten Seite getrennt von der Oberfläche des Sub strats ausgebildet ist; und
einer zweiten Halbleiterschicht (25) von einem zweiten Leitungstyp, der entgegengesetzt zu dem ersten Leitungstyp ist, der in der ersten Halbleiterschicht (20) ausgebildet ist, wobei die zweite Halbleiterschicht (25) in Verbindung mit der ersten Halbleiterschicht (20) einen PN-Übergang (J3) bildet, der von der Oberfläche der ersten Halbleiterschicht (20) bis zu der Oberfläche des Substrats verläuft und von dem Isolator (44) getrennt ist.
12. Widerstand nach Anspruch 11, gekennzeichnet durch ein
Paar dritter Halbleiterschichten (264, 266) vom zweiten Lei
tungstyp, die in der zweiten Halbleiterschicht (25) ausgebil
det sind und deren Störstellenkonzentration höher als die der
zweiten Leitungsschicht (25) ist.
13. Widerstand nach Anspruch 12, gekennzeichnet durch eine
Gate-Elektrode (G5), die den PN-Übergang (J3) bedeckt.
14. Widerstand nach Anspruch 12, gekennzeichnet durch eine
Abdeckung mit einer isolierenden Oberfläche in Kontakt mit
dem von dem Isolierkörper (44) getrennten Abschnitt des PN-
Übergangs (J3).
15. Verfahren zur Herstellung einer Halbleitervorrichtung mit
den folgenden Schritten:
- a) Erzeugen eines durch eine erste Halbleiterschicht (10) von einem ersten Leitungstyp und durch eine zweite Halb leiterschicht (20) von einem zweiten Leitungstyp, der zum ersten Leitungstyp entgegengesetzt ist, ausgebildeten PN- Übergangs (J5) auf einem Isolator (9), wobei der PN-Übergang (J5) von den Oberflächen der ersten und der zweiten Halblei terschicht (20, 25) bis zu dem Isolator (9) verläuft, und Erzeugen eines isolierenden Isolierkörpers (41, 42) auf den Oberflächen der ersten und der zweiten Halbleiterschicht (10, 20) auf der dem Isolator (9) abgewandten Seite getrennt von dem PN-Übergang (J5) und von dem Isolator (9);
- b) Ausbilden eines Paars dritter Halbleiterschichten (11, 12) in der ersten Halbleiterschicht (10) als erste Source/Drain-Schichten, wobei die dritten Halbleiterschichten (11, 12) den zweiten Leitungstyp besitzen und wobei ihre Störstellenkonzentration höher als die der zweiten Leitungs schicht (20) ist;
- c) Ausbilden eines Paars vierter Halbleiterschichten (21, 22) in der zweiten Halbleiterschicht (20) als zweite Source/Drain-Schichten, wobei die vierten Halbleiterschichten vom ersten Leitungstyp sind und wobei ihre Störstellenkonzen tration höher als die der ersten Leitungsschicht (10) ist; und
- d) Ausbilden eines Isolierfilms (48) auf dem PN-Übergang (J5) und eines Paars der ersten und zweiten Source/Drain- Schichten (11, 12, 21, 22).
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß
der Isolierfilm (48) in dem Schritt des Ausbildens der Gate-
Isolierfilme des MOS-Transistors (100) mit voneinander ver
schiedenen Leitungstypen ausgebildet wird, wobei die MOS-
Transistoren (100) jeweils die ersten und die zweiten
Source/Drain-Schichten (11, 12, 21, 22) enthalten.
17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß
der Isolierfilm (48) in dem Schritt des Ausbildens der Sei
tenwände von Gate-Elektroden (13, 23) des MOS-Transistors
(100) mit voneinander verschiedenen Leitungstypen ausgebildet
wird, wobei die MOS-Transistoren (100) jeweils die ersten und
die zweiten Source/Drain-Schichten (11, 12, 21, 22) enthal
ten.
18. Verfahren zur Herstellung einer Halbleitervorrichtung mit
den folgenden Schritten:
- a) Erzeugen eines durch eine erste Halbleiterschicht (10) und durch eine zweite Halbleiterschicht (20) mit einem von dem der ersten Halbleiterschicht (10) verschiedenen Lei tungstyp ausgebildeten PN-Übergangs (J57) auf einem Isolator (9), wobei der PN-Übergang (J57) von einer Oberfläche der ersten und der zweiten Halbleiterschicht (10, 20) bis zu dem Isolator (9) verläuft, und Erzeugen eines isolierenden Iso lierkörpers (72) auf der Oberfläche der ersten und der zwei ten Halbleiterschicht (10, 20) auf der dem Isolator (9) abge wandten Seite getrennt von dem Isolator (9), wobei der iso lierende Isolierkörper (72) eine Öffnung (32) besitzt, die den PN-Übergang (J57) freilegt;
- b) Ausbilden eines Halbleiterelements (13, 23) mit einem Gate auf der ersten Halbleiterschicht;
- c) Ausbilden einer Maske (71), die den PN-Übergang (J57) auf der Öffnung (32) bedeckt und wenigstens einen Teil der Oberfläche der ersten und der zweiten Halbleiterschicht (10, 20) in der Öffnung (32) freilegt; und
- d) Verbinden der Oberfläche der ersten und der zweiten Halbleiterschicht (10, 20), die Metall ausgesetzt wurde.
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß
die Schritte (b) und (c) durch den gleichen Prozeß ausgeführt
werden.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000176884 | 2000-06-13 | ||
| JP2000322634A JP4988086B2 (ja) | 2000-06-13 | 2000-10-23 | 半導体装置及びその製造方法並びに抵抗器及び半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE10119775A1 true DE10119775A1 (de) | 2002-01-10 |
Family
ID=26593831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE10119775A Ceased DE10119775A1 (de) | 2000-06-13 | 2001-04-23 | Halbleitervorrichtung, Verfahren zu deren Herstellung und Widerstand |
Country Status (6)
| Country | Link |
|---|---|
| US (4) | US6707105B2 (de) |
| JP (1) | JP4988086B2 (de) |
| KR (1) | KR100549742B1 (de) |
| DE (1) | DE10119775A1 (de) |
| FR (1) | FR2810156B1 (de) |
| TW (1) | TW515085B (de) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4988086B2 (ja) * | 2000-06-13 | 2012-08-01 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法並びに抵抗器及び半導体素子 |
| JP3719650B2 (ja) | 2000-12-22 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置 |
| JP4413841B2 (ja) * | 2005-10-03 | 2010-02-10 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US7411409B2 (en) * | 2005-11-17 | 2008-08-12 | P.A. Semi, Inc. | Digital leakage detector that detects transistor leakage current in an integrated circuit |
| DE112008003724T5 (de) | 2008-02-14 | 2011-06-22 | Hirokawa, Hidekazu | Verfahren zum Betrieb einer Einrichtung zur Verfolgung der Bewegungen eines Augapfels, bei dem die optische Achse und die Achse eines emittierten Strahlenbündels zueinander ausgerichtet sind |
| JP5430907B2 (ja) * | 2008-10-31 | 2014-03-05 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309661A (ja) * | 1989-05-24 | 1990-12-25 | Toshiba Corp | 半導体集積回路 |
| JP3778581B2 (ja) * | 1993-07-05 | 2006-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5874768A (en) | 1994-06-15 | 1999-02-23 | Nippondenso Co., Ltd. | Semiconductor device having a high breakdown voltage |
| JPH08130295A (ja) | 1994-09-08 | 1996-05-21 | Mitsubishi Electric Corp | 半導体記憶装置および半導体装置 |
| JP3361922B2 (ja) * | 1994-09-13 | 2003-01-07 | 株式会社東芝 | 半導体装置 |
| JP3397516B2 (ja) * | 1995-06-08 | 2003-04-14 | 三菱電機株式会社 | 半導体記憶装置及び半導体集積回路装置 |
| JPH11195712A (ja) * | 1997-11-05 | 1999-07-21 | Denso Corp | 半導体装置およびその製造方法 |
| JP4604296B2 (ja) * | 1999-02-09 | 2011-01-05 | ソニー株式会社 | 固体撮像装置及びその製造方法 |
| JP2001077368A (ja) * | 1999-09-03 | 2001-03-23 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP4988086B2 (ja) * | 2000-06-13 | 2012-08-01 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法並びに抵抗器及び半導体素子 |
-
2000
- 2000-10-23 JP JP2000322634A patent/JP4988086B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-22 US US09/814,116 patent/US6707105B2/en not_active Expired - Lifetime
- 2001-04-18 FR FR0105234A patent/FR2810156B1/fr not_active Expired - Fee Related
- 2001-04-23 DE DE10119775A patent/DE10119775A1/de not_active Ceased
- 2001-05-21 KR KR1020010027668A patent/KR100549742B1/ko not_active IP Right Cessation
- 2001-05-21 TW TW090112074A patent/TW515085B/zh not_active IP Right Cessation
-
2003
- 2003-11-17 US US10/713,044 patent/US7078767B2/en not_active Expired - Fee Related
-
2006
- 2006-06-08 US US11/448,827 patent/US7449749B2/en not_active Expired - Fee Related
-
2008
- 2008-10-20 US US12/254,026 patent/US20090051009A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| FR2810156B1 (fr) | 2004-07-02 |
| US20010052620A1 (en) | 2001-12-20 |
| US20060244064A1 (en) | 2006-11-02 |
| US7449749B2 (en) | 2008-11-11 |
| US6707105B2 (en) | 2004-03-16 |
| KR20010112068A (ko) | 2001-12-20 |
| JP2002076111A (ja) | 2002-03-15 |
| US20090051009A1 (en) | 2009-02-26 |
| TW515085B (en) | 2002-12-21 |
| US20040094803A1 (en) | 2004-05-20 |
| KR100549742B1 (ko) | 2006-02-08 |
| FR2810156A1 (fr) | 2001-12-14 |
| US7078767B2 (en) | 2006-07-18 |
| JP4988086B2 (ja) | 2012-08-01 |
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Legal Events
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Ipc: H01L 27/12 |
|
| 8131 | Rejection |