DE3437512A1 - Integrierte halbleiterschaltung und verfahren zu ihrer herstellung - Google Patents

Integrierte halbleiterschaltung und verfahren zu ihrer herstellung

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DE3437512A1
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Katsumi Tokio/Tokyo Ogiue
Nobuhiko Tokorozawa Saitama Ohno
Daisuke Okada
Toshihiko Koganei Tokio/Tokyo Takakura
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Hitachi Ltd
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Description

Die vorliegende Erfindung betrifft eine integrierte Halb- " leiterschaltung und ein technologisches Verfahren zu ihrer Herstellung, insbesondere eine Technik zur Isolierung von <Bauelementen, die wirkungsvoll zur Bildung von Isolierbereichen zwischen Bauelementen in einer integrierten Halbleiterschaltung verwendet werden kann.
Die Isolation von Bauelementen in einer integrierten Halbleiterschaltung erfolgt herkömmlich durch ein Isolationsverfahren mit einem pn-übergang unter Verwendung von Diffusionsschichten oder durch ein Isolationsverfahren mit einem Oxidationsfilm unter Ausnutzung eines über der Substratoberfläche gebildeten lokalen Oxidationsfilms. Mit diesen Isolationsverfahren wird die Breite der Isolationsbereiche relativ groß, so daß bei kleiner werdenden Bauelementen die Isolationsbereiche eine relativ große Fläche einnehmen. Dadurch wird eine Steigerung der Integrationsdichte einer LSI-Schaltung erschwert. Die Anmelder haben aus diesem Grund eine als U-Rinnen-Isolationsverfahren bezeichnete Isolationstechnik vorgeschlagen, wobei Bereiche, die als Isolationsbereiche zwischen den aktiven Bereichen der Bauelemente wirken, als U-förmige Rinnen (ähnlich einer Nut oder einem Graben, im folgenden als U-Rinnen bezeichnet) ausgebildet sind. Ein Siliziumdioxid-Film wird in diesen U-Rinnen gebildet, und diese werden anschließend mit polykristallinem Silizium gefüllt. Dadurch entstehen Bauelement-isolierende Bereiche.
Nach diesem Isolationsverfahren müssen die Oberflächen des
i die U-Rinnen füllenden polykristallinen Siliziums thermisch $ oxidiert werden, um einen Siliziumdioxid-Film zu bilden. Dadurch wird ein Kurzschluß zwischen dem polykristallinen Silizium in den U-Rinnen und den auf der Oberfläche des Substrats gebildeten Leiterbahnen oder den in unmittelbarer
Nähe der Leiterbahnen ausgebildeten Elektroden verhindert.
Die Oxidation der Oberfläche des polykristallinen Siliziums in den U-förmigen Rinnen schlägt sich jedoch in einer Erhöhung des Volumens und in einer Erzeugung von Spannungen nieder, die die öffnungen deriU-Rinnen ausdehnen. Diesd Spannungen verkrümmen die Grenzen zwischen jedem U-fömtigen Isolationsbereich und dem Halbleiterbereich. In dem eirikristallinen Silizium entwickeln sich daher Versetzungen, die sich durch den Kristall ausbreiten und die pn-Ubergänge der Bauelemente beeinträchtigen oder zerstören.
Aus diesem Grund haben die Anmelder di^ im folgenden beschriebene Technik entwickelt. Wie in Fig. 1 gezeigt, wird über der inneren Oberfläche eines Siliziumdioxid-Films 3, der in einer in der Oberfläche eines Halbleitersubstrats 1 vorgesehenen, U-förmigen Isolationsrinne 2 gebildet ist, ein Siliziumnitrid-Film (Si3 N4-FiIm) 4 mit einer großen Härte abgeschieden. Wenn über der Oberfläche des die U-Rinne 2 füllenden polykristallinen Siliziums 5 ein Siliziumdioxid-Film 6 gubildet wird, absorbiert der Siliziumnitrid-Film 4 die durch die Ausdehnung des Siliziumdioxid-Films 6 erzeugten Spannungen. Dadurch wird die übertragung von Spannungen auf den Süßeren SiliziumkristaJ.l unterbunden, und die !entwicklung von Versetzungen verhindert.
Dieses technologische Verfahren ist beispielsweise in der Zeitschrift "NIKKEI ELECTRONICS", 29. März 1982, Nr. 287,
J auf den Seiten 90 bis 101 beschrieben.
Bei der Herstellung einer integrierten Halbleiterschaltung unter Verwendung dieser Technologie stellten die Erfinder fest, daß folgendes Problem auftritt:
3o Mit dem über dem Siliziumdioxid-Film 3 in der U-Rinne 2 gebildeten Siliziui,mitrid-Film 4 ist beim Oxidieren der Ober-
_ 10 _
fläche des polykristallinen Siliziums 5 die Wachstumsrate
' der Teile des Siliziumdioxid-Films, die in Kontakt mit dem
Siliziumnitrid-Film 4 stehen, kleiner als die des Mittenbereiches des Siliziumdioxid-Films. Wird ein Siliziumnitrid-Film 4a auf der Oberfläche des Substrats 1 in einem nachfol-
; genden Schritt einem Ätzvorgang ausgesetzt, wird daher die
Dicke des Siliziumdioxid-Films 6 auf den Rändern der U-Rinne 2 extrem klein, wie es in Fig. 1 gezeigt ist. Folglich kann zwischen dem polykristallinen Silizium 5 in der U-förmigen Rinne und einer auf der Oberfläche des Substrats in der Nähe der U-Rinne gebildeten Elektrode leicht ein Kurzschluß auftreten. Eine Maske zur Bildung einer Elektrode, wie z.B.
einer Emitter-Elektrode, muß so ausgebildet werden, daß um die U-Rinne herum ein Spielraum für die Maskenjustierung verbleibt. Dies verringert jedoch die Jvtegrationsdichte der Schaltung.
Andererseits ist es schwierig, eine hinreichende Ätzung des Siliziumnitrid-Films 4 oder des Siliziumdioxid-Films 6 vor-
; zunehmen, wenn ein Kurzschluß auf diese Weise unterbunden
' 2o werden soll.
Aus diesen Gründen erschwert das Vorsehen des Siliziumnitrid-Films 4 die Aufrechterhaltung der elektrischen Isola-, tion zwischen Elektrode oder Leiterbahnen und dem polykristallinen Silizium in der U-Rinne, d.h. es erschwert ,die Steigerung des Integrationsgrades oder die Glättung der Substratoberfläche.
Lie generelle Aufgabe der vorliegenden Erfindung ist darin zu sehen, eine integrierte Halbleiterschaltung und das dazugehörige Herstellungsverfahren anzugeben, durch die die dem Stand der Technik anhaftenden Nachteile zumindest teilweise überwunden werden.
Bei Vorliegen einer integrierten Halbleiterschaltung, die
-11-
ο 4 ο / b I
durch Anwendung des oben beschriebenen Rinnen-Isolations-Verfahrens hergestellt ist, liegt eine spezielle Aufgabe ( der vorliegenden Erfindung darin, einen Kurzschluß zwischen f auf der Substratoberfläche gebildeten Elektroden oder Leiterbahnen und einem Halbleiter in einer Substratrinne zu ;7 verhindern und die Entwicklung von Kristalldefekten auf- ;;> grund der Bildung der Rinnen-Isolationsbareiche zu steuern. ,, :
Eine weitere Aufgabe der vorliegenden Erfindung liegt in ( -\ der Erhöhung des Integrationsgrades einer integrierten HaIbleiterschaltung, bei der das oben genannte, auf Rinnen ba- ;i sierende Isolationsverfahren Anwendung findet.
Eine weitere Aufgabe der Erfindung besteht darin, eine Glät- ;: tung der Oberfläche des Substrats nach Ausbildung der Rinnen-Isolationsbereiche zu ermöglichen.
Diese und weitere Aufgaben sowie neue Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung und
den anliegenden Zeichnungen deutlich.
Ein die oben genannten Aufgaben lösendes Ausführungsbei-
spiel der Erfindung ist im folgenden kurz beschrieben: ή
In einer Rinne zwischen Bereichen, in denen Bauelemente ge- j
bildet werden sollen, wird ein erster Siliziumdioxid-Film '■-
abgeschieden. Ein Siliziu:.'.nitrid-Film und ein zweiter Si- '/': liziumdioxid-Film werden in dieser Reihenfolge über dem
ersten Siliziumdioxid-Film gebildet. Der Siliziumnitrid- ;'·'
Film unterdrückt das Auftreten von Kristalldefekten in dem
umgebenden Halbleiterbereich, die aus der Ausdehnung der ·;"ί
Oberfläche des polykristallinen Siliziums resultieren, wenn <'
dieses in den Rinnen oxidiert wird. Bei der Oxidation der i Oberfläche des polykristallinen Siliziums schreitet der Oxi-
dationsprozeß entlang dem zweiten Siliziumdioxid-Film fort, ,.|
so daß der gesamte Siliziumdioxid-Film dick ausgebildet wird. Damit wird der Toleranzbereich des Siliziumnitrid-Filmß oder des Siliziumdioxid-Films für das Ätzen vergrößert.
Die Beschreibung bevorzugter Ausführungsbeispiele der ferfin- · dung erfolgt unter Bezugnahme auf die anliegenden Zeichnungen. In den Zeichnungen zeigen:
Fig. 1 eine Schnittansicht einer U-förmigen Rinne;
Fig. 2 eine Draufsicht auf in einem Halbleitersubstrat gebildete U-Rinnen;
Fig. 3 eine Schnittansicht der in Fig. 2 gezeigten Vorrichtung;
Fig. 4
bis 8 Teil-Schnittansichten in vergrößertem Maßstab zur Darstellung der Verfahrensschritte beim Auffüllen der in Fig. 3 gezeigten Ü-Rinne;
Fig. 9 eine Draufsicht zur Verdeutlichung der Ausbildung von Emitter-Elektroden;
Fig. 10
und 11 Schnittansichten der Vorrichtung nach Fig. 9; Fig. 12 eine Draufsicht zur Verdeutlichung der Ausbildung von Kontaktöffnungen zur Verbindung von Aluminium-Leiterbahnen;
Fig. 13
und 14 Schnittansichten der in Fig. 12 gezeigten Vorrichtung; und
Fig. 15 eine Schnittansicht einer integrierten Halbleiterschaltung nach der vorliegenden Erfindung.
Die Fig. 2 bis 15 verdeutlichen den Herstellungsablauf einer Ausführungsform, in der die vorliegende Erfindung auf eine bipolare integrierte Halbleiterschaltung Anwendung findet/ in der die Bauelemente nach dem U-Rinnen-Isolationsverfahren isoliert sind.
- 13 -
In dieser Ausführungsform wird zuerst ein Halbleiterkörper 10 nach demselben Prozeß vorbereitet, wie er für die Herstellung einer gewöhnlichen bipolaren integrierten Halbleiterschaltung Verwendung findet. An geeigneten Positionen in einem Siliziumdioxid-Film, der auf der Häuptoberfläche eines Halbleitersubstrats 1 aus p-dotiertem öinkristallinen Silizium abgeschieden ist, werden öffnungen für den Aufbau von sogenannten "vergrabenen Schichten" (bviried layers) ausgebildet. Unter Verwendung des Siliziumdioxid-Films als einer Maske wird das Substrat 1 stark n-dotiftrt, um eine lokale η -dotierte vergrabene Schicht 11 zu bilden. Nach dem Abnehmen des Siliziumdioxid-Films läßt man mittels eines Dampf-Wachstumsverfahrens eine n~-dotierte epitaxiale Schicht 12 auf dem Substrat 1 aufwachsen. Diese Schichtenfolge bildet den Halbleiterkörper 10.
Ein Siliziumdioxid-Film (SiO2) 14 und ein Siliziumnitrid-· Film (Si3N4) 15 werden auf der Hauptoberfläche des Halbleiterkörpers 10 mittels eines thermischen Oxidationsprozesses bzw. eines CVD-Prozesses gebildet. Der Siliziumnitrid-Film 15 und der Siliziumdioxid-Film 14 werden durch selektives Ätzen von Bereichen abgenommen, in denen Isolationsbereiche gebildet werden sollen, d.h. sie werden vom Umfang von Bipolar-Transistoren und von den Grenzen zwischen den Basisbereichen und Kollektor-Kontaktbereichen abgenommene
Unter Verwendung des Siliziumnitrid-Films 15 als einer Hauptmaske, wird der Halbleiterkörper 10 geätzt, um U-förmige Rinnen 2a, 2b auszubilden. Das ist in den Fig. 2 und gezeigt. Fig. 3 ist eine Schnittansicht entlang der Linie A-A in Fig. 2. Der Siliziumdioxid-Film 14 ist in Fig. 2 nicht dargestellt.
Zuerst wird die Oberfläche des Halbleiterkörpers 10 unter Verwendung des Siliziumnitrid-Films 15 als einer Maske durch
eine anisotrope Hydrazin-Ätze selektiv und flach geätzt.
Daraufhin wird ein Fotoresistfilm 13 so ausgebildet, daß er . zumindest die Grenzbereiche zwischen den Basisbereichen und
den Kollektor-Kontaktbereichen bedeckt. Unter Verwendung Ües Siliziumnitrid-Films 15 und des Fotoresistfilms 13 als Masken wird ein anfängliches Trockenätzen durchgeführt. Das ermöglicht es, eine relativ flache U-Rinne 2a um den Umfang eines jeden Bipolar-Transistors herum auszubilden. Der Fotoresistfilm 13 wird abgenommen, und ein zweiter Trockenätzschritt durchgeführt. Dadurch ist sichergestellt, daß eine j relativ flache U-Rinne 2b in jedem Grenzbereich zwischen den
j Basisbereichen und den Kollektor-Kontaktbereichen gebildet
' wird, und daß die U-Rinne 2a um deren Umfangsbereich vertieft wird. Die U-Rinnen 2a werden so ausgebildet, daß sie sich durch die n+-dotierte vergrabene Schicht 11 bis zum p-dotierten Substrat 1 erstrecken, und die U-Rinnen 2b werden so ausgebildet, daß sie bis zu einem Punkt direkt vor der η -dotierten vergrabenen Schicht 11 reichen.
Die Ausbildung der U-förmigen Isolationsbereiche erfolgt anschließend entsprechend den in den Fig. 4 bis 8 gezeigten Schritten, wobei diese Abbildungen Schnittansichten entlang der Linie B-B in Fig. 2 sind. Obwohl die Fig. 4 bis 8 nur eine U-Rinne 2b zeigen, erfolgt die Ausbildung der U-Rinnen 2a durch genau dieselben Verfahrensschritte.
Unter Verwendung des Siliziumnitrid-Films 15 als einer Maske wird der freigelegte Halbleiterkörper thermisch oxidiert, so daß, wie in Fig. 4 gezeigt, in jeder U-Rinne 2b ein Siliziumdioxid-Film 3 gebildet wird.
Nach Abnehmen des Siliziumnitrid-Films 15 wird mittels eines CVD-Verfahrens über dem Siliziumdioxid-Film 3 ein Siliziumnitrid-Film 4, und anschließend über diesem Siliziumnitrid-Film 4 mittels CVD eine dünne polykristalline Siliziumschicht 7 gebildet.
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Die polykristalline Siliziumschicht 7 wird thermisch oxidiert, um einen Si ziumdioxid-Film (SiO2 -FiIm) 7a zu erzeugen.
Nach diesem Verfahren kann der Siliziumdioxid-Film 7a üick ausgebildet werden, wobei sich die Filmdicke leicht steuern läßt.
Anstatt des über thermische Oxidation erzeugten kann auch ein über ein CVD-Verfahren erzeugter Siliziumdioxid-Film verwendet werden. Nach dem Ätzen von Kontaktöffnungen zur Verbindung der Emitter- und Basisbereiche mit ihren Elektroden sollte vorzugsweise ein thermisch oxidierter Film gebildet werden, um eine gute elektrische Isolation zwischen jeder Elektrode und dem polykristallinen Silizium aufrechtzuerhalten.
Wie in Fig. 6 gezeigt, wird das polykristalline Silizium 5 dick über der gesamten Oberfläche des Halbleiterkörpers 10 abgeschieden, um die mit dem Siliziumdioxid-Film 7a bedeckten Rinnen zu füllen.
Die Oberfläche des polykristallinen Siliziums 5 wird durch Trockenätzen abgenommen, wobei, wie in Fig. 7 gezeigt, polykristallines Silizium 5a in den U-Rinnen 2a und 2b verbleibt.
Der auf den Flächen außerhalb der U-Rinnen 2a und 2b freiliegende Siliziumdioxid-Film 7a wird durch Naßätzen abgenommen, und die Oberflächen des polykristallinen Siliziums 5a in den U-Rinnen 2a, 2b werden thermisch oxidiert, um Siliziumdioxid-Filme 6a zu bilden. Da in den U-Rinnen dsr Siliziumdioxid-Film 7a gebildet ist, schreitet die Oxidation nach demselben Mechanismus wie bei der Entwicklung von "bird's beaks" entlang dem Siliziumdioxid-Film 7a xort. Wie in Fig. 8 gezeigt, haben daher beide Kanten des Siliziumdioxid-Films
6a in der Nähe der Oberfläche eine größere Dicke ais die in Fig. 1 gezeigten. Der Siliziumdioxid-Film 7a üb&r den Bereichen außerhalb der Ü-Rinnen 2a, 2b kann nach Ausbildung des Siliziumdioxid-Films 6a abgenommen werdenä
Der auf den Oberflächen außerhalb der U-Rinnen freigelegte Siliziumnitrid-Film 4 wird durch Ätzen entfernt. Anschliessend werden η-Dotierstoffe, wie z.B. Phosphorionen> in grosser Menge in die Oberfläche der Bereiche diffundiert oder implantiert, in denen Kollektor-Kontaktbereiche gebildet werden sollen, und p-Dotierstoffe, wie z.B. Borionen, werden in die Oberfläche der Bereiche implantiert, in denen Basisbereiche gebildet werden sollen.
Anschließend werden Emitterbereiche und Emitterelektroden
aus polykristallinem Silizium hergestellt, wie in den Fig. ||
9, 10 und 11 gezeigt. Die Fig. 10 und 11 zeigen Schnittan- j|
sichten entlang der Linie C-C bzw. der Linie D-D in Fig. 9. . §
In Fig. 9 ist keiner der Isolierfilme 24 und 8 gezeigt. |
Fig. 10 zeigt den Querschnitt von nur einem Bipolar-Tran- . |
sistor. Das gilt ebenso für die Fig. 11, 13, 14 unÖ 15. |>
über der gesamten Oberfläche des Halbleiterkörpers 10 werden mittels eines CVD-Verfahrens erneut ein Siliziiimdioxid-FiIm 24 und ein Siliziumnitrid-Film 8 gebildet. Anstatt des Siliziumnitrid-Films 8 kann auch ein PSG (Phosphoribilikatglas)-Film Verwendung finden. Der Siliziumdioxid-Film 24 und der Siliziumnitrid-Film 8 werden von dem Bereich, in [ dem der Emitterbereich gebildet werden soll, selektiv entfernt, so daß für den Emitterbereich eine öffnung 16 gebildet wird. Eine Elektrode 9 aus polykristallinem Silizium wird auf der Oberfläche des Bereiches ausgebildet, in dem der Emitterbereich ausgebildet werden soll, so daß dieser flach wird. In die Elektrode 9 aus polykristallinem Silizium werden n-Dotierstoffe, wie τ.B. Arsenionen, implantiert. An-
• · · 111,
schließend erfolgt eine thermische Diffusion der Dotier-Stoffe gleichzeitig mit einer Wärmebehandlung zur Bildung eines ρ -dotierten Halbleiterbereiches 21, der als dir Basisbereich dient, eines n+-dotierten Halbleiterbereiohes 22, der als der Emitterbereich dient, und eines η -dotierten Halbleiterbereiches 23, der als der Kollektor-Kontaktbereich dient.
Nach dem in Fig. 11 gezeigten Ausführungsbeispiel werden zwei Ränder des η -dotierten Emitterbereiches 22 in Kontakt mit U-Rinnen-Isolationsbereichen gebracht, so daß ein von Wänden oder Wällen begrenzter Emitter entsteht (im folgenden als "Wand-Emitter" bezeichnet). Der Wand-Emitter'■-■ ist zur Erhöhung des Integrationsgrades geeignet, da damit kein Spielraum für die Maskenjustierung zwischen dem Isolationsbereich und der Öffnung 16 für den Emitterbereich erforderlich ist. Nach dieser Ausführungsform kann ein Kurzschluß zwischen der Elektrode 9 aus polykristallinem Silizium und dem polykristallinem Silizium 5a in den U-förmigen Rinnen vermieden werden, selbst wenn ein Wand-Emitter Anwendung findet.
Bei Anwendung eines Wand-Emitters muß die Öffnung 16 so ausgebildet werden, daß sie die Isolationsbereiche überlappt, wie es in den Fig. 9 und 11 dargestellt ist. Deshalb werden der Siliziumnitrid-Film 4, der Siliziumdioxid-Film 6 und der Siliziumnitrid-Film 8 über den Isolationsbereichen geätzt. Demgemäß wird die Emitter-Elektrode 9 auch über dem Siliziumdioxid-Film 6 ausgebildet, dessen Dicke durch Ätzen verringert wird. Um den Siliziumnitrid-Film 8 vollständig von dem Bereich zu entfernen, in dem der Emitterbereich ausgebildet werden soll, ist ein Uberätzen erforderlich, so daß auch der Siliziumdioxid-Film 6 unvermeidlich der Ätzung ausgesetzt wird.
Wenn der Randbereich des Siliziumdioxid-Films 6 dünn ist,
«II ι,
wie in Fig. 1 gezeigt, können bei dem Schritt, bei dem der Siliziumdioxid-Film 6 geätzt wird, das polykristalline Silizium 5a und die polykristalline Silizium-Elektrode 9 im Randbereich des Siliziumdioxid-Films 6 kurzgeschlossen werden. Nach dieser Ausführungsform ist jedoch der Oxidfilm 7a in der U-Rinne gebildet, so daß die Umfangsbereiche des Siliziumdioxid-Films 6 eine hinreichend große Dicke aufweisen. Dadurch wird ein Kurzschluß zwischen der Elektrode 9 aus polykristallinem Silizium und dem polykristallinem Silizium 5a vermieden. Unter Anwendung dieser Wand-Emitter-Struktur können deshalb die Abmessungen von Transistoren verringert, der Integrationsgrad von LSI-Bauelementen erhöht und die Transistoren mit erhöhter Geschwindigkeit betrieben werden.
Wie in den Fig. 12, 13 und 14 gezeigt, werden anschließend ein Zwischen-Isolationsfilm 17 und Kontaktöffnungen 18, 19 und 20 gebildet. Die Fig. 13 und 14 zeigen Schnittansichten entlang der Linie E-E bzw. der Linie F-F in Fig. 12.
Der Zwischen-Isolationsfilm 17, beispielsweise ein PSG-FiIm, wird zuerst mittels eines CVD-Verfahrens über der gesamten Oberfläche des Halbleiterkörpers 10 ausgebildet. Anschließend werden die Kontaktöffnungen 18, 19 und 20 für die Basis, den Emitter und den Kollektor unter Verwendung einer Fotoresistmaske gebildet.
Die Kontaktöffnung 19 für die Verbindung einer Aluminium-Leiterbahn mit dem Basisbereich wird so ausgelegt, daß sie die Isolationsbereiche überlappt. Zwischen der Kontaktöffnung und den"Isolationsbereichen ist kein Spielraum für die Maskenjustierung erforderlich. Selbst wenn dieser Rand-Spielraum zur Maskenjustierung eliminiert wird, um den Integrationsgrad zu steigern, wird ein Kurzschluß zwischen dem polykristallinem Silizium 5a in den U-Rinnen und der Basis-Elektrode vermieden.
■ I
Wie in Fig. 15 gezeigt, wird anschließend ein Leiterbahn-Material, wie z.B. Aluminium, durch Verdampfung auf der ge- . ί samten Oberfläche des Halbleiterkörpers 10 abgeschieden, * Aluminium-Elektroden und eine Aluminium-Leiterbahn 25 durch
Fotolithographie ausgebildet und darauf ein abschließender
Passivierfilm 26 hergestellt. .;!
Nach vorliegender Erfindung, in der der zusätzliche Platz- ■': bedarf für die Masken justierung eliminiert wird, um den In- :\ tegrationsgrad zu erhöhen, wird ein Kurzschluß zwischen den ' einzelnen Elektroden und dem polykristallinen Silizium in \'} den U-Rinnen verhindert, und die Produktionsausbeute kann ;"· erhöht werden. Ebenso wird die Toleranzgrenze gegen über- :
ätzen aufgrund von Spülen und Ätzen des Siliziumdioxid-Films ■, 6 erhöht. Nach vorliegender Ausführungsform wird der SiIi- ; ziumnitrid-Film 4 nur beim Entfernen des polykristallinen
Siliziums 5 geätzt, da der Oxidfilm 7 auf der Oberfläche ■;■ des Siliziumnitrid-Films 4 ausgebildet wurde. Dementsprechend kann die Dicke des Siliziumnitrid-Films 4 so weit ver- ; ringert werden, daß keine Kristalldefekte (Versetzungen) auf-
treten. Das bedeutet, daß Uberätzen reduziert werden kann,
wenn der Siliziumnitrid-Film 4 geätzt wird, um die Oberfläche
zu glätten. Damit ist eine gute Glättung der Oberfläche mög- y,
lieh. '
Wie oben beschrieben, werden die U-Rinnen in Bereichen ausgebildet, die zu Isolationszonen zwischen Bereichen zur Ausbildung von Bauelementen werden. In jeder U-Rinne wird ein V· thermisch oxidierter Film und darauf weiterhin ein Nitrid- : film und ein Oxidfilm gebildet. >:;
Der Siliziumnitrid-Film mit einer hohen Härte unterdrückt >}
die Entwicklung von Kristalldefekten in den Randbereichen :i
aufgrund der Ausdehnung der Oberfläche des polykristallinen "
Siliziums, wenn dieses in den U-Rinnen oxidiert wird. ;';
- 20 -
>. 1 }).:■■■
Weiterhin schreitet in diesem Aufbau die Oxidation entlang dem Siliziumdioxid-Film voran, der auf der inneren Oberfläche des Siliziumnitrid-Films gebildet ist, wenn die Oberfläche des polykristallinen Siliziums oxidiert wird. Damit kann über der gesamten Oberfläche des polykristallinen Siliziums in den U-Rinnen ein dicker Siliziumdioxid-Film formiert werden. Diese Tatsache unterstützt die Erhöhung der Toleranzgrenze des Siliziumnitrid-Films und des Siliziumdioxid-Films gegen fitzen. Aufgrund der Wand-Emitter-Struktur wird demgemaß ein Kurzschluß zwischen dem polykristallinen Silizium in den U-Rinnen und der Elektrode aus polykristallinem Silizium vermieden/ die zwischen dem Emitter und den Oberseiten der U-förmigen Isolationsbereiche ausgebildet ist. <
Entsprechend diesem Aufbau weisen der Siliziumnitrid-Film und der Siliziumoxid-Film weiterhin eine erhöhte Ätztoleranz auf, und es ist möglich, für den Oxidfilm über den U-Rinnen-Isolationsbereichen ein Uberätzen vorzusehen. Folglich kann die Oberfläche des Substrats auf einfache Weise geglättet werden.
Im vorhergehenden wurde ein spezielles Ausführungsbeispiel der vorliegenden Erfindung beschrieben. Diese ist jedoch in keiner Weise auf dieses Ausführungsbeispiel beschränkt, sondern kann, ohne von dem ihr zugrunde liegenden Erfindungsgedanken abzuweichen, auf vielfältige Weise modifiziert werden.
Das beschriebene Ausführungsbeispiel zeigte den Fall, in dem die vorliegende Erfindung auf eine integrierte Halbleiterschaltung Anwendung findet, in der die Bauelemente nach dem U-Rinnen-Isolationsverfahren isoliert sind. Die vorliegende Erfindung ist jedoch nicht auf die Isolation der Bauelemente durch U-förmige Rinnen beschränkt. Die Erfindung kann beispielsweise auf jede andere Isolationstechnik Anwen-
dung finden, nach der Rinnen gebildet werden und nach der darin ein Halbleitermaterial abgeschieden wird, um Isolationsbereiche herzustellen, wie z.B. auf ein Isolationsverfahren mit V-Rinnen. Obwohl gewöhnlich polykristallines Silizium als ein Halbleitermaterial verwendet wird, kann ein beliebiges Material unter der Voraussetzung Anwendung finden f daß es eine derartige elektrische Leitfähigkeit aufweist, daß zwischen Bauelementen Leckströme in einem Maß fließen können, das nicht vernachlässigt werden kann.
Die Maske zum Ätzen der Rinnen kann ein Siliziumdioxid-Film oder Doppelschicht-Film sein, den man durch Ausbildung eines Siliziumdioxid-Films über dem Siliziumnitrid-Film 15 erhält.
Die öffnung 16 für die Ausbildung des Emitters kann so ausgeführt werden, daß drei ihrer Ränder Bauelement-Isolationsbereiche überlappen. Nach Fig. 9 heißt das, daß ihr Rand gegenüber dem Kollektor-Kontaktbereich ebenso eine Wand-Emitter-Struktur bilden kann.
Die Kontaktöffnung 20 kann so ausgebildet werden, daß sie die Bauelement-Isolationsbereiche nicht überlappt. Das heißt, sie kann in einem Bereich gebildet werden, in dem ein Bauelement hergestellt werden soll, wie die Kontaktöffnung 18 in Fig. 12. Umgekehrt kann die Kontaktöffnung 18 auf dieselbe Weise wie die Kontaktöffnung 20 in Fig. 12 ausgebildet werden. Um den Integrationsgrad zu erhöhen, ist es wesentlieh, diese Wand-Emitter-Struktur zu verwenden.
In der vorhergehenden Beschreibung wurde eine bipolare integrierte Schaltung dargestellt, die als Hintergrund für die Erfindung diente. Die vorliegende Erfindung ist jedoch nicht notwendigerweise darauf beschränkt, sondern kann beispielsweise auch auf integrierte MOS-Schaltungen Anwendung finden. Der Integrationsgrad kann dadurch erhöht werden, daß
- 22 -
343 ? 512
1o
15
der Spielraum für die Maskenjustierung zwischen jeder Kontaktöffnung für die Verbindung einer Elektrode mit einem Source- oder Drain-Bereich und den mit Rinnen aufgebauten Bauelement-Isolationsbereichen eliminiert wird. Die vorliegende Erfindung läßt sich weiterhin auf eine integrierte Halbleiterschaltung anwenden, in dir sowohl Bipolartransistoren als auch MOSFETs verwendet werden. Die Erfindung kann weiterhin für eine integrierte Halbleiterschaltung ausgelegt werden, in der für einen Teil der Isolationsbereiche Rinnen ausgenutzt werden, während die anderen Isolationsbereiche eine andere Struktur aufweisen. Diese anderen Isolatibnsbereiche können dicke Oxidfilme (Feldoxidfilme) sein, die man beispielsweise durch die lokale Oxidation der Hauptobjterflache des Halbleiterkörpers erhält. Wie oben beschrieben, läßt sich die vorliegende Erfindung damit wirkungsvoll an integrierte Halbleiterschaltungen unterschiedlichen Typs anpassen.
Ah/bi

Claims (13)

  1. PATENTANWALT^'· " ·"■
    • · · ♦ ι
    STREHL SCHÜBEL-BOßF. ' SCHULZ\. · '3437512
    W!DENMAYERSTRASSE 17. D-8000 MÜNCHEN 22
    HITACHI, LTD. +
    HITACHI MICROCOMPUTER
    ENGINEERING, LTD.
    DEA-26700 12. Oktober 1984
    Integrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung
    (J/ Integrierte Halbleiterschaltung mit Isolationsbereichen zur Isolation von in einem Halbleiterkörper (10) gebildeten Bauelementen unter Ausnutzung von Rinnen (2a,2b), die durch
    i| Ätzen einer Hauptoberfläche des Halbleiterkörpers (10) gebil-
    ■ i 5 det sind,
    dadurch gekennzeichnet,
    .
    j daß die Isolationsbereiche folgende Schichtenfolge auf v/eisen:
    , j (a) einen zumindest in den Rinnen (2a, 2b) gebildeten SiIi-
    ziumnitrid-Film (4);
    (b) einen zumindest in den Rinnen (2a, 2b) auf dem Silizlumnitrid-Film (4) gebildeten ersten Siliziumdioxid-Film (7a);
    (c) auf dem ersten Siliziumdioxid-Film (7a) zum Füllen der Rinnen (2a, 2b) abgeschiedenes polykristallines Silizium (5); und
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    (d) einen zweiten Siliziumdioxid-Film (6a), der die Oberfläche des polykristallinen Siliziums (5) bedeckt, wobei dieser zweite Siliziumdioxid-Film (6a) zusammen mit dem ersten Siliziumdioxid-Film (7a) eine einheitliche Struktur bildet.
  2. 2. Integrierte Halbleiterschaltung nach Anspruch 1, gekennzeichnet durch
    (a) ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps, eine vergrabene Schicht (11) eines zweiten Leitfähigkeitstyps und eine epitaxiale Schicht (12) des zweiten Leitfä- higkeitstyps, die den Halbleiterkörper (10) aufbauen;
    (b) in diesem Halbleiterkörper (10) gebildete Bipolar-Transistoren, die jeweils einen Kollektorbereich, der aus der vergrabenen Schicht (11), der epitaxialen Schicht H2) und einem in einem Teil der epitaxialen Schicht (12) gebildeten Kollektor-Kontaktbereich (23) des zweiten lieitfähigkeitstyps aufgebaut ist, einen in einem Teil ddr epitaxialen Schicht (12) gebildeten Basisbereich (21) des ersten Leitfähigkeitstyps und einen in einem Teil dieses Basisbereichs (21) gebildeten Emitterbeteich (22) des zweiten Leitfähigkeitstyps aufweisen; und
    (c) Elektroden zur Zuführung von elektrischem Strom an die genannten Bipolartransistoren, die jeweils eine in Kontakt mit dem Kollektor-Kontaktbereich (23) stehende erste Elektrode (25), eine in Kontakt mit dem Basisbereich (21) stehende zweite Elektrode (25) und eine in Kontakt mit dem
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    Emitterbereich (22) stehende dritte Elektrode (9) aÜifwei- :«■·
    sen, wobei diese Elektroden durch entsprechende, in einem i'i die Hauptoberfläche des Halbleiterkörpers (10) bedeckenden Isolationsfilm (24, 8, 17) gebildete Kontaktöffnungen (16, 18, 19, 20) den Halbleiterkörper (10) kontaktieren; wobei die genannten, in dem Halbleiterkörper (10) vorgesehenen Isolationsbereiche zumindest zum Teil tiefe Isolationsbereiche (2a) sind, die von der Hauptoberfläche des Halbleiterkörpers (10) bis zu dem Halbleitersubstrat (1) reichen und die vergrabene Schicht (11) sowie die epitaxiale Schicht (12) in eine Vielzahl von elektrisch isolierten Bereichen unterteilen, in denen jeweils einer der Bipolartransistoren gebildet ist.
  3. 3. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß zwei gegenüberliegende Ränder des Emitterbereiches (22) in Kontakt mit tiefen Isolationsbereichen (2a) stehen, daß die Kontaktöffnung (16) für die dritte Elektrode (9) so aus- · gebildet ist, daß sie die tiefen Isolationsbereiche (2a) überlappt, und daß
    die zwei Ränder der Kontaktöffnung (16), die den in Kontakt mit den tiefen Isolationsbereichen (2a) stehenden zwei Rändern des Emitterbereiches (22) entsprechen, über den tiefen Inolationsbereichen (2a) liegen.
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  4. 4. Integrierte Halbleiterschaltung nach Anspruch 3, dadurch gekennzeichnet, daß ein Teil der dritten Elektrode (9) in Kontakt mit dem zweiten Siliziumdioxid-Film (6a) steht.
  5. 5. Integrierte Halbleiterschaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet,
    daß Bereiche des zweiten Siliziumdioxid-Films (6a), in denen die Kontaktöffnung (16) für die dritte Elektrode (9) die tiefen Isolationsbereiche (2a) überlappt, dünner als die anderen 1ο Bereiche des zweiten Siliziumdioxid-Films (6a) sind.
  6. 6. Integrierte Halbleiterschaltung nach einem der Ansprüche 2 bis 5,
    dadurch gekennzeichnet, daß die dritte Elektrode (9) aus polykristallinem Silizitim hergestellt ist.
  7. 7. Integrierte Halbleiterschaltung nach einem der Ansprache 2 bis 6,
    dadurch gekennzeichnet, daß die Kontaktöffnung (20) für die zweite Elektrode (25) derart ausgebildet ist, daß sie tiefe Isolationsbereiche (2a) überlappt und daß zumindest zwei Ränder der Kontaktöffnung (20) über den tiefen Isolationsbereichen liegen.
  8. 8. Integrierte Halbleiterschaltung nach einem der Ansprüche 2 bis 7,
    dadurch gekennzeichnet,
    daß ein Teil der Isolationsbereiche (2a, 2b) flacher als iie genannten tiefen Isolationsbereiche (2a) ist, und daß durch
    jeden der flachen Isolationsbereiche in jedem der genannten
    isolierten Bereiche, in denen ein Bipolar-Transistor ausgebildet ist, eine Unterteilung der epitaxialen Schicht (12J
    in einen ersten Abschnitt und in einen zweiten Abschnitt &rfolgt, wobei der Kollektor-Kontaktbereich (23) in dem ersten Abschnitt und der Basisbereich (21) in dem zweiten Abschnitt ausgebildet ist, und die flachen Isolationsbereiche (2b) äo~ wie die tiefen Isolationsbereiche (2a) denselben Aufbau aufweisen.
  9. 9. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 8,
    dadurch gekennzeichnet,
    daß der zweite Siliziumdioxid-Film (6a) dicker als der erste Siliziumdioxid-Film (7a) ist.
  10. 10. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 9,
    dadurch gekennzeichnet,
    daß die Oberflächen des Halbleitersubstrats in den Rinnen
    (2a, 2b) mit einem dritten Siliziumdioxid-Film (3) bedeckt
    sind, und daß der Siliziumnitrid-Film (4) über diesem drit- , ten Siliziumdioxid-Film (3) ausgebildet ist.
  11. 11. Verfahren zur Herstellung einer integrierten Halbleiterschaltung ,
    gekennzeichnet durch folgende Schritte:
    (a) Ausbilden von Rinnen (2a, 2b) in einer Hauptoberfläche eines Halbleiterkürpers (10) durch Ätzen dieses Halbleiterkörpers ;
    (b) Ausbilden eines Siliziumnitrid-Films (4) auf der Hauptoberfläche des Halbleiterkörpers (10) und auf den in den Rinnen. (2a, 2b) freiliegenden Oberflächen des Halbleiterkörpers;
    (c) Ausbilden eines ersten Siliziumdioxid-Films (7a) auf dem Sili^iumnitrid-Film (4);
    (d) Auffüllen der Rinnen (2a, 2b) mit polykristallinem Silizium (5a); und
    (e) Ausbilden eines zweiten Siliziumdioxid-Films (6a) durch thermische Oxidation des polykristallinen- Siliziums (5a),um die Oberfläche des polykristallinen Siliziums (5a) abzudecken.
  12. 12. Verfahren zur Herstellung einer integrierten Halbleiterschaltung nach Anspruch 11,
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    dadurch gekennzeichnet, daß der erste Siliziumdioxid-Film (7a) durch thermische1 Oxidation eines auf dem Siliziumnitrid-Film ~(4) gebildeten Films (7) aus polykristallinem Silizium gebildet wird.
  13. 13. Verfahren zur Herstellung einer integrierten Halbleiterschaltung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß der zweite Siliziumdioxid-Film (6a) nach dem Entfernen des ersten Siliziumdioxid-Films (7a) von den Bereichen ausserhalb der Rinnen (2a, 2b) durch thermische Oxidation des polykristallinen Siliziums (5a) unter Verwendung des Siliziumnitrid-Films (4) als einer Maske gebildet wird.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
JPH07105436B2 (ja) * 1986-07-18 1995-11-13 株式会社東芝 半導体装置の製造方法
GB2200794A (en) * 1986-11-19 1988-08-10 Plessey Co Plc Semiconductor device manufacture
JPS63236343A (ja) * 1987-03-25 1988-10-03 Toshiba Corp 半導体装置及びその製造方法
US5189501A (en) * 1988-10-05 1993-02-23 Sharp Kabushiki Kaisha Isolator for electrically isolating semiconductor devices in an integrated circuit
US5059550A (en) * 1988-10-25 1991-10-22 Sharp Kabushiki Kaisha Method of forming an element isolating portion in a semiconductor device
US5148257A (en) * 1989-12-20 1992-09-15 Nec Corporation Semiconductor device having u-groove
US5250836A (en) * 1989-12-20 1993-10-05 Fujitsu Limited Semiconductor device having silicon-on-insulator structure
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
KR920020676A (ko) * 1991-04-09 1992-11-21 김광호 반도체 장치의 소자분리 방법
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5644157A (en) * 1992-12-25 1997-07-01 Nippondenso Co., Ltd. High withstand voltage type semiconductor device having an isolation region
JPH07254640A (ja) * 1993-12-30 1995-10-03 Texas Instr Inc <Ti> スタック・トレンチ・コンデンサ形成工程におけるトレンチ分離構造形成方法
KR0131723B1 (ko) * 1994-06-08 1998-04-14 김주용 반도체소자 및 그 제조방법
WO1996002070A2 (en) * 1994-07-12 1996-01-25 National Semiconductor Corporation Integrated circuit comprising a trench isolation structure and an oxygen barrier layer and method for forming the integrated circuit
JP3304621B2 (ja) * 1994-07-29 2002-07-22 三菱電機株式会社 半導体装置の製造方法
JP3180599B2 (ja) * 1995-01-24 2001-06-25 日本電気株式会社 半導体装置およびその製造方法
US6242792B1 (en) 1996-07-02 2001-06-05 Denso Corporation Semiconductor device having oblique portion as reflection
TW421850B (en) * 1997-02-28 2001-02-11 Int Rectifier Corp A process for fabricating semiconductor device in a silicon substrate of one conductive type
SE512813C2 (sv) * 1997-05-23 2000-05-15 Ericsson Telefon Ab L M Förfarande för framställning av en integrerad krets innefattande en dislokationsfri kollektorplugg förbunden med en begravd kollektor i en halvledarkomponent, som är omgiven av en dislokationsfri trench samt integrerad krets framställd enligt förfarandet
KR100492790B1 (ko) * 1997-06-28 2005-08-24 주식회사 하이닉스반도체 반도체소자의소자분리절연막형성방법
US6022788A (en) * 1997-12-23 2000-02-08 Stmicroelectronics, Inc. Method of forming an integrated circuit having spacer after shallow trench fill and integrated circuit formed thereby
KR100459332B1 (ko) * 1997-12-30 2005-04-06 주식회사 하이닉스반도체 반도체소자의금속배선형성방법
US6140208A (en) * 1999-02-05 2000-10-31 International Business Machines Corporation Shallow trench isolation (STI) with bilayer of oxide-nitride for VLSI applications
US6335247B1 (en) * 2000-06-19 2002-01-01 Infineon Technologies Ag Integrated circuit vertical trench device and method of forming thereof
EP1220312A1 (de) * 2000-12-29 2002-07-03 STMicroelectronics S.r.l. Verfahren zur Integration eines Halbleiterbauelements auf einem SOI Substrat mit mindestens einer dielektrisch isolierten Wanne

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0084465A2 (de) * 1982-01-04 1983-07-27 Fairchild Semiconductor Corporation Oxyd-isolierungsverfahren für Standard RAM/PROM und laterale PNP Zelle RAM
US4396460A (en) * 1981-06-10 1983-08-02 Hitachi, Ltd. Method of forming groove isolation in a semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US104102A (en) * 1870-06-14 Improvement in elevating apparatus
US3969168A (en) * 1974-02-28 1976-07-13 Motorola, Inc. Method for filling grooves and moats used on semiconductor devices
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
JPS5642367A (en) * 1979-09-14 1981-04-20 Toshiba Corp Manufacture of bipolar integrated circuit
US4353086A (en) * 1980-05-07 1982-10-05 Bell Telephone Laboratories, Incorporated Silicon integrated circuits
DE3174468D1 (en) * 1980-09-17 1986-05-28 Hitachi Ltd Semiconductor device and method of manufacturing the same
JPS57204144A (en) * 1981-06-10 1982-12-14 Hitachi Ltd Insulating and isolating method for semiconductor integrated circuit
US4661832A (en) * 1982-06-30 1987-04-28 International Business Machines Corporation Total dielectric isolation for integrated circuits
JPS5961045A (ja) * 1982-09-29 1984-04-07 Fujitsu Ltd 半導体装置の製造方法
JPS5992546A (ja) * 1982-11-19 1984-05-28 Hitachi Ltd バイポ−ラ集積回路装置
US4538343A (en) * 1984-06-15 1985-09-03 Texas Instruments Incorporated Channel stop isolation technology utilizing two-step etching and selective oxidation with sidewall masking
US4528047A (en) * 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques
US4663832A (en) * 1984-06-29 1987-05-12 International Business Machines Corporation Method for improving the planarity and passivation in a semiconductor isolation trench arrangement

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4396460A (en) * 1981-06-10 1983-08-02 Hitachi, Ltd. Method of forming groove isolation in a semiconductor device
EP0084465A2 (de) * 1982-01-04 1983-07-27 Fairchild Semiconductor Corporation Oxyd-isolierungsverfahren für Standard RAM/PROM und laterale PNP Zelle RAM

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
ABBAS, S.A.: Recessed Oxide Isolation Process US-Z.: IBM Technical Disclosure Bulletin, Vol. 20,No. 1, June 1977, S. 144, 145 *
JP 57-204144 (A) in Verbindung mit dem englisch-sprachigen Abstract *
JP-Z: Patents Abstracts of Japan, E-229, Febr.25 1984, Bd.8, No.44, Kokai-Nr. 58-200575 *
Nikkei Electronics, 29. März 1982, Nr. 287, S. 90-101 *
US-Z: IBM Technical Disclosure Bulletin, Bd.23, No.11, April 1981, S.4917-4919 *
US-Z: IEEE Trans. on Electron Devices, Bd.ED-29, No.11, November 1982, S.1761-1765 *

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Publication number Publication date
US4907063A (en) 1990-03-06
GB2148591B (en) 1987-07-01
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KR920006851B1 (ko) 1992-08-20
US4700464A (en) 1987-10-20
JPS6083346A (ja) 1985-05-11
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FR2553576B1 (fr) 1986-06-27
IT1176957B (it) 1987-08-26

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