DE102019116998B4 - Leitfähiger kontakt mit treppenartigen barriereschichten - Google Patents

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Abstract

Halbleitervorrichtung (100), aufweisend:
einen Transistor, der eine Source/einen Drain (160) und ein Gate (200) aufweist, und
einen leitfähigen Kontakt (840) für den Transistor (50), wobei der leitfähige Kontakt (840) elektrische Konnektivität mit der Source/dem Drain (160) oder dem Gate (200) des Transistors bereitstellt,
wobei:
der leitfähige Kontakt (840) mehrere Barriereschichten (360, 560, 760) aufweist, und
die Barriereschichten (360, 560, 760) unterschiedliche Tiefen aufweisen, wobei der leitfähige Kontakt (840) einen Metallabschnitt aufweist, der von den Barriereschichten (360, 560, 760) umgeben ist,
die Barriereschichten (360, 560, 760) eine erste Barriereschicht (360), eine zweite Barriereschicht (560) und eine dritte Barriereschicht (760) aufweisen, wobei die erste Barriereschicht (360) am weitesten vom Metallabschnitt entfernt angeordnet ist und
eine erste Länge aufweist,
die dritte Barriereschicht (760) am nächsten zu dem Metallabschnitt angeordnet ist und eine dritte Länge aufweist,
die zweite Barriereschicht (560) zwischen der ersten Barriereschicht (360) und der dritten Barriereschicht (760) angeordnet ist und eine zweite Länge aufweist, wobei die erste Länge kleiner ist als die zweite Länge und die zweite Länge kleiner ist als die dritte Länge.

Description

  • STAND DER TECHNIK
  • Die Industrie für integrierte Halbleiterschaltungen (IC) hat ein sehr schnelles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation aufweist. Diese Fortschritte haben jedoch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und es sind ähnliche Fortschritte in IC-Verarbeitung und Herstellung erforderlich, damit diese Fortschritte umgesetzt werden. Die Funktionsdichte (d.h. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) ist grundsätzlich gestiegen, während die Geometriegröße (d.h. die kleinste Komponente, die unter Verwendung eines Fertigungsverfahrens erzeugt werden kann) kleiner geworden ist.
  • Jedoch können herkömmliche Halbleitervorrichtungen weiterhin bestimmte Nachteile aufweisen. Zum Beispiel kann ein leitfähiger Kontakt ausgebildet werden, um elektrische Konnektivität für aktive Vorrichtungen, wie z.B. Transistoren, oder passive Vorrichtungen, wie z.B. Widerstände, Kondensatoren, Induktivitäten usw., bereitzustellen. Um einen solchen leitfähigen Kontakt auszubilden, kann eine Kontaktöffnung ausgebildet und dann mit einem leitfähigen Material gefüllt werden. Jedoch wird die Kontaktöffnung herkömmlicher Halbleitervorrichtungen oft derart ausgebildet, dass sie eine vasenartige oder ovale Form aufweist. Diese Form kann zu Schwierigkeiten beim Füllen der Öffnung führen, was die Leistungsfähigkeit der Vorrichtung oder die Ausbeute verschlechtern kann.
  • Obwohl vorhandene Halbleitervorrichtungen und ihre Fertigung für ihre vorgesehenen Zwecke im Allgemeinen geeignet sind, sind sie daher nicht in jeder Hinsicht vollständig zufriedenstellend.
  • Die US 2007 / 0 126 120 A1 beschreibt verschiedene Möglichkeiten, eine Kontaktöffnung mit einer Barriereschicht und einer Schutzschicht zu füllen. Die US 2005 / 0 266 679 A1 zeigt eine Kontaktöffnung mit einer ersten und einer zweiten Barriereschicht. In der US 2004 / 0 018 722 A1 ist ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einer strukturierten Barriereschicht beschrieben.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein. Es wird außerdem betont, dass die beigefügten Zeichnungen lediglich typische Ausführungsformen dieser Erfindung veranschaulichen und daher nicht als eine Beschränkung des Umfangs betrachtet werden sollen, da die Erfindung gleichermaßen auf andere Ausführungsformen anwendbar sein kann.
    • 1 ist eine perspektivische Ansicht eines Beispiels eines FinFET-Transistors.
    • 2 zeigt eine Draufsicht auf eine Halbleitervorrichtung, die mehrere FinFET-Transistoren aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3 bis 14 und 15A-15B zeigen Querschnittsseitenansichten eines FinFET-Transistors bei verschiedenen Fertigungsstufen gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 16 ist ein Ablaufdiagramm, das ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Wenn eine Zahl oder ein Bereich von Zahlen mit „ungefähr“, „etwa“ und dergleichen beschrieben wird, wird ferner beabsichtigt, dass der Begriff Zahlen umfasst, die sich innerhalb eines vernünftigen Bereichs befinden, einschließlich der beschriebenen Zahl, wie z.B. innerhalb von +/- 10 % der beschriebenen Zahl oder anderer Werte, wie sie vom Fachmann verstanden werden. Zum Beispiel umfasst der Begriff „ungefähr 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Die Halbleiterindustrie hat sich zu Prozessknoten der Nanometertechnologie entwickelt, um eine höhere Vorrichtungsdichte, eine höhere Leistungsfähigkeit und geringere Kosten zu erzielen. Herkömmliche Halbleiterfertigungsverfahren können jedoch weiterhin Unzulänglichkeiten aufweisen. Um zum Beispiel elektrische Konnektivität für die Halbleitervorrichtung bereitzustellen, können leitfähige Kontakte über den aktiven Vorrichtungen, wie z.B. Transistoren, oder passiven Vorrichtungen, wie z.B. Widerständen oder Kondensatoren, ausgebildet werden. Das Ausbilden eines leitfähigen Kontakts kann ein Ätzen einer Kontaktöffnung in einer dielektrischen Struktur und anschließendes Füllen der Öffnung mit einem leitfähigen Material, wie z.B. einem Metall, aufweisen. Jedoch kann die in herkömmlichen Halbleitervorrichtungen ausgebildete Kontaktöffnung ein ovales oder vasenartiges Querschnittsseitenprofil aufweisen, wo sie zum Beispiel breiter in der Mitte, aber schmaler an der Oberseite und/oder Unterseite ist. Ein solches Profil kann zu Schwierigkeiten beim Füllen der Kontaktöffnung mit dem leitfähigen Material führen. Eine unvollständige Füllung des Kontaktlochs kann die Leistungsfähigkeit der Vorrichtung oder die Ausbeute verschlechtern.
  • Um die Leistungsfähigkeit der Vorrichtung zu verbessern, bildet die vorliegende Offenbarung einen leitfähigen Kontakt mit mehreren Barriereschichten aus. Die mehreren Barriereschichten werden mithilfe mehrerer Ätz-Abscheidungs-Zyklen ausgebildet, wobei die Kontaktöffnung in jedem Zyklus geätzt (oder nach unten erweitert) wird, worauf eine Abscheidung einer anderen der Barriereschichten folgt. Bei manchen dieser Ätz-Abscheidungs-Zyklen wird auch ein Sputterprozess durchgeführt, um einen unteren Abschnitt der abgeschiedenen Barriereschicht zu entfernen, um das anschließende Ätzen der Kontaktöffnung einfacher zu gestalten. Als Ergebnis dieses einzigartigen Fertigungsprozessablaufs werden die mehreren Barriereschichten derart ausgebildet, dass sie ein treppenartiges Profil in einer Querschnittsansicht aufweisen. Die resultierende Kontaktöffnung weist nicht die vasenartige Form auf, sondern sie weist vielmehr eine Form auf, die breiter an der Oberseite und schmaler an der Unterseite ist, wodurch sie einfacher zu füllen ist. Die verschiedenen Barriereschichten können auch verschiedene Materialzusammensetzungen aufweisen, die es ihnen ermöglichen, verschieden Zwecken zu dienen.
  • Die verschiedenen Aspekte der vorliegenden Offenbarung werden nachstehend unter Bezugnahme auf 1 bis 14 und 15A-15B ausführlicher besprochen. Als ein nicht beschränkendes Beispiel zum Veranschaulichen der verschiedenen Aspekte der vorliegenden Offenbarung wird eine finnenartige Feldeffekttransistorvorrichtung (FinFET) unter Bezugnahme auf 1 bis 14 und 15A-15B besprochen. Es versteht sich jedoch, dass die verschiedenen Aspekte der vorliegenden Offenbarung nicht auf einen bestimmten Typ einer Vorrichtung beschränkt sind, sofern nicht ausdrücklich anders angegeben.
  • Die Verwendung von FinFET-Vorrichtungen gewinnt in der Halbleiterindustrie an Popularität. Unter Bezugnahme auf 1 ist eine perspektivische Ansicht eines Beispiels einer FinFET-Vorrichtung 50 dargestellt. Die FinFET-Vorrichtung 50 ist ein nicht planarer Multi-Gate-Transistor, der über einem Substrat (wie z.B. einem Bulk-Substrat) gebildet ist. Eine dünne siliziumhaltige „finnenartige“ Struktur (nachstehend als eine „Finne“ bezeichnet) bildet den Körper der FinFET-Vorrichtung 50. Die Finne erstreckt sich entlang einer in 1 gezeigten X-Richtung. Die Finne weist eine Breite Wfin auf, die entlang einer zur X-Richtung senkrechten Y-Richtung gemessen wird. Ein Gate 60 der FinFET-Vorrichtung 50 umschließt diese Finne zum Beispiel um die obere Fläche und die gegenüberliegenden Seitenwandflächen der Finne herum. Daher ist ein Abschnitt des Gates 60, in einer Z-Richtung, die sowohl zur X-Richtung als auch der Y-Richtung senkrecht ist, über der Finne angeordnet.
  • LG bezeichnet eine Länge (oder Breite, je nach der Perspektive) des Gates 60, die in X-Richtung gemessen wird. Das Gate 60 kann eine Gateelektrodenkomponente 60A und eine Gatedielektrikumskomponente 60B aufweisen. Das Gatedielektrikum 60B weist eine Dicke tox auf, die in Y gemessen wird. Ein Abschnitt des Gates 60 ist über einer dielektrischen Isolationsstruktur, wie z.B. einer flachen Grabenisolation (STI), angeordnet. Eine Source 70 und ein Drain 80 der FinFET-Vorrichtung 50 werden in Verlängerungen der Finne auf gegenüberliegenden Seiten des Gates 60 ausgebildet. Ein Abschnitt der Finne, der durch das Gate 60 umschlossen ist, dient als ein Kanal der FinFET-Vorrichtung 50. Die effektive Kanallänge der FinFET-Vorrichtung 50 wird durch die Abmessungen der Finne bestimmt.
  • 2 ist eine vereinfachte Draufsicht auf eine Halbleitervorrichtung 100, die mehrere FinFET-Transistoren aufweist. Der Einfachheit halber kann die Halbleitervorrichtung 100 nachstehend synonym als eine FinFET-Vorrichtung 100 bezeichnet werden. Wie in 2 dargestellt, weist die Halbleitervorrichtung 100 mehrere Finnenstrukturen 150 und mehrere Gatestrukturen 200 auf. Die Finnenstrukturen 150 sind Abschnitte der Halbleiterschicht, die nach oben in der in 1 gezeigten Z-Richtung hervorstehen. Die Finnenstrukturen 150 sind längliche Strukturen, die sich jeweils in der X-Richtung von 1 erstrecken. Indessen sind die Gatestrukturen 200 längliche Strukturen, die sich jeweils in der Y-Richtung von 1 erstrecken, und sind jeweils um einen Abschnitt jeder der Finnenstrukturen 150 (z.B. auf eine in 1 gezeigte Weise) umwickelt. In der Draufsicht von 2 scheinen sich die Gatestrukturen 200 und die Finnenstrukturen 150 senkrecht zu schneiden.
  • Verschiedene Querschnittsansichten der Halbleitervorrichtung 100 können durch „Schneiden“ der Vorrichtung in X-Richtung, was als ein X-Schnitt bezeichnet wird, oder durch „Schneiden“ der Vorrichtung in Y-Richtung, was als ein Y-Schnitt bezeichnet wird, erlangt werden. Die Querschnittsansichten von 3 bis 12 der vorliegenden Offenbarung sind X-Schnittansichten, sofern nicht anders angegeben.
  • Unter Bezugnahme auf 3 wird die Halbleitervorrichtung 100 über einem Substrat gefertigt. In einigen Ausführungsformen weist das Substrat ein dielektrisches Material, zum Beispiel Siliziumoxid (SiO2), auf. In einigen anderen Ausführungsformen weist das Substrat ein Halbleitermaterial, zum Beispiel Silizium, auf. Andere geeignete Materialien können ebenfalls in alternativen Ausführungsformen für das Substrat verwendet werden.
  • Die Halbleitervorrichtung 100 weist eine Halbleiterschicht 110 auf. Die Halbleiterschicht 110 kann über dem Substrat ausgebildet werden und kann ein Halbleitermaterial aufweisen. Zum Beispiel weist in einer Ausführungsform die Halbleiterschicht 110 ein Kristallsiliziummaterial auf. Ein Implantationsprozess (z.B. ein Anti-Punch-Through-Implantationsprozess) kann durchgeführt werden, um mehrere Dotierstoffionen in die Halbleiterschicht 110 zu implantieren. Die Dotierstoffionen können in einigen Ausführungsformen ein Material des n-Typs, zum Beispiel Arsen (As) oder Phosphor (P), aufweisen, oder sie können in einigen anderen Ausführungsformen ein Material des p-Typs, zum Beispiel Bor (B), aufweisen, je nachdem, ob ein NMOS (oder nFET) oder ein PMOS (oder pFET) benötigt wird.
  • Isolationsstrukturen, wie z.B. flache Grabenisolationen (STIs) werden über der Halbleiterschicht ausgebildet, obwohl Isolationsstrukturen aufgrund der Position des hier verwendeten X-Schnitts möglicherweise nicht direkt in 3 sichtbar sind. Die Isolationsstrukturen können ein dielektrisches Material, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder Kombinationen davon, aufweisen. Die Isolationsstrukturen stellen eine elektrische Isolation zwischen verschiedenen mikroelektronischen Komponenten der Halbleitervorrichtung 100 bereit.
  • Die Halbleitervorrichtung 100 weist Finnenstrukturen auf, wie z.B. die Finnenstruktur 150, die jeweils vertikal nach ober in Z-Richtung hervorstehen. Die Finnenstruktur 150 kann durch Strukturieren der Halbleiterschicht 110 (vor dem Ausbilden der Isolationsstrukturen) ausgebildet werden. Von Daher können die Finnenstrukturen 150 die gleiche Materialzusammensetzung aufweisen wie die Halbleiterschicht 110. Die Isolationsstrukturen werden auf den Seitenwänden der Finnenstrukturen 150 ausgebildet (erneut sind die Isolationsstrukturen hier nicht direkt sichtbar), aber Abschnitte der Finnenstrukturen 150 stehen weiterhin aus den Isolationsstrukturen hervor. Mit anderen Worten wird zumindest ein Abschnitt jeder Finnenstruktur 150 nicht mit den Isolationsstrukturen abgedeckt.
  • Abschnitte der Finnenstruktur 150 können dotiert werden, um als Source-/Draingebiete 160 eines FinFET-Transistors zu dienen. Die Source-/Draingebiete 160 können Siliziumgermanium oder Siliziumphosphor aufweisen. Eine Epi-Schicht 170 kann auch auf den Source-/Draingebieten 160 mithilfe eines oder mehrerer epitaktischer Aufwachsprozesse epitaktisch aufgewachsen werden. Die Epi-Schicht 170 kann auch als Teile der Source/des Drains des FinFET-Transistors betrachtet werden. Der Abschnitt der Finnenstruktur 150, der zwischen den Source-/Draingebieten 160 angeordnet ist, kann als das Kanalgebiet des FinFET-Transistors dienen. Eine Ätzstoppschicht 180 wird über der EPi-Schicht 170 angeordnet. In einigen Ausführungsformen kann die Ätzstoppschicht 180 ein dielektrisches Material aufweisen.
  • Die Halbleitervorrichtung 100 weist außerdem dielektrische Zwischenschichtstrukturen (ILD) auf, zum Beispiel eine ILDo-Schicht und eine über der ILDo-Schicht angeordnete ILD1-Schicht. Die ILDo-Schicht und die ILD1-Schicht können ein dielektrisches Material, wie z.B. ein Low-k-Dielektrikumsmaterial (ein dielektrisches Material mit einer Dielektrizitätskonstante, die kleiner ist als jene von Siliziumdioxid), aufweisen. Als nicht beschränkende Beispiele kann das Low-k-Dielektrikumsmaterial mit Fluor dotiertes Siliziumdioxid, mit Kohlenstoff dotiertes Siliziumdioxid, poröses Siliziumdioxid, poröses, mit Kohlenstoff dotiertes Siliziumdioxid, organische Spin-on-Polymerdielektrika, Silizium-basierte Spin-on-Polymerdielektrika oder Kombinationen davon aufweisen. Alternativ können die ILDo-Schicht und/oder die ILD1-Schicht Siliziumoxid oder Siliziumnitrid oder Kombinationen davon aufweisen.
  • Die Halbleitervorrichtung 100 weist ferner die Gatestruktur 200 auf. Die Gatestruktur 200 wird derart ausgebildet, dass sie jede der Finnenstruktur 150, zum Beispiel auf eine ähnliche Weise wie in 1 dargestellt, umwickelt. Die Gatestruktur 200 kann ein Gatedielektrikum und eine Gateelektrode aufweisen. Das Gatedielektrikum kann ein High-k-Dielektrikumsmaterial aufweisen, das ein Material ist, welches eine Dielektrizitätskonstante aufweist, die größer ist als jene von SiO2, die ungefähr 4 beträgt. In einer Ausführungsform weist das High-k-Gatedielektrikum Hafniumoxid (HfO2) auf, das eine Dielektrizitätskonstante aufweist, die in einem Bereich von ungefähr 18 bis ungefähr 40 liegt. In alternativen Ausführungsformen kann das High-k-Gatedielektrikum ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO oder SrTiO aufweisen. Die Gateelektrode kann ein metallhaltiges Material aufweisen. In einigen Ausführungsformen kann die Metallgateelektrode eine Austrittsarbeitsmetallkomponente und eine Füllmetallkomponente aufweisen. Die Austrittsarbeitsmetallkomponente wird ausgelegt, um eine Austrittsarbeit ihres jeweiligen FinFET einzustellen, um eine gewünschte Schwellenspannung Vt zu erzielen. In verschiedenen Ausführungsformen kann die Austrittsarbeitsmetallkomponente aufweisen: TiAl, TiAlN, TaCN, TiN, WN oder W oder Kombinationen davon. Die Füllmetallkomponente wird ausgelegt, um als der leitfähige Hauptabschnitt der Funktionsgatestruktur zu dienen. In verschiedenen Ausführungsformen kann die Füllmetallkomponente Aluminium (AI), Wolfram (W), Kupfer (Cu) oder Kombinationen davon aufweisen.
  • Eine Schicht 210 wird über der Gatestruktur 200 angeordnet (oder alternativ kann die Schicht 210 als ein Teil der Gatestruktur 200 betrachtet werden). In einigen Ausführungsformen kann die Schicht 210 ein leitfähiges Material aufweisen und kann dabei helfen, den elektrischen Widerstand der Gatestruktur 200 zu reduzieren. Da die Schicht 210 auf die Gatestruktur 200 ausgerichtet ist, kann die Schicht 210 auch als ein selbstjustierender Kontakt (self-aligned contact, SAC) bezeichnet werden.
  • Spacer 220 werden auf den Seitenwänden der Gatestruktur 200 und auf den Seitenwänden der Schicht 210 angeordnet. Die Spacer 220 können mithilfe eines geeigneten Abscheidungsprozess, worauf ein Ätzprozess folgt, ausgebildet werden. Die Spacer 220 können ein dielektrisches Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder Kombinationen davon, aufweisen.
  • In einigen Ausführungsformen wird die Gatestruktur 200 mithilfe eines Gateaustauschprozesses ausgebildet. In einem Gateaustauschprozess wird eine Dummy-Gateelektrode auf dem High-k-Dielektrikum ausgebildet. Die Dummy-Gateelektrode kann zum Beispiel Polysilizium aufweisen. Nach dem Ausbilden der Source-/Draingebiete 260 (und ihrer Epi-Schichten 170) sowie der ILDo-Schicht wird die Dummy-Gateelektrode unter Verwendung eines oder mehrerer Ätzprozesse entfernt, wodurch eine Öffnung in der ILDo-Schicht anstelle der entfernten Dummy-Gateelektrode belassen wird. Die Öffnung wird dann mit einem Metallgatematerial gefüllt, um die Metallgateelektrode der Gatestruktur 200 auszubilden. Dies wird als ein Gate-Zuletzt-Prozess bezeichnet. In einigen Ausführungsformen weist der Gateaustauschprozess einen High-k-Zuletzt-Prozess auf. In dem High-k-Zuletzt-Prozess wird anstatt des High-k-Gatedielektrikums zuerst ein Dummy-Gatedielektrikum (wie z.B. Siliziumoxid) ausgebildet. Die Dummy-Gateelektrode wird dann auf dem Dummy-Gatedielektrikum ausgebildet. Sowohl das Dummy-Gatedielektrikum als auch die Dummy-Gateelektrode können nach dem Ausbilden der Source-/Draingebiete 160 und der ILDo-Schicht entfernt werden, wodurch eine Öffnung belassen wird. Ein High-k-Dielektrikumsmaterial wird dann ausgebildet, um die Öffnung zu füllen, wodurch das High-k-Gatedielektrikum ausgebildet wird. Die Metallgateelektrode wird dann auf dem High-k-Gatedielektrikum ausgebildet.
  • Die ILD1-Schicht kann nach dem Ausbilden der Gatestruktur 200 ausgebildet werden Ein Ätzprozess 300 wird an der Halbleitervorrichtung 100 durchgeführt, um eine oder mehrere Öffnungen 310 in der ILD1-Schicht zu ätzen. Obwohl zwei Öffnungen 310 in 3 dargestellt sind, versteht es sich, dass in einigen Ausführungsformen die Öffnung 310 ein Graben sein kann, der zwei Finnenstrukturen überlappt. Der Ätzprozess 300 kann in einigen Ausführungsformen einen Nassätzprozess oder in anderen Ausführungsformen einen Trockenätzprozess oder in noch anderen Ausführungsformen eine Kombination davon umfassen. Zum Beispiel kann in einigen Ausführungsformen der Ätzprozess 300 zuerst ein Durchführen eines Trockenätzprozesses umfassen, worauf dann ein Nassätzprozess folgt. Die in der ILD1-Schicht geätzten Öffnungen 310 sind über den Source-/Draingebieten 160 (oder den Epi-Schichten 170) des FinFET-Transistors angeordnet und vertikal darauf ausgerichtet. Eine vereinfachte Darstellung der Öffnungen 310 ist auch in der Draufsicht von 2 als ein nicht beschränkendes Beispiel gezeigt (über den Source-/Draingebieten der Finnenstrukturen 150 überlagert). Die Öffnungen 310 können auch als Source-/Drainkontaktöffnungen bezeichnet werden.
  • Gleichermaßen kann ein anderer Ätzprozess, der dem Ätzprozess 300 ähnlich ist, an der Halbleitervorrichtung 100 durchgeführt werden, um eine Öffnung 320 in der ILD1-Schicht zu ätzen, aber die Öffnungen 320 sind über der Gatestruktur 200 angeordnet und vertikal darauf ausgerichtet. Mit anderen Worten sind die Öffnungen 320 Gatekontaktöffnungen. Aufgrund der Position, an der die Querschnittsansicht des X-Schnitts gezeichnet wurde, sind die Gatekontaktöffnungen 320 in der Querschnittsansicht von 3 nicht direkt sichtbar, aber die vereinfachte Darstellung dieser Gatekontaktöffnungen 320 ist in der Draufsicht von 2 gezeigt. Obwohl 2 zwei Source-/Drainkontaktöffnungen 310 und zwei Gatekontaktöffnungen 32 darstellt, versteht es sich, dass mehrere andere ähnliche Kontaktöffnungen in der ILD1-Schicht für den Rest der Source-/Draingebiete und Gatestrukturen der Halbleitervorrichtung 100 geätzt werden können.
  • Unter Bezugnahme auf 4 wird ein Abscheidungsprozess 350 durchgeführt, um eine Barriereschicht 360 über der ILDo-Schicht auszubilden. In einigen Ausführungsformen enthält die Barriereschicht 360 TaN, was dabei hilft, einen Leckstrom oder eine Diffusion zu verhindern. Die Barriereschicht 360 füllt teilweise die Öffnungen 310 (und die Öffnungen 320, obwohl dies in 4 nicht direkt sichtbar ist). In jeder Öffnung 310 weist die Barriereschicht 360 einen unteren Abschnitt 360A, der auf einer unteren Fläche der Öffnungen 310 ausgebildet wird, sowie Seitenwandabschnitte 360B, die auf den Seitenwänden der Öffnung 310 ausgebildet werden. Die Seitenwandabschnitte 360B sind durch den unteren Abschnitt 360A miteinander verbunden. Die Barriereschicht 360 wird derart ausgebildet, dass sie eine Dicke 365 aufweist. In einigen Ausführungsformen liegt die Dicke 365 in einem Bereich zwischen ungefähr 1 nm und ungefähr 50 nm.
  • Es versteht sich, dass die Barriereschicht 360 auch in den Öffnungen 320 (d.h. den Gatekontaktöffnungen) mithilfe des Abscheidungsprozesses 350 abgeschieden wird, obwohl die in den Öffnungen 320 ausgebildete Barriereschicht 360 in 4 nicht direkt sichtbar ist. Die in den Gatekontaktöffnungen 320 ausgebildete Barriereschicht 360 weist auch Seitenwandabschnitte 360B auf, die durch einen unteren Abschnitt 360A miteinander verbunden sind. In einigen Ausführungsformen umfasst der Abscheidungsprozess 350 einen Sputterprozess, in dem ein Ziel-Sourcematerial (z.B. das Material für die Barriereschicht 360) abgetragen (z.B. mithilfe eines Ionenbeschusses) und somit auf der ILD1-Schicht abgeschieden wird. In einigen Ausführungsformen wird der Abscheidungsprozess 350 unter Verwendung eines Werkzeugs durchgeführt, das in der Lage ist, sowohl ein Gleichspannungssputtern als auch/oder ein Wechselspannung-(HF)-Sputtern auszuführen.
  • Unter Bezugnahme auf Fig. Wird ein Resputter-Prozess 400 an der Halbleitervorrichtung durchgeführt. Der Resputter-Prozess 400 entfernt den unteren Abschnitt 360A der Barriereschicht 360 in jeder der Öffnungen 310 (und auch die unteren Abschnitte der Barriereschicht 360 in den Öffnungen 320). Zum Beispiel kann ein konfigurierbarer Kondensator (z.B. eine konfigurierbare Kapazität) unter dem Wafer angeordnet werden, aus dem die Halbleitervorrichtung 100 gefertigt wird. Durch Konfigurieren des Kondensators kann die Richtung des Ionenbeschusses gesteuert oder angepasst werden. Daher ist der Resputter-Prozess 400 ein richtungsabhängiger Prozess, und er kann derart durchgeführt werden, dass die unteren Abschnitte 360A der Barriereschicht 360 entfernt werden, ohne dass die Seitenwandabschnitte 360B der Barriereschicht 360 wesentlich beeinflusst werden.
  • In einigen Ausführungsformen werden der Resputter-Prozess 400 und der Abscheidungsprozess 350 unter Verwendung desselben Werkzeugs durchgeführt. Da dasselbe Halbleiterfertigungswerkzeug in der Lage ist, sowohl einen Abscheidungsprozess als auch einen Resputter-Prozess durchzuführen, kann mit anderen Worten der Wafer, auf dem die Halbleitervorrichtung 100 gefertigt wird, sowohl dem Abscheidungs- als auch dem Resputter-Prozess in demselben Fertigungswerkzeug unterzogen werden, was bequem ist und eine Halbleiterfertigungsverarbeitung vereinfacht. Nichtsdestotrotz versteht es sich, dass in alternativen Ausführungsformen ein anderer Ätzprozess anstelle des Resputter-Prozesses 400 durchgeführt werden kann, um die unteren Abschnitte 360A der Barriereschicht 360 zu entfernen. In diesem Fall kann ein solcher Ätzprozess ein Ätzmittel verwenden, das ausgelegt ist, um das Material der Barriereschicht 360 (z.B. TaN) zu entfernen, während das Ätzmittel des Ätzprozesses 300 ausgelegt sein kann, um ein dielektrisches Material der ILD1-Schicht (z.B. Siliziumoxid) zu entfernen.
  • Unter Bezugnahme auf Fig. wird ein Ätzprozess 500 an der Halbleitervorrichtung 100 durchgeführt, um die Öffnungen 310 weiter nach unten zu verlängern. Zum Beispiel können die Öffnungen 310 durch die ILD1-Schicht geätzt werden und können sich teilweise in die ILDo-Schicht erstrecken. Der Ätzprozess 500 kann auch einen Trockenätzprozess und/oder einen Nassätzprozess, zum Beispiel einen Trockenätzprozess, auf den ein Nassätzprozess folgt, aufweisen. Die Barriereschicht 360 kann als eine Ätzmaske während des Ätzprozesses 500 dienen. In einigen Ausführungsformen befindet sich ein unterer Abschnitt der Öffnung 310 über einer oberen Fläche der Ätzstoppschicht 180 (wie hier in 6 dargestellt). In einigen anderen Ausführungsformen kann sich die Öffnung 310 in die Ätzstoppschicht 180 erstrecken. Gleichermaßen kann ein anderer Ätzprozess, der ähnlich dem Ätzprozess 500 ist, durchgeführt werden, um die Gatekontaktöffnungen 320 weiter nach unten zu verlängern, wobei er zum Beispiel an der Schicht 210 anhält (oder alternativ an der Gleichermaßen 200 anhält).
  • Unter Bezugnahme auf 7 wird ein Abscheidungsprozess 550 durchgeführt, um eine Barriereschicht 560 über der Halbleitervorrichtung 100 auszubilden. In einigen Ausführungsformen können die Barriereschicht 560 und die Barriereschicht 360 unterschiedliche Materialzusammensetzungen aufweisen. In einigen Ausführungsformen enthält die Barriereschicht 560 zumindest eines von TaN, Ta, Ti, TiN oder Kombinationen davon. Diese Materialien helfen dabei, einen Leckstrom oder eine Diffusion zu verhindern sowie eine elektrische Leitfähigkeit zu verbessern.
  • Wie in 7 dargestellt, füllt die Barriereschicht 560 teilweise die Öffnungen 310. Die Barriereschicht 560 wird derart ausgebildet, dass sie eine Dicke 565 aufweist. In einigen Ausführungsformen liegt die Dicke 565 in einem Bereich zwischen ungefähr 1 nm und ungefähr 50 nm. In jeder Öffnung 310 weist die Barriereschicht 560 einen unteren Abschnitt 560A, der auf einer unteren Fläche der Öffnungen 310 ausgebildet wird, sowie Seitenwandabschnitte 560B, die auf den Seitenwänden der Öffnung 310 sowie auf den Seitenwandabschnitten 360B der Barriereschicht 360 ausgebildet werden. Mit anderen Worten steht eine Gesamtheit der verbleibenden Seitenwandabschnitte 360B der Barriereschicht 360 in direktem physischem Kontakt mit einem Abschnitt der Seitenwandabschnitte 560B der Barriereschicht 560. In einigen Ausführungsformen stehen die Seitenwandabschnitte 360B in physischem Kontakt mit 20 % bis 80 % des Abschnitts der Seitenwandabschnitte 560B. Dieser Bereich wird ausgelegt, um die in mehreren Zyklen vorgenommenen Ätz- und Abscheidungsprozesse der vorliegenden Offenbarung zu ermöglichen. Wenn der physische Kontakt zwischen den Seitenwandabschnitten 360B und 560B zu gering ist, dann zeigt das an, dass die Seitenwandabschnitte 360B zu kurz ausgebildet wurden und sie ihren vorgesehenen Zwecken nicht angemessen dienen können. Wenn der physische Kontakt zwischen den Seitenwandabschnitten 360B und 560B zu groß ist, dann zeigt das andererseits an, dass die Seitenwandabschnitte 560B möglicherweise nicht hinreichend lang ausgebildet wurden (oder die Seitenwandabschnitte 360B zu lang ausgebildet wurden) und sie ihren vorgesehenen Zwecken ebenfalls nicht angemessen dienen können. Es versteht sich, dass die Barriereschicht 560 auch in den verlängerten Öffnungen 320 (d.h. den Gatekontaktöffnungen) mithilfe des Abscheidungsprozesses 550 abgeschieden wird, obwohl der in den Öffnungen 320 ausgebildete Abschnitt der Barriereschicht 560 in 7 nicht direkt sichtbar ist.
  • Ähnlich dem Abscheidungsprozess 350 kann der Abscheidungsprozess 550 auch einen Sputterprozess umfassen, der mithilfe desselben Fertigungswerkzeugs durchgeführt werden kann, in dem der Abscheidungsprozess 350 durchgeführt wird.
  • Unter Bezugnahme auf 8 wird ein Resputter-Prozess 600 an der Halbleitervorrichtung durchgeführt. Der Resputter-Prozess 600 entfernt den unteren Abschnitt 560A der Barriereschicht 560 in jeder der Öffnungen 310 (und auch die unteren Abschnitte der Barriereschicht 560 in den Öffnungen 320). Erneut ist der Resputter-Prozess 600 ein richtungsabhängiger Prozess, und er kann derart durchgeführt werden, dass das Entfernen der unteren Abschnitte 560A der Barriereschicht 560 die Seitenwandabschnitte 560B der Barriereschicht 560 nicht wesentlich beeinflusst. Es versteht sich außerdem, dass der Resputter-Prozess 600 ähnlich dem vorstehend besprochenen Resputter-Prozess 400 sein kann und unter Verwendung desselben Fertigungswerkzeugs durchgeführt werden kann. In alternativen Ausführungsformen kann anstelle des Resputter-Prozesses ein anderer Ätzprozess (z.B. Trockenätzen) durchgeführt werden, um die unteren Abschnitte 560A zu entfernen. Ein solcher Ätzprozess kann ausgelegt werden, um die Materialien der Schicht 560 (TaN, Ta, Ti, TiN) zu entfernen, ohne dass ein dielektrisches Material der ILD1-Schicht (z.B. Siliziumoxid) entfernt wird.
  • Unter Bezugnahme auf 9 wird ein Ätzprozess 700 an der Halbleitervorrichtung 100 durchgeführt, um die Öffnungen 310 weiter nach unten zu verlängern. Zum Beispiel können die Öffnungen 310 sowohl durch die ILD1-Schicht als auch die ILDo-Schicht geätzt werden und können sich in die Ätzstoppschicht 180 erstrecken, aber sie halten an den Epi-Schichten 170 an, die, wie vorstehend besprochen, als ein Teil der Source/des Drains betrachtet werden. In einigen Ausführungsformen können die Öffnungen 310 derart geätzt werden, dass ein Abschnitt der Epi-Schichten 170 freigelegt wird, was bedeutet, dass die Source-/Draingebiete durch die Öffnungen 310 freigelegt werden. Der Ätzprozess 700 kann auch einen Trockenätzprozess und/oder einen Nassätzprozess, zum Beispiel einen Trockenätzprozess, auf den ein Nassätzprozess folgt, aufweisen Die Barriereschicht 560 kann als eine Ätzmaske während des Ätzprozesses 700 dienen.
  • Unter Bezugnahme auf 10 wird ein Abscheidungsprozess 750 durchgeführt, um eine Barriereschicht 760 über der Halbleitervorrichtung 100 auszubilden. In einigen Ausführungsformen kann die Barriereschicht 760 als eine Klebstoffschicht bezeichnet werden. In einigen Ausführungsformen können die Barriereschicht 760, die Barriereschicht 560 und die Barriereschicht 360 unterschiedliche Materialzusammensetzungen aufweisen. In einigen Ausführungsformen enthält die Barriereschicht 760 Co, Ni, Ti, TiN oder Kombinationen davon. Diese Materialien helfen dabei, einen Leckstrom oder eine Diffusion zu verhindern, wodurch eine elektrische Leitfähigkeit verbessert wird, sowie eine Silizidbildung zu fördern.
  • Wie in 10 dargestellt, füllt die Barriereschicht 760 teilweise die Öffnungen 310. In jeder Öffnung 310 weist die Barriereschicht 760 einen unteren Abschnitt 760A, der auf einer unteren Fläche der Öffnungen 310 ausgebildet wird, sowie Seitenwandabschnitte 760B, die auf den Seitenwänden der Öffnung 310 und auf den Seitenwandabschnitten 560B der Barriereschicht 560 ausgebildet werden. Mit anderen Worten steht, als ein in der Ausführungsform von 10 dargestelltes nicht beschränkendes Beispiel, eine Gesamtheit der verbleibenden Seitenwandabschnitte 560B der Barriereschicht 560 in direktem physischem Kontakt mit einem Abschnitt der Seitenwandabschnitte 760B der Barriereschicht 760.
  • Wie in 10 dargestellt, kann der Seitenwandabschnitt 360B eine Tiefe 780 aufweisen, der Seitenwandabschnitt 560B kann eine Tiefe 781 aufweisen, und der Seitenwandabschnitt 760B kann eine Tiefe 782 aufweisen (alle in Z-Richtung gemessen). Die Tiefen 780 bis 782 sind Längen der Seitenwandabschnitte 360B, 560B, 760B, die sich nach unten in Z-Richtung in die ILDo- und ILD1-Schicht erstrecken. In einigen Ausführungsformen kann ein Verhältnis der Tiefe 780 und der Tiefe 781 in einem Bereich zwischen ungefähr 1:5 und ungefähr 3:5 liegen. In einigen Ausführungsformen kann ein Verhältnis der Tiefe 780 und der Tiefe 782 in einem Bereich zwischen ungefähr 1:5 und ungefähr 3:7 liegen. In einigen Ausführungsformen kann ein Verhältnis der Tiefe 781 und der Tiefe 782 in einem Bereich zwischen ungefähr 1:2 und ungefähr 3:4 liegen.
  • Ähnlich den Abscheidungsprozessen 350 und 550 kann der Abscheidungsprozess 750 auch einen Sputterprozess umfassen, der mithilfe desselben Fertigungswerkzeugs durchgeführt werden kann, in dem die Abscheidungsprozesse 350 und 550 durchgeführt werden. Anders als bei den Barriereschichten 360 und 560 muss kein Resputter-Prozess für die Barriereschicht 760 durchgeführt werden. Mit anderen Worten wird der untere Abschnitt 760A für die Barriereschicht 760 in den Öffnungen 310 beibehalten. Dies liegt daran, dass der untere Abschnitt 760A das Ausbilden von Kontaktsiliziden fördert. Unter Bezugnahme auf 11 wird nun ein Temperprozess 800 an der Halbleitervorrichtung 100 durchgeführt. In einigen Ausführungsformen kann der Temperprozess 800 ein RTA-Prozess (schnelles thermisches Tempern; engl.: rapid thermal annealing) sein, in dem die Tempertemperatur schnell angehoben wird. Der Temperprozess 800 ermöglicht eine Reaktion zwischen den Epi-Schichten 170 (die ein Teil der Source-/Draingebiete darstellen) und den unteren Abschnitten 760A der Barriereschicht 760. Folglich können Kontaktsilizidschichten 820 in der Epi-Schicht 170 ausgebildet werden. Die Kontaktsilizidschichten 820 helfen dabei, den elektrischen Widerstand für die Kontakte zu reduzieren, die über den Source-/Draingebieten 160 ausgebildet werden. In einigen Ausführungsformen können die Kontaktsilizidschichten 820 im Vergleich mit den Kontaktsilizidschichten auch größere Volumina aufweisen. Dies kann auf die Reaktion zwischen bestimmten Seitenwandabschnitten 760B und den darunter befindlichen Schichten zurückgeführt werden. Außerdem ermöglicht die Form/das Profil der gemäß der vorliegenden Offenbarung ausgebildeten Öffnung 310 einen größeren freigelegten Bereich der Source/des Drains für eine Silizidbildung. Von daher wird der Silizidbereich vergrößert. Die größeren Silizidschichten 820 können außerdem den elektrischen Widerstand des Kontakts reduzieren und seine Leitfähigkeit verbessern.
  • Unter Bezugnahme auf 12 werden leitfähige Kontakte 840 durch Füllen der Öffnungen 310 mit einem leitfähigen Material ausgebildet. In einigen Ausführungsformen enthalten die leitfähigen Kontakte 840 ein Metall, wie z.B. Wolfram (W), Kobalt (Co) oder eine Kombination davon. Es versteht sich, dass die Barriereschichten 360/560/760 auch als Teile der leitfähigen Kontakte 840 betrachtet werden können. Obwohl die in 12 dargestellten Kontakte 840 Source-/Drainkontakte sind, versteht es sich, dass Gatekontakte auf eine ähnliche Weise über der Gatestruktur 200 ausgebildet werden können.
  • Auf der Grundlage der vorstehenden Diskussionen ist es ersichtlich, dass die vorliegende Offenbarung einen einzigartigen Ansatz verwendet, um die Barriereschichten 360/560/760 für die Kontakte 840 des FinFET-Transistors auszubilden. Anstelle des Ätzens einer Öffnung direkt durch die ILD1- und ILDo-Schicht nach unten zu den Source-/Draingebieten mit einem einzelnen Schritt, verwendet die vorliegende Offenbarung mehrere Ätz-/Abscheidungszyklen, um die Kontaktöffnung 310 zu definieren und die mehreren Barriereschichten auszubilden. Wie vorstehend unter Bezugnahme auf 3 bis 10 besprochen, wird in jedem der Ätz-/Abscheidungszyklen die Kontaktöffnung 310 nach unten geätzt, worauf ein Abscheidungsprozess folgt, um eine Barriereschicht in der geätzten Kontaktöffnung abzuscheiden. Das Entfernen der unteren Abschnitte (z.B. der unteren Abschnitte 360A und 560A) der Barriereschichten unter Verwendung eines Resputterns ermöglicht es, dass der Ätzprozess für den anschließenden Ätz-/Abscheidungszyklus problemlos fortfährt, ohne dass das Ätzmittel gewechselt werden muss. Die verbleibenden Abschnitte der Barriereschichten dienen auch als Ätzmasken für die anschließenden Ätzschritte, wodurch die Form des Querschnittsprofils der Kontaktöffnungen 310 beibehalten wird. Mit anderen Worten wird verhindert, dass die Kontaktöffnungen 310 ein vasenartiges Profil aufweisen (üblich bei herkömmlichen FinFET-Vorrichtungen), bei dem die Kontaktöffnung breiter in der Mitte, aber schmaler an der Oberseite und der Unterseite ist. Vielmehr weist die durch die vorliegende Offenbarung ausgebildete Kontaktöffnung 310 ein Profil auf, wobei sie breiter an der Oberseite und schmaler an der Unterseite ist. Zum Beispiel kann sich die seitliche Breite der Kontaktöffnung 310 (und daher der anschließend in der Öffnung ausgebildeten Kontakte 840) mit steigender Tiefe der Öffnung verringern. Dieser Typ von Profil ermöglicht es, dass die Kontakte 840 leicht in den Kontaktöffnungen 310, zum Beispiel ohne Spalte darin aufzuweisen, ausgebildet werden.
  • Die mehreren hier ausgebildeten Barriereschichten 360/560/760 weisen außerdem ein einzigartiges Profil, zum Beispiel ein treppenartiges (oder gestuftes) Profil, in einer Querschnittsseitenansicht auf. Zum Beispiel ist eine Tiefe (in Z-Richtung) der Barriereschicht 360 kleiner als eine Tiefe der Barriereschicht 560, und eine Tiefe der Barriereschicht 560 ist kleiner als eine Tiefe der Barriereschicht 760. Alternativ ausgedrückt, erstrecken sich bei den drei Beispielen der Barriereschichten die Seitenwandabschnitte 760B am weitesten nach unten, und die Seitenwandabschnitte 560B erstrecken sich weniger weit nach unten, und die Seitenwandabschnitte 360B erstrecken sich am wenigsten nach unten. Eine andere Möglichkeit, das einzigartige treppenartige Profil der mehreren Barriereschichten 360/560/760 zu beschreiben, besteht darin, dass eine Tiefe jeder der Barriereschichten mit einer Distanz der Barriereschicht vom Kontakt 840 korreliert ist. Zum Beispiel vergrößert sich mit der abnehmenden Distanz zwischen der Barriereschicht und dem Kontakt 840 die Tiefe der Barriereschicht.
  • Aufgrund ihrer verschiedenen Positionen und verschiedenen Materialzusammensetzungen können die Barriereschichten 360/560/760 auch verschiedene Funktionen erfüllen. Zum Beispiel kann die Barriereschicht 360 hauptsächlich verwendet werden, um einen Leckstrom, zum Beispiel Diffusion, zwischen den Kontakten 840 und der ILD1-Schicht zu verhindern. Die Barriereschicht 560 kann hauptsächlich verwendet werden, um einen Leckstrom zu verhindern sowie um die Leitfähigkeit der Kontakte 840 zu verbessern. Die Barriereschicht 760 kann nicht nur verwendet werden, um einen Leckstrom zu verhindern und die Leitfähigkeit der Kontakte 840 zu verbessern, sondern auch um eine Kontaktsilizidbildung zu fördern. Die Barriereschichten 360/560/760 ermöglichen außerdem die Anhaftung der Kontakte 840, da die Kontakte 840 selbst möglicherweise eine unzureichende Anhaftung mit den ILDo-/ILD1-Schichten aufweisen. Von daher können die Barriereschichten 360/560/760 auch als Klebstoffschichten bezeichnet werden.
  • Obwohl drei Barriereschichten 360/560/760 hier verwendet werden, um die Konzepte der vorliegenden Offenbarung zu veranschaulichen, versteht es sich, dass die Anzahl der Barriereschichten nicht auf drei beschränkt ist. In anderen Ausführungsformen können mehr oder weniger als drei Barriereschichten verwendet werden, ohne vom Erfindungsgedanken und Schutzumfang der vorliegenden Offenbarung abzuweichen. Zum Beispiel zeigt 3 eine alternative Ausführungsform, bei der zwei anstatt drei Barriereschichten (z.B. die Schichten 360 und 760) implementiert werden. In der in 13 dargestellten Ausführungsform kann die Tiefe der Barriereschicht 360 größer sein als die Tiefe 780 aber kleiner als die Tiefe 781 (gezeigt in 10). Als ein anderes Beispiel zeigt 14 eine alternative Ausführungsform, bei der vier anstatt drei Barriereschichten (z.B. die Schichten 360, 560, 760 und 860) implementiert werden. Die Barriereschicht 860 kann zum Beispiel zwischen den Barriereschichten 560 und 760 implementiert werden. In der in 14 dargestellten Ausführungsform kann die Tiefe der Barriereschicht 860 (z.B. dadurch gemessen, wie weit sich die Seitenwandabschnitte 860B nach unten in Z-Richtung erstrecken) größer sein als die Tiefe 781 aber kleiner als die Tiefe 782 (gezeigt in 10). Die Barriereschicht 860 kann auch von den Barriereschichten 360, 560 und/oder 760 verschiedene Materialzusammensetzungen aufweisen.
  • Außerdem können die Source-/Drainkontakte und die Gatekontakte in einigen Ausführungsformen eine andere Anzahl von Barriereschichten oder in anderen Ausführungsformen die gleiche Anzahl von Barriereschichten aufweisen.
  • 15A-15B zeigen seitliche Querschnittsteilansichten eines Abschnitts einer Halbleitervorrichtung 100A, die eine Ausführungsform der vorstehend besprochenen Halbleitervorrichtung 100 darstellt. Der Klarheit und Einheitlichkeit halber werden ähnliche Komponenten, die in 3 bis 14 vorkommen, in 15A-15B auf gleiche Weise gekennzeichnet. Außerdem zeigt 15B einen vergrößerten (z.B. „hereingezoomten“) Abschnitt von 15A.
  • In 15A-15B weist die Halbleitervorrichtung 100B mehrere ILD-Schichten, wie z.B. ILD-Schichten 870, 871 und 872, auf. Diese ILD-Schichten 870 bis 872 können jeweils als eine Ausführungsform der ILDo- oder der ILD1-Schicht, die vorstehend besprochen wurden, implementiert werden. Eine leitfähige Durchkontaktierung 880 wird in der ILD-Schicht 871 ausgebildet, und eine andere leitfähige Durchkontaktierung 881 wird über der leitfähigen Durchkontaktierung 880 ausgebildet. Das Ausbilden der leitfähigen Durchkontaktierung 881 kann die vorstehend besprochenen, in mehreren Zyklen ausgeführten Ätz- und Abscheidungsprozesse verwenden, in denen mehrere Barriereschichten, wie z.B. die Barriereschichten 360, 560 und 760, ausgebildet werden. Eine Keimschicht 890 wird dann über der Barriereschicht 760 ausgebildet, und die leitfähige Durchkontaktierung 881 wird anschließend auf der Keimschicht 890 ausgebildet. Daher kann gesehen werden, dass verschiedene Aspekte der vorliegenden Offenbarung nicht nur auf die leitfähigen Kontakte für eine Gatekomponente oder eine Source-/Drainkomponente eines Transistors anwendbar sind, sondern sie können auch auf Durchkontaktierungen zutreffen, die verwendet werden, um eine elektrische Verbindungsmöglichkeit zwischen verschiedenen mikroelektronischen Komponenten in einem IC-Chip herzustellen.
  • 16 ist ein Ablaufdiagramm, das ein Verfahren 900 gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Das Verfahren 900 weist einen Schritt 910 auf, in dem ein FinFET-Transistor bereitgestellt wird. Der FinFET-Transistor weist eine Source/einen Drain und ein Gate auf. Ein dielektrisches Material wird über dem FinFET-Transistor ausgebildet. In einigen Ausführungsformen weist das dielektrische Material eine dielektrische Zwischenschicht (ILD) auf.
  • Das Verfahren 900 weist einen Schritt 920 auf, in dem mehrere Ätz- und Abscheidungszyklen durchgeführt werden, um mehrere Barriereschichten eines leitfähigen Kontakts des FinFET-Transistors auszubilden. Jeder Zyklus weist einen Ätzprozess zum Ätzen einer Öffnung im dielektrischen Material und einen Abscheidungsprozess zum Abscheiden einer jeweiligen Barriereschicht in der geätzten Öffnung. Die Barriereschichten werden derart ausgebildet, dass sie unterschiedliche Tiefen aufweisen.
  • Das Verfahren 900 weist einen Schritt 930 auf, in dem ein leitfähiges Material eine letzte Öffnung füllt, die durch einen letzten der Zyklen geätzt wurde, wodurch der leitfähige Kontakt des Transistors ausgebildet wird.
  • In einigen Ausführungsformen weisen zumindest einige der Zyklen einen Resputter-Prozess auf, der zwischen dem Ätzprozess und dem Abscheidungsprozess durchgeführt wird. Der Resputter-Prozess entfernt einen unteren Abschnitt der abgeschiedenen Barriereschicht. In einigen Ausführungsformen werden der Abscheidungsprozess und der Resputter-Prozess unter Verwendung eines selben Halbleiterfertigungswerkzeugs durchgeführt.
  • In einigen Ausführungsformen werden die mehreren Ätz- und Abscheidungszyklen folgendermaßen durchgeführt: Ein erster Ätzprozess wird durchgeführt, um eine Öffnung im dielektrischen Material zu ätzen. Die Öffnung ist über der Source/dem Drain oder über dem Gate des FinFET-Transistors angeordnet. Danach wird eine erste Barriereschicht in der Öffnung abgeschieden. Die erste Barriereschicht weist Seitenwandabschnitte auf, die durch einen unteren Abschnitt verbunden sind. Der untere Abschnitt der ersten Barriereschicht wird dann entfernt. Nachdem der untere Abschnitt der ersten Barriereschicht entfernt wurde, wird ein zweiter Ätzprozess durchgeführt, um die Öffnung nach unten zu verlängern. Nachdem der zweite Ätzprozess durchgeführt wurde, wird eine zweite Barriereschicht in der Öffnung abgeschieden. Die zweite Barriereschicht weist Seitenwandabschnitte auf, die durch einen unteren Abschnitt verbunden sind. Abschnitte der Seitenwandabschnitte der zweiten Barriereschicht werden auf den Seitenwandabschnitten der ersten Barriereschicht ausgebildet. Danach wird der untere Abschnitt der zweiten Barriereschicht entfernt. Nachdem der untere Abschnitt der zweiten Barriereschicht entfernt wurde, wird ein dritter Ätzprozess durchgeführt, um die Öffnung weiter nach unten zu verlängern. Nach dem dritten Ätzprozess wird eine dritte Barriereschicht in der Öffnung abgeschieden. Die dritte Barriereschicht weist Seitenwandabschnitte auf, die durch einen unteren Abschnitt verbunden sind. Abschnitte der Seitenwandabschnitte der dritten Barriereschicht werden auf den Seitenwandabschnitten der zweiten Barriereschicht ausgebildet. Die Öffnung wird dann mit einem leitfähigen Material gefüllt, um den leitfähigen Kontakt auszubilden. In einigen Ausführungsformen wird ein Temperprozess ausgeführt, nachdem die dritte Barriereschicht abgeschieden wurde, aber bevor die Öffnung mit dem leitfähigen Material gefüllt wird. Der Temperprozess ermöglicht die Reaktion zwischen der dritten Barriereschicht und den Abschnitten der darunter befindlichen Source/des darunter befindlichen Drains, wodurch Kontaktsilizidschichten ausgebildet werden. In einigen Ausführungsformen werden die erste Barriereschicht, die zweite Barriereschicht und die dritte Barriereschicht derart ausgebildet, dass sie unterschiedliche Materialzusammensetzungen aufweisen. Zum Beispiel wird in einer Ausführungsform die erste Barriereschicht derart ausgebildet, dass sie TaN enthält, die zweite Barriereschicht wird derart ausgebildet, dass sie TaN, Ta, Ti oder TiN enthält, und die dritte Barriereschicht wird derart ausgebildet, dass sie Co, Ni, Ti oder TiN enthält.
  • In einigen Ausführungsformen wird die Öffnung mit einem wolframhaltigen Material gefüllt. Das wolframhaltige Material kann derart ausgebildet werden, dass es sich in direktem physischem Kontakt mit den Seitenwandabschnitten und dem unteren Abschnitt der dritten Behältnisse befindet.
  • In einigen Ausführungsformen wird ein oberer Abschnitt des leitfähigen Kontakts durch (n+1) Barriereschichten umgeben, ein Mittelabschnitt wird durch n Barriereschichten umgeben, und ein unterer Abschnitt wird durch (n-1) Barriereschichten umgeben, wobei n eine natürliche Zahl größer gleich 2 ist.
  • Es versteht sich, dass zusätzliche Prozesse vor, während und/oder nach den Schritten 910 bis 930 des Verfahrens 900 durchgeführt werden können. Zum Beispiel kann das Verfahren 900 einen oder mehrere Planarisierungsprozesse aufweisen. Aus Gründen der Einfachheit werden andere zusätzliche Schritte hier nicht ausführlich besprochen.
  • Auf der Grundlage der vorstehenden Diskussionen kann erkannt werden, dass die vorliegende Offenbarung Vorteile gegenüber herkömmlichen FinFET-Vorrichtungen bietet. Es versteht sich jedoch, dass andere Ausführungsformen zusätzliche Vorteile bieten können, und nicht alle Vorteile notwendigerweise hier offenbart wurden, und dass kein bestimmter Vorteil für alle Ausführungsformen erforderlich ist. Ein Vorteil besteht darin, dass die vorliegende Offenbarung eine Kontaktöffnung mit einem Profil ausbildet, das einfach zu füllen ist. Dies wird durch mehrere Zyklen der vorstehend besprochenen Ätz-und Abscheidungsprozesse erzielt. Ein anderer Vorteil besteht darin, dass die verschiedenen Barriereschichten verschiedenen Zwecken dienen können, da sie unterschiedliche Materialzusammensetzungen und verschiedene Positionen aufweisen können. Noch ein weiterer Vorteil besteht darin, dass die vorliegende Offenbarung die Silizidbildung für die Kontakte verbessert. Zum Beispiel kann die zuletzt ausgebildete Barriereschicht mit den darunter befindlichen Schichten reagieren, um die Kontaktsilizidschichten auszubilden, die im Vergleich mit herkömmlichen Silizidschichten ein größeres Volumen aufweisen können. Noch ein weiterer Vorteil besteht darin, dass die Prozesse der vorliegenden Offenbarung leicht zu implementieren sind, zum Beispiel können die Abscheidung einer Barriereschicht und das Resputtern in demselben Fertigungswerkzeug durchgeführt werden. Andere Vorteile weisen eine Kompatibilität mit vorhandener FinFET-Fertigung, so dass die vorliegende Offenbarung keine zusätzliche Verarbeitung erfordert und daher leicht und kostengünstig zu implementieren ist.
  • Ein Aspekt der vorliegenden Offenbarung betrifft eine Halbleitervorrichtung. Die Halbleitervorrichtung weist einen Transistor auf, der eine Source/einen Drain und ein Gate aufweist. Die Halbleitervorrichtung weist einen leitfähigen Kontakt für den Transistor auf. Der leitfähige Kontakt stellt elektrische Konnektivität mit der Source/dem Drain oder dem Gate des Transistors bereit. Der leitfähige Kontakt weist mehrere Barriereschichten auf. Die Barriereschichten weisen unterschiedliche Tiefen auf.
  • Ein anderer Aspekt der vorliegenden Offenbarung betrifft eine Halbleitervorrichtung. Die Halbleitervorrichtung weist einen Transistor auf, der eine Source-/Drainkomponente und eine Gatekomponente aufweist. Die Halbleitervorrichtung weist einen leitfähigen Kontakt auf, der über der Source-/Drainkomponente oder über der Gatekomponente des Transistors ausgebildet ist. Der leitfähige Kontakt weist einen Metallabschnitt auf, der durch mehrere Barriereschichten umgeben ist. Die Länge jeder der Barriereschichten ist mit der Distanz der Barriereschicht von dem Metallabschnitt korreliert.
  • Ein weiterer Aspekt der vorliegenden Offenbarung betrifft ein Verfahren. Das Verfahren weist einen Schritt des Bereitstellens eines Transistors auf, der eine Source/einen Drain und ein Gate aufweist. Ein dielektrisches Material wird über dem FinFET-Transistor ausgebildet. Das Verfahren weist einen Schritt des Durchführens mehrerer Ätz- und Abscheidungszyklen auf, um mehrere Barriereschichten eines leitfähigen Kontakts des Transistors auszubilden. Jeder Zyklus weist einen Ätzprozess zum Ätzen einer Öffnung im dielektrischen Material und einen Abscheidungsprozess zum Abscheiden einer jeweiligen Barriereschicht in der geätzten Öffnung. Die Barriereschichten werden derart ausgebildet, dass sie unterschiedliche Tiefen aufweisen. Das Verfahren weist einen Schritt des Einfüllens eines leitfähigen Materials in eine letzte Öffnung, die durch einen letzten der Zyklen geätzt wurde, wodurch der leitfähige Kontakt des Transistors ausgebildet wird.

Claims (19)

  1. Halbleitervorrichtung (100), aufweisend: einen Transistor, der eine Source/einen Drain (160) und ein Gate (200) aufweist, und einen leitfähigen Kontakt (840) für den Transistor (50), wobei der leitfähige Kontakt (840) elektrische Konnektivität mit der Source/dem Drain (160) oder dem Gate (200) des Transistors bereitstellt, wobei: der leitfähige Kontakt (840) mehrere Barriereschichten (360, 560, 760) aufweist, und die Barriereschichten (360, 560, 760) unterschiedliche Tiefen aufweisen, wobei der leitfähige Kontakt (840) einen Metallabschnitt aufweist, der von den Barriereschichten (360, 560, 760) umgeben ist, die Barriereschichten (360, 560, 760) eine erste Barriereschicht (360), eine zweite Barriereschicht (560) und eine dritte Barriereschicht (760) aufweisen, wobei die erste Barriereschicht (360) am weitesten vom Metallabschnitt entfernt angeordnet ist und eine erste Länge aufweist, die dritte Barriereschicht (760) am nächsten zu dem Metallabschnitt angeordnet ist und eine dritte Länge aufweist, die zweite Barriereschicht (560) zwischen der ersten Barriereschicht (360) und der dritten Barriereschicht (760) angeordnet ist und eine zweite Länge aufweist, wobei die erste Länge kleiner ist als die zweite Länge und die zweite Länge kleiner ist als die dritte Länge.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die mehreren Barriereschichten (360, 560, 760) in einer Querschnittsansicht ein treppenartiges Profil aufweisen.
  3. Halbleitervorrichtung (100) nach Anspruch 1 oder 2, wobei die Barriereschichten (360, 560, 760) unterschiedliche Materialzusammensetzungen aufweisen.
  4. Halbleitervorrichtung (100) nach einem der vorherigen Ansprüche, wobei: die erste Barriereschicht (360) in direktem physischem Kontakt mit einem Abschnitt der zweiten Barriereschicht (560) steht, die zweite Barriereschicht (560) in direktem physischem Kontakt mit einem Abschnitt der dritten Barriereschicht (760) steht, und die dritte Barriereschicht (760) in direktem physischem Kontakt mit dem Metallabschnitt des leitfähigen Kontakts (840) steht.
  5. Halbleitervorrichtung (100) nach Anspruch 4, wobei: die erste Barriereschicht (360) mit der ersten Länge sich nach unten in eine dielektrische Schicht erstreckt, die zweite Barriereschicht (560) mit der zweiten Länge sich nach unten in die dielektrische Schicht erstreckt, und die dritte Barriereschicht (760) mit der dritten Länge sich nach unten in die dielektrische Schicht erstreckt.
  6. Halbleitervorrichtung (100) nach Anspruch 4 oder 5, wobei: die erste Barriereschicht (360) TaN enthält, die zweite Barriereschicht (560) mindestens eines von TaN, Ta, Ti und TiN enthält, und die dritte Barriereschicht (760) mindestens eines von Co, Ni, Ti und TiN enthält.
  7. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 3, wobei ein oberer Abschnitt des leitfähigen Kontakts (840) von (n+1) Barriereschichten (360, 560, 760) umgeben ist, ein Mittelabschnitt von n Barriereschichten (360, 560, 760) umgeben ist, und ein unterer Abschnitt von (n-1) Barriereschichten (360, 560, 760) umgeben ist, wobei n eine natürliche Zahl größer gleich 2 ist.
  8. Halbleitervorrichtung (100), aufweisend: einen Transistor, der eine Source-/Drainkomponente (160) und eine Gatekomponente (200) aufweist, und einen leitfähigen Kontakt (840), der über der Source-/Drainkomponente (160) oder über der Gatekomponente (200) des Transistors ausgebildet ist, wobei: der leitfähige Kontakt (840) einen Metallabschnitt aufweist, der von mehreren Barriereschichten (360, 560, 760) umgeben ist, wobei die Barriereschichten (360, 560, 760) eine erste Barriereschicht (360), eine zweite Barriereschicht (560) und eine dritte Barriereschicht (760) aufweisen und die Länge jeder der Barriereschichten (360, 560, 760) mit der Distanz der Barriereschicht (360, 560, 760) von dem Metallabschnitt korreliert ist, wobei sich die Länge mit steigender Distanz vom Metallabschnitt verringert.
  9. Halbleitervorrichtung (100) nach Anspruch 8, wobei: die erste Barriereschicht (360) am weitesten vom Metallabschnitt entfernt angeordnet ist und einen Seitenwandabschnitt aufweist, der eine erste Länge aufweist, die dritte Barriereschicht (760) am nächsten zu dem Metallabschnitt angeordnet ist und einen Seitenwandabschnitt aufweist, der eine dritte Länge aufweist, die zweite Barriereschicht (560) zwischen der ersten Barriereschicht (360) und der dritten Barriereschicht (760) angeordnet ist und einen Seitenwandabschnitt aufweist, der eine zweite Länge aufweist, die erste Länge kleiner ist als die zweite Länge, und die zweite Länge kleiner ist als die dritte Länge.
  10. Halbleitervorrichtung (100) nach Anspruch 9, wobei: die dritte Barriereschicht (760) in direktem physischem Kontakt mit dem Metallabschnitt des leitfähigen Kontakts (840) steht, eine Gesamtheit der zweiten Barriereschicht (560) in direktem physischem Kontakt mit einem Abschnitt der dritten Barriereschicht (760) steht, und eine Gesamtheit der ersten Barriereschicht (360) in direktem physischem Kontakt mit einem Abschnitt der zweiten Barriereschicht (560) steht.
  11. Halbleitervorrichtung (100) nach Anspruch 9 oder 10, wobei: der Metallabschnitt mindestens eines von W und Co enthält, die erste Barriereschicht (360) TaN enthält, die zweite Barriereschicht (560) mindestens eines von TaN, Ta, Ti und TiN enthält, und die dritte Barriereschicht (760) mindestens eines von Co, Ni, Ti und TiN enthält.
  12. Verfahren (900), umfassend: Bereitstellen (910) eines Transistors, der eine Source/einen Drain (160) und ein Gate (200) aufweist, wobei ein dielektrisches Material über dem FinFET-Transistor ausgebildet wird, Durchführen (920) mehrerer Ätz- und Abscheidungszyklen, um mehrere Barriereschichten (360, 560, 760) eines leitfähigen Kontakts (840) des Transistors auszubilden, wobei jeder Zyklus einen Ätzprozess (300, 500, 700) zum Ätzen und Verlängern einer Öffnung (310) im dielektrischen Material und einen Abscheidungsprozess (350, 550, 750) zum Abscheiden einer jeweiligen Barriereschicht (360, 560, 760) in der geätzten Öffnung (310) aufweist, wobei die Barriereschichten (360, 560, 760) derart ausgebildet werden, dass sie unterschiedliche Tiefen aufweisen, und Füllen (930), mit einem leitfähigen Material, einer letzten Öffnung (310), die durch einen letzten der Zyklen geätzt wurde, wodurch der leitfähige Kontakt (840) des Transistors ausgebildet wird.
  13. Verfahren nach Anspruch 12, wobei zumindest einige der Zyklen ferner einen Resputter-Prozess (400, 600) aufweisen, der zwischen dem Ätzprozess (300, 500, 700) und dem Abscheidungsprozess (350, 550, 750) durchgeführt wird, und wobei der Resputter-Prozess (400, 600) einen unteren Abschnitt (360A, 560A, 760A) der abgeschiedenen Barriereschicht (360, 560, 760) entfernt.
  14. Verfahren (900) nach Anspruch 13, wobei der Abscheidungsprozess (350, 550, 750) und der Resputter-Prozess (400, 600) unter Verwendung desselben Halbleiterfertigungswerkzeugs durchgeführt werden.
  15. Verfahren (900) nach Anspruch 13 oder 14, wobei das Durchführen der mehreren Ätz-und Abscheidungszyklen umfasst: Durchführen eines ersten Ätzprozesses (300), um eine Öffnung (310) in dem dielektrischen Material zu ätzen, wobei die Öffnung (310) über der Source/dem Drain (160) oder über dem Gate (200) des Transistors angeordnet ist, Abscheiden einer ersten Barriereschicht (360) in der Öffnung (310), wobei die erste Barriereschicht (360) Seitenwandabschnitte (360B) aufweist, die durch einen unteren Abschnitt (360A) verbunden sind, Entfernen des unteren Abschnitts (360A) der ersten Barriereschicht (360), nach dem Entfernen des unteren Abschnitts (360A) der ersten Barriereschicht (360), Durchführen eines zweiten Ätzprozesses (500), um die Öffnung (310) nach unten zu verlängern, nach dem zweiten Ätzprozess (500), Abscheiden einer zweiten Barriereschicht (560) in der Öffnung (310), wobei die zweite Barriereschicht (560) Seitenwandabschnitte (560B) aufweist, die durch einen unteren Abschnitt (560A) verbunden sind, wobei Abschnitte der Seitenwandabschnitte (560B) der zweiten Barriereschicht (560) auf den Seitenwandabschnitten (360B) der ersten Barriereschicht (360) ausgebildet werden, Entfernen des unteren Abschnitts (560A) der zweiten Barriereschicht (560), nach dem Entfernen des unteren Abschnitts (560A) der zweiten Barriereschicht (560), Durchführen eines dritten Ätzprozesses (700), um die Öffnung (310) weiter nach unten zu verlängern, nach dem dritten Ätzprozess (700), Abscheiden einer dritten Barriereschicht (760) in der Öffnung (310), wobei die dritte Barriereschicht (760) Seitenwandabschnitte (760B) aufweist, die durch einen unteren Abschnitt (760A) verbunden sind, wobei Abschnitte der Seitenwandabschnitte (760B) der dritten Barriereschicht (760) auf den Seitenwandabschnitten (560B) der zweiten Barriereschicht (560) ausgebildet werden, und Füllen der Öffnung (310) mit einem leitfähigen Material.
  16. Verfahren (900) nach Anspruch 15, ferner umfassend: Durchführen eines Temperprozesses, nachdem die dritte Barriereschicht (760) abgeschieden wurde, aber bevor die Öffnung (310) mit dem leitfähigen Material gefüllt wird.
  17. Verfahren (900) nach Anspruch 15 oder 16, wobei die erste Barriereschicht (360), die zweite Barriereschicht (560) und die dritte Barriereschicht (760) derart ausgebildet werden, dass sie unterschiedliche Materialzusammensetzungen aufweisen.
  18. Verfahren nach Anspruch 17, wobei die erste Barriereschicht (360) derart ausgebildet wird, dass sie TaN enthält, die zweite Barriereschicht (560) derart ausgebildet wird, dass sie mindestens eines von TaN, Ta, Ti und TiN enthält, und die dritte Barriereschicht (760) derart ausgebildet wird, dass sie mindestens eines von Co, Ni, Ti und TiN enthält.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei das Füllen (930) der Öffnung (310) ein Füllen der Öffnung (310) mit einem wolframhaltigen Material umfasst, und wobei das wolframhaltige Material derart ausgebildet wird, dass es in direktem physischem Kontakt mit den Seitenwandabschnitten (760B) und dem unteren Abschnitt (760A) der dritten Barriereschicht (760) steht.
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