DE10300715A1

DE10300715A1 - Halbleiterspeicherbauelement mit Signalverzögerung

Info

Publication number: DE10300715A1
Application number: DE10300715A
Authority: DE
Inventors: Kyu-Nam Lim; Jei-Hwan Yoo; Young-Gu Kang; Jong-Won Lee; Jae-Yoon Sim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-01-09
Filing date: 2003-01-08
Publication date: 2003-07-24
Anticipated expiration: 2023-01-09
Also published as: JP2003217285A; CN100466099C; US20030128598A1; US6845049B2; KR20030060526A; KR100512934B1; DE10300715B4; CN1433026A

Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einer Schaltungskomponente, die ein verzögertes Signal erzeugt, wie z. B. mit einer Bitleitungsabtastfreigabesignalerzeugungsschaltung (52). DOLLAR A Erfindungsgemäß ist ein Schmitt-Trigger (50) vorgesehen, der ein Ausgangssignal eines Verzögerungsschaltkreises bzw. ein Signal von einer ausgewählten Dummy-Wortleitung oder Dummy-Subwortleitung empfängt und mit einer Versorgungsspannung verbunden ist, deren Spannungspegel gleich dem zum Freigeben einer Wortleitung verwendeten Spannungspegel ist. DOLLAR A Verwendung in der Halbleiterspeichertechnologie.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement nach dem Oberbegriff des Anspruchs 1, 3 bzw. 5.
In herkömmlichen Halbleiterspeicherbauelementen dieser Art beinhaltet beispielsweise eine Schaltung zur Erzeugung eines Bitleitungsabtastfreigabesignals einen aus Widerständen, Kondensatoren und Invertern bestehenden Verzögerungsschaltkreis. Dessen Betrieb wird im allgemeinen von Prozessänderungen oder Spannungs- bzw. Temperaturschwankungen beeinflusst. Dementsprechend variiert die Zeitverzögerung im Bitleitungsabtastfreigabesignal, das von dieser herkömmlichen Signalerzeugungsschaltung erzeugt wird, in Abhängigkeit von derartigen Spannungs- und Temperaturschwankungen sowie Prozessänderungen.
Beispielsweise wird durch die Signalerzeugungsschaltung ein Signal mit einer relativ kurzen Verzögerungszeit erzeugt, wenn das Halbleiterspeicherbauelement bei relativ niedriger Temperatur und/oder einer größeren Betriebsspannung betrieben wird. Umgekehrt wird ein Signal mit relativ langer Verzögerungszeit erzeugt, wenn das Halbleiterspeicherbauelement bei relativ höherer Temperatur und/oder niedrigerer Betriebsspannung betrieben wird.
Die herkömmlichen Halbleiterspeicherbauelemente dieser Art sind dementsprechend so konfiguriert, dass sie abhängig von der längsten, von dieser Signalerzeugungsschaltung verursachten Verzögerungszeit arbeiten. Diese Art der Auslegung erlaubt es, mit dem Signal über ein Paar von Bitleitungen übertragene Daten punktuell zu verstärken, ohne dass sich ein fehlerhafter Betrieb ergibt, selbst wenn das Signal gegenüber der gewünschten Zeit verzögert ist. Jedoch hat die oben genannte, herkömmliche Signalerzeugungsschaltung zur Folge, dass sich die Betriebsgeschwindigkeit beispielsweise hinsichtlich der Dateneingabe-/Datenausgabezeit des Halbleiterspeicherbauelements verringert, da das Halbleiterspeicherbauelement in Abhängigkeit von der längsten Verzögerungszeit betrieben wird.
In der Patentschrift US 5.465.232 wird zur Abhilfe eine Schaltung zum Auswählen einer Dummy-Subwortleitung vorgeschlagen, wobei diese Schaltung in einem peripheren Schaltkreisbereich gebildet ist und die gleiche Schaltkreiskonfiguration aufweist wie eine Schaltung zum Auswählen einer Subwortleitung im Speicherzellenfeld. Dadurch wird die Dummy-Subwortleitung zum gleichen Zeitpunkt ausgewählt, wenn die Subwortleitung im Speicherzellenfeld ausgewählt wird, so dass automatisch ein entsprechendes Signal nach einer vorgegebenen Verzögerungszeit ab Aktivierung der ausgewählten Subwortleitung erzeugt wird. Das Signal kann folglich unabhängig von Prozessänderungen oder Spannungs- und Temperaturschwankungen erzeugt werden, da in der Schaltung zur Erzeugung des Signals keine Widerstände und Kondensatoren enthalten sind. Diese Schaltung zur automatischen Erzeugung des Signals nimmt jedoch eine relativ große Entwurfsfläche eines Halbleitersubstrats ein, was die Chipabmessung des Halbleiterspeicherbauelements erhöht. Außerdem muss diese Schaltung zur automatischen Erzeugung des Signals wiederholt getestet werden, um sicherzustellen, dass die Schaltung gewünschte Eigenschaften erfüllt. Der Testvorgang benötigt Produktionszeit des Halbleiterspeicherbauelements, was dessen Herstellungsdurchsatz verringert.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelements der eingangs genannten Art zugrunde, bei dem ein verzögertes Signal mit relativ geringem Aufwand und relativ geringer Schaltkreisfläche unabhängig von Prozessänderungen und Spannungs- bzw. Temperaturschwankungen mit weitestgehend konstanter Verzögerungszeit erzeugt werden kann, insbesondere ein Bitleitungsabtastfreigabesignal.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 1, 3 oder 5.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte Ausführungsformen der Erfindung und ein derem besseren Verständnis dienendes, herkömmliches Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1 ein Blockschaltbild einer Schaltung zur Erzeugung eines Bitleitungsabtastfreigabesignals in einem herkömmlichen Halbleiterspeicherbauelement,
Fig. 2 ein Blockschaltbild einer Schaltung zur Erzeugung eines Bitleitungsabtastfreigabesignals in einem erfindungsgemäßen Halbleiterspeicherbauelement und
Fig. 3 ein Schaltbild eines in der Schaltung von Fig. 2 verwendeten Schmitt-Triggers.
Das in Fig. 1 gezeigte, herkömmliche Halbleiterspeicherbauelement beinhaltet eine Mehrzahl von Speicherzellenfeldblöcken 10-1 bis 10-n, eine Mehrzahl von Signaltreibern (PX) 12 für je einen der Speicherzellenfeldblöcke 10-2 bis 10-n, eine Mehrzahl von Speicherzellen MC, eine Mehrzahl von Vorladeschaltkreisen (PRE) 16, eine Mehrzahl von Bitleitungsisolationsschaltkreisen (ISO) 18, eine Mehrzahl von Bitleitungsabtastverstärkern (BLSA) 20, einen ersten Zeilendecoder 22, einen zweiten Zeilendecoder 24, eine Signalerzeugungsschaltung 26, eine Mehrzahl von DPX-Signaltreibern (DPX) 28, eine Mehrzahl von Dummy- Subwortleitungstreibern (DSWD) 30, eine Mehrzahl von Dummy- Speicherzellen DMC, eine Mehrzahl von Kondensatoren Cb mit einer der Kapazität einer Bitleitung entsprechenden Kapazität, eine Wortleitungsfreigabe-Detektionsschaltung 32 und eine Schaltung 34 zur Erzeugung eines Bitleitungsabtastfreigabesignals BLSEN.
Wie aus Fig. 1 ersichtlich, ist das herkömmliche Halbleiterspeicherbauelement in einer Subwortleitungsstruktur konfiguriert. Die PX-Signaltreiber 12, die Subwortleitungstreiber 14, die Vorladeschaltkreise 16, die Bitleitungsisolationsschaltkreise 18, die Bitleitungsabtastverstärker 20, die DPX-Signattreiber 28 und die Dummy-Subwortleitungstreiber 30 sind abgekürzt auch mit PX, SWD, PRE, ISO, BLSA, DPX bzw. DSWD bezeichnet.
Die Speicherzellen MC in jedem der Speicherzellenfeldblöcke 10-1 bis 10-n sind mit einer jeweils zugehörigen Subwortleitung, wie der markierten Subwortleitung SWL1, und jeweiligen Bitleitungen BL11,. . ., BL1n,.., BLn1,. . ., BLnn verbunden. Die Dummy-Speicherzellen DMC sind mit Dummy-Subwortleitungen DSWL verbunden. Die Vorladeschaltkreise (PRE) 16, die Bitleitungsisolationsschaltkreise (ISO) 18 und die Bitleitungsabtastverstärker (BLSA) 20 sind jeweils zwischen zwei Sätze von Bitleitungspaaren eingeschleift.
Die DPX-Signaltreiber 28, die Dummy-Subwortleitungstreiber (DSWD) 30, die Dummy-Speicherzellen DMC, eine DPX-Signalleitung DPXL, eine Dummy-Wortleitung DWL und die Dummy-Subwortleitung DSWL sind in einem peripheren Schaltkreisbereich gebildet und so konfiguriert, dass sie die gleiche Struktur wie ihre jeweiligen Gegenstücke im normalen Speicherzellenfeld haben, d. h. wie die PX-Signaltreiber 12, die Subwortleitungstreiber 14, die Speicherzellen MC, eine PX-Signalleitung PXL1, eine Wortleitung WL1 bzw. die Subwortleitung SWL1 im Speicherzellenfeldblock 10-1.
Die Dummy-Speicherzelle DMC beinhaltet einen Transistor N1, einen Kondensator Cs und eine interne Versorgungsspannung VINT/2, die halb so groß wie eine Versorgungsspannung VINT ist. Die Wortleitungsfreigabe-Detektionsschaltung 32 weist PMOS-Transistoren P1, P2, NMOS-Transistoren N2, N3 und einen Inverter INV1 auf. Der PMOS- Transistor P1 ist ein Vorladetransistor zum Vorladen eines Knotens A, und der PMOS-Transistor P2 ist ein Vorladetransistor zum Vorladen eines Knotens B.
Nachfolgend wird auf die Betriebsweise des herkömmlichen Halbleiterspeicherbauelements von Fig. 1 hinsichtlich Erzeugung eines Bitleitungsabtastfreigabesignals eingegangen. Wenn ein Vorladebefehl PRE erzeugt wird, laden die Vorladeschaltkreise 16 die Bitleitungspaare BL11, BL11B,. . ., BL1 n, BL1nB,. . ., BLn1, BLn1B,. . ., BLnn, BLnnB auf die halbe interne Speisespannung VINT/2 in Reaktion auf den Vorladebefehl PRE und gleichzeitig den Knoten A und den Knoten B auf die interne Speisespannung VINT bzw. die halbe interne Speisespannung VINT/2 vor, indem der PMOS-Transistor P1 und der PMOS-Transistor P2 leitend geschaltet werden. Dann wird der NMOS-Transistor N2 leitend geschaltet, wodurch ein Knoten C geladen wird. Der Inverter INV1 detektiert den Spannungspegel am Knoten C und erzeugt ein Signal mit niedrigem Logikpegel, wenn der Spannungspegel am Knoten C größer als ein vorgegebener Spannungspegel ist. Die Schaltung 34 zur Erzeugung des Bitleitungsabtastfreigabesignals empfängt das Signal mit dem niedrigen Logikpegel, das vom Inverter INV1 abgegeben wird, und erzeugt durch Verzögern dieses Signals das Bitleitungsabtastfreigabesignal BLSEN.
Wenn ein Aktivbefehl ACT erzeugt wird, wählt der erste Zeilendecoder 22 eine PX-Signalleitung PXL1 durch Decodieren einer ersten Zeilenadresse RA1 aus, und dann wählt der zweite Zeilendecoder 24 eine Wortleitung WL1 durch Decodieren einer zweiten Zeilenadresse RA2 aus. Zu diesem Zeitpunkt wählt die DPX-Signalerzeugungsschaltung 26 eine Dummy-Signalleitung DPXL aus, wenn eines der vom zweiten Zeilendecoder 24 abgegebenen Signale ausgewählt wird. Die PX-Signaltreiber 12 treiben das Signal auf der PX-Signalleitung PXL1, und die DPX- Signaltreiber 28 treiben das Signal auf der DPX-Signalleitung DPXL. Die Subwortleitungstreiber 14 wählen eine Subwortleitung SWL1 in Reaktion auf das Ausgangssignal der PX-Signaltreiber 12 und das Signal auf der Wortleitung WL1 aus. Die Dummy-Subwortleitungstreiber 30 wählen eine Dummy-Subwortleitung DSWL in Reaktion auf das Ausgangssignal der DPX-Signaltreiber 28 aus.
Wenn die Subwortleitung ausgewählt wird, erfolgt eine Ladungsteilung zwischen Speicherzellen, die mit der ausgewählten Subwortleitung und den Bitleitungspaaren BL11, BL11B,. . ., BL1n, BL1nB,. . ., BLn1, BLn1B, BLnn, BLnnB verbunden sind. Wenn die Dummy-Subwortleitung DSWL ausgewählt wird, wird der NMOS-Transistor N1 leitend geschaltet, und der Spannungspegel am Knoten A wird herabgesetzt, da elektrische Ladungen vom Knoten A zum Knoten B übertragen werden. Der Inverter INV1 erzeugt ein Signal auf hohem Logikpegel, wenn der Spannungspegel am Knoten C unter einen vorgegebenen Pegel absinkt. Die Bitleitungsabtastfreigabesignal-Erzeugungsschaltung 34 erzeugt dann das Bitleitungsabtastfreigabesignal BLSEN mit hohem Logikpegel durch Verzögern des Ausgangssignals des Inverters INV1.
Wenn zwischen einem Paar der Bitleitungen BL11, BL11B,. . ., BL1n, BL1nB,. . ., BLn1, BLn1B,. . ., BLnn, BLnnB durch den Ladungsteilungsvorgang eine Spannungsdifferenz erzeugt wird, wird ein Bitleitungsisolationssteuersignal ISO erzeugt, was die Bitleitungsisolationsschaltkreise 18 anschaltet. Dann werden die Abtastverstärker 20 aktiviert und verstärken die zwischen dem Paar von Bitleitungen BL11, BL11B,. . ., BL1n, BL1nB,. . ., BLn1, BLn1B,. . ., BLnn, BLnnB erzeugte Spannungsdifferenz in Reaktion auf den hohen Logikpegel des Bitleitungsabtastfreigabesignals BLSEN, der nach Erzeugung des Bitleitungsisolationssteuersignals ISO erzeugt wird.
In der gleichen Weise, wie oben beschrieben, wird gleichzeitig die Dummy-Subwortleitung DSWL aktiviert, wenn eine Subwortleitung SWL1 im Speicherzellenfeld 10-1 bis 10-n aktiviert wird. Nachdem eine vorgegebene Zeitdauer ab Aktivierung der Dummy-Subwortleitung verstrichen ist, wird das Bitleitungsabtastfreigabesignal BLSEN erzeugt. Dementsprechend wird das Bitleitungsabtastfreigabesignal BLSEN mit einer konstanten Verzögerungszeit erzeugt, ohne von eventuellen Prozessänderungen, Spannungsschwankungen oder Temperaturschwankungen beeinflusst zu werden.
Das herkömmliche Halbleiterspeicherbauelement von Fig. 1 benötigt jedoch eine vergleichsweise große Entwurfsfläche eines Halbleitersubstrats, da alle Schaltkreise zum Auswählen der Subwortleitung im Speicherzellenfeld in dem peripheren Schaltkreisbereich kopiert sind. Außerdem müssen die in den peripheren Schaltkreisbereich kopierten Schaltkreise wiederholt getestet werden, um sicherzustellen, dass sie gewünschte Eigenschaften erfüllen.
Fig. 2 zeigt ein erfindungsgemäßes Halbleiterspeicherbauelement mit einer Bitleitungsabtastfreigabesignal-Erzeugungsschaltung 52. Im Halbleiterspeicherbauelement von Fig. 2 sind anstelle der Dummy-Speicherzellen DMC, der Bitleitungskondensatoren Cb, der Wortleitungsfreigabe- Detektionsschaltung 32 und der Bitleitungsabtastfreigabesignal-Erzeugungsschaltung 34 des herkömmlichen Halbleiterspeicherbauelements von Fig. 1 ein Schmitt-Trigger 50 und die Bitleitungsabtastfreigabesignal-Erzeugungsschaltung 52 vorgesehen. Wie aus Fig. 2 ersichtlich, macht dieses erfindungsgemäße Halbleiterspeicherbauelement keinen Gebrauch von den Dummy-Speicherzellen DMC und den Bitleitungskondensatoren Cb, um das Bitleitungsabtastfreigabesignal BLSEN zu erzeugen. Dementsprechend ist die Entwurfsfläche für dieses Halbleiterspeicherbauelement reduziert.
Fig. 3 veranschaulicht eine vorteilhafte Realisierung für den Schmitt- Trigger 50 in Fig. 2. Der Schmitt-Trigger von Fig. 3 beinhaltet PMOS- Transistoren P3, P4 und PS, NMOS-Transistoren N4, N5 und N6 sowie einen Inverter INV2. Der PMOS-Transistor P3 ist mit einer Drain- Elektrode an einen Knoten E, mit einer Gate-Elektrode an eine Dummy- Subwortleitung DSWL und mit einer Source-Elektrode an eine hohe Spannung VPP angeschlossen. Der PMOS-Transistor P4 ist mit einer Source-Elektrode an den Knoten E, mit einer Gate-Elektrode an die Dummy-Subwortleitung DSWL und mit einer Drain-Elektrode an einen Knoten D angeschlossen. Der NMOS-Transistor N4 ist mit einer Drain- Elektrode an den Knoten D, mit einer Gate-Elektrode an die Dummy- Subwortleitung DSWL und mit einer Source-Elektrode an einen Knoten F angeschlossen. Der NMOS-Transistor N5 ist mit einer Drain-Elektrode an den Knoten F, mit einer Gate-Elektrode an die Dummy- Subwortleitung DSWL und mit einer Source-Elektrode an eine Massespannung VSS angeschlossen. Der PMOS-Transistor PS ist mit einer Source-Elektrode an den Knoten E, mit einer Gate-Elektrode an den Knoten D und mit einer Drain-Elektrode an die Massespannung VSS angeschlossen. Der NMOS-Transistor N6 ist mit einer Source-Elektrode an den Knoten S. mit einer Gate-Elektrode an den Knoten D und mit einer Drain-Elektrode an die hohe Spannung VPP angeschlossen. Der Inverter INV2 invertiert das Signal am Knoten D.
Nachfolgend wird auf ein Verfahren zur Erzeugung von Bitleitungsabtastfreigabesignalen bei diesem erfindungsgemäßen Halbleiterspeicherbauelement unter Bezugnahme auf die Fig. 2 und 3 näher eingegangen.
Wenn die Dummy-Subwortleitung DSWL einen niedrigen Logikpegel beibehält, sind die PMOS-Transistoren P3 und P4 des Schmitt-Triggers 50 leitend geschaltet, wodurch das hohe Spannungspegelsignal VPP zum Knoten D übertragen wird. Der Inverter INV2 erzeugt ein Signal auf niedrigem Spannungspegel, wenn der Spannungspegel am Knoten D größer als ein vorgegebener Spannungspegel ist. Der NMOS-Transistor N6 wird dann in Reaktion auf das Signal mit hohem Spannungspegel am Knoten D leitend geschaltet und überträgt die hohe Spannung VPP auf den Knoten F. Die Bitleitungsabtastfreigabesignal-Erzeugungsschaltung 52 erzeugt das Bitleitungsabtastfreigabesignal BLSEN mit niedrigem Logikpegel durch Verzögern des vom Inverter INV2 abgegebenen Signals auf niedrigem Spannungspegel.
Wenn ein Aktivbefehl ACT erzeugt wird, wählt der erste Zeilendecoder 22 durch Decodieren der ersten Zeilenadresse RA1 eine Signalleitung PXL1 aus, und der zweite Zeilendecoder 24 wählt durch Decodieren der zweiten Zeilenadresse RA2 eine Wortleitung WL1 aus. Der PX- Signaltreiber 12 treibt das Signal auf der PX-Signalleitung PXL1, und der Subwortleitungstreiber 14 wählt eine Subwortleitung SWL1 durch Empfangen des Ausgangssignals des PX-Signaltreibers 12 und des Signals auf der Wortleitung WL1 aus. Die DPX-Signalerzeugungsschaltung 26 wählt eine Dummy-Signalleitung DPXL durch logisches Summieren der Ausgangssignale des zweiten Zeilendecoders 24 aus. Der DPX- Signaltreiber 28 treibt ein Signal der Dummy-Signalleitung DPXL, und der Dummy-Subwortleitungstreiber 30 wählt eine Dummy-Subwortleitung DSWL durch Empfangen des Ausgangssignals des DPX-Signaltreibers 28 und eines hohen Spannungspegelsignals VINT aus.
Wenn die Subwortleitung SWL1 ausgewählt wird, erfolgt eine Ladungsteilung zwischen den Speicherzellen, die mit der ausgewählten Subwortleitung SWL1 und den Bitleitungspaaren BL11, BL11B,. . ., BL1n, BL1nB,. . ., BLn1, BLn1, BLn1B,. . ., BLnn, BLnnB verbunden sind. Im Fall des Auswählens der Dummy-Subwortleitung DSWL werden die NMOS-Transistoren N4 und N5 leitend geschaltet, und der Spannungspegel am Knoten F wird gleich der Massespannung VSS. Für das Abfallen des Spannungspegels am Knoten F vom hohen Spannungspegel VPP auf den Massespannungspegel VSS wird eine gewisse Verzögerungszeit benötigt. Sobald der Spannungspegel am Knoten F abfällt, fällt auch der Spannungspegel am Knoten D ab. Der Inverter INV2 detektiert den Spannungspegel am Knoten D. Danach erzeugt die Bitleitungsabtastfreigabesignal-Erzeugungsschaltung 52 das Bitleitungsabtastfreigabesignal BLSEN mit hohem Logikpegel, indem sie das vom Inverter fNV2 abgegebene Logiksignal auf hohem Pegel verzögert, wenn der Spannungspegel am Knoten D unter einen vorgegebenen Spannungspegel abfällt.
Die anschließenden Betriebsabläufe entsprechen denjenigen, wie sie oben zum herkömmlichen Halbleiterspeicherbauelement von Fig. 1 erläutert wurden, worauf verwiesen werden kann.
Beim erfindungsgemäßen Halbleiterspeicherbauelement von Fig. 2 ist die Bitleitungsabtastfreigabesignal-Erzeugungsschaltung verglichen mit derjenigen des herkömmlichen Halbleiterspeicherbauelements von Fig.1 vereinfacht, so dass das erfindungsgemäße Halbleiterspeicherbauelement eine vergleichsweise geringere Entwurfsfläche benötigt. Außerdem wird beim erfindungsgemäßen Halbleiterspeicherbauelement der hohe Spannungspegel VPP zur Erzeugung des Bitleitungsabtastfreigabesignals unter Verwendung einer Versorgungsspannung vom Schmitt- Trigger angelegt. Dementsprechend ist kein Testvorgang erforderlich, um sicherzustellen, ob die Bitleitungsabtastfreigabesignal-Erzeugungsschaltung ordnungsgemäß arbeitet.
Wenngleich sich das gezeigte Ausführungsbeispiel speziell auf die Bitleitungsabtastfreigabesignal-Erzeugungsschaltung bezieht, versteht es sich, dass die Erfindung in gleicher Weise für andere Schaltungskomponenten eines Halbleiterspeicherbauelements anwendbar ist, die ein verzögertes Signal erzeugen, wie beispielsweise einen Aktivbefehl, der eine vorgebbare Zeitdauer nach einem Referenzsignal erzeugt wird.

Claims

1. Halbleiterspeicherbauelement mit
einer Wortleitungsauswahlsignalerzeugungsschaltung zur Erzeugung eines Wortleitungsauswahlsignals zum Auswählen einer Wortleitung (WL1) und
einem Verzögerungsschaltkreis zur Erzeugung eines verzögerten Signals durch Verzögern eines Referenzsignals um die gleiche Zeitdauer, die von der Wortleitungsauswahlsignalerzeugungsschaltung zur Erzeugung des Wortleitungsauswahlsignals benötigt wird,
gekennzeichnet durch
einen Schmitt-Trigger (50) zur Erzeugung eines Wortleitungsfreigabedetektionssignals, wobei der Schmitt-Trigger ein Ausgangssignal (DSWL) vom Verzögerungsschaltkreis empfängt und mit einer Versorgungsspannung (VPP) verbunden ist, die den gleichen Spannungspegel aufweist wie eine Spannung zur Wortleitungsfreigabe.

2. Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass der Schmitt-Trigger folgende Elemente enthält:
einen ersten PMOS-Transistor (P3) mit einer Gate-Elektrode, die mit einem Ausgangsanschluss des Verzögerungsschaltkreises verbunden ist, einer Source-Elektrode, an welche die Versorgungsspannung angelegt ist, und einer Drain-Elektrode, einen zweiten PMOS-Transistor (P4) mit einer Gate-Elektrode,
die mit dem Ausgangsanschluss des Verzögerungsschaltkreises verbunden ist, einer Source-Elektrode, die mit der Drain- Elektrode des ersten PMOS-Transistors verbunden ist, und mit einer an einen gemeinsamen Knoten (D) angeschlossenen Drain-Elektrode,
einen ersten NMOS-Transistor (N4) mit einer Gate-Elektrode, die mit dem Ausgangsanschluss des Verzögerungsschaltkreises verbunden ist, einer mit dem gemeinsamen Knoten verbundenen Drain-Elektrode und einer Source-Elektrode,
einen zweiten NMOS-Transistor (N5) mit einer Gate-Elektrode, die mit dem Ausgangsanschluss des Verzögerungsschaltkreises verbunden ist, einer Drain-Elektrode, die mit der Source- Elektrode des ersten NMOS-Transistors verbunden ist, und einer mit einer Massespannung (VSS) verbundenen Source- Elektrode,
einen dritten PMOS-Transistor (PS) mit einer Source-Elektrode, die mit der Drain-Elektrode des ersten PMOS-Transistors verbunden ist, einer Drain-Elektrode, an welche die Massespannung angelegt ist, und einer mit dem gemeinsamen Knoten verbunden Gate-Elektrode,
einen dritten NMOS-Transistor (N6) mit einer Source- Elektrode, die mit der Source-Elektrode des ersten NMOS- Transistors verbunden ist, einer Drain-Elektrode, an welche die Versorgungsspannung angelegt ist, und einer an den gemeinsamen Knoten angeschlossenen Gate-Elektrode und
einen Inverter (INV2) zur Erzeugung des Wortleitungsfreigabedetektionssignals, wenn der Spannungspegel am gemeinsamen Knoten niedriger als eine vorgegebene Spannung wird.

3. Halbleiterspeicherbauelement mit
einem Speicherzellenfeld (10-1 bis 10-n) mit einer Mehrzahl von Speicherzellen (MC), die an eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungen angeschlossen sind,
Decodiermitteln (22, 24) zum Decodieren einer Zeilenadresse (RA1, RA2) in Reaktion auf einen Aktivbefehl (ACT),
Wortleitungsauswahlmitteln (12, 14) zum Auswählen einer der Wortleitungen in Reaktion auf ein Ausgangssignal der Decodiermittel und
Dummy-Wortleitungsauswahlmitteln (26, 28, 30) zum Auswählen einer Dummy-Wortleitung mit im wesentlichen der gleichen Kapazität wie die ausgewählte Wortleitung in Reaktion auf das Ausgangssignal der Decodiermittel, wobei die Dummy- Wortleitungsauswahlmittel im wesentlichen die gleiche Schaltkreiskonfiguration wie die Wortleitungsauswahlmittel aufweisen,
gekennzeichnet durch
einen Schmitt-Trigger (50) zur Erzeugung eines Wortleitungsfreigabedetektionssignals, wobei der Schmitt-Trigger ein Signal von der ausgewählten Dummy-Wortleitung empfängt und mit einer Versorgungsspannung verbunden ist, der Pegel gleich einem für die Wortleitungsfreigabe verwendeten Spannungspegel ist.

4. Halbleiterspeicherbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, dass der Schmitt-Trigger folgende Elemente enthält:
einen ersten PMOS-Transistor (P3) mit einer Gate-Elektrode, die mit der Dummy-Wortleitung verbunden ist, einer Source- Elektrode, an der die Versorgungsspannung angelegt ist, und einer Drain-Elektrode,
einen zweiten PMOS-Transistor P4 mit einer Gate-Elektrode, der mit der Dummy-Wortleitung verbunden ist, einer mit der Drain-Elektrode des ersten PMOS-Transistors verbundenen Soruce-Elektrode und einer mit einem gemeinsamen Knoten (D) verbundenen Drain-Elektrode,
einen ersten NMOS-Transistor (N4) mit einer Gate-Elektrode, die mit der Dummy-Wortleitung verbunden ist, einer mit dem gemeinsamen Knoten verbundenen Drain-Elektrode und einer Source-Elektrode,
einen zweiten NMOS-Transistor (N5) mit einer Gate-Elektrode, die mit der Dummy-Wortleitung verbunden ist, einer mit der Source-Elektrode des ersten NMOS-Transistors verbundenen Drain-Elektrode und einer mit einer Massespannung (VSS) verbundenen Source-Elektrode,
einen dritten PMOS-Transistor (PS) mit einer Source-Elektrode, die mit der Drain-Elektrode des ersten PMOS-Transistors verbunden ist, einer Drain-Elektrode, an welche die Massespannung angelegt ist, und einer mit dem gemeinsamen Knoten verbundenen Gate-Elektrode,
einen dritten NMOS-Transistor (N6) mit einer Source- Elektrode, die mit der Source-Elektrode des ersten NMOS- Transistors verbunden ist, einer Drain-Elektrode, an welche die Versorgungsspannung angelegt ist, und einer mit dem gemeinsamen Knoten verbundenen Gate-Elektrode und
einen Inverter (INV2) zur Erzeugung des Wortleitungsfreigabedetektionssignals, wenn der Spannungspegel am gemeinsamen Knoten niedriger als eine vorgegebene Spannung wird.

5. Halbleiterspeicherbauelement mit
einem Speicherzellenfeld (10-1 bis 10-n) mit einer Mehrzahl von Speicherzellen (MC), die mit einer Mehrzahl von Wortleitungen und einer Mehrzahl von Bitleitungen verbunden sind, wobei die Wortleitungen eine Mehrzahl von Subwortleitungen (SWL1) umfassen,
einem ersten Zeilendecoder (22) zum Auswählen einer ersten Decodiersignalleitung durch Decodieren einer ersten Zeilenadresse (RA1) in Reaktion auf einen Aktivbefehl (ACT),
einem zweiten Zeilendecoder (24) zum Auswählen einer zweiten Decodiersignalleitung durch Decodieren einer zweiten Zeilenadresse (RA2) in Reaktion auf den Aktivbefehl,
einem ersten Decodiersignaltreiber (12) zum Treiben eines Signals auf der ersten Decodiersignalleitung,
einem Subwortleitungstreiber (14) zum Auswählen einer Subwortleitung durch Kombinieren des zweiten Decodiersignals mit einem Ausgangssignal vom ersten Decodiersignaltreiber,
Dummy-Decodiersignalleitungsauswahlrnitteln (26) zum Auswählen einer ersten Dummy-Decodiersignalleitung mit im wesentlichen der gleichen Kapazität wie die erste Decodiersignalleitung in Reaktion auf ein Signal, das durch Kombinieren von Ausgangssignalen des zweiten Zeilendecoders erzeugt wird,
einem Dummy-Decodiersignaltreiber (28) zum Treiben eines Ausgangssignals der Dummy-Decodiersignalleitungsauswahlmittel,
einem Dummy-Subwortleitungstreiber (30) zum Auswählen einer Dummy-Subwortleitung durch Kombinieren des Ausgangssignals des ersten Dummy-Decodiersignaltreibers und eines Signals auf einer zweiten Dummy-Decodiersignalleitung mit im wesentlichen der gleichen Kapazität wie die zweite Decodiersignalleitung,
gekennzeichnet durch
einen Schmitt-Trigger (50) zum Erzeugen eines Wortleitungsfreigabedetektionssignals, wobei der Schmitt-Trigger ein Signal von der Dummy-Subwortleitung empfängt und mit einer Versorgungsspannung verbunden ist, die den gleichen Spannungspegel aufweist, wie er zur Subwortleitungsfreigabe verwendet wird.

6. Halbleiterspeicherbauelement nach Anspruch 5, weiter dadurch gekennzeichnet, dass der Schmitt-Trigger folgende Elemente enthält:
einen ersten PMOS-Transistor (P3) mit einer Gate-Elektrode, die mit der Dummy-Wortleitung verbunden ist, einer Source- Elektrode, an welche die Versorgungsspannung angelegt ist, und einer Drain-Elektrode,
einen zweiten PMOS-Transistor (P4) mit einer Gate-Elektrode, die mit der Dummy-Wortleitung verbunden ist, einer Source- Elektrode, die mit der Drain-Elektrode des ersten PMOS- Transistors verbunden ist, und einer mit einem gemeinsamen Knoten (D) verbunden Drain-Elektrode,
einen ersten NMOS-Transistor (N4) mit einer Gate-Elektrode, die mit der Dummy-Wortleitung verbunden ist, einer mit dem gemeinsamen Knoten verbundenen Drain-Elektrode und einer Source-Elektrode,
einen zweiten NMOS-Transistor (N5) mit einer Gate-Elektrode, die mit der Dummy-Wortleitung verbunden ist, einer mit der Source-Elektrode des ersten NMOS-Transistors verbundenen Drain-Elektrode und einer Source-Elektrode, die mit einer Massespannung (VSS) verbunden ist,
einen dritten PMOS-Transistor (PS) mit einer Source-Elektrode, die mit der Drain-Elektrode des ersten PMOS-Transistors verbunden ist, einer Drain-Elektrode, an welche die Massespannung angelegt ist, und einer mit dem gemeinsamen Knoten verbundenen Gate-Elektrode,
einen dritten NMOS-Transistor (N6) mit einer Source- Elektrode, die mit der Source-Elektrode des ersten NMOS- Transistors verbunden ist, einer Drain-Elektrode, an welche die Versorgungsspannung angelegt ist, und einer mit dem gemeinsamen Knoten verbundenen Gate-Elektrode und
einen Inverter (INV2) zum Erzeugen des Wortleitungsfreigabedetektionssignals, wenn der Spannungspegel am gemeinsamen Knoten niedriger als ein vorgegebener Spannungspegel wird.