DE10053906A1 - Synchrones Masken-Rom-Bauelement, das in einer fortlaufenden Leseoperation betrieben werden kann - Google Patents
Synchrones Masken-Rom-Bauelement, das in einer fortlaufenden Leseoperation betrieben werden kannInfo
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Abstract
Ein Masken-ROM-Bauelement, das synchron mit einem externen Taktsignal betrieben werden kann, weist einen Einzelwortmodus oder einen Doppelwortmodus auf. Ein Wortdecodierer (200) und eine Auswahlschaltung (150) sind für das Masken-ROM-Bauelement vorgesehen, wobei während einer Leseoperation des Einzelwortmodus der Wortdecodierer (200) ein Wortsignal in einem Deaktivierungsintervall eines internen Taktsignals um 2 Taktzyklen früher als ein Taktzyklus, der einer vorbestimmten CAS-Wartezeit entspricht, nach einem Auftreten eines Lesebefehls hält, und die Auswahlschaltung (150) entweder höhere oder niedrigere Daten entsprechend Spalten, die durch eine Spaltenansteuerschaltung (140) angesteuert werden, als Reaktion auf Ansteuersignale, die vom Wortdecodierer erzeugt werden, zu einer Ausgabepufferschaltung (160) überträgt und dann fortlaufend die restlichen der Daten zu dieser überträgt. Gemäß einer solchen Steuerungsweise kann auf Wortdaten ohne Kollision mit vorher ausgegebenen Daten zugegriffen werden.
Description
Diese Anmeldung bezieht sich hinsichtlich der Priorität auf
die Koreanische Patentanmeldung Nr. 1999-48932, eingereicht
am 5. November 1999, deren Inhalt durch die Bezugnahme in
seiner Gesamtheit hierin aufgenommen wird.
Die vorliegende Erfindung betrifft ein Masken-ROM-
Bauelement und insbesondere ein Masken-ROM-Bauelement, das
synchron mit einem Taktsignal betrieben werden kann.
Ein Masken-ROM-Bauelement als nicht-flüchtiges
Speicherbauelement wurde für ein Programmspeicherelement
oder einen BIOS-Chip mit variabler Bitstruktur verwendet.
Verfahren mit variabler Bitstruktur für das Masken-ROM-
Bauelement sind in "KM23V16205CSG" und "KM23V32005BG" im
SAMSUNG DATA BOOK, veröffentlicht im Februar 1995,
offenbart. Wie in der Bezugsquelle offenbart, ist das
Masken-ROM-Bauelement ein asynchrones Speicherbauelement in
einem typischen Trend. Gemäß der Anzahl von Bits von
Ausgangsdaten weist das Masken-ROM-Bauelement einen
Einzelwortmodus (×16) oder einen Doppelwortmodus (×32)
auf. Abwechselnd wird einer der Einzel- und Doppelwortmodi
in Abhängigkeit von einem Spannungspegel an einem externen
Anschlußstift, WORD, welcher zum Bauelement geliefert
wird, ausgewählt.
Das asynchrone Masken-ROM-Bauelement umfaßt im allgemeinen
eine Speicherzellenmatrix zum Speichern von Daten. Wenn das
Bauelement im Doppelwortmodus arbeitet, werden
Doppelwortdaten (d. h. 32 Datenbits), die aus der
Speicherzellenmatrix ausgelesen werden, durch einen
Lesebefehl simultan aus dem Bauelement nach außen
geliefert. Wenn ein allgemeines Masken-ROM-Bauelement im
Einzelwortmodus arbeitet, werden die ausgelesenen
Doppelwortdaten andererseits aus dem Bauelement auf zweimal
durch zwei Lesebefehle ausgegeben. Das heißt, höher- (oder
niedrigerwertige) der ausgelesenen Wortdaten werden aus
diesem ausgegeben. Um eine Kollision mit Daten zu
vermeiden, die zu einem vorherigen Lesebefehl gehören,
werden niedrigere (oder höhere) der ausgelesenen Wortdaten
aus dem Bauelement nach einer vorbestimmten Zeit
ausgegeben.
Es ist neuerdings erforderlich, daß
Halbleiterspeicherbauelemente mit einer höheren Bandbreite
betrieben werden können. Ein Systemtaktsignal, das in einem
System verwendet wird, auf das ein Masken-ROM-Bauelement
angewendet wird, wird ebenfalls zum Masken-ROM-Bauelement
geliefert, um auf den Bedarf für einen schnellen Betrieb zu
reagieren. Wenn ein Masken-ROM-Bauelement, das mit einem
Taktsignal synchronisiert wird, im Einzelwortmodus
arbeitet, werden die höherwertigen (oder die
niedrigerwertigen) Wortdaten und die niedrigeren (höheren)
Wortdaten fortlaufend (ohne Unterbrechung oder Kollision
zwischen den Daten) aus dem Bauelement ausgegeben, um eine
viel schnellere Betriebsgeschwindigkeit zu erzielen.
Daher ist es eine Aufgabe der vorliegenden Erfindung, einen
synchronen Masken-ROM bereitzustellen, der fortlaufende
Leseoperationen in einem Einzelwortmodus ausführen kann.
Gemäß einem Aspekt der Erfindung weist ein synchroner
Masken-ROM einen Doppelwortmodus, in dem Doppelwortdaten
während eines Zyklus eines externen Taktsignals ausgegeben
werden, und einen Einzelwortmodus, in dem Einzelwortdaten
während eines Zyklus des externen Taktsignals ausgegeben
werden, auf. Das Bauelement führt eine Leseoperation
während des Einzelwortmodus aus. Das Bauelement umfaßt
einen Wortdecodierer und eine Auswahlschaltung. Während der
Leseoperation des Einzelwortmodus hält der Wortdecodierer
ein Wortsignal in einem Deaktivierungsintervall eines
internen Taktsignals, von dem ein Taktzyklus um 2
Taktzyklen früher ist als ein Taktzyklus, der einer
vorbestimmten CAS-Wartezeit entspricht, nach einem
Vorkommen eines Lesebefehls. Und der Wortdecodierer erzeugt
Ansteuersignale mit komplementären Logikzuständen als
Reaktion auf das gehaltene Wortsignal und ein
Modusauswahlsignal. Das Modusauswahlsignal wählt einen des
Einzelwortmodus und des Doppelwortmodus aus, und das
Wortsignal wählt entweder die niedrigeren Wortdaten oder
die höheren Wortdaten aus. Während der Leseoperation des
Einzelwortmodus überträgt das Ansteuersignal die
höheren/niedrigeren der Daten (die von einer
Leseverstärkerschaltung gelesen werden) entsprechend
Spalten, die von einer Spaltenansteuerschaltung angesteuert
werden, zu einer Ausgabepufferschaltung als Reaktion auf
die Ansteuersignale, und überträgt fortlaufend die
höheren/niedrigeren Daten zur Ausgabepufferschaltung.
Der Wortdecodierer erzeugt ein Wartezeit-Kennzeichensignal
als Reaktion auf das Spaltenadressen-Freigabesignal. Der
Wortdecodierer umfaßt: eine Wartezeitsignal-
Erzeugungseinheit, die das Wartezeit-Kennzeichensignal
aktiviert, wenn das Spaltenadressen-Freigabesignal
aktiviert wird, und das Wartezeit-Kennzeichensignal gemäß
einem Übergang eines internen Taktsignals von einem
niedrigen auf einen hohen Pegel, das um 2 Taktzyklen früher
ist als ein Taktzyklus, der einer vorbestimmten CAS-
Wartezeit entspricht, deaktiviert, wobei das interne
Taktsignal das Wartezeit-Kennzeichensignal aktiviert, wenn
das Spaltenadressen-Freigabesignal aktiviert wird; eine
Speichersignal-Erzeugungseinheit, die ein
Wortspeichersignal mit Impulsform erzeugt, wenn das
Wartezeit-Kennzeichensignal deaktiviert wird; und eine
Ansteuersignal-Erzeugungseinheit, die das Wortsignal hält,
wenn das Wortspeichersignal aktiviert wird, und eines der
Ansteuersignale als Reaktion auf das gehaltene Wortsignal
und das Modusauswahlsignal während der Leseoperation des
Einzelwortmodus aktiviert.
Das Wortspeichersignal wird bei einem Übergang eines
internen Taktsignals von einem hohen auf einen niedrigen
Pegel um 2 Taktzyklen früher entsprechend einer
vorbestimmten CAS-Wartezeit aktiviert, und wird bei einem
Übergang des internen Taktsignals von einem niedrigen auf
einen hohen Pegel um 1 Taktzyklus früher als ein
Taktzyklus, der einer vorbestimmten CAS-Wartezeit
entspricht, deaktiviert.
Die Ausgabepufferschaltung empfängt über die
Auswahlschaltung übertragene Daten nur an einem Übergang
des internen Taktsignals von einem niedrigen auf einen
hohen Pegel.
Gemäß dem Bauelement ist es möglich, während der
Leseoperation des Einzelwortmodus niedrigere (oder höhere)
Wortdaten auszugeben und dann fortlaufend die höheren (oder
niedrigeren) Wortdaten ohne Kollision der niedrigeren (oder
höheren) Wortdaten mit den höheren (oder niedrigeren)
Wortdaten auszugeben.
Ein Ausführungsbeispiel der Erfindung wird nachstehend
anhand der Zeichnung näher erläutert. Es zeigt:
Fig. 1 ein Blockdiagramm, das ein synchrones Masken-ROM-
Bauelement gemäß der vorliegenden Erfindung
darstellt;
Fig. 2 ein Diagramm einer in Fig. 1 dargestellten
Auswahlschaltung;
Fig. 3 ein Diagramm eines in Fig. 1 dargestellten
Speichersignalgenerators;
Fig. 4 ein Diagramm eines in Fig. 1 gezeigten
Ansteuersignalgenerators;
Fig. 5 ein Diagramm einer in Fig. 1 gezeigten
Ausgabepufferschaltung; und
Fig. 6 eine Zeitablaufdarstellung, die fortlaufende
Leseoperationen in einem Einzelwortmodus gemäß
der vorliegenden Erfindung darstellt.
Ein Masken-ROM-Bauelement dieser Erfindung ist ein
synchrones Masken-ROM-Bauelement, das mit einem extern
angelegten Taktsignal CLK (z. B. einem Systemtaktsignal)
synchronisiert und betrieben wird und eine Bitbündel-
Leseoperation unterstützt, die auf dem Fachgebiet gut
bekannt ist. Das Masken-ROM-Bauelement weist einen
Einzelwortmodus oder einen Doppelwortmodus auf, wobei es in
einem des Einzel- und des Doppelmodus gemäß einer Polarität
eines Befehlssignals WORD betrieben werden kann. Wenn das
Masken-ROM-Bauelement im Einzelwortmodus arbeitet, wird
eine Hälfte von Datenbits (z. B. Datenbits, die dem
Doppelwortmodus entsprechen), die aus einem
Informationsspeicherbereich eines synchronen Masken-ROM-
Bauelements ausgelesen werden, nacheinander gemäß einer
Bitbündellänge BL ausgegeben, nachdem ein Lesebefehl in
dieses eingespeist wurde und Taktzyklen entsprechend einer
CAS-Wartezeit CL abgelaufen sind. Die anderen Datenbits
werden gemäß der BL nacheinander ausgegeben, nachdem der
nächste Lesebefehl eingegeben wurde und der Taktzyklus
entsprechend CL vergangen ist. Das heißt, das synchrone
Bitbündel-Masken-ROM-Bauelement dieser Erfindung
unterstützt eine lückenlose Leseoperation. Und wenn das
Masken-ROM-Bauelement im Doppelwortmodus arbeitet, werden
Datenbits (z. B. Datenbits, die einem Doppelwort
entsprechen), die während einer Leseoperation aus einem
Informationsspeicherbereich des synchronen Masken-ROM-
Bauelements ausgelesen werden, nacheinander gemäß der BL
ausgegeben, nachdem der Lesebefehl in dieses eingespeist
wurde und Taktzyklen entsprechend CL abgelaufen sind. Der
Betrieb desselben wird nun nachstehend genauer beschrieben.
Mit Bezug auf Fig. 1 zeigt ein Blockdiagramm ein synchrones
Masken-ROM-Bauelement, um fortlaufende Leseoperationen zu
erzielen. Alle Signale (WORD, RAS, CAS, MR,
Adressensignal usw.), die von außen (z. B. einem System, auf
das ein Speicherbauelement angewendet wird) zum synchronen
Masken-ROM-Bauelement geliefert werden, werden an einer
steigenden Flanke eines Systemtaktsignals CLK gehalten
(oder abgetastet). Das synchrone Masken-ROM-Bauelement
umfaßt eine Speicherzellenmatrix 110 als
Informationsspeicherbereich. Obwohl in den Zeichnungen
nicht dargestellt, umfaßt das synchrone Masken-ROM-
Bauelement Wortleitungen, die sich in Richtung von Zeilen
ausbreiten, Bitleitungen, die sich in Richtung von Spalten
ausbreiten, und Speicherzellen, die an den Schnittpunkten
zwischen den Wortleitungen und den Bitleitungen angeordnet
sind. Eine Zeilenansteuerschaltung 120 steuert eine der
Zeilen, d. h. Wortleitungen, gemäß einer über einen Puffer
240 gelieferten Zeilenadresse an. Eine
Leseverstärkerschaltung 130 liest und hält Datenbits aus
der Speicherzellenmatrix 110 über Bitleitungen. Eine
Spaltenansteuerschaltung 140 überträgt einen Teil der
gehaltenen Datenbits (z. B. 32 Datenbits einer
Doppelworteinheit) gemäß einer Zeilenadresse, die über
einen Puffer 250 geliefert wird, zu einer Auswahlschaltung
150.
Obwohl in den Zeichnungen nicht dargestellt, ist es für
Fachleute ersichtlich, daß ein Bitbündel-Adressengenerator
(oder ein Bitbündelzähler) für die Zeilenansteuerschaltung
140 vorgesehen ist. Der Bitbündelzähler erzeugt intern
unter Verwendung einer Spaltenadresse als anfängliche
Spaltenadresse eine Reihe von Bitbündeladressen gemäß einer
Bitbündellänge BL. Beispiele des Bitbündelzählers sind im
US-Patent Nr. 5 319 759 mit dem Titel "BURST ADDRESS
SEQUENCE GENERATOR", US-Patent Nr. 5 452 261 mit dem Titel
"SERIAL ADDRESS GENERATOR FOR BURST MEMORY", US-Patent Nr.
5 594 765 mit dem Titel "INTERLEAVED AND SEQUENTIAL
COUNTER", und US-Patent Nr. 5 708 688 mit dem Titel "HIGH
SPEED PROGRAMMABLE BURST ADDRESS GENERATION CIRCUIT"
offenbart.
Wenn das synchrone Masken-ROM-Bauelement im Doppelwortmodus
arbeitet, überträgt die Auswahlschaltung 150 die Datenbits,
die durch die Spaltenansteuerschaltung 140 laufen, als
Reaktion auf die Ansteuersignale CA_WORD und nCA_WORD auf
einmal (oder gleichzeitig) zu einer Ausgabepufferschaltung
160. Wenn das synchrone Masken-ROM-Bauelement im
Einzelwortmodus arbeitet, überträgt die Auswahlschaltung
150 die höheren (oder niedrigeren) Wortdaten als Reaktion
auf die Ansteuersignale CA_WORD und nCA_WORD zur
Ausgabepufferschaltung 160 und überträgt dann fortlaufend
die niedrigeren (oder höheren) Wortdaten zur
Ausgabepufferschaltung 160. Um beim Betrieb im
Einzelwortmodus eine fortlaufende Leseoperation (oder
lückenlose Leseoperation) zu erzielen, ist es erforderlich,
die höheren (oder niedrigeren) Wortdaten zur
Ausgabepufferschaltung 160 zu übertragen und dann
fortlaufend (unaufhörlich) die niedrigeren (oder höheren)
Wortdaten ohne Kollision mit den höheren (oder niedrigeren)
Wortdaten zur Schaltung 160 zu übertragen.
Mit Bezug auf Fig. 2 ist ein bevorzugtes
Ausführungsbeispiel einer Auswahlschaltung, die in Fig. 1
gezeigt ist, dargestellt. Beim bevorzugten
Ausführungsbeispiel empfängt eine in Fig. 1 dargestellte
Auswahlschaltung 150 32 Datenbits SAOUT<0<~SAOUT<31< einer
Doppelworteinheit, die über eine Spaltenansteuerschaltung
140 übertragen werden. Niedrigere Datenbits entsprechen
SAOUT<0<~SAOUT<15<, während höhere Datenbits jeweils
SAOUT<16<~SAOUT<31< entsprechen. Ferner zeigt Fig. 2
Elemente, die einem SAOUT<0< der niedrigeren Datenbits und
einem SAOUT<16< der höheren Datenbits entsprechen. Die
Auswahlschaltung 150 besteht aus vier Zwischenspeichern
151-154, drei Transfergattern 155, 156 und 157 und zwei
Invertern 158 und 159. Jeder der Zwischenspeicher 151-154
besteht aus zwei Invertern. Jedes der Transfergatter 155,
156 und 157 besteht aus einem Inverter, einem NMOS-
Transistor und einem PMOS-Transistor. Die anderen
niedrigeren Datenbits SAOUT<1<-SAOUT<15< und die anderen
höheren Datenbits SAOUT<17<-SAOUT<31< können genauso wie in
Fig. 2 gezeigt zusammengesetzt sein.
Der Betrieb der Auswahlschaltung 150 wird im folgenden
beschrieben. Es wird angenommen, daß das synchrone Masken-
ROM-Bauelement im Einzelwortmodus arbeitet (das WORDF-
Signal schaltet auf einen hohen Pegel) und ein
Ansteuersignal CA_WORD auf einem niedrigen Pegel liegt,
während ein Ansteuersignal nCA_WORD auf einem hohen Pegel
liegt. Die Transfergatter 155 und 157 werden freigegeben,
während das Transfergatter 156 gesperrt wird, so daß ein
niedrigeres Datenbit SAOUT<0<, das in einem
Zwischenspeicher 151 gehalten wird, über das Transfergatter
155 zu einem Zwischenspeicher 153 übertragen wird, während
ein höheres Datenbit SAOUT<16<, das in einem
Zwischenspeicher 152 gehalten wird, gestoppt wird.
Gleichzeitig wird das niedrigere Datenbit SAOUT<0< über die
Transfergatter 155 und 157 zu einem Zwischenspeicher 154
übertragen.
Es wird angenommen, daß das synchrone Masken-ROM-Bauelement
im Einzelwortmodus arbeitet (das WORDF-Signal schaltet auf
einen hohen Logikpegel) und das Signal CA_WORD auf einem
hohen Pegel liegt, während das Signal nCA_WORD auf einem
niedrigen Pegel liegt. Die Gatter 156 und 157 werden
freigegeben, während das Gatter 155 gesperrt wird, so daß
ein höheres Datenbit SAOUT<16<, das im Zwischenspeicher 152
gehalten wird, über das Gatter 156 zum Zwischenspeicher 154
übertragen wird, während ein niedrigeres Datenbit SAOUT<0<,
das im Zwischenspeicher 151 gehalten wird, gestoppt wird.
Gleichzeitig wird das höhere Datenbit SAOUT<16< über die
Gatter 156 und 157 zum Zwischenspeicher 153 übertragen.
Wenn das synchrone Masken-ROM-Bauelement im Doppelwortmodus
arbeitet (das WORDF-Signal schaltet auf einen niedrigen
Pegel), werden die Signale CA_WORD und nCA_WORD simultan
aktiviert. Dann werden die Gatter 155 und 156 freigegeben,
während das Gatter 157 gesperrt wird. Folglich wird das
niedrigere Datenbit SAOUT<0< über das entsprechende Gatter
155 zum Zwischenspeicher 153 übertragen, während das höhere
Datenbit SAOUT<16< über das entsprechende Gatter 156 zum
Zwischenspeicher 154 übertragen wird.
Wenn das synchrone Masken-ROM-Bauelement wie vorstehend
beschrieben im Einzelwortmodus betrieben wird, wird nur
einer von einem Übertragungsweg eines niedrigeren (oder
höheren) Datenbits und jenem eines höheren (oder
niedrigeren) Datenbits gemäß den Logikzuständen der
Ansteuersignale CA_WORD und nCA_WORD, die aus einem
Wortdecodierer 200 ausgegeben werden, gebildet. Das heißt,
die Ansteuersignale CA_WORD und nCA_WORD weisen
komplementäre Logikzustände auf, so daß entweder die
höheren Wortdaten oder die niedrigeren Wortdaten während
der Leseoperation des Einzelwortmodus übertragen werden.
Unter weiterer Bezugnahme auf Fig. 1 erzeugt der
Wortdecodierer 200 die Ansteuersignale CA_WORD und nCA_WORD
zum Erfüllen einer Bedingung der vorstehend erwähnten
fortlaufenden Leseoperation. Wenn das synchrone Masken-ROM-
Bauelement dieser Erfindung im Doppelwortmodus arbeitet,
aktiviert der Wortdecodierer 200 simultan CA_WORD und
nCA_WORD, so daß Datenbits einer Doppelworteinheit simultan
zur Ausgabepufferschaltung 160 übertragen werden. Wenn das
synchrone Masken-ROM-Bauelement im Einzelwortmodus
arbeitet, aktiviert der Wortdecodierer 200 eines von
CA_WORD und nCA_WORD und aktiviert dann das andere, nachdem
Taktzyklen, die einer Bitbündellänge entsprechen,
fortgeschritten sind. Dies veranlaßt, daß die höheren
(niedrigeren) Wortdaten und die niedrigeren (höheren)
Wortdaten nacheinander ausgegeben werden. Der
Wortdecodierer 200 umfaßt eine Wartezeitsignal-
Erzeugungseinheit 170, eine Speichersignal-
Erzeugungseinheit 180 und eine Ansteuersignal-
Erzeugungseinheit 190.
Die Wartezeitsignal-Erzeugungseinheit 170 erzeugt ein
Wartezeit-Kennzeichensignal CL-2_Flag als Reaktion auf ein
Spaltenadressensignal CAS, ein CAS-Wartezeit-Anzeigesignal
CL und ein Taktsignal PCLK von einem Taktpuffer 210
(internes Taktsignal, das mit einem Systemtaktsignal
synchronisiert ist). Das Signal CL-2_Flag wird synchron an
einer steigenden Flanke eines Taktsignals PCLK4 aktiviert,
an dem ein Bitbündel-Lesebefehl angelegt wird (wenn die
Signale CAS, CS auf einem niedrigen Pegel liegen, während
ein Signal MR auf einem hohen Pegel liegt), und wird
synchron an einer fallenden Flanke eines Taktsignals PCLK
deaktiviert, dessen Taktzyklus um 2 Taktzyklen früher ist
als jener der CAS-Wartezeit CL. Wenn beispielsweise die
CAS-Wartezeit CL 5 ist, wird das Signal CL-2_Flag während 3
Taktzyklen entsprechend einer CL von 3 aktiviert (siehe
Fig. 6). Die Wartezeitsignal-Erzeugungseinheit 170 kann aus
einem Zähler bestehen.
Die Speichersignal-Erzeugungseinheit 180 erzeugt ein
Wortspeichersignal WORD_LCH mit Impulsform als Reaktion auf
die Signale CL-2_Flag und PCLK. Mit Bezug auf Fig. 3
besteht eine Speichersignal-Erzeugungseinheit 180 aus einem
Impulsgenerator 181, einer Impulsbreiten-
Verzögerungsschaltung 182, Invertern 38, 42 und 44 und
einem NICHT-ODER-Gatter 40. Der Impulsgenerator 181 erzeugt
ein kurzes Impulssignal SP als Reaktion auf einen Übergang
eines Wartezeit-Kennzeichensignals CL-2_Flag von einem
hohen auf einen niedrigen Pegel. Die Verzögerungsschaltung
182 erzeugt ein Signal SPD, das den Übergang des kurzen
Impulssignals SP von einem hohen auf einen niedrigen Pegel
für eine vorbestimmte Zeit verzögert. Das NICHT-ODER-Gatter
40 erzeugt ein Wortspeichersignal WORD_LCH mit Impulsform
über die Inverter 42 und 44 als Reaktion auf die Signale
SPD und PCLK.
In einem synchronen Masken-ROM-Bauelement mit einer CAS-
Wartezeit von 5 behält das Wortspeichersignal WORD_LCH
einen hohen Pegel bei, nachdem die siebten Impulse der
Taktsignale PCLK und CLK eines Taktzyklus entsprechend
einer CAS-Wartezeit von 3 auf einen niedrigen Pegel
schalten, bis die achten Impulse der Taktsignale PCLK und
CLK entsprechend einer CAS-Wartezeit von 4 auf einen hohen
Pegel schalten, wie in Fig. 6 gezeigt.
Wenn man wieder zu Fig. 1 zurückkehrt, hält die
Ansteuersignal-Erzeugungseinheit 190 das Wortsignal
PCA_WORD zum Auswählen entweder der höheren Wortdaten oder
der niedrigeren Wortdaten, wenn das Wortspeichersignal
WORD_LCH aktiviert wird. Und als Reaktion auf ein
Modusauswahlsignal WORDF, das einen des Einzelwortmodus und
des Doppelwortmodus angibt, und auf das gehaltene
Wortsignal PCA_WORD erzeugt die Einheit 190 die
Ansteuersignale CA_WORD und nCA_WORD. Das Signal PCA_WORD
ist ein Ausgangssignal aus einem Puffer 230 zum Empfangen
einer Wortadresse A1, die geliefert wird, wenn ein
Lesebefehl vorkommt. Die Einheit 190 besteht aus einem
Transfergatter 191, einem Zwischenspeicher 192, Invertern
50, 56, 58, 60 und 62, einem NMOS-Transistor 64 und NICHT-
UND-Gattern 50 und 52.
Ein Betrieb der Ansteuersignal-Erzeugungseinheit 190 wird
nun im folgenden beschrieben. Es wird angenommen, daß das
synchrone Masken-ROM-Bauelement im Einzelwortmodus arbeitet
(das Signal WORDF einen hohen Logikpegel beibehält). Wenn
ein Wortspeichersignal WORD_LCH auf einen hohen Pegel
schaltet, wird ein Wortsignal PCA_WORD mit einem
vorbestimmten Logikzustand über ein Transfergatter 191 zu
einem Zwischenspeicher 192 übertragen. Wenn das Signal
PCA_WORD auf einem hohen Logikpegel liegt, schaltet ein
Ausgangssignal (d. h. ein Ansteuersignal nCA_WORD) des
NICHT-UND-Gatters 52 auf einen niedrigen Pegel, während ein
Ausgangssignal (d. h. ein Ansteuersignal CA_WORD) des NICHT-
UND-Gatters 54 auf einen hohen Pegel schaltet (da das
Signal WORDF einen hohen Logikpegel beibehält). Dies
veranlaßt, daß höhere Wortdaten über die Auswahlschaltung
150 zu einer Ausgabepufferschaltung 160 übertragen werden.
Wenn das Wortsignal PCA_WORD auf einem niedrigen Pegel
liegt, schaltet ein Ausgangssignal (d. h. ein Ansteuersignal
nCA_WORD) des NICHT-UND-Gatters 54 auf einen hohen Pegel,
während ein Ausgangssignal (d. h. ein Ansteuersignal
CA_WORD) des NICHT-UND-Gatters 54 auf einen niedrigen Pegel
schaltet. Dies veranlaßt, daß die niedrigeren Wortdaten
über die Auswahlschaltung 150 zur Ausgabepufferschaltung
160 übertragen werden. Wenn das synchrone Masken-ROM-
Bauelement im Doppelwortmodus arbeitet (d. h. das Signal
WORDF einen niedrigen Pegel beibehält), schalten alle
Ansteuersignale CA_WORD und nCA_WORD ungeachtet der
Logikzustände des Wortsignals PCA_WORD auf einen hohen
Pegel. Dies veranlaßt, daß die Doppelwortdaten über die
Auswahlschaltung 150 zur Ausgabepufferschaltung 160
übertragen werden.
Gemäß der vorliegenden Erfindung muß ein
Datenübertragungsweg der Auswahlschaltung 150 so geändert
werden, daß eine fortlaufende Leseoperation mit dem
Einzelwortmodus ausgeführt wird. Die Wegumstellung ist in
einer Zeit erhältlich, die zwischen einem Übergang des
elften Impulses von PCLK von einem hohen auf einen
niedrigen Pegel (siehe Fig. 6), wo Wortdaten Qa3 (siehe
Fig. 6), die zur vorherigen Leseoperation gehören, zur
Ausgabepufferschaltung 160 übertragen werden, und einem
Übergang des zwölften Impulses von PCLK von einem niedrigen
auf einen hohen Pegel (siehe Fig. 6), wo Wortdaten Qb0
(siehe Fig. 6), die zur nächsten Leseoperation gehören, zur
Schaltung 160 übertragen werden, definiert ist. Daher wird
ein Wortspeichersignal WORD_LCH zum Halten eines
Wortsignals PCA_WORD unter Verwendung eines Wartezeit-
Kennzeichensignals CL-2_Flag erzeugt, welches von der
Wartezeitsignal-Erzeugungseinheit 170 erzeugt wird, so daß
es möglich ist, den Datenübertragungsweg der
Auswahlschaltung 150 ohne Auswirkung auf die vorherige
Datenausgabe zu ändern.
Mit Bezug auf Fig. 5 besteht eine Ausgabepufferschaltung
160 aus Invertern 66, 76, 78, 80, 86, 88, 90, 92, 102, 104,
106, 114 und 116, PMOS-Transistoren 68, 70, 94 und 96,
NMOS-Transistoren 72, 74, 98 und 100, NICHT-ODER-Gattern 82
und 108 und NICHT-UND-Gattern 84 und 114. Wenn ein
Taktsignal auf einen hohen Pegel schaltet, werden die
Signale SAOUT<0<' und SAOUT<16<', die von der in Fig. 2
gezeigten Auswahlschaltung 150 erzeugt werden, zu einer
Ausgabepufferschaltung 160 geliefert und darin
zwischengespeichert. Insbesondere wenn ein Taktsignal PCLK
auf einem hohen Pegel liegt, werden die NMOS-Transistoren
72 und 98 und die PMOS-Transistoren 70 und 96
durchgesteuert. In Abhängigkeit von den Logikzuständen des
Signals SAOUT<0<' und SAOUT<16<' werden die
Speicherzustände eines Zwischenspeichers 161, der aus den
Invertern 76 und 78 besteht, und eines Zwischenspeichers
162, der aus den Invertern 102 und 104 besteht, festgelegt.
Wenn das Taktsignal PCLK auf einem niedrigen Pegel liegt,
können die Signale SAOUT<0<' und SAOUT<16<' nicht in der
Schaltung 160 gehalten werden, da die NMOS-Transistoren 72
und 98 und die PMOS-Transistoren 70 und 96 gesperrt sind.
In Fig. 6 bezeichnen die Signale CKE, CS, WORD und MR ein
Taktaktivierungssignal, ein Chipansteuersignal, ein Signal
zum Auswählen eines Einzelwortmodus und eines
Doppelwortmodus bzw. ein Modusregister-Setzsignal. Nun wird
nachstehend eine Leseoperation eines synchronen Masken-ROM-
Bauelements unter der Annahme, daß die CAS-Wartezeit 5
Taktzyklen beträgt und die Bitbündellänge BL 4 ist,
beschrieben.
Wenn bei der Leseoperation mit dem Einzelwortmodus ein
Lesebefehl nach 2 Taktzyklen nach einem
Zeilenaktivierungsbefehl auftritt, werden höhere (oder
niedrigere) Wortdaten nacheinander der Reihe nach in vier
Takten nach 5 Taktzyklen zeitverschachtelt verarbeitet. Und
ein neuer Lesebefehl wird in dieses nach 4 Taktzyklen nach
dem Eingang des vorherigen Leseaktivierungsbefehls
eingespeist. Dann werden höhere (oder niedrigere)
Wortdaten, die einem ersten Lesebefehl entsprechen, der
Reihe nach in vier Takten zeitverschachtelt verarbeitet und
niedrigere (höhere) Wortdaten, die dem nächsten Lesebefehl
entsprechen, werden nacheinander in vier Takten ausgegeben.
Eine solche Operation wird nachstehend genauer beschrieben.
Wenn die Signale CKE, CAS und MR auf hohen Pegeln liegen,
während die Signale CS und RAS auf niedrigen Pegeln
liegen, wird ein Zeilenaktivierungsbefehl (d. h. eine
Zeilenadresse & ein Speicherbefehl) mit der zweiten
steigenden Flanke eines Systemtaktsignals CLK, das in das
ROM-Bauelement geliefert werden soll, synchronisiert. Eine
Zeilenansteuerschaltung 120 aktiviert eine Zeile der
Speicherzellenmatrix 110 als Reaktion auf eine
Zeilenadresse RAa, die geliefert wird, wenn der
Zeilenaktivierungsbefehl auftritt. Eine
Leseverstärkerschaltung 130 liest und hält Datenbits aus
der Speicherzellenmatrix 110 über Bitleitungen, die zur
angesteuerten Zeile gehören.
Wenn nach 2 Taktzyklen die Signale CKE, RAS und MR auf
einen hohen Pegel schalten, während die Signale CS und CAS
auf einen niedrigen Pegel schalten, wird ein Lesebefehl
(d. h. eine Spaltenadresse & ein Speicherbefehl) mit der
vierten steigenden Flanke eines Systemtaktsignals CLK, das
in das ROM-Bauelement geliefert werden soll,
synchronisiert. Eine Spaltenansteuerschaltung 140 steuert
einen Teil von Datenbits (z. B. Doppelwortdaten), die in der
Leseverstärkerschaltung 130 gehalten werden, als Reaktion
auf eine Spaltenadresse CAa, die geliefert wird, wenn ein
Lesebefehl eingegeben wird, an. Gleichzeitig mit der
Eingabe des Lesebefehls werden ein Signal WORD mit
niedrigem Pegel zum Auswählen von einem des Einzelwortmodus
und des Doppelwortmodus und ein Signal A1 mit niedrigem
Pegel zum Auswählen entweder der höheren Wortdaten oder der
niedrigeren Wortdaten in den Puffern 220 und 230 als
Reaktion auf PCLK bzw. CAS gehalten. In diesem Fall
schalten, wie in Fig. 6 gezeigt, die Ausgangssignale WORDF
und PCA_WORD aus den jeweiligen Puffern 220 und 230 auf
einen hohen bzw. niedrigen Pegel. Das Signal WORDF mit
hohem Pegel zeigt an, daß das synchrone Masken-ROM-
Bauelement im Einzelwortmodus arbeitet. Und das Signal
PCA_WORD mit niedrigem Pegel zeigt an, daß niedrigere der
Doppelwortdaten, die aus der Zeilenansteuerschaltung 130
ausgegeben werden, ausgewählt werden.
Wenn ein Lesebefehl synchron mit der vierten steigenden
Flanke eines Systemtaktsignals CLK eingegeben wird (d. h.
wenn ein Spaltenadressen-Freigabesignal CAS synchron mit
dem vierten Anstieg von CLK auf einen niedrigen Pegel
abfällt), aktiviert eine Wartezeitsignal-Erzeugungseinheit
170 eines Wortdecodierers 200 ein Wartezeit-
Kennzeichensignal CL-2_Flag als Reaktion auf einen Übergang
des Signals CAS von einem hohen auf einen niedrigen Pegel.
Dann wird das Wartezeit-Kennzeichensignal CL-2_Flag
synchron mit den siebten steigenden Flanken der Taktsignale
PCLK und CLK nach 3 Taktzyklen deaktiviert (die siebte
steigende Flanke der Taktsignale PCLK und CLK ist um 2
Taktzyklen früher als jene, die einer CAS-Wartezeit von 5
entspricht).
Eine Speichersignal-Erzeugungseinheit 190 des
Wortdecodierers 200 erzeugt ein Wortspeichersignal WORD_LCH
mit Impulsform als Reaktion auf einen Übergang des
Wartezeit-Kennzeichensignals CL-2_Flag von einem hohen auf
einen niedrigen Pegel. Wie in Fig. 6 gezeigt, ist das
Wortspeichersignal WORD_LCH am siebten Übergangspunkt eines
Taktsignals PCLK von einem hohen auf einen niedrigen Pegel
aktiv und ist am achten Übergangspunkt eines Taktsignals
PCLK von einem niedrigen auf einen hohen Pegel inaktiv.
Wenn das Wortspeichersignal WORD_LCH aktiv ist, hält die
Ansteuersignal-Erzeugungseinheit 190 ein Signal PCA_WORD
mit niedrigem Pegel und gibt ein Ansteuersignal nCA_WORD
mit hohem Pegel und ein Ansteuersignal CA_WORD mit
niedrigem Pegel als Reaktion auf ein Signal WORDF mit hohem
Pegel und das gehaltene Signal PCA_WORD aus. Folglich
werden die Transfergatter 155 und 157 einer
Auswahlschaltung 150 freigegeben (da WORDF auf einem hohen
Pegel liegt), während ein Transfergatter 156 derselben
gesperrt wird. Die Auswahlschaltung 150 wählt dann
niedrigere Qa0 aus den Doppelwortdaten aus, die von der
Zeilenansteuerschaltung 140 geliefert werden. Das
ausgewählte Datenbit Qa0 wird in der Ausgabepufferschaltung
160 synchron mit der achten steigenden Flanke eines
Taktsignals PCLK zwischengespeichert. Die
zwischengespeicherten Daten Qa0 werden synchron mit der
neunten steigenden Flanke eines Systemtaktsignals CLK aus
dem Bauelement ausgegeben.
Danach werden die Doppelwortdaten fortlaufend gemäß einer
Bitbündellänge über die Zeilenansteuerschaltung 140 zur
Auswahlschaltung 150 übertragen. Und die übertragenen
niedrigeren Wortdaten werden über die
Ausgabepufferschaltung 160 in derselben Weise wie
vorstehend erwähnt aus dem Bauelement ausgegeben. Folglich
werden vier niedrigere Wortdatenbits Qa0, Qa1, Qa2 und Qa3
entsprechend der Bitbündellänge aus dem Bauelement
ausgegeben, wobei sie nacheinander mit einem Taktsignal
synchronisiert werden.
Wie in Fig. 6 gezeigt, tritt der nächste Lesebefehl
synchron mit der achten steigenden Flanke eines
Systemtaktsignals CLK auf. Auf den Lesebefehl hin werden
ein Signal WORD mit niedrigem Pegel und ein Signal A1 mit
hohem Pegel in entsprechenden Puffern 220 bzw. 230
gehalten. Alle Signale WORDF und PCA_WORD aus den
jeweiligen Puffern 220 und 230 schalten dann auf hohe
Pegel. Das Signal PCA_WORD mit hohem Pegel zeigt an, daß
höhere der Doppelwortdaten, die von der
Zeilenansteuerschaltung 130 geliefert werden, ausgewählt
werden. Dies bedeutet, daß die in der vorherigen
Bindbündel-Leseoperation erzeugten Wortdaten niedrige
Wortdaten sind, während die Wortdaten von der nächsten
Bindbündel-Leseoperation höhere Daten sind.
Wenn der Lesebefehl synchron mit der achten steigenden
Flanke des Systemtaktsignals CLK auftritt (d. h. das
Spaltenadressensignal CAS synchron mit CLK auf einen
niedrigen Pegel fällt), aktiviert die Wartezeitsignal-
Erzeugungseinheit 170 des Wortdecodierers 200 das
Wartezeit-Kennzeichensignal CL-2_Flag als Reaktion auf
CAS. Synchron mit den elften steigenden Flanken der
Taktsignale PCLK und CLK (oder die steigenden Flanken der
Taktsignale PCLK und CLK sind um 2 Taktzyklen früher als
jene, die einer CAS-Wartezeit von 5 entsprechen) wird das
Wartezeit-Kennzeichensignal CL-2_Flag deaktiviert.
Die Speichersignal-Erzeugungseinheit 190 des
Wortdecodierers 200 erzeugt dann ein Wortspeichersignal
WORD_LCH mit Impulsform als Reaktion auf den Übergang des
Wartezeit-Kennzeichensignals CL-2_Flag von einem hohen auf
einen niedrigen Pegel. Das Wortspeichersignal WORD_LCH wird
am elften Übergang des Taktsignals PCLK von einem hohen auf
einen niedrigen Pegel aktiviert und wird bei einem zwölften
Übergang des Taktsignals PCLK von einem niedrigen auf einen
hohen Pegel deaktiviert, wie in Fig. 6 gezeigt. Wenn
WORD_LCH aktiviert wird, hält die Einheit 190 das Signal
PCA_WORD mit hohem Pegel. Als Reaktion auf das Signal WORDF
mit hohem Pegel und das gehaltene Signal PCA_WORD mit hohem
Pegel gibt die Einheit 190 ein Signal nCA_WORD mit
niedrigem Pegel und ein Signal CA_WORD mit hohem Pegel aus.
Somit werden die Transfergatter 156 und 157 der
Auswahlschaltung 150 durchgesteuert, während ein
Transfergatter 155 derselben gesperrt wird. Das heißt, ein
Datenübertragungsweg ändert sich zwischen dem Zeitpunkt des
elften Übergangs des Taktsignals PCLK von einem hohen auf
einen niedrigen Pegel und dem Zeitpunkt des zwölften
Übergangs des Taktsignals PCLK von einem niedrigen auf
einen hohen Pegel. Da die niedrigeren Wortdaten Qa3, die
zur vorherigen Leseoperation gehören, in der
Ausgabepufferschaltung 160 synchron mit der elften
steigenden Flanke von PCLK gehalten werden, kann sich ein
Datenübertragungsweg in einer Auswahlschaltung ohne
Kollision der niedrigen Wortdaten mit den höheren Wortdaten
(ohne Einfluß auf die vorherige Datenausgabe) ändern.
Infolge der Umstellung für den Datenübertragungsweg
überträgt die Auswahlschaltung 150 höhere aus den
Doppelwortdaten, die von der Zeilenansteuerschaltung 130
geliefert werden, in die Ausgabepufferschaltung 160. Wenn
der zwölfte Impuls des Taktsignals PCLK auf einen hohen
Pegel schaltet, hält die Ausgabepufferschaltung 160 die
höheren Wortdaten aus der Auswahlschaltung 150. Die
zwischengespeicherten Wortdaten werden aus dem Bauelement
synchron mit der dreizehnten steigenden Flanke des
Taktsignals PCLK ausgegeben. Folglich werden die vier
höheren Wortdatenbits Qb0, Qb1, Qb2 und Qb3 synchron mit
einem Taktsignal nacheinander aus dem Bauelement nach außen
ausgegeben.
Wie vorstehend beschrieben, wird beim fortlaufenden
Ausgeben der höheren (oder niedrigeren) Wortdaten und der
niedrigeren (oder höheren) Wortdaten bei einer
Leseoperation während eines Einzelwortmodus das
Wortspeichersignal WORD_LCH während eines
Deaktivierungsintervalls eines Taktsignals, das um 2
Taktzyklen früher ist als jenes, das der CAS-Wartezeit
entspricht, als aktiviert festgelegt. Da ein
Datenübertragungsweg durch die Auswahlschaltung 150
hindurch mit Hilfe des Signals WORD_LCH gesteuert wird, ist
es möglich, den Datenübertragungsweg ohne Kollision der
niedrigeren (oder höheren) Wortdaten mit den höheren (oder
niedrigeren) Wortdaten (ohne Einfluß auf die vorherige
Datenausgabe) zu ändern.
Obwohl die Erfindung insbesondere mit Bezug auf deren
bevorzugte Ausführungsbeispiele gezeigt und beschrieben
wurde, ist es für Fachleute selbstverständlich, daß
verschiedene Änderungen in der Form und den Einzelheiten
vorgenommen werden können, ohne vom Gedanken und
Schutzbereich der Erfindung abzuweichen.
Claims (15)
1. Synchrones Speicherbauelement mit einem
Doppelwortmodus, der in einem Zyklus eines externen
Taktsignals auf Doppelwortdaten zugreift, oder einem
Einzelwortmodus, der in einem Zyklus des externen Takts auf
Einzelwortdaten zugreift, wobei das Bauelement folgendes
umfaßt:
eine Matrix (110) aus einer Vielzahl von Speicherzellen, die in einer Matrixform von Zeilen und Spalten angeordnet sind;
eine Leseverstärkerschaltung (130) zum Lesen von Daten aus der Matrix über die Spalten;
eine Spaltenansteuerschaltung (140) zum Ansteuern eines Teils der Spalten als Reaktion auf eine Spaltenadresse, die erzeugt wird, wenn ein Lesebefehl vor kommt;
einen Wortdecodierer (200) zum Halten eines Wortsignals während eines Deaktivierungsintervalls eines internen Taktsignals, das um 2 Taktzyklen früher ist als ein Taktzyklus, der einer vorbestimmten CAS-Wartezeit entspricht, nach dem Vorkommen des Lesebefehls in der Leseoperation des Einzelwortmodus, und zum Erzeugen von Ansteuersignalen als Reaktion auf das gehaltene Wortsignal und ein Modusauswahlsignal; und
eine Auswahlschaltung (150) zum Empfangen von Daten, die den angesteuerten Spalten entsprechen, und zum Übertragen von höheren/niedrigeren der empfangene Daten zu einer Ausgabepufferschaltung (160) als Reaktion auf die Ansteuersignale, und dann zum fortlaufenden Übertragen von niedrigeren/höheren der empfangenen Daten zur Ausgabepufferschaltung.
eine Matrix (110) aus einer Vielzahl von Speicherzellen, die in einer Matrixform von Zeilen und Spalten angeordnet sind;
eine Leseverstärkerschaltung (130) zum Lesen von Daten aus der Matrix über die Spalten;
eine Spaltenansteuerschaltung (140) zum Ansteuern eines Teils der Spalten als Reaktion auf eine Spaltenadresse, die erzeugt wird, wenn ein Lesebefehl vor kommt;
einen Wortdecodierer (200) zum Halten eines Wortsignals während eines Deaktivierungsintervalls eines internen Taktsignals, das um 2 Taktzyklen früher ist als ein Taktzyklus, der einer vorbestimmten CAS-Wartezeit entspricht, nach dem Vorkommen des Lesebefehls in der Leseoperation des Einzelwortmodus, und zum Erzeugen von Ansteuersignalen als Reaktion auf das gehaltene Wortsignal und ein Modusauswahlsignal; und
eine Auswahlschaltung (150) zum Empfangen von Daten, die den angesteuerten Spalten entsprechen, und zum Übertragen von höheren/niedrigeren der empfangene Daten zu einer Ausgabepufferschaltung (160) als Reaktion auf die Ansteuersignale, und dann zum fortlaufenden Übertragen von niedrigeren/höheren der empfangenen Daten zur Ausgabepufferschaltung.
2. Bauelement nach Anspruch 1, wobei das
Modusauswahlsignal einen des Einzelwortmodus und des
Doppelwortmodus auswählt und das Wortsignal entweder die
niedrigeren Wortdaten oder die höheren Wortdaten auswählt.
3. Bauelement nach Anspruch 1, wobei der Lesebefehl
auftritt, wenn ein Chipansteuersignal und ein
Spaltenadressen-Freigabesignal niedrige Pegel aufweisen,
während ein Zeilenadressen-Freigabesignal und ein
Modusregister-Setzsignal hohe Pegel aufweisen.
4. Bauelement nach Anspruch 3, wobei der Wortdecodierer
(200) ein Wartezeit-Kennzeichensignal als Reaktion auf das
Spaltenadressen-Freigabesignal erzeugt, wobei der
Wortdecodierer folgendes umfaßt:
eine Wartezeitsignal-Erzeugungseinheit (170), die das Wartezeit-Kennzeichensignal aktiviert, wenn das Spaltenadressen-Freigabesignal aktiviert wird, und das Wartezeit-Kennzeichensignal gemäß einem Übergang des internen Taktsignals von einem niedrigen auf einen hohen Pegel, das um 2 Taktzyklen früher ist als ein Taktzyklus, der einer vorbestimmten CAS-Wartezeit entspricht, deaktiviert, wobei das interne Taktsignal das Wartezeit- Kennzeichensignal aktiviert, wenn das Spaltenadressen- Freigabesignal aktiviert wird;
eine Speichersignal-Erzeugungseinheit (180), die ein Wortspeichersignal mit Impulsform erzeugt, wenn das Wartezeit-Kennzeichensignal deaktiviert wird; und
eine Ansteuersignal-Erzeugungseinheit (190), die das Wortsignal hält, wenn das Wortspeichersignal aktiviert wird, und eines der Ansteuersignale als Reaktion auf das gehaltene Wortsignal und das Modusauswahlsignal während der Leseoperation des Einzelwortmodus aktiviert.
eine Wartezeitsignal-Erzeugungseinheit (170), die das Wartezeit-Kennzeichensignal aktiviert, wenn das Spaltenadressen-Freigabesignal aktiviert wird, und das Wartezeit-Kennzeichensignal gemäß einem Übergang des internen Taktsignals von einem niedrigen auf einen hohen Pegel, das um 2 Taktzyklen früher ist als ein Taktzyklus, der einer vorbestimmten CAS-Wartezeit entspricht, deaktiviert, wobei das interne Taktsignal das Wartezeit- Kennzeichensignal aktiviert, wenn das Spaltenadressen- Freigabesignal aktiviert wird;
eine Speichersignal-Erzeugungseinheit (180), die ein Wortspeichersignal mit Impulsform erzeugt, wenn das Wartezeit-Kennzeichensignal deaktiviert wird; und
eine Ansteuersignal-Erzeugungseinheit (190), die das Wortsignal hält, wenn das Wortspeichersignal aktiviert wird, und eines der Ansteuersignale als Reaktion auf das gehaltene Wortsignal und das Modusauswahlsignal während der Leseoperation des Einzelwortmodus aktiviert.
5. Bauelement nach Anspruch 4, wobei das
Wortspeichersignal bei einem Übergang des internen
Taktsignals von einem hohen auf einen niedrigen Pegel um 2
Taktzyklen früher als ein Taktzyklus, der einer
vorbestimmten CAS-Wartezeit entspricht, aktiviert wird, und
bei einem Übergang des internen Taktsignals von einem
niedrigen auf einen hohen Pegel um 1 Taktzyklus früher als
ein Taktzyklus, der einer vorbestimmten CAS-Wartezeit
entspricht, deaktiviert wird.
6. Bauelement nach Anspruch 4, wobei die Ansteuersignal-
Erzeugungseinheit (190) die Ansteuersignale gleichzeitig
ungeachtet eines Logikzustands des Wortsignals aktiviert,
so daß Daten, die den angesteuerten Spalten entsprechen,
während der Leseoperation des Doppelwortmodus über die
Auswahlschaltung (150) auf einmal zur
Ausgabepufferschaltung (160) übertragen werden.
7. Bauelement nach Anspruch 1, wobei die
Ausgabepufferschaltung (160) Daten, die über die
Auswahlschaltung (150) übertragen werden, nur bei einem
Übergang des internen Taktsignals von einem niedrigen auf
einen hohen Pegel empfängt.
8. Bauelement nach Anspruch einem der Ansprüche 1 bis 7,
das ein Masken-ROM-Bauelement umfaßt.
9. Verfahren zum fortlaufenden Lesen für ein synchrones
Speicherbauelement mit einem Doppelwortmodus, der in einem
Zyklus eines externen Taktsignals auf Doppelwortdaten
zugreift, oder einem Einzelwortmodus, der in einem Zyklus
des externen Takts auf Einzelwortdaten zugreift, wobei das
Verfahren die folgenden Schritte umfaßt:
Lesen von Daten aus einem Informationsspeicherbereich des synchronen Speicherbauelements;
Erzeugen von Ansteuersignalen als Reaktion auf ein Wortsignal und ein Modusauswahlsignal in einem Deaktivierungsintervall eines internen Taktsignals um 2 Taktzyklen früher als ein Taktzyklus, der einer vorbestimmten CAS-Wartezeit entspricht, während des Einzelwortmodus; und
Übertragen eines Teils der gelesenen Daten in eine Ausgabepufferschaltung als Reaktion auf die Ansteuersignale, und dann fortlaufend Übertragen des restlichen Teils der gelesenen Daten in den Ausgabepuffer während des Einzelwortmodus.
Lesen von Daten aus einem Informationsspeicherbereich des synchronen Speicherbauelements;
Erzeugen von Ansteuersignalen als Reaktion auf ein Wortsignal und ein Modusauswahlsignal in einem Deaktivierungsintervall eines internen Taktsignals um 2 Taktzyklen früher als ein Taktzyklus, der einer vorbestimmten CAS-Wartezeit entspricht, während des Einzelwortmodus; und
Übertragen eines Teils der gelesenen Daten in eine Ausgabepufferschaltung als Reaktion auf die Ansteuersignale, und dann fortlaufend Übertragen des restlichen Teils der gelesenen Daten in den Ausgabepuffer während des Einzelwortmodus.
10. Verfahren nach Anspruch 9, wobei das
Modusauswahlsignal einen des Einzelwortmodus und des
Doppelwortmodus auswählt und das Wortsignal einen Teil aus
den gelesenen Daten auswählt.
11. Verfahren nach Anspruch 9, wobei der Lesebefehl
auftritt, wenn ein Chipansteuersignal und ein
Spaltenadressen-Freigabesignal niedrige Pegel aufweisen,
während ein Zeilenadressen-Freigabesignal und ein
Modusregister-Setzsignal hohe Pegel aufweisen.
12. Verfahren nach Anspruch 11, wobei der Schritt des
Erzeugens der Ansteuersignale folgendes umfaßt:
Erzeugen eines Wartezeit-Kennzeichensignals als Reaktion auf das Spaltenadressen-Freigabesignal;
Erzeugen eines Wortspeichersignals mit Impulsform, wenn das Wartezeit-Kennzeichensignal deaktiviert wird;
Halten des Wortsignals, wenn das Wortspeichersignal aktiviert wird; und
Aktivieren von einem der Ansteuersignale als Reaktion auf das gehaltene Wortsignal und das Modusauswahlsignal während der Leseoperation des Einzelwortmodus,
wobei das Wartezeit-Kennzeichensignal aktiviert wird, wenn das Spaltenadressensignal aktiviert wird, und gemäß einem Übergang des internen Taktsignals von einem niedrigen auf einen hohen Pegel um 2 Taktzyklen früher als ein Taktzyklus, der der CAS-Wartezeit entspricht, deaktiviert wird.
Erzeugen eines Wartezeit-Kennzeichensignals als Reaktion auf das Spaltenadressen-Freigabesignal;
Erzeugen eines Wortspeichersignals mit Impulsform, wenn das Wartezeit-Kennzeichensignal deaktiviert wird;
Halten des Wortsignals, wenn das Wortspeichersignal aktiviert wird; und
Aktivieren von einem der Ansteuersignale als Reaktion auf das gehaltene Wortsignal und das Modusauswahlsignal während der Leseoperation des Einzelwortmodus,
wobei das Wartezeit-Kennzeichensignal aktiviert wird, wenn das Spaltenadressensignal aktiviert wird, und gemäß einem Übergang des internen Taktsignals von einem niedrigen auf einen hohen Pegel um 2 Taktzyklen früher als ein Taktzyklus, der der CAS-Wartezeit entspricht, deaktiviert wird.
13. Verfahren nach Anspruch 12, wobei das
Wortspeichersignal bei einem Übergang des internen
Taktsignals von einem hohen auf einen niedrigen Pegel um 2
Taktzyklen früher als ein Taktzyklus, der einer
vorbestimmten CAS-Wartezeit entspricht, aktiviert wird, und
bei einem Übergang eines internen Taktsignals von einem
niedrigen auf einen hohen Pegel um 1 Taktzyklus früher als
ein Taktzyklus, der einer vorbestimmten CAS-Wartezeit
entspricht, deaktiviert wird.
14. Verfahren nach Anspruch 9, wobei die Ansteuersignale
gleichzeitig ungeachtet eines Logikzustands des Wortsignals
aktiviert werden, so daß Daten, die den angesteuerten
Spalten entsprechen, während der Leseoperation des
Doppelwortmodus über die Auswahlschaltung auf einmal zur
Ausgabepufferschaltung übertragen werden.
15. Verfahren nach Anspruch 9, wobei die
Ausgabepufferschaltung Daten, die über die Auswahlschaltung
übertragen werden, nur bei einem Übergang des internen
Taktsignals von einem niedrigen auf einen hohen Pegel
empfängt.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990048932A KR100341181B1 (ko) | 1999-11-05 | 1999-11-05 | 연속적인 읽기 동작을 지원하는 동기형 마스크 롬 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10053906A1 true DE10053906A1 (de) | 2001-05-23 |
DE10053906B4 DE10053906B4 (de) | 2007-05-16 |
Family
ID=19618795
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10053906A Expired - Fee Related DE10053906B4 (de) | 1999-11-05 | 2000-10-31 | Synchrones Masken-ROM-Bauelement, das in einer fortlaufenden Leseoperation betrieben werden kann |
Country Status (4)
Country | Link |
---|---|
US (1) | US6347064B1 (de) |
JP (1) | JP3685709B2 (de) |
KR (1) | KR100341181B1 (de) |
DE (1) | DE10053906B4 (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100420125B1 (ko) * | 2002-02-02 | 2004-03-02 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치와 그것의 파워-업 독출 방법 |
KR100439033B1 (ko) * | 2002-08-01 | 2004-07-03 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 리드 방법 |
KR100510512B1 (ko) * | 2002-11-18 | 2005-08-26 | 삼성전자주식회사 | 이중 데이터율 동기식 반도체 장치의 데이터 출력 회로 및그 방법 |
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-
2000
- 2000-10-19 US US09/694,103 patent/US6347064B1/en not_active Expired - Fee Related
- 2000-10-31 DE DE10053906A patent/DE10053906B4/de not_active Expired - Fee Related
- 2000-11-06 JP JP2000338013A patent/JP3685709B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6347064B1 (en) | 2002-02-12 |
KR20010045596A (ko) | 2001-06-05 |
DE10053906B4 (de) | 2007-05-16 |
JP3685709B2 (ja) | 2005-08-24 |
JP2001167593A (ja) | 2001-06-22 |
KR100341181B1 (ko) | 2002-06-20 |
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