DE10014299A1 - Chipverbund und Verfahren zu dessen Herstellung - Google Patents

Chipverbund und Verfahren zu dessen Herstellung

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Abstract

Die Erfindung betrifft einen Chipverbund und ein Verfahren zu dessen Herstellung. Im Chipverbund werden die elektrisch leitfähigen Kontakte zwischen den Anschlussflächen eines Halbleiterchips, welcher auf einem Substrat angeordnet ist, und den Kontaktflächen des Substrates mittels einer leitfähigen Masse hergestellt, welche in formbarem Zustand zwischen jeweils zusammengehörigen Anschluss- und Kontaktflächen aufgetragen wird und welche anschließend erhärtet. Zweckmäßig wird die elektrisch leitfähige Masse in einem Dispens-, Druck- oder Stempelverfahren aufgebracht.

Description

Die Erfindung betrifft einen Chipverbund mit einem Halblei­ terchip und einem Substrat, die auf neue Art und Weise elek­ trisch leitend miteinander kontaktiert sind. Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung eines sol­ chen Chipverbundes.
Elektrisch leitfähige Kontakte zwischen einem Halbleiterchip und einem Substrat, auf welchem der Halbleiterchip angeordnet ist, werden üblicherweise durch Drahtbonden oder mit Hilfe der Flip-Chip-Technik hergestellt. Die Kontaktierung mittels Bonddrähten hat den Nachteil, dass nur relativ hohe Chipver­ bünde erzeugt werden können, da die Bogenhöhen der Bonddrähte mit etwa 100 bis 180 µm relativ groß sind. Durch das so ge­ nannte Smartloop-Verfahren können die Bogenhöhen zwar etwas reduziert werden. Die Herstellung sehr flacher Gehäuse ist dennoch bei Verwendung des Drahtbondens zur Kontaktierung praktisch nicht möglich. Flachere Gehäuse können hergestellt werden, wenn die Flip-Chip-Technik zum Kontaktieren von Halb­ leiterchip und Substrat eingesetzt wird. Der Nachteil besteht hier jedoch darin, das Flip-Chip-Bonder nur relativ langsam arbeiten. Der Durchsatz bei der Flip-Chip-Technik ist deshalb gering, und die Kosten dieses Herstellungsverfahrens sind entsprechend relativ hoch.
Auch die Geschwindigkeit bei der Kontaktierung mittels Bond­ drähten ist nicht vollkommen zufriedenstellend, da die ein­ zelnen Drähte nacheinander angebracht werden. Zudem können nur Materialien verwendet werden, welche den relativ hohen Bearbeitungstemperaturen bei diesen Verfahren standhalten.
Aufgabe der Erfindung ist es, einen Chipverbund anzu­ geben, in welchem Halbleiterchip und Substrat auf neue Art und Weise kontaktiert sind. Diese Kontaktierung sollte auf einfache Weise und kostengünstig bei niedriger Temperatur durchführbar sein, kostengünstige Materialien und herkömmli­ che Geräte verwenden und zudem die Herstellung sehr flacher Halbleiterchipverbünde ermöglichen.
Die Lösung dieser Aufgabe gelingt mit dem Chipverbund gemäß Anspruch 1 sowie dem Verfahren gemäß Anspruch 8. Bevorzugte Ausführungsformen und Verfahrensvarianten ergeben sich aus den jeweiligen Unteransprüchen.
In ihrem ersten Aspekt betrifft die Erfindung also einen Chipverbund mit einem auf einem Substrat angeordneten Halb­ leiterchip. Auf der vom Substrat abgewandten Oberfläche des Halbleiterchips sind Anschlussflächen ausgebildet, welche über elektrisch leitfähige Kontakte mit Kontaktflächen des Substrates elektrisch leitend kontaktiert sind. Erfindungsge­ mäß bestehen diese elektrisch leitfähigen Kontakte aus einer erhärteten leitfähigen Masse. Diese Masse wurde in formbarem Zustand zwischen jeweils zusammengehörigen Anschlussflächen und Kontaktflächen aufgetragen.
Die Herstellung elektrisch leitfähiger Kontakte mittels einer formbaren leitfähigen Masse, welche später erhärtet, hat den Vorteil, dass sich die formbare Masse beim Auftragen den Au­ ßenkonturen des Chipverbundes anpasst. Die elektrisch leitfä­ higen Kontakte verlaufen daher sehr eng am Chipverbund und stehen kaum über diesen über. Entsprechend wenig nimmt die Höhe des Chipverbundes durch die elektrisch leitfähigen Kon­ takte zu. Da die elektrisch leitfähige Masse, abhängig von der Ausbildung des Halbleiterchips und des Substrates im Chipverbund, nur einige µm bis einige 10 µm dick sein muss, kann gegenüber der Kontaktierung im Drahtbondverfahren mit Bogenhöhen zwischen 100 und 180 µm erheblich an Höhe einge­ spart werden. Sollen Halbleiterchip und elektrisch leitende Kontakte zum Schutz mit einer Abdeckung versehen werden, kann diese Abdeckung im Falle des erfindungsgemäßen Chipverbundes deutlich dünner ausgebildet sein als im Falle von Chipverbün­ den mit Bonddraht-Kontaktierung. Bei einer Abdeckung mit UV- oder thermisch härtbaren Kunststoffen können im Falle des er­ findungsgemäßen Chipverbundes ca. 100 µm an Höhe gegenüber der Abdeckung von herkömmlichen Chipverbünden mit Bonddrähten eingespart werden. Wird ein Mold-Verfahren zur Abdeckung ver­ wendet, beträgt die Einsparung beim erfindungsgemäßen Chip­ verbund immerhin noch etwa 20 µm an Höhe.
Ein weiterer Vorteil der Erfindung besteht darin, dass die Herstellung der elektrisch leitfähigen Kontakte bei sehr niedriger Temperatur durchgeführt werden kann. Entsprechend können Ausgangsmaterialien eingesetzt werden, die den Tempe­ raturen der herkömmlichen Bondverfahren nicht standhalten können. Auf diese Weise besitzen die erfindungsgemäßen Chip­ verbünde einen Preisvorteil gegenüber herkömmlichen Chipver­ bünden, da die temperaturempfindlichen Ausgangsmaterialien in der Regel weniger teuer sind als temperaturstabilere Materia­ lien.
Auch der Durchsatz bei der Herstellung der erfindungsgemäßen Chipverbünde kann gegenüber herkömmlichen Verbünden gestei­ gert werden, da alle elektrisch leitfähigen Kontakte zwischen den Anschlussflächen des Halbleiterchips und den Kontaktflä­ chen des Substrates im erfindungsgemäßen Chipverbund im sel­ ben Arbeitsschritt hergestellt werden können. Selbstverständ­ lich ist es ebenfalls möglich, die elektrisch leitfähigen Kontakte mehrerer Chipverbünde gleichzeitig herzustellen.
Als formbare Masse zur Herstellung der elektrisch leitfähigen Kontakte kann beispielsweise ein mit leitfähigen Partikeln dotierter Kunststoff oder ein Lot verwendet werden. Derartige Materialien sind auf dem Gebiet der Halbleitertechnologie grundsätzlich bekannt. Zweckmäßig wird die Konsistenz der formbaren Masse so gewählt, dass sie einerseits gut auftrag­ bar ist, andererseits aber nicht zu dünnflüssig, um ein Ab­ reißen der elektrisch leitfähigen Verbindung zwischen An­ schlussfläche des Halbleiterchips und Kontaktfläche des Sub­ strates zu verhindern. Vorzugsweise wird die elektrisch leitfähige formbare Masse so zähflüssig wie möglich gewählt, so dass sie nicht unbeabsichtigt verläuft, sich aber dennoch gut auftragen lässt.
Besonders gut eignet sich die erfindungsgemäße Kontaktie­ rungstechnik für dünne Halbleiterchips. Hier ist die Stufe, welche von der leitfähigen Masse zwischen der Chipoberfläche und den Kontaktflächen des Substrates zu überbrücken ist, re­ lativ gering. Der elektrisch leitfähige Kontakt aus der leit­ fähigen Masse kann entsprechend sehr dünn ausgebildet werden, ohne dass die Gefahr besteht, dass die Verbindung zwischen Anschluss- und Kontaktflächen abreißt. Größere Höhenunter­ schiede müssen mit entsprechend dickeren elektrisch leitenden Kontakten überbrückt werden. Selbst in einem solchen Fall ist jedoch die Gesamthöhe des Chipverbundes immer noch deutlich geringer als bei der Verwendung von Bonddrähten zur Kontak­ tierung.
Die Anschlussflächen des Halbleiterchips können prinzipiell auf im Stand der Technik übliche Weise ausgebildet sein. Be­ vorzugt ist es jedoch, die Anschlussflächen des Halbleiter­ chips gegenüber herkömmlichen Anschlussflächen zu vergrößern. Die Größe der Anschlussflächen auf der Chipoberfläche liegt also zweckmäßig bei über 100 × 100 µm. Dies kann beispiels­ weise dadurch erreicht werden, dass auf der Chipoberfläche, welche vom Substrat abgewandt ist, eine zusätzliche Metalli­ sierungsebene aufgebracht wird, in welcher die Anschlussflä­ chen ausgebildet sind.
Auch als Substrate zur Aufnahme des Halbleiterchips können grundsätzlich alle im Stand der Technik üblichen Substrate verwendet werden. Ein geeignetes Substrat ist beispielsweise ein metallischer Anschlussrahmen, auf welchem der Halbleiter­ chip auf im Stand der Technik übliche Weise befestigt wird. Auch die Ausbildung der Kontaktflächen im Anschlussrahmen kann auf herkömmliche Weise erfolgen.
Ein weiteres Beispiel für ein geeignetes Substrat ist ein Kunststoffträger, welcher mit einer Metallschicht kaschiert ist, in der die Kontaktflächen ausgebildet sind. Zweckmäßig ist der Halbleiterchip dabei auf der Kunststofffläche ange­ ordnet, und die Kontaktierung zu den Kontaktflächen in der Metallschicht erfolgt über Durchgangsöffnungen, welche im Kunststoffträger angebracht sind. Derartige Chipverbünde sind beispielsweise von Chipkartenmodulen bekannt. Im Rahmen der Erfindung können auch solche Kunststoffträger eingesetzt wer­ den, welche für die herkömmlichen Kontaktierungstechniken we­ gen ihrer Temperaturempfindlichkeit nur schlecht geeignet wa­ ren. Als Beispiel eines erfindungsgemäß geeigneten Substrats kann ein Kunststoffträger aus glasfaserverstärktem Epoxidharz genannt werden, welcher mit einer Metallschicht aus Kupfer versehen ist.
Die Herstellung der elektrisch leitfähigen Kontakte im erfin­ dunsgemäßen Chipverbund erfolgt bevorzugt mit Hilfe eines Dispense-, Druck- oder Stempelverfahrens. Diese Verfahren sind im Bereich der Halbleitertechnologie grundsätzlich be­ kannt. Alle Verfahren ermöglichen das positionsgenaue Auftra­ gen einer Masse auf einen Untergrund. Im Rahmen der Erfindung werden diese Verfahren dazu benutzt, durch Aufbringen einer formbaren leitfähigen Masse eine Verbindung zwischen den An­ schlussflächen auf einer Halbleiterchipoberfläche und den je­ weils zugehörigen Kontaktflächen auf einem Substrat herzu­ stellen. Beispiele für erfindungsgemäß geeignete leitfähige formbare Massen sind mit leitfähigen Partikeln dotierte härt­ bare Harzsysteme oder formbare Lotmassen. Die Härtung der aufgetragenen Masse erfolgt auf im Stand der Technik übliche Weise. Geeignet sind z. B. solche Massen, welche nach dem Auf­ tragen von selbst aushärten, oder solche Massen, welche durch Bestrahlen mit ultraviolettem Licht oder ähnlichem oder durch Temperaturerhöhung aushärten.
Wie bereits erwähnt, ist es bevorzugt, alle elektrisch leit­ fähigen Kontakte eines Chipverbundes in einem Arbeitsschritt herzustellen. Gegebenenfalls können auch die elektrisch leit­ fähigen Kontakte mehrerer Chipverbünde gleichzeitig ausge­ führt werden. Um die formbare Masse an denjenigen Stellen applizieren zu können, an welchen die elektrisch leitenden Kontakte ausgebildet werden sollen, kann beispielsweise eine Lochmaske verwendet werden. In denjenigen Bereichen, in wel­ chen die formbare Masse auf den Chipverbund aufgetragen wer­ den soll, sind Öffnungen vorhanden, während der restliche Be­ reich frei von Durchgangsöffnungen ist. Auf diese Weise kön­ nen die elektrisch leitfähigen Kontakte zwischen Halbleiter­ chip und Substrat sehr genau und mit äußerst hoher Geschwin­ digkeit erzeugt werden.
Die Erfindung soll nachfolgen anhand von Zeichnungen näher erläutert werden. Darin zeigen schematisch
Fig. 1 einen erfindungsgemäßen Chipverbund in Draufsicht;
Fig. 2 den Chipverbund gemäß Fig. 1 im Querschnitt entlang der Linie A-A;
Fig. 3a und 3b Halbleiterchips zur Verwendung im erfin­ dungsgemäßen Chipverbund in Draufsicht und
Fig. 4 eine Lochmaske zur Verwendung im erfindungs­ gemäßen Verfahren.
Fig. 1 zeigt einen erfindungsgemäßen Chipverbund 1 mit einem Halbleiterchip 3, welcher auf einem Substrat 2 befestigt ist. Das Substrat 2 besteht aus einem Kunststoffträger aus glasfa­ serverstärktem Epoxid, welches mit einer Metallschicht aus Kupfer kaschiert ist. In der Metallschicht sind einzelne Kon­ taktflächen 7 ausgebildet. Der Aufbau des Substrats ist Fig. 2 zu entnehmen. Dort ist der Kunststoffträger mit dem Bezugs­ zeichen 9 und die Metallschicht mit 10 bezeichnet.
Die elektrisch leitenden Kontakte 6 zwischen den Anschluss­ flächen 5 auf der Oberseite 4 des Halbleiterchips 3 sowie den einzelnen Kontaktflächen 7 des Substrates 2 sind erfindungs­ gemäß mit Hilfe einer erhärteten leitfähigen Masse ausgebil­ det. Die leitfähige Masse ist in formbarem Zustand zwischen den Anschlussflächen 5 und den jeweils zugehörigen Kontakt­ flächen 7 aufgetragen worden. Um den Zugang zu den Kontakt­ flächen 7 zu ermöglichen, sind im Kunststoffträger 9 Durch­ gangsöffnungen 11 eingebracht, welche mit der formbaren Masse ausgefüllt sind. Die formbare Masse schmiegt sich an die Oberflächen von Halbleiterchip 3 und Substrat 2 an. Dadurch besitzen die elektrisch leitfähigen Kontakte 6 eine geringe Höhe und stehen nur wenig über die Oberfläche des Substrates 2 und die Oberfläche 4 des Halbleiterchips 3 über. Der erfin­ dungsgemäße Chipverbund 1 besitzt deshalb eine sehr geringe Höhe.
Fig. 3a zeigt eine Draufsicht auf den Halbleiterchip 3, wel­ cher im Chipverbund 1 gemäß Fig. 1 und 2 verwendet wird. Die Anschlussflächen 5 sind hier in einer Metallschicht 8 ausgebildet, welche auf der Oberfläche 4 des Halbleiterchips 3 aufgebracht ist. Die Kontaktflächen 5 sind größer als bei herkömmlichen Halbleiterchips üblich. Sie besitzen eine Größe von deutlich über 100 × 100 µm.
Fig. 3b zeigt die Ausgestaltung einer Oberfläche 4 eines her­ kömmlichen Halbleiterchips 3, in welchem die Kontaktflächen 5 eine Größe von weniger als 100 × 100 µm besitzen. Auch ein derartiger Halbleiterchip kann im erfindungsgemäßen Chipver­ bund eingesetzt werden. Bevorzugt ist jedoch die Verwendung eines Halbleiterchips mit vergrößerten Kontaktflächen 5, wie er beispielhaft in Fig. 3a dargestellt ist.
Fig. 4 zeigt eine Lochmaske 12, welche bei der Herstellung eines Chipverbundes gemäß Fig. 1 und 2 eingesetzt werden kann. Dort, wo im Chipverbund 1 elektrisch leitfähige Kontak­ te 6 ausgebildet werden sollen, sind in der Lochmaske 12 Öffnungen 13 vorhanden. Die Lochmaske 12 kann als Showerkopf in einem Dispenser verwendet werden, der wiederum zur Herstel­ lung der elektrisch leitfähigen Verbindungen 6 benutzt wird. Dabei wird der Showerkopf des Dispensers oberhalb des Halb­ leiterchips angeordnet, so dass die Öffnungen 13 entsprechend zu den herzustellenden elektrisch leitenden Kontakten 6 aus­ gerichtet sind. Anschließend wird die formbare elektrisch leitfähige Masse durch die Öffnungen 13 auf den Chipverbund 1 appliziert.

Claims (11)

1. Chipverbund (1) mit einem auf einem Substrat (2) angeord­ neten Halbleiterchip (3), welcher auf seiner vom Substrat (2) abgewandten Oberfläche (4) Anschlussflächen (5) aufweist, die über elektrisch leitfähige Kontakte (6) mit Kontaktflächen (7) des Substrates (2) elektrisch leitend kontaktiert sind, dadurch gekennzeichnet, dass die elektrisch leitfähigen Kontakte (6) aus einer erhär­ teten leitfähigen Masse bestehen, welche in formbarem Zustand zwischen jeweils zusammengehörigen Anschlussflächen (5) und Kontaktflächen (7) aufgetragen wurde.
2. Chipverbund gemäß Anspruch 1, dadurch gekennzeichnet, dass die elektrisch leitfähigen Kontakte (6) aus einem mit leitfähigen Partikeln dotierten Kunststoff oder aus einem Lot bestehen.
3. Chipverbund gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Anschlussflächen (5) in einer auf der Chipoberfläche (4) angeordneten Metallschicht (8) ausgebildet sind und ins­ besondere eine Größe von mehr als 100 × 100 µm besitzen.
4. Chipverbund gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Kontaktflächen (7) in einem metallischen Anschluss­ rahmen ausgebildet sind.
5. Chipverbund gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Kontaktflächen (7) in einer auf einem Kunststoffträ­ ger (9) aufgebrachten Metallschicht (10) ausgebildet sind.
6. Chipverbund gemäß Anspruch 5, dadurch gekennzeichnet, dass der Halbleiterchip (3) auf dem Kunststoffträger (9) be­ festigt ist und die elektrisch leitfähigen Kontakte (6) über Durchgangsöffnungen (11) im Kunststoffträger (9) mit den Kon­ taktflächen (7) in der Metallschicht (10) verbunden sind.
7. Chipverbund gemäß Anspruch 5 oder 6, dadurch gekennzeichnet, dass der Kunststoffträger (9) aus glasfaserverstärktem Epoxidharz und die Metallschicht (10) aus Kupfer besteht.
8. Verfahren zur Herstellung eines Chipverbundes (1) gemäß einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die elektrisch leitfähigen Kontakte (6) in einem Dis­ pens-, Druck- oder Stempelverfahren erzeugt werden.
9. Verfahren gemäß Anspruch 8, dadurch gekennzeichnet, dass die elektrisch leitfähigen Kontakte (6) durch Aufbringen eines mit leitfähigen Partikeln dotierten, härtbaren Harzsy­ stems oder einer formbaren Lotmasse hergestellt werden.
10. Verfahren gemäß Anspruch 8 oder 9, dadurch gekennzeichnet, dass alle elektrisch leitfähigen Kontakte (6) eines Chipver­ bundes (1) in einem Arbeitsschritt erzeugt werden.
11. Verfahren gemäß Anspruch 10, dadurch gekennzeichnet, dass die formbare Masse für die elektrisch leitfähigen Kon­ takte (6) durch eine Lochmaske (12) aufgebracht wird.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19539181A1 (de) * 1995-10-20 1997-04-24 Ods Gmbh & Co Kg Chipkartenmodul sowie entsprechendes Herstellungsverfahren
DE19809073A1 (de) * 1998-03-04 1999-09-16 Orga Kartensysteme Gmbh Chipmodul und Verfahren zur Herstellung einer Chipkarte
DE19845296A1 (de) * 1998-09-03 2000-03-16 Fraunhofer Ges Forschung Verfahren zur Kontaktierung eines Schaltungschips

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19539181A1 (de) * 1995-10-20 1997-04-24 Ods Gmbh & Co Kg Chipkartenmodul sowie entsprechendes Herstellungsverfahren
DE19809073A1 (de) * 1998-03-04 1999-09-16 Orga Kartensysteme Gmbh Chipmodul und Verfahren zur Herstellung einer Chipkarte
DE19845296A1 (de) * 1998-09-03 2000-03-16 Fraunhofer Ges Forschung Verfahren zur Kontaktierung eines Schaltungschips

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