DE10002127A1 - Testverfahren für einen Datenspeicher - Google Patents

Abstract

Testverfahren zum Testen eines Datenspeichers, der einen Hauptdatenspeicher (2) mit einer Vielzahl von Datenspeichereinheiten aufweist, bei dem die folgenden Schritte für alle Datenspeichereinheiten durchgeführt werden: DOLLAR A (a) Adressieren einer Datenspeichereinheit durch Anlegen der Adresse der Datenspeichereinheit an einen mit dem Hauptdatenspeicher (2) verbundenen Adreßbus; DOLLAR A (b) Anlegen von Eingabetestdaten zum Testen der adressierten Datenspeichereinheit an einen mit dem Hauptdatenspeicher (2) verbundenen Datenbus; DOLLAR A (c) Auslesen von Ausgabetestdaten aus der adressierten Datenspeichereinheit; DOLLAR A (d) Vergleichen der Ausgabetestdaten mit erwarteten Soll-Ausgabetestdaten; DOLLAR A (e) Einschreiben der angelegten Adresse in eine Adressenspeichereinheit eines Adressenspeichers (5) und der erwarteten Soll-Ausgabetestdaten in eine zugeordnete Redundanz-Datenspeichereinheit eines Redundanz-Datenspeichers (6), wenn die Ausgabetestdaten und die erwarteten Soll-Ausgabetestdaten nicht übereinstimmen.

Description

Die Erfindung betrifft ein Testverfahren zum Testen eines Da­ tenspeichers, der einen Hauptdatenspeicher und einen Redun­ danz-Datenspeicher aufweist.

Der zunehmende Speicherbedarf von Programmanwendungen führt dazu, daß Datenspeicher mit immer höheren Speicherkapazitäten hergestellt werden. Halbleiterspeicher bestehen aus einer Vielzahl von adressierbaren Datenspeichereinheiten. Mit zu­ nehmendem Integrationsgrad und mit zunehmender Größe der Speichergröße steigt die Wahrscheinlichkeit, daß im Herstel­ lungsprozeß des Halbleiterspeichers fehlerhafte Datenspei­ chereinheiten auftreten. Damit der vereinzelte Ausfall von Datenspeichereinheiten innerhalb des Halbleiterspeichers des­ sen Funktionalität nicht beeinträchtigt, werden zunehmend redundante Speicherkonzepte eingesetzt. Dabei weist der Halb­ leiterspeicher neben dem Hauptdatenspeicher einen redundanten Speicherbereich mit mehreren redundanten Datenspeichereinhei­ ten auf, die im Falle eines Ausfalls von Datenspeichereinhei­ ten innerhalb des Hauptdatenspeichers aufgrund eines Herstel­ lungsfehlers diese ersetzen. Die fehlerhaften Datenspei­ chereinheiten innerhalb des Hauptdatenspeichers werden nach Beendigung des Herstellungsprozesse in einem Testvorgang er­ mittelt. Dazu werden Testdatenmuster an den hergestellten Halbleiterspeicher angelegt und Testdatenmuster aus dem Halb­ leiterspeicher ausgelesen. Durch Vergleich der ausgelesenen Testdatenmuster mit erwarteten Soll-Datenmustern werden die Adressen der fehlerhaften Datenspeichereinheiten innerhalb des hergestellten Halbleiterspeichers ermittelt. Nach Beendi­ gung des Testverfahrens werden die Adressen der fehlerhaften Datenspeichereinheiten innerhalb des Hauptdatenspeichers zur Umadressierung der redundanten Datenspeichereinheiten inner­ halb des redundanten Speichers verwendet. Bei einem Datenzu­ griff auf eine Adresse einer fehlerhaften Datenspeicherein­ heit innerhalb des Hauptdatenspeichers wird anstatt auf die fehlerhafte Datenspeichereinheit auf die redundante Daten­ speichereinheit innerhalb des Redundanz-Datenspeichers zuge­ griffen. Die redundante Datenspeichereinheit stellt somit ei­ ne Ersatz-Datenspeichereinheit für die fehlerhafte Datenspei­ chereinheit innerhalb des Hauptdatenspeichers dar.

Bei herkömmlichen Testvorgängen zur Ermittlung fehlerhafter Datenspeichereinheiten innerhalb des Hauptdatenspeichers wer­ den zunächst alle Adressen von fehlerhaften Datenspeicherein­ heiten innerhalb des Hauptdatenspeichers ermittelt und an­ schließend der Hauptdatenspeicher durch Umadressierung der fehlerhaften Datenspeichereinheiten auf die redundanten Da­ tenspeichereinheiten innerhalb des Redundanz-Datenspeichers "repariert". Das Erkennen von fehlerhaften Datenspeicherein­ heiten innerhalb des Hauptdatenspeichers durch Anlegen und Auslesen von Testmustern und die Umadressierung auf redundan­ te Datenspeichereinheiten erfolgt sequentiell in zwei Stufen.

Der Nachteil bei derartigen herkömmlichen Testverfahren be­ steht darin, daß durch die zweistufige Vorgehensweise der Testvorgang viel Zeit benötigt, wodurch hohe Kosten entste­ hen. Erst wenn die Fehlererkennung vollständig beendigt ist und somit die Adressen der fehlerhaften Datenspeichereinhei­ ten vollständig vorliegen, erfolgt die ebenfalls zeitintensi­ ve Umadressierung auf die redundanten Datenspeichereinheiten.

Ein weiterer Nachteil der herkömmlichen Testverfahren besteht darin, daß während der ersten Stufe des Testverfahrens, d. h. bei der Fehlererkennung von fehlerhaften Datenspeichereinhei­ ten innerhalb des Hauptdatenspeichers die bisher erkannten fehlerhaften Datenspeichereinheiten noch nicht umadressiert sind und somit die anliegenden Testdatenmuster weiterhin ver­ fälschen. Hierdurch wird die Fehlererkennung von weiteren fehlerhaften Speichereinheiten erheblich erschwert, da die Adressen von als fehlerhaft erkannten Datenspeichereinheiten beim Auffinden von weiteren fehlerhaften Datenspeichereinhei­ ten beim Vergleich der Testdatenausgabemuster mit den erwar­ teten Soll-Testausgabemustern berücksichtigt werden muß. Die Testmusterauswertung wird hierdurch erheblich schwieriger, und der Fehlererkennungsvorgang dauert bei Auftreten mehrerer fehlerhafter Datenspeichereinheiten innerhalb des Hauptdaten­ speichers relativ lange.

Es ist daher die Aufgabe der vorliegenden Erfindung, einen Datenspeicher und ein Testverfahren zum Testen des Datenspei­ chers zu schaffen, das besonders schnell und sicher ist.

Diese Aufgabe wird erfindungsgemäß durch ein Testverfahren mit den in Patentanspruch 1 sowie einen Datenspeicher mit den im Patentanspruch 15 angegebenen Merkmalen gelöst.

Der erfindungsgemäße Datenspeicher bietet den Vorteil, dass die darin enthaltene Redundanz-Logik während des Testvorgangs programmierbar ist, wobei die Testdauer nicht zunimmt.

Die Erfindung schafft ein Testverfahren zum Testen eines Da­ tenspeichers, der einen Hauptdatenspeicher mit einer Vielzahl von Datenspeichereinheiten aufweist, bei dem die folgenden Schritte für alle Datenspeichereinheiten durchgeführt werden:

• a) Adressieren einer Datenspeichereinheit durch Anlegen der nächsten zu testenden Adresse der Datenspeichereinheit an ei­ nen mit dem Hauptdatenspeicher verbundenen Adreßbus,
• b) Anlegen von Eingabetestdaten zum Testen der adressierten Datenspeichereinheiten an einen mit dem Hauptdatenspeicher verbundenen Datenbus,
• c) Auslesen von Ausgabetestdaten aus der adressierten Daten­ speichereinheit,
• d) Vergleichen der Ausgabetestdaten mit erwarteten Soll- Ausgabetestdaten,
• e) Einschreiben der angelegten Adresse in eine Adressenspei­ chereinheit eines Adressenspeichers zum Abspeichern von Adressen fehlerhafter Datenspeichereinheiten und der erwarte­ ten Soll-Ausgabetestdaten in eine zugeordnete Redundanz- Datenspeichereinheit eines Redundanz-Datenspeichers, wenn die Ausgabetestdaten und die erwarteten Soll-Ausgabetestdaten nicht übereinstimmen.

Die dem erfindungsgemäßen Testverfahren zugrundeliegende Idee besteht darin, eine während des Testvorgangs erkannte fehler­ hafte Adresse einer Datenspeichereinheit innerhalb des Haupt­ datenspeichers sofort zur Umadressierung auf eine zugeordne­ ten Redundanz-Speichereinheit innerhalb eines Redundanz- Datenspeichers zu verwenden. Die Fehlererkennung und die Um­ adressierung erfolgt somit bei dem erfindungsgemäßen Testver­ fahren einstufig.

Ein Hauptvorteil des erfindungsgemäßen Testverfahrens besteht darin, dass das sofortige "Reparieren" die Fehlerorte nicht für das weitere Testverfahren gemerkt und berücksichtigt wer­ den müssen. Hierdurch wird das Datenvolumen für die Testaus­ wertung minimiert.

Das erfindungsgemäße Testverfahren bietet darüber hinaus den Vorteil, daß jede als fehlerhaft erkannte Adresse sofort um­ adressiert wird und somit für den weiteren Testvorgang be­ reits zur Verfügung steht.

Ein besonderer Vorteil des erfindungsgemäßen Testverfahrens besteht darin, daß in die umadressierte Redundanz- Datenspeicher sofort die erwarteten Soll-Ausgabetestdaten eingeschrieben werden, so daß aus der Sicht des Testprogramms der sofort "reparierte" Datenspeicher für den weiteren Test­ vorgang wie ein fehlerfreier Datenspeicher behandelt werden kann.

Ein weiterer Vorteil des erfindungsgemäßen Testverfahrens be­ steht darin, daß aufgrund des sofortigen "Reparierens" einer als fehlerhaft erkannten Datenspeichereinheit der Testvorgang besonders sicher gegenüber Testfehlern ist.

Weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Testverfahrens sind in den Unteransprüchen angegeben.

Bei einer besonders bevorzugten Ausführungsform wird vor dem Einschreiben der angelegten Adresse in die Adressenspei­ chereinheit überprüft, ob noch eine Adressenspeichereinheit innerhalb des Adressenspeichers frei bzw. nicht belegt ist.

Vorzugsweise wird ein Defekt-Anzeigesignal zur Anzeige eines defekten Datenspeichers ausgegeben, wenn alle Adressenspei­ chereinheiten des Adressenspeichers bereits mit Adressen von fehlerhaften Datenspeichereinheiten belegt sind.

Vor dem Adressieren der Datenspeichereinheiten und dem Anle­ gen von Eingabetestdaten werden in einem Initialisierungsschritt vorzugsweise die Adressenspeichereinheiten initiali­ siert.

Bei einer weiteren bevorzugten Ausführungsform des erfin­ dungsgemäßen Testverfahrens werden Adressen von Datenspei­ chereinheiten, die bereits vor der Durchführung des Testver­ fahrens als fehlerhaft erkannt wurden, in die Adressenspei­ chereinheiten des Adressenspeichers geladen.

Testrandbedingungen sind verschiedenen Versorgungsspannungen, Temperaturen oder sonstige äußere Einflüsse auf den zu te­ stenden Speicher.

Dies bietet den besonderen Vorteil, daß bereits bestehende Testergebnisse von vorangehenden Testverfahren zur Beschleu­ nigung des Testverfahrens benutzt werden können. Die vorange­ henden Testverfahren können dabei auch unter anderen Testrandbedingungen durchgeführt worden sein.

Das Testverfahren läuft vorzugsweise gesteuert durch eine Steuerlogik ab, die in dem zu testenden Datenspeicher inte­ griert ist.

Dies bietet den besonderen Vorteil, daß kein externes Testge­ rät zum Testen des Datenspeichers benötigt wird.

Bei einer weiteren vorteilhaften Ausgestaltung des erfin­ dungsgemäßen Testverfahrens werden in der Steuerlogik die an­ zulegenden Adressen und die Eingabetestdaten generiert.

Das Einschreiben der Adressen der fehlerhaften Datenspei­ chereinheiten in die Adressenspeichereinheiten des Adressen­ speichers und das Einschreiben der erwarteten Soll- Ausgabetestdaten in die Redundanz-Speichereinheiten des Red­ undanz-Datenspeichers erfolgt bei einer bevorzugten Ausfüh­ rungsform parallel in einem Taktzyklus.

Bei einer alternativen Ausführungsform erfolgt das Einschrei­ ben der Adressen der fehlerhaften Datenspeichereinheiten in die Adressenspeichereinheiten des Adressenspeichers und das Einschreiben der erwarteten Soll-Ausgabetestdaten in die Red­ undanz-Speichereinheiten des Redundanz-Datenspeichers seriell über eine Schieberegisterkette.

Diese alternative Ausführungsform hat den Vorteil, daß durch das serielle Laden keine breiten Testdatenbusse benötigt wer­ den.

Bei einer weiteren bevorzugten Ausführungsform des erfin­ dungsgemäßen Testverfahrens werden die angelegten Adressen direkt in einen nicht löschbaren Festwertspeicher einge­ schrieben, wenn die Ausgabetestdaten und die erwarteten Soll- Ausgabetestdaten nicht übereinstimmen.

Ein weiterer Vorteil des erfindungsgemäßen Testverfahrens be­ stehet darin, dass die Testlogik und die Redundanzlogik so­ fort auf Fehler überprüft werden.

Im weiteren werden bevorzugte Ausführungsformen des erfin­ dungsgemäßen Testverfahrens unter Bezugnahme auf die beige­ fügten Figuren zur Erläuterung erfindungswesentlicher Merkma­ le beschrieben.

Es zeigen:

Fig. 1 ein Blockschaltbild eines Datenspeichers mit eingebau­ ter Testlogik und einem Redundanz-Datenspeicher zur Erläute­ rung des erfindungsgemäßen Testverfahrens;

Fig. 2 ein Ablaufdiagramm einer bevorzugten Ausführungsform des erfindungsgemäßen Testverfahrens zum Testen eines Daten­ speichers.

Fig. 1 zeigt ein Blockschaltbild eines testbaren Datenspei­ chers mit einem Hauptdatenspeicher 2, einer eingebauten oder externen Testschaltung 3 und einer Redundanz-Logik 4, die ei­ nen integrierten Redundanz-Adressenspeicher 5 und einen inte­ grierten Redundanz-Datenspeicher 6 aufweist. Der Redundanz- Adressenspeicher 5 enthält mehrere Redundanz-Adressen­ speichereinheiten 5-1, 5-2 bis 5-n. Jeder Redundanz- Adressenspeichereinheit 5-i ist ein Flagbit 7-i zur Adreßmas­ kierung zugeordnet. Jede Adressenspeichereinheit 5-i in dem Redundanz-Adressenspeicher 5 ist eine Redundanz-Daten­ speichereinheit 6-i des Redundanz-Datenspeichers 6 zugeord­ net. Die Adressenspeichereinheiten 5-i des Redundanz- Adressenspeichers 5 sind seriell miteinander verknüpft, so daß Adressen getaktet in den Redundanz-Adressenspeicher 5 eingeschoben werden können. Die Redundanz-Datenspeicher­ einheiten 6-i des Redundanz-Datenspeichers 6 sind ebenfalls seriell miteinander verknüpft, so daß Daten getaktet in den Redundanz-Datenspeicher 6 eingeschrieben werden können. Jede Redundanz-Datenspeichereinheit 6-i ist über eine Datenausle­ seleitung 8-i mit einem Eingang eines Datenmultiplexers 9 verbunden. Der Daten-Auslesemultiplexer 9 wird über eine Steuerleitung 10 durch eine Adressenvergleichsschaltung 11 gesteuert. Über weitere Datenleitungen 12 ist der Daten- Auslesemultiplexer 9 mit dem Hauptdatenspeicher 2 verbunden. Die Adressenvergleichsschaltung 11 vergleicht die an einem Adressenbus anliegende Adresse mit den im Redundanz- Adressenspeicher 5 abgespeicherten Adressen. Stimmt die an­ liegende Adresse mit einer in einer Adressenspeichereinheit 5-i abgespeicherten Adresse überein, wird der Multiplexer 9 derart angesteuert, daß die zugeordnete Redundanz-Daten­ speichereinheit 6-i über die Datenleitung 8-i auf eine Daten­ ausgabedatenleitung 13 durchgeschaltet wird. Die Datenausga­ beleitung 13 ist mit dem Datenbus verbunden. Stimmt umgekehrt die an dem Adressenbus anliegende Adresse mit keiner der in dem Redundanz-Adressenspeicher 5 abgespeicherten Adressen überein, wird der Multiplexer 9 durch die Adressenvergleichs­ schaltung 11 derart angesteuert, daß die Datenleitung 12 an die Datenausleseleitung 13 geschaltet wird.

Die an dem Datenspeicher 1 angeschlossene Testlogik 3 enthält einen Adressengenerator 14 und einen Testdatengenerator 15. Der Adressengenerator 14 ist über Adressenleitungen 16 mit dem Hauptdatenspeicher 2 verbunden. Der Testdatengenerator 15 liegt über Datenleitungen 17 an dem Hauptdatenspeicher 2 an. Die Testlogik 3 weist ferner ein Adressenregister 18 und ein Datenregister 19 auf. In dem Adressenregister 19 werden die zu einer bestimmten Adresse, welche in dem Adreßregister 18 zwischengespeichert ist, zugehörigen Soll-Ausgabetestdaten 19 zwischengespeichert.

Die Testlogik 3 enthält eine Datenvergleichsschaltung 20, welche die in dem Datenregister 19 zwischengespeicherten Soll-Ausgabetestdaten mit den aus dem Hauptdatenspeicher 2 ausgelesenen Ausgabetestdaten vergleicht. Hierzu ist die Testdaten-Vergleichsschaltung 20 über Datenleitungen 21 mit dem Soll-Ausgabetestdatenregister 19 und über Datenleitungen 22 mit dem Hauptdatenspeicher 2 verbunden. Die Testdaten- Vergleichsschaltung 20 ist vorzugsweise eine EXOR-Schaltung.

Die Testdaten-Vergleichsschaltung 20 ist ausgangsseitig über eine Leitung 23 mit einem Flagbit-Speicher 7-0 verbunden, welcher das Auftreten einer fehlerhaften Datenspeichereinheit innerhalb des Hauptdatenspeichers 2 anzeigt. Falls die Test­ daten-Vergleichsschaltung 20 das Auftreten einer fehlerhaften Datenspeichereinheit innerhalb des Hauptdatenspeichers 2 auf­ grund von Ausgabetestdaten erkennt, die von den im Datenregi­ ster 19 zwischengespeicherten Soll-Ausgabetestdaten abwei­ chen, wird die in dem Adressenregister 18 zwischengespeicher­ te Adresse der als fehlerhaft erkannten Datenspeichereinheit über Adressenleitungen 24 in dem Redundanz-Adressenspeicher 5 der Redundanz-Logik 4 eingeschoben, und gleichzeitig werden die in dem Datenregister 19 befindlichen Soll- Ausgabetestdaten in den Redundanz-Datenspeicher 6 über Daten­ leitungen 25 eingeschrieben. Bei jeder als fehlerhaft erkann­ ten Datenspeichereinheit innerhalb des Hauptdatenspeichers 2 wird die entsprechende Adresse und die zugehörigen erwarteten Soll-Ausgabetestdaten parallel in den Redundanz- Adressenspeicher 5 und in den Redundanz-Datenspeicher 6 ein­ geschoben. Hierzu werden der Redundanz-Adressenspeicher 5 und der Redundanz-Datenspeicher 6 über Taktleitungen mit einem Synchronisierungstaktsignal versorgt.

Bei einer alternativen Ausführungsform erfolgt das Einschrei­ ben der Adressen der fehlerhaften Datenspeichereinheiten und das Einschreiben der erwarteten Soll-Ausgabetestdaten nicht parallel in den Redundanz-Adressenspeicher 5 und den Redun­ danz-Datenspeicher 6, sondern sie werden seriell blockweise getaktet eingeschoben. Hierzu werden das Flagbit-Register 7-i, die zugehörige Adressenspeichereinheit 5-i und die Red­ undanz-Datenspeichereinheit 6-i über Schalter seriell zu ei­ nem Datenblock zusammengeschaltet, der zusätzlich mit dem jeweils vorangehenden Datenblöcken 7-(i - 1), 5-(i - 1), 6-(i - 1). . . sowie dem nachgeordneten Datenblöcken 7-(i + 1), 5-(i + 1), 6-(i + 1). . . zusammengeschaltet wird. Ferner wird der erste Da­ tenblock innerhalb der Redundanz-Logik 4 mit dem Adressenre­ gister 18 und dem Testdatenregister 19 seriell verbunden. Der letzte Datenblock wird ausgangsseitig an einen Eingang des Auslesemultiplexers 9 angeschlossen.

Enthält der zu testende Hauptdatenspeicher 2 eine Vielzahl an fehlerhaften Datenspeichereinheiten, ist der Redundanz- Adressenspeicher 5 sowie der Redundanz-Datenspeicher 6 nach Auftreten von n fehlerhaften Datenspeichereinheiten innerhalb des Hauptdatenspeichers 2 gefüllt und das entsprechende Bit 7-n wird gesetzt. Wird das im Flagbit-Register 7-n gesetzte Bit nach Auftreten eines weiteren Fehlers in dem Hauptdaten­ speicher hinausgeschoben, zeigt dies an, daß der Hauptdaten­ speicher 2 durch Umadressierung nicht mehr repariert werden kann, da nicht genügend redundanter Speicherraum innerhalb des Redundanz-Speichers 6 vorhanden ist. Das aus dem Flagbit- Register 7-n hinausgeschobene Flagbit stellt ein Defekt- Anzeigesignal dar, das über eine Defekt-Anzeigesignalleitung 26 einen defekten Datenspeicher anzeigt.

Fig. 2 zeigt ein Ablaufdiagramm einer bevorzugten Ausfüh­ rungsform des erfindungsgemäßen Testverfahrens zum Testen des Datenspeichers.

Im Schritt S0 wird das erfindungsgemäße Testverfahren gestar­ tet. In Schritt S1 erfolgt eine Initialisierung, bei dem die Adressenspeichereinheit in dem Redundanz-Adressenspeicher 5 initialisiert bzw. zurückgesetzt werden.

In einem Schritt S2 werden gegebenenfalls vor Durchführung des eigentlichen Testvorgangs bereits in vorangegangenen Testschritten Adressen von bereits als fehlerhaft erkannten Datenspeichereinheiten in Adressenspeichereinheiten des Red­ undanz-Adressenspeichers 5 von außen geladen. Der Schritt S2 ist optional und wird nur durchgeführt, wenn bereits Testda­ ten vorliegen.

In einem Schritt S3 wird eine Datenspeichereinheit innerhalb des Hauptdatenspeichers 2 durch Anlegen in dem Adressengene­ rator 14 generierten Adresse an einen Adressenbus adressiert, der mit dem Hauptdatenspeicher 2 verbunden ist. Gleichzeitig werden Eingabetestdaten zum Testen der in dem Hauptdatenspei­ cher 2 adressierten Datenspeichereinheit an einen mit dem Hauptdatenspeicher 2 verbundenen Datenbus angelegt, wobei die Eingabetestdaten durch den Testdatengenerator 15 der Selbst­ testlogik 3 erzeugt werden.

In einem Schritt S4 werden Ausgabetestdaten aus der adres­ sierten Datenspeichereinheit des Hauptdatenspeichers 2 über die Datenleitungen 22 ausgelesen und durch die Testdaten- Vergleichsschaltung 20 die ausgelesenen Ausgabetestdaten mit erwarteten Soll-Ausgabetestdaten verglichen, die in dem Da­ tenregister 19 zwischengespeichert sind.

Stimmen die Ausgabetestdaten mit den Soll-Ausgabetestdaten überein, geht der Testvorgang zu Schritt S5 über, bei dem überprüft wird, ob der Testvorgang abgeschlossen ist, d. h. alle in dem Hauptdatenspeicher 2 vorhandenen Adressen bereits adressiert worden sind. Falls der Testvorgang noch nicht zu Ende ist, geht der Testvorgang im Schritt S6 zur nächsten Adresse über.

Falls im Schritt S4 festgestellt wird, daß die Ausgabetestda­ ten nicht mit den erwarteten Soll-Ausgabetestdaten im Daten­ register 19 übereinstimmen, wird im Schritt S7 zunächst über­ prüft, ob noch freie Adressenspeichereinheiten 5-i in der Redundanz-Adressenspeichereinheit 5 vorhanden sind.

Falls keine freien Adressenspeichereinheiten 5-i in dem Red­ undanz-Adressenspeicher 5 der Redundanz-Logik 4 vorhanden sind, sind in dem Hauptdatenspeicher 2 eine derartig hohe An­ zahl an Defekten der Datenspeichereinheiten während des Her­ stellungsvorgangs hergestellt worden, daß der redundante Da­ tenspeicher 6 nicht ausreicht. Der so getestete Hauptdaten­ speicher 2 kann in diesem Falle durch Umadressierung nicht mehr repariert werden. Im Schritt S9 wird angezeigt, daß der Datenspeicher 1 defekt ist. Hierzu wird über die Leitung 26 ein Defekt-Anzeigesignal abgegeben. Im Schritt S10 erfolgt gegebenenfalls die Programmierung des Festwertspeichers 30. Anschließend wird der Testvorgang beendet.

Falls im Schritt S7 festgestellt wird, daß noch freier Spei­ cherraum in dem Redundanz-Datenspeicher 6 zur Umadressierung vorhanden ist, wird im Schritt S8 die angelegte Adresse in den Redundanz-Adressenspeicher 5 über die Adressenleitungen 24 synchron getaktet eingeschoben und gleichzeitig die zuge­ hörigen erwarteten Soll-Ausgabetestdaten über die Datenlei­ tungen 25 in den Redundanz-Datenspeicher 6 synchron getaktet eingeschoben. Der Adressenspeicher S und der Datenspeicher 6 sowie die Flag-Flip-Flops 7 sind vorzugsweise derart aufge­ baut, dass bereits abgespeicherte Inhalte zur nächsten Spei­ chereinheit weitergeschoben werden, wenn eine neue Adresse bzw. Datum von der Testlogik 3 eingeschoben wird. Das Ein­ schreiben der Adresse und der Soll-Testdaten erfolgt bei die­ ser bevorzugten Ausführungsform des Testverfahrens parallel.

Alternativ dazu können die Adressen der fehlerhaften Daten­ speichereinheiten und die erwarteten Soll-Ausgabetestdaten über einen seriellen Testdatenpfad seriell in den Redundanz- Adressenspeicher 5 und den Redundanz-Datenspeicher 6 einge­ schrieben werden.

Das erfindungsgemäße Testverfahren wird vorzugsweise durch eine in dem Datenspeicher integrierte Selbsttestlogik 3 ge­ steuert. Alternativ dazu kann das erfindungsgemäße Testver­ fahren durch einen externen Testautomaten gesteuert ablaufen.

Die während des Testvorgangs aufgefundenen Adressen von feh­ lerhaften Datenspeichereinheiten innerhalb des Hauptdaten­ speichers werden bei einer bevorzugten Ausführungsform in ei­ nen programmierbaren Adressenfestwertspeicher geladen, der nicht mehr gelöscht werden kann.

Bei einer alternativen Ausführungsform ist der Redundanz- Adressenspeicher 5 überschreibbar.

Wie man aus dem in Fig. 2 dargestellten Ablaufdiagramm erken­ nen kann, wird im Schritt S8 jede erkannte fehlerhafte Daten­ speichereinheit sofort umadressiert und gleichzeitig die Er­ satz-Redundanz-Datenspeichereinheit innerhalb des Redundanz- Datenspeichers 6 mit den Soll-Ausgabetestdaten beschrieben. Die defekte Datenspeichereinheit innerhalb des Hauptdaten­ speichers 2 wird somit sofort repariert. Dies hat zur Folge, daß aus der Sicht des Testprogramms sich der Datenspeicher wie ein vollkommen fehlerfreier Datenspeicher verhält und be­ reits als fehlerhaft erkannte Datenspeichereinheiten für das weitere Testprogramm nicht berücksichtigt werden müssen. Hierdurch wird der weitere Testvorgang erheblich erleichtert und beschleunigt.

Bezugszeichenliste

1

Datenspeicher

2

Hauptdatenspeicher

3

Selbsttestlogik

4

Redundanz-Logik

5

Redundanz-Adressenspeicher

6

Redundanz-Datenspeicher

7

Flag-Flipflops

8

Leitungen

9

Multiplexer

10

Steuerleitung

11

Adressenvergleichsschaltung

12

Datenleitung

13

Datenleitungen

14

Adressengenerator

15

Testdatengenerator

16

Adressenleitungen

17

Datenleitungen

18

Adressenregister

19

Datenregister

20

Vergleichsschaltung

21

Datenleitungen

22

Datenleitungen

23

Leitung

24

Adressenleitungen

25

Datenleitungen

26

Defekt-Anzeigeleitung

27

Steuerleitung

28

Steuerung

29

Steuerleitungen

30

Festwertspeicher

31

Leitungen

32

,

33

Anzeigeleitung

Claims (15)

1. Testverfahren zum Testen eines Datenspeichers, der einen Hauptdatenspeicher (2) mit einer Vielzahl von Datenspei­ chereinheiten aufweist, bei dem die folgenden Schritte für alle Datenspeichereinheiten durchgeführt werden:

• a) Adressieren (53)einer Datenspeichereinheit durch Anlegen der Adresse der Datenspeichereinheit an einen mit dem Haupt­ datenspeicher (2) verbundenen Adreßbus;
• b) Anlegen (53)von Eingabetestdaten zum Testen der adres­ sierten Datenspeichereinheit an einen mit dem Hauptdatenspei­ cher (2) verbundenen Datenbus;
• c) Auslesen (54) von Ausgabetestdaten aus der adressierten Datenspeichereinheit;
• d) Vergleichen (54) der Ausgabetestdaten mit erwarteten Soll-Ausgabetestdaten;
• e) Einschreiben (58) der angelegten Adresse in eine Adres­ senspeichereinheit eines Adressenspeichers (5) und der erwar­ teten Soll-Ausgabetestdaten in eine zugeordnete Redundanz- Datenspeichereinheit eines Redundanz-Datenspeichers (6), wenn die Ausgabetestdaten und die erwarteten Soll-Ausgabetestdaten nicht übereinstimmen.

2. Testverfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor dem Einschreiben der angelegten Adresse in eine Adressenspeichereinheit überprüft wird (S7), ob noch eine Adressenspeichereinheit in dem Redundanz-Adressenspeicher (5) nicht belegt ist.

3. Testverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Defekt-Anzeigesignal zur Anzeige eines defekten Da­ tenspeichers abgegeben wird (S9), wenn alle Adressenspei­ chereinheiten des Redundanz-Adressenspeichers (5) bereits mit Adressen von fehlerhaften Datenspeichereinheiten belegt sind.

4. Testverfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß vor dem Adressieren der Datenspeichereinheiten und dem Anlegen von Eingabetestdaten in einem Initialisierungsschritt (S1) die Adressenspeichereinheiten initialisiert werden.

5. Testverfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß Adressen von Datenspeichereinheiten, die bereits als feh­ lerhaft erkannt wurden, in die Adressenspeichereinheiten des Redundanz-Adressenspeichers (5) nach dem Initialisierungs­ schritt geladen werden (S2.)

6. Testverfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Adressen aus einem programmierten Adressen- Festwertspeicher geladen werden (S2).

7. Testverfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Testverfahren durch eine Steuerlogik (3) gesteuert abläuft, die in dem Datenspeicher integriert ist.

8. Testverfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß in der Steuerlogik (3) die anzulegenden Adressen durch einen Adressengenerator (14) und die Eingabetestdaten durch einen Testdatengenerator (15) generiert werden.

9. Testverfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Einschreiben der Adressen der fehlerhaften Datenspei­ chereinheiten in die Adressenspeichereinheiten des Redundanz- Adressenspeichers (5) und das Einschreiben der erwarteten Soll-Ausgabetestdaten in die Redundanz-Speichereinheiten des Redundanz-Datenspeichers (6) direkt über parallele Leitungen (24, 25) erfolgt, wenn die Ausgabetestdaten und die erwarte­ ten Soll-Ausgabetestdaten nicht übereinstimmen.

10. Testverfahren nach einem der vorangehenden Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das Einschreiben der Adressen der fehlerhaften Datenspei­ chereinheiten in die Adressenspeichereinheiten des Redundanz- Adressenspeichers (5) und das Einschreiben der erwarteten Soll-Ausgabetestdaten in die Redundanz-Speichereinheiten des Redundanz-Datenspeichers (6) seriell über eine Schieberegi­ sterkette erfolgt, wobei das serielle Einschrieben über einen seriellen Prüfpfad direkt durchgeführt wird, wenn die Ausga­ betestdaten und die erwarteten Soll-Ausgabetestdaten nicht übereinstimmen.

11. Testverfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die angelegten Adressen direkt in einen nicht-flüchtigen Festwertspeicher 30 eingeschrieben werden, wenn die Ausgabe­ testdaten und die erwarteten Soll-Ausgabetestdaten nicht übereinstimmen.

12. Testverfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die angelegten Adressen in den nicht-flüchtigen Fest­ wertspeicher (30) eingeschrieben werden, wenn der Redundanz- Datenspeicher (6) ausreichend groß ist, um die fehlerhaften Datenspeichereinheiten innerhalb des Hauptdatenspeichers (2) zu ersetzen.

13. Testverfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Haupt-Datenspeicher (2) ein flüchtiger oder ein nicht-flüchtiger Datenspeicher ist.

14. Testverfahren nach Anspruch 13, dadurch gekennzeichnet, dass beim Testen eines nicht-flüchtigen Haupt-Datenspeichers (2) die Soll-Ausgabetestdaten, die in dem Redundanz- Datenspeicher (6) abgespeichert sind, in dem nicht-flüchtigen Festwertspeicher abgespeichert werden.

15. Datenspeicher mit einer Redundanz-Logik (4), die einen Redundanz-Adressen-Speicher (5) und einen Redundanz- Datenspeicher (6) aufweist, wobei der Redundanz-Adressen- Speicher (5) und/oder der Redundanz-Datenspeicher (6) an eine Testlogik (3) zum Testen des Datenspeichers anschließbar ist.