DD292328A5 - Verfahren und schaltungsanordnung fuer den selbsttest dynamischer halbleiterspeicher mit wahlfreiem zugriff - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren und Schaltungsanordnung fuer den Selbsttest dynamischer Halbleiterspeicher mit wahlfreiem Zugriff. Die Erfindung kommt vorzugsweise zur Pruefung hoechstintegrierter dRAM-Schaltkreise in unterschiedlichen Lebensphasen und unterschiedlicher funktioneller Umgebung zur Anwendung. Sie loest die Aufgabe, den autonomen Selbstttest solcher Schaltkreise in Abhaengigkeit von den Betriebsbedingungen, wie Temperatur und Betriebsspannung, so zu steuern, dasz insbesondere Leckstromdefekte an Speicherzellen sicher erkannt werden koennen, so dasz sich die Fehlerueberdeckung des autonomen Selbsttestes erhoeht. Dazu wird das klassische Selbsttestverfahren unter Verwendung integrierter Selbsttestprozessoren so ausgefuehrt, dasz nach dem Einschreiben von Pruefdaten in den Speicher zusaetzliche dynamische Testspeicherzellen maximal aufgeladen werden, dasz darauf vom Selbsttestprozessor die Entladung der Testspeicherzellen abgefuehlt und aus dem Verlauf der Entladung der kritische Zeitpunkt zum Auffrischen des Inhaltes der Speicherzellen bestimmt wird und, dasz zu diesem Zeitpunkt das Auslesen der vorliegenden Daten aus dem Speicher begonnen wird.{Halbleiterspeicher, mit wahlfreiem Zugriff, dynamischer; dRAM; Selbsttest; BIST; Selbsttestprozessor; Refresh; Refreshtimer; Testspeicherzelle; Entladecharakteristik}

Description

Hierzu 3 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung für den Selbsttest dynamischer Halbleiterspeicher mit wahlfreiem Zugriff, wobei insbesondere der autonome Selbsttest besser an typische Testprobleme dor dynamischen Halbleiterspeicher angepaßt werden kann, und kommt vorzugsweise zur Prüfung hoch- und höchstintegrierter dRAM-Schaltkreise in unterschiedlichen Lebensphasen und unterschiedlicher funktioneller Umgebung zur Anwendung.

Charakteristik des bekannten Standes der Technik

Bei der Entwicklung mikroelektronischer Halbleiter-Schaltkreise ermöglicht der ständig steigende Integrationsgrad die Realisierung einer immer größeren Speicherkapazität insbesondere der Speicher mit wahlfreiem Zugriff (Schreib-Lese-Speicher -RAM).

Vor allem im Zuge der Herstellung, aber auch In späteren Lebensphasen und In anderer funktioneller Umgebung solcher Speicherschaltkreise sind umfassend&Funktlonsprüfungen der Speicherzellen, Datenwoge usw. erforderlich. Dabei ist zur Realisierung einer hohen Prüfgute ein vollständiger Test aller Funktionseinheiten vorzunehmen.

Die ständige Erhöhung der Speichorkapazität geht also auch mit oinor entsprechenden Zunahme der Tostzeit und damit der

Kosten für den Speichertest einher. ' ·

Mit steigendem Integrationsgrad ist es deshalb zur kostengünstigen Testung notwendig, Prüfstrukturen auf dem Chip mit zu integrieren.

Die Verlagerung von Teilen des Testprozasses auf den Chip bringt auch dem Anwender der Schaltkreise bedeutende Vorteile,

z. B. hinsichtlich der Realisierung von Betriebstests.

Selhsttestverfahren sind unter der Bezeichnung „Built-in Self Test" (BIST) allgemein bekannt.

Die dabei eingesetzten Selbsttestschaltungen übernehmen die Erzeugung von Testpattern für die Stimulierung der Speicheranordnung und die Bewertung der Testdaten der Speicheranordnung.

Hierzu ist z. B. in der DE-OS 3639169 eine Lösung beschrieben, bei der das Testprogramm in einem Mikroprogramm-ROM auf dem Chip abgespeichert iJt. Der Selbsttest wird durch das Erkennen einer Überspannung an Pins über eine Tostaufruf-Detektionsschaltung (bekannt sind auch das Auslösen mit Einschalten der Betriebsspannung oder über eine bosondero Signalkombination an Pins, vgl. hierzu auch EP-Anm. 193210) ausgelöst. In einem Patterngenerator erzeugte Testdaten werden in die Speicherzellen des RAM eingeschrieben und danach wieder ausgelesen. Die ausgelesenen werden mit den eingeschriebenen Daten verglichen. Aus dem Vergleich werden fehlerhafte Funktionselemonte bestimmt.

Zur weiteren Einsparung an Testzeit wird über eino Zusatzschaltung die maximale innere Parallelität ausgenutzt und der Selbsttest als Wortleitungsparalleltest realisiert.

Als Alternative zum Wortleitungsparalleltest ist ein Parallelbetrieb (4-, 8- oder 16fach), wie in der EP-Anm. 292 206 beschrieben, bekannt.

Typischen Testproblemen dynamischer Halbleiterspeicher in Form einer starken Abhängigkeit der Funktion von temperaturabhängigen Leckströmen muß in Speicherprüfverfahren Rechnung getragen werden.

Dazu wird üblicherweise die Funktionsfähigkeit der Schaltkreise in Abhängigkeit stark temperaturbestimmter Parameter, wie

z. B. der Refreshzeit, getestet.

Es ist bekannt, hierzu den Test der Speicherschaltkreise nach einem oder mehreren Refreshtestalgorithmen auf einem Speichertester meist bei Normtemperatur (Raumtemperatur) iowie der It. Datenblatt vorgegebenen maximalen/minimalen Betriebstemperatur vorzunehmen.

Dabei müssen modifizierte Testprogrammversionen eingesetzt werden, die sich durch verschiedene fest programmierte Test-Zeitabläufe, die zumindest das Temperaturverhalten der dynamischen Halbleiterspeicher berücksichtigen, unterscheiden.

Als Nachteil solcher Prüfung auf Speichertestern erscheint, wie bereits ausgeführt, die gegenüber autonomen Selbsttests yeringere zeitliche Effektivität sowie der zusätzliche Geräteaufwand.

Demgegenüber sind keine Speicherselbsttestverfahren bzw. -Schaltungsanordnungen bekannt, die es gestatten, den Selbsttest autonom in Abhängigkeit von den vorliegenden Betriebsbedingungen des Speicherschaltkreises zu steuern.

Damit ist beim autonomen Selbsttest die Fehlerüberdeckung schlechter.

Im weiteren ist es allgemein bekannt und eingeführt, Test- und Selbsttestverfahren mit Redundanzprogrammierung zu koppeln, so daß bei festgestellten reparablen Fehlern in Speicherschaltkreisen diese über das Zuschalten redundanter Zeilen oder Spalten zu funktionsfähigen Speicherschaltkreisen programmiert werden können.

Hierzu wird im DD-WP 274923 vorgeschlagen, den autonomen Selbsttest mti einer internen, reversiblen Redundanzprogrammierung zu verbinden. Dabei erfolgt nach jedem Einschalten der Betriebsspannung sowie auf externe Befehle ein Selbsttest des Speichers. Die hierbei ermittelten fehlerhaften Speicherzellen werden mittels Redundanz ersetzt, wobei die Redundanzprogrammierung über statische RAM-Zellen anstelle der Programmierung von PROM- (Fuses) oder EPROM-Zellen erfolgt.

Dabei treten aufgrund der schlechten Fehlerüberdeckung bei der Fehlerbildaufnahme ebenfalls Probleme bei der sicheren Bestimmung einer Redundanzanordnung, die unabhängig von den konkreten Betriebsbedingungen fehlerfrei ist, auf.

Ziel der Erfindung

Das Ziel der Erfindung besteht darin, die Fehlererkennung und -überdeckung beim autonomen Selbsttest dynamischer Speicher mit wahlfreiem Zugriff zu verbessern sowie in Verbindung mit einer internen, reversiblen Redundanzprogrammierung reparabel defekter Halbleiterspeicher die Ausbeute bei der Herstellung der Schaltkreise zu steigern. Gleichzeitig soll die zeitlich 3 Effektivität beim Produktionstest der Speicherschaltkreise auf Speichertestern erhöht werden.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und in Realisierung des Verfahrens eine Schaltungsanordnung für den Selbsttest dynamischer Halbleiterspeicher mit wahlfreiem Zugriff zu entwickeln, die es ermöglichen, den autonomen Selbsttest solcher Speicherschaltkreise in Abhängigkeit von den Betriebsbedingungen, wie Temperatur und Betriebsspannung, so zu steuern, daß insbesondere Leckstromdefekte an Speicherzellen sicher erkannt werden können.

Zur Lösung der Aufgabe wird ein Verfahren für den Selbsttest dynamischer Halbleiterspeicher mit wahlfreiem Zugriff vorgeschlagen, welches mit den Halbleiterspeichern integrierte Selbsttestprozes^r,oren verwendet.

Dabei werden nach der Initialisierung des Selbsttestes Prüfdaten in den Halbleiterspeicher eingeschrieben, danach die vorliegenden Daten wieder aus dem Halbleiterspeicher ausgelesen, die ausgelesenen mit den zugehörigen Prüfdaten verglichen und aus dem erhaltenen Vergleichsergebnis fehlerhafte Funktionselemente des Halbleiterspeichers bestimmt.

Erfindungsgemäß werden nach dem Einschreiben der Prüfdaten zusätzliche dynamische Testspeichorzellon maximal aufgeladen. Die nunmehr einsetzende, durch Leckströme hervorgerufene Eigenentladung dieser Testspoichorzellon wird vom Selbsttestprozessor abgefühit und aus dem Verlauf der Entladung der Tostspoicherzellen den kritischen Zeitpunkt zum Auffrischen des Inhatos der Speicherzellen, die Rofreshzeit, bestimmt. Zu diesem Zeitpunkt wird das Auslesen der im Speicher

vorliegenden Daten begonnen. - ' -

In Ausgestaltung der Erfindung wird eine Zeitbogrenzung für die Entladung der Testspeicherzollen vorgegeben, nach deren Ablauf mit dem Auslesen der Daten aus dem Speichor begonnen wird.

Damit kann die Wartezeit zwischen dem Einschreiben der Prüfdaten und dem Auslesen der vorliegenden Daten bei gegebenen niedrigen Chiptemperaturen begrenzt werden.

In Realisierung des erfindungsgemäßen Verfahrens wird oine Schaltunganordnuny für den Selbsttest dyna rüscher Halbleiterspeicher mti wahlfreiem Zugriff vorgeschlagen, bei welcher gomoinsam mit dem zu prüfenden Halbleiterspeicher ein Selbsttestprozessor integriert ist.

Der Selbsttestprozessor ist mindestens aus einem Mikroprogrammspeicher, einer Ablaufsteuerung, einem Taktgenerator, einer arithmetisch-logischen Einheit, einem Registersatz, welcher eine entsprechende Anzahl von Registern in einer der Organisationsform des Speichers entsprechenden Breite enthalt, und einer Ansteuerung für den Speicher, die untereinander und mit den Baugruppen des Speichers über Bussysteme und Steuerleitungen verbunden sind, konfiguriert.

Frfindungsgemäß ist die Ablaufsteuerung über einen SonderbofohlsUus und Taktleitungen mit einem mindestens eine Testspeicherzelle, welche nach einem Beschreiben des Speichers mit Prüfdaten aufgeladen, ihre danach einsetzende Eigenentladung abgefühlt und aus derem Verlauf die kritische Rofroshzeit für die abgespeicherten Prüfdaten bestimmt wird, enthaltenden Refreshtimer verbunden, dessen Ausgänge auf Register des Registersatzes geführt sind.

In Ausgestaltung der erfindungsgemäßen Schaltungsanordnung sind die am Sonderbefehlsbus angeschlossenen Eingänge des Refreshtimers auf die Eingänge eines Befehlsdekoders gelegt. Dessen Ausgänge sind auf die zugehörigen Eingänge eines Taktgenerators geführt; ein weiterer Eingang des Taktgenerators ist mit dem an einem Taktsignal angeschlossenen Eingang des Refreshtimers verbunden. Der Ausgang des Taktgenerators ist auf den Dateneingang einer Testspeicherzelle gelegt. Deren Ausgang wiederum ist auf einen Eingang eines Komparators geführt, von welchem ein weiterer Eingang an einer Referenzspannung angeschlossen ist. Die Ausgänge des Komparators stellen die Ausgänge des Refreshtimers dar.

Dabei enthält der Sondersteuerbus Singalleitungen für Informationen aus dem Mikroprogrammspeicher zur Kodierung von Sonderbefehlen, welche in der Ablaufsteuerung zwischengespeichert werden.

Aus ihnen wird im Dekoder des Refreshtimers ein Steuersignal gewonnen, das den Taktgenerator des Refreshtimers aktiviert und dieser in dio Testspeicherzelle die maximale Speicherladung schreibt. Die momentane Spannung über der Speicherkapazität der Testspeicherzelle wird rückwirkungsfrei abgegriffen und zur Auswertung dem Komparator zur Verfugung gestellt. Im Komparator wird über die mit der Referenzspannung vorgegebene Bewertungsschwelle die Spannung über der Speicherkapazität in ein digitales Signal gewandelt (Speicherladung über oder unter der kritischen Schwelle), das über Register der Registerbank dem Selbsttestprozessor zur Auswertung bereitgestellt wird.

In weiterer vorzugsweiser Ausgestaltung der Erfindung sind am Ausgang des Taktgenerators mehrere einander parallel geschaltete Testspeicherzellen angeschlossen, deren Ausgänge miteinander verbunden auf den ersten Eingang des Komparators gelegt sind.

Damit wird die Spannung am Eingang des Komparators stets von der Testspeicherzelle mit der besten Entladecharakteristik bestimmt. Gleichzeitig erhöht sich die Fehlertoleranz der erfindungsgemäßen Schaltungsanordnung hinsichtlich defekter Testspeicherzellen beträchtlich.

Mittels der erfindungsgemäßen Schaltungsanordnung wird für den autonomen Selbsttest vorzugsweise höchstintegrierter dynamischer Schreib-Lese-Speicher die Erweiterung des zur Anwendung kommenden Selbsttestprozessors um einen Refreshtimer vorgeschlagen.

Dieser gestattet, die Refreshzeit beim Speichertest in Abhängigkeit von den Betriebsbedingungen, insbesondere von Temperatur und Betriebsspannung, zu verändern.

Der Selbsttestprozessor bestimmt über die im Refreshtimer integrierten Testspeicherzellen den kritischen Zeitpunkt zum Wiederauffrischen der in den Speicherzellen abgespeicherten Daten, d.h. die kritische Refreshzeit, welche durch die vorliegende Temperatur und Betriebsspannung determiniert ist.

Damit wird es möglich, auf Basis eines autonomen Selbsttestes eine kritische Bewertung.der Inhalte aller Speicherzellen des Schaltkreises vornehmen zu können.

Die Fehlerüberdeckung des autonomen Selbsttestes erhöht sich.

Bei der Durchführung von Produktionstests auf dem Speichertestern ergibt sich eine Reduzierung der Testzeit, da sich die Abarbeitung der Testalgorithemen intern schneller vollzieht.

Wird die erfindungsgemäße Lösung mit einer internen, reversiblen Redundanzprogrammierung kombiniert, indem die festgestellten defekten Speicherzellen als Fehlerbild aufgenommen werden, der Speicherschaltkreis auf Redundanzreparierbarkeit geprüft, aus dem Fehlerbild die optimale Redundanzstruktur ermittelt und danach oine Redundanzprogrammierung vorgenommen wird, so ergibt sich dabei eine Verbesserung der Fehlerbildaufnahme und damit eine Erhöhung der Produktionsausbeute.

Ausführungsbeispiel

Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels und dreier Zeichnungen näher erläutert. Dabei zeigen

Fig. 1: das Blockschaltbild eines Selbsttestprozessors mit Refreshtimer für einen 4M dRAM Speicherschaltkreis Fig.2: die Schaltung des Refreshtimers

Fig. 3: das Struktogramm eines Refreshtestalgorithmus unter Verwendung des Refreshtimers.

Wie in Fig. 1 dargestellt, Ist der zur Integration auf einem 4 M dRAM Halbleiter-Spelcherchip konfigurierten Solbsttestprozessor 1 aus einem als Nur-Lese-Speicher (ROM) ausgeführton Mikroprogrammspeichor 2, einer Ablaufsteuerung 3, die einen Mikrobefehlszähler und Mikrobefehlsregister enthält, einem Taktgenerator 4 mit Mitteln zur Speichersynchronisation, einer arithmetisch-logischen Einheit (ALU) 5 von zohn Bit Verarbeitungsbroito mit Oporandonmultiplexer, einem Registersatz6 mit 32 zehn Bit breiten Registern 6.0 ...6.31 sowie Dekodern und Schroib'/Leseverstärkern, einer als Treiber 7 für don internen dRAM-Datenbus ausgeführten Ansteuerung 7 für den Speicher und einom Refroshtimer 8 aufgebaut, Dabei ist der Mikroprogramm-ROM 2 über einen Mikroprogrammadreßbus MAB und einem Mikroprogrammdatenbus MDB mit der Abiaufsteuerung 3 verbunden. An der Ablaufsteuerung 3 sind über einenTaktsteuerbus TSB dorTaktgenerator 4, über einen ALU-Steuerbus ASTB und einen Flagstouerbus FLI dio arithmetisch-logische Einheit 5, über einen Registoradreßbus RAB der Registersau 6 sowie über einen Sonderbefehlsbus SBSB und eine Taktleitung T1 der Refreshtimer 8 angeschlossen. Der Rofreshtimer 8 ist über die komplementären Leitungen R31B9; R31B9N mit dem Register 6.31, Bit 9, des Registersatzes 6 verbunden. Der Registersatz 6 liegt weiterhin über einen Testdatenbus TDB an der arithmetisch-logischen Einheit 5. Er ist von den Registern 6,29; 6.30; 6,31 über den Treiber 7 auf einen speicherinternen CAS-Bus ICB, einen speicherinternen RAS-Bus IRB und einen speicherinternen Datenbus IDB geführt. Des weiteren erfolgt der Austausch von Steuersignalen zwischen dem Taktgenerator 4 und der Steuerperipherie des dRAM über einen Teststeuerbus TSTB.

Fig. 2 zeigt die Schaltung des erfindungsgemäßen Refreshtimers 8.

Dessen am Sonderbefehlsbus SBSB angeschlossene Eingänge sind auf die Eingänge eines Befehlsdekoders 80 geführt. Damit ist der Befehlsdekoder 80 über die Ablaufsteuerung 3 mit den Ausgängen des Mikroprogramm-ROM's 2 verbunden, an denen spezielle Sonderbefehle kodiert sind, u. a. zum Beenden des Selbsttestes und Freigeben des Speichers.

Der Ausgang des Befehlsdekoders 80 ist auf jeweils einen Eingang eines NOR-Gatters 81.1 und eines Negators 81.2 sowie das Gate eines n-Kanal-Enhancement-Transistors 81.3, der als Entladetransistor 81.3 arbeitet, wobei sein Sourceanschluß mit Masse verbunden ist, gelegt. Der zweite Eingang des NOR-Gatters 81.1 ist an dem Eingang des Refreshtimers 8 angeschlossen, der das Taktsignal T1 führt.

Der Negator 81.2 steuert das Gate eines Ladetransistors 81.4, dessen Drainanschluß an einer Betriebsspannung Ucc liegt, eine Verzögerungskapazität 81.5 sowie die Drainageschlüsso von Auswahltransistoren 82.1; 83.1; 84.1 (n-Kanal-Enhancement-Transistoren) der Testspeicherzellen 82; 83; 84 an.

Der Ausgang des NOR-Gatters 81.1 ist auf die verbundenen Source- und Drainanschlüsse eines als MOS-Kapazität wirkenden Transistors 81.6 gelegt. Das Gate des Transistors 81.6 ist mit dem Sourceanschluß des Ladetransistors 81.4 und dem Drain des Entladetransistors 81.3 verbunden.

Dieser Knoten stellt den Ausgang des von den Gattern 81.1:81,2, den Transistoren 81.3; 81.4; 81.6 (sämtlich als n-Kanal-Enhancement-Transistor ausgeführt) und der Verzögerungskapazität 81.5 gebildeten Taktgenerators 81 dar, An ihm sind die Gates der Auswahltransistoren 82.1; 83.1; 84.1 der Testspeicherzellen 82; 83; 84 angeschlossen. Diese sind äquivalent aufgebaut und einander parallel geschaltet. Dabei sind an den Speicherknoten der TesUpeicherzellen 82; 83; 84 jeweils die Sourceanschlüsse der genannten Auswahltransistoren 82.1; 83.1; 84.1, Speicherkapazitäten 82.2; 83.2; 84.2 sowie die Gates von Sourcefolgetransistoren 82.3; 83.3; 84.3 angeschlossen. Die entsprechenden anderen Speicherplatten der Speicherkapazitäten 82.2; 83.2; 84.2 liegen an einer dRAM-Bitleitungsvoriadespannung Ucc/2, die von einer internen Hilfspannungsquelle bereitgestellt wird. Die Drainanschlüsse der Sourcefolgetransistoren 82.3; 83.3; 84.3 sind mit der Betriebsspannung Ucc; ihre Sourceanschlüsse sind miteinander und mit dem Drainanschluß eines als Arbeitswiderstand wirkenden Transistors 85 sowie einem Eingang eines Komparator 86 verbunden.

Der Transistor 85 (n-Kanal-Enhancement-Transistor) liegt mit seinem Sourceanschluß an Masse und mit seinem Gateanschluß an der Betriebsspannung Ucc.

Der zweite Eingang des Komparators 86 ist an einer Referenzspannung Uref, der Bewertungsschwellspannung der Testspeicherzellen, angeschlossen. Der nichtnegierte Ausgang des Komparators 86 ist mit dem auf die Leitung R31B9 geführten Ausgang des Refrehstimers 8, sein negierter Ausgang ist mit dem auf die Leitung R31B9N geführten Ausgang verbunden. Damit kann über die Komparatorausgänge das Bit 9 des Registers 6.31 gesetzt werden.

Nachfolgend sei die Funktionsweise der erfindungsgemäßen Schaltungsanordnung anhand der Fig. 1 und 2 erläutert.

Zu Beginn eines jeden Mikroprogrammschrittes wird der adressierte Inhalt des Mikropgrogramm-ROM's 2 in das Mikrobefehlsregister der Ablaufsteuerung geladen. Jeder Mikrobefehl beinhaltet einen zwei Bit breiten Sonderbefehlsteil, durch welchen folgende Sonderbefehle kodiert werden:

Funktion SBSB1 SBSBO

Selbsttestende und Speicherfreigabe 1 0

Initialisierung des Refreshtimers 8 1 1

kein Sonderbefehl 0 X (mit X... beliebiger logischer Wert).

Ein Mikroprogrammzyklus ist in mehrere Taktphasen unterteilt.

In einer ersten Taktphase ist das genannte Taktsignal T1 aktiv, besitzt den logischen Wert „1".

Bei einer im Mikrobefehl anliegenden Kodierung „11" für den Sonderbefehlsbus SBSB, d. h. zur Initialisierung des Refreshtimers 8, schaltet der Ausgang des Befehlsdekoders 80 auf den Wert „0" (Low).

Das Low-Potential liegt am Gate des Entladetransistors 81.3. Entladetransistor 81.3 sperrt, so daß die Entladung der lates der Auswahltransistoren 82.1; 83.1; 84.1 über diesen Transistor beendet wird.

Gleichzeitig schaltet der Ausgang des Negators 81.1 auf den Wert „1" (High). Damit wird der Ladetransistor 81.5 aktiviert. Die Gates der Auswahltransistoren 82.1; 83.1; 84.1 werden auf den Betrag der Spannungsdifferenz zwischen der Betriebsspannung Ucc und der Enhacement-Schwellspannung des Ladetransistors 81.5 aufgeladen. Diese Spannungsdifferenz entsteht auch über der MOS-Kapazität 81.4.

Mit der Low-Flanke (logischer Wert „0") des Taktes T1 schaltet das NOR-Gaher 81.2 auf den Wert „1" um. Damit und aufgrund der Spannung über der MOS-Kapazität 8>,4 steigt die Gatespannung der Auswahltranslstoron 82.1; 83.1; 84.1 um den Betrag der Spannungsdifferenz an der MOS-Kapazität 81.4 über die Betriebsspannung Ucc an. Die Drainanschlüsse der Auswahltransistoren 82.1; 83.1; 84,1 werden auf High gezogen. Die Spannung über den Speicherkapazitäten 82.3; 83.2; 84.2

erreicht damit den Wert Ucc/2. ' .

Der nächste Mikrobefehl führt zu einer anderen Kodierung des Sondorbefohlsbusses SBSB, die den Ausgang des Befehlsdekoders 80 auf den Wert „1" schaltet.

Durch das High-Potentlal an seinem Gate wird der Entladotransistor 81.3 aktiviert und über das sich am Ausgang des Negators 81.1 einstellende Low-Potential der Ladetransistor 81.5 gosperrt.

Der Ausgang des NOR-Gattors 81.2 schaltet auf den Wert „0", wodurch die Gata- und Drainanschlüsse der Auswahltransistoren 82.1; 83.1; 84.1 auf Low-Potential gelegt werden. Dabei wirkt die Kapazität 81.4 verzögernd.

Die Spannungen an den Speicherknoton der Testspeicherzellen 82; 83; 84 werden durch die Sourcefolger-Transistoren 82.3; 83.3; 84.3 rückwirkungsfrei abgegriffen.

Da die Drains der Sourcefolger-Transistoren 82.3; 83.3; 84.3 miteinander verbunden über den Arbeitswiderstand-Transistor 85 auf Masse geführt sind, wird die Spannung am zugehörigen Eingang des Komparators 86 immer von der Testspeicherzelle mit der besten Entladecharakteristik bestimmt. Dadurch erhöht sich die Fehlertoleranz der Schaltungsanordnung.

Die als Referenzspannung an den zweiten Eingang des Komparators $6 gelegte Bewertungsschwellspannung Uref legt die Spannung über den Speicherkapazitäten 82.2; 83.2; 84.2 fest, bei der ein Refresh dös Ladungszustandes der Speicherzellen des Halbleiterspeichers notwendig ist.

Die aus der Verknüpfung der von den Speicherknoten der Testspeicherzellen 82; 83; 84 abgegriffenen Spannungen mit der Bewertungsschwellspannung Uref erhaltene binäre Information an den Ausgängen des Komparators 86 wird über die komplementären Leitungen R31B9; R31B9N an das Register 6.31, Bit 9, der Registerbank 6 geführt und kann von dort ausgelesen werden.

Nimmt Bit 9 des Registers 6.31 den Wert „0" an, ist ein Ladungszustand aller Speicherzellen erreicht, bei dem alle Speicherzellen mit Leckstromdefekten erkennbar werden.

Der Ablauf des erfindungsgemäßen Verfahrens sei nunmehr anhand von Fig.3 als Ablauf eines In einem Selbsttestmikroprogramm implementierten Refreshtestalgorithmus unter Nutzung des bereits beschriebenen Refreshtimers 8 erläutert. Nach Anlegen der Betriebsspannung Ucc und dem Erreichen der inneren Stabilität oder über eine festgelegte, extern eingegebene Steuersignalkodierung wird das intern gespeicherte Selbsttestverfahren initialisiert. Dabei werden die externen Steuer- und Adreßeingänge sowie die Dateneingänge und -ausgänge verriegelt und der verwendete Selbsttestprozessor 1 intern geprüft. Danach beginnt der Selbsttest des Speichers.

Innerhalb des Speichertestes soll der Ablauf des erfindungswesentlichen Refreshtestalgorithmus näher beschrieben werden:

Gem. Fig.3 wird der Speicher als erstes mit einem Testbitmuster beschrieben. Dies erfolgt als Row-fast-Schreiber, um die Refreshbedingungen einzuhalten.

Durch einen Sonderbefehl des Selbsttestprozessors 1 wird nunmehr der Refreshtimer 8 initialisiert. Dabei werden die im Refreshtimer 8 integrierten Testspeicherzellen 82; 83; 84 wie bereits beschrieben maximal aufgeladen.

Damit wird eine Warteschleife im Mikroprogramm erreicht, in welcher der Zustand des Refreshtimers 8 über das Bit 9 des Registers 6.31 vom Mikroprogramm abgefragt wird.

Die Mikroprogrammwarteschleife wird verlassen, wenn das Bit 9 im Register 6.31 den logischen Wert „0" führt, d. h. ein Ladezustand aller Speicherzellen erreicht ist, bei dem solche Speicherzellen mit Leckstromdofekten sicher erkannt werden können, oder/und eine vorgegebene maximale Anzahl von Warteschleifen durchlaufen wurde. Durch letztere Bedingung wird bei für den Speicherrefresh unkritischen Betriebsbedingungen des Speicherschaltkreises (Chiptemperatur kleiner oder gleich der Raumtemperatur) die Zeit für den Selbsttest begrenzt.

Es ist weiterhin möglich, durch Abfragebefehle im Mikroprogramm einen Hintergrundrefresh für andere Testalgorithmen in Abhängigkeit vom realen Entladeverhalten der Speicherzellen zu realisieren.

Mit dem Verlassen der Mikroprogrammwarteschleife, also bei Erreichen der kritischen Refreshzeit, wird das Prüflesen des vorliegenden Speicherbitmusters begonnen. Das ausgelesene Speicherbitmuster wird mit dem vormals eingeschriebenen Prüfmuster verglichen. Aus dem erhaltenen Vergleichsergebnis werden defekte Speicherzellen bestimmt und deren Adressen in der Registerbank 6 des Selbsttestprozessors 1 gespeichert.

Wurden während des Selbsttestes keine Fehler festgestellt, so wird der Speicher für den normalen Betrieb freigegeben.

Unter Anwendung einer internen, reversiblen Redundanzprogrammierung wird bei festgestellten Fehlern nunmehr eine Reparierbarkeit des Speichers durch Redundanz geprüft. Bei positivem Ergebnis erfolgt aus der Verteilung der Fehleradressen die Ermittlung der optimalen Redundanzstruktur, nach der abschließend die Redundanzprogrammierung über das Setzen von im Chip integrierten sRAM-Zellen vorgenommen wird, so daß anstelle der defekten Bereiche redundante Zeilen bzw. Spalten zugeschaltet werden.

Claims (5)

1. Verfahren für den Selbsttest dynamischer Halbleiterspeicher mit wahlfreiem Zugriff, unter Verwendung mit den Halbleiterspeichern integrierter Selbsttestprozessoren, wobei nach der Initialisierung des Selbsttestes Prüfdaten in den Halbleiterspeicher eingeschrieben werden, danach die vorliegenden Daten wieder aus dem Halbleiterspeicher ausgelesen werden, die ausgelesenen mit d9n zugehörigen Prüfdaten verglichen werden und aus dem erhaltenen Vergleichsergebnis fehlerhafte Funktionselomente des Halbleiterspeichers bestimmt Werden, dadurch gekennzeichnet, daß nach dem Einschreiben Her Prüfdaten zusätzliche dynamische Testspeicherzellen maximal aufgeladen werden, daß darauf vom Selbsttestprozessor die Entladung der Testspeicherzellen abgefühlt sowie aus dem Verlauf der Entladung der kritische Zeitpunkt zum Auffrischen des Inhaltes der Speicherzellen bestimmt wird und daß zu diesem Zeitpunkt das Auslesen der Daten aus dem Speicher begonnen wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Zeitbegrenzung für die Entladung der Testspeicherzellen vorgegeben wird, nach deren Ablauf das Auslesen der Daten aus dem Speicher begonnen wird.

3. Schaltungsanordnung für den Selbsttest dynamischer Halbleiterspeicher mit wahlfreiem Zugriff, wobei gemeinsam mit dem zu prüfenden Halbleiterspeicher ein Selbsttestprozessor integriert ist, welcher mindestens einen Mikroprogrammspeicher, eine Ablaufsteuerung, einen Taktgenerator, eine arithmetisch-logische Einheit, einen Registersatz und eine Ansteuerung für den Speicher enthält, die untereinander und mit den Baugruppen des Speichers über Bussysteme und Steuerleitungen verbunden sind, dadurch gekennzeichnet, daß die Ablaufsteuerung (3) über einen Sonderbefehlsbus (SBSB) und Taktleitungen (T1) mit einem mindestens eine Testspeicherzelle, welche nach einem Beschreiben des Speichers mit Prüfdaten aufgeladen, ihre danach einsetzende Eigenentladung abgefühlt und aus derem Verlauf die kritische Refreshzeit für die abgespeicherten Prüfdaten bestimmt wird, enthaltenden Refreshtimer (8) verbunden ist, dessen Ausgänge auf Register (6.31) des Registersatzes (6) geführt sind.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die am Sonderbefehlsbus (SBSB) angeschlossenen Eingänge des Refreshtimers (8) auf die Eingänge eines Befehlsdekoders (80) gelegt sind, daß dessen Ausgänge auf die zugehörigen Eingänge eines Taktgenerators (81) geführt sind und ein weiterer Eingang des Taktgenerators (81) mit dem-am Taktsignal (T1) angeschlossenen Eingang des Refreshtimers (8) verbunden ist, daß der Ausgang des Taktgenerators (81) auf den Dateneingang einer Testspeicherzelle.(82) gelegt ist, daß der Ausgang der Testspeicherzelle (82) auf einen Eingang eines Komparators (86) geführt sowie ein weiterer Eingang des Komparators (86) an einer Referenzspannung (Uref) angeschlossen ist und daß dia Ausgänge des Komparators (86) die Ausgänge des Refreshtimers (8) darstellen.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß am Ausgang des Taktgenerators (81) mehrere einander parallel geschaltete Testspeicherzellen (82; 83; 84) angeschlossen sind, deren Ausgänge miteinander verbunden auf den Eingang des Komparators (86) gelegt sind.