CN87102176A - 用于在数据处理***的主存机中提供分布式控制的设备和方法 - Google Patents

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Abstract

用于数据处理***的主存子***包括多个储存逻辑信号组的存储器板。每一存储板包括多个阵列部件。每一阵列部件存储逻辑信号组，该逻辑信号组的长度与数据逻辑信号组字段的长度相等，且每一阵列部件具有使每一可寻址的数据信号组被存入的地址结构。每一地址字段被进一步改进，以降低干扰活动的概率。这种阵列独立地处理数据信号组，因此，涉及几个阵列的活动可以同时进行。存储子***被做成可以提供流水线式重叠动作的结构，所以涉及几个阵列部件的活动能够同时进行。所以这种存储器部件适合于处理能连续地送入该***的信号组。

Description

本发明一般地说涉及数据处理***，更具体地说，涉及贮存数据处理***现行操作所必需的信号组的主存机。本发明在主存机中提供了分布式控制，这与典型的数据处理子***中存储器的集中控制形成对照。
参见图1，给出了典型的数据处理***的结构图。这种数据处理***包括：至少一个中央处理机10（或11），至少一个输入/输出设备13（或14），一个存储器15，和一个与该数据处理***的多个单元或子***耦合的***总线19。该中心处理机按照软件和/或硬件指令处理。逻辑信号组，待处理的逻辑信号组以及现行执行程序一般被贮存在存储器15中，一个控制台12与该中央处理机连接，该控制台包括用于预置该***的设备和存储指令。该控制台12还可以在该数据处理***运行中起一个终端的作用。输入/输出设备13（或14）为该数据处理***的其余部分与终端设备、大容量存储器、通讯装置、和任何其他要与该数据处理***连接的装置提供接口。耦合到***总线上的诸设备的详细功能並不太重要，相比之下这些设备借助于***总线独立地操作並与该数据处理***其余部分间通讯要重要得多。特别是，在其它子***的配合下，***总线被用于将信号组存入存储子***和从存储子***检索信号组。
接着参见图2，给出了相关技术中一个典型的主存子***15的方框图。这个主存机15包括一个与***总线19交换信号的存储器接口部件21。该存储器接口部件21与一个阵列总线22相耦合，而阵列总线22至少有一个与之相耦合的存储器阵列部件23。存储器阵列部件23（至25）由多个被编成组的逻辑信号存储元件组成，编组使得每个存储元件组能被一个地址逻辑信号组所访问。所说的存储器接口部件21包括有由一个地址逻辑信号组识别的、用于控制存储器阵列部件23至25与***总线19之间逻辑信号组的交换的设备。该存储器接口部件21还包括有用于识别经由***总线19流向主存机15的信号活动的设备，以及用于将逻辑信号组送回到传送需要该信号组的各子***的设备。在该有关技术中，数据信号组的缓冲、误差校正和控制信号的产生这些功能一般也在该存储器接口部件21中完成。
上述的主存结构限制了在主存子***中能够执行的信号活动量，因为必须在存储器接口部件21的控制下对单独一个信号活动执行这种活动，除非为了同时处理多个信号组采用并行的设备。
因此，需要能够实现各种涉及主存子***同时操作的用于操作该主存子***中的设备和方法。这种需求在被称为“直写”（Write    through）数据处理***的计算机***中是特别紧迫的，在这类***中，每一组来自中央处理***的数据信号被立即存入或写入主存子***。由于需要这一类型的数据处理***而引起的存储活动会造成性能变坏，除非存储子***被设计得能适应这种增加的存储活动。
本发明的目的之一是要提供一种改进的数据处理设备。
本发明还有一个目的是要提供一种改进的用于数据处理***的主存子***。
本发明的另一个目的是要提供一种主存子***中的多个存储元件阵列，每个存储元件阵列具有独立于其他存储元件阵列的功能。
本发明的又一个目的是要提供一种阵列部件总线，其中，多个存储元件阵列被耦合到该阵列部件总线上，而一个接口部件又将该阵列部件总线与***总线耦合。
上述发明目的及其它目的已被本发明所提供的主存子***所达到，该主存子***，包括：多个用于存储逻辑信号组的存储元件阵列、一个耦合到该存储元件阵列部件的阵列总线、和一个用于将该阵列总线与***总线耦合的存储器阵列接口部件。存储元件阵列部件每个都有控制设备，控制着存储元件阵列中各存储元件的操作。该控制设备还具有将存储元件阵列部件的状况传送到存储器阵列接口部件的作用，从而防止在存储元件阵列部件中出现不相容的存储活动。
结合附图阅读以下描述将有助于理解本发明的这些特征及其它一些特征。
图1是一个能够利用本发明的数据处理***的基本组成方框图。
图2是典型的用于数据处理***的一个主存机的方框图。
图3是一个本发明主存机的方框图。
图4是在该主存机中用于为存储板和数据处理***之间提供接口的设备的方框图。
图5是本发明存储板的设备方框图。
图1与图2已经在前面引述相关现有技术的数据处理***时已作说明。
下面看图3，它给出了本发明的主存子***15的基本构成。这个主存子***15包括一个将主存子***15耦合到***总线19上的存储器接口部件40。该存储器接口部件40与存储器部件总线32相耦合，並与之交换信号。该存储器部件总线32依次地，与多个存储板交换逻辑信号组，作为例子，图中示出了存储板50和50″，从中可以看出这些存储板同主存子***其余部分之间的关系。每个存储板50包括一个与存储器部件总线32交换逻辑信号的板接口部件51，板接口部件51依次地与板50上的阵列总线52交换逻辑信号组，而同样在板50上的多个存储器阵列部件53至54被耦合到阵列总线52。
下面看图4，它给出了存储器接口部件21的方框图。一个***总线接口部件401控制着信号的交换，包括控制***总线与主存机其余部分之间的信号的交换。具有特别意义的是标有“存储器忙碌”的控制信号。对于代表数据的逻辑信号组，数据输入缓冲部件402为将要存入存储器阵列53至54的数据信号提供了临时储存。该数据信号组从数据输入缓冲部件402，被送到存储器部件总线32。数据输出缓冲部件403为从主存部件中取出的数据信号组提供了临时储存，这些数据信号组将被送至需要它们的那个子***。为屏散写操作（Masked    write    operation）提供了一个穿过存储器总线32的从存储器阵列53至54到数据输入缓冲器402的数据通路，所谓屏散写入操作即是某一予定位置（地址）的数据信号组只能部分地被来自其它子***的数据所取代的操作。这个存储器接口部件尚包括ECC发生器部件406、ECC比较部件405、和误差校正设备404，以检验从该存储子***传送到该数据处理***其他部分去的数据的准确性。该存储器接口部件还包括一个地址缓冲部件420，用于临时储存那些要被存入主存机或要从主存机中检索出的数据信号组的地址信号组。该地址缓冲部件420被耦合到***总线接口部件401以及存储器部件总线32，以实现地址信号在存储器阵列53至54与***总线19之间的传递。
所说的存储器接口部件21还包括多个用于控制和监视存储子***操作的一些部件。阵列状态部件410接受来自存储控制定序器411的信号並向存储控制定序器411施加信号。阵列状态部件410还接受来自存储板的“数据准备/完成”（Data    Ready/Done）和“送数命令”（Send    No    Command）信号。命令缓冲部件412为来自和送入***总线接口部件410的命令提供临时储存。该命令缓冲部件412还将控制信号加到逻辑部件414上。逻辑部件414还接受来自屏蔽写入控制部件413的信号。所说的存储控制定序器411将信号加到存储器部件总线32上和读出命令缓冲器416上以临时储存。该读出命令缓冲器416将信号加到读出命令执行部件417上;该读出命令执行部件417接着将信号加到存储器部件总线32和屏蔽写入控制部件413。
如上所述，阵列状态部件410接受来自存储器阵列的“数据准备/完成”（Data    Ready/Done）信号和“送数命令”（Send    No    Command）信号。“送数命令”（Send    No    Command）信号用以确保每个阵列部件53至54只处理一个读出命令或一个更新操作。“数据准备/完成”（Data    Ready/Done）信号用以控制阵列状态部件410中的状态位（bits）。“数据准备/完成”（Data    Ready/Done）信号由存储器阵列在它能够处理另一个读出操作之前被维持，同时该数据信号组尚未被去掉。在“数据准备/完成”（Data    Ready/Done）信号的确认並保持确认之前，“送数命令”（Send    No    Command）被确认並保持确认，直到存储器接口部件21已经去除了数据信号组为止。在存储器接口部件21中的逻辑组成部分（图上未示出）保证在存储器接口部件21开始去除该数据信号组到完成移走数据信号组这段时间之内，该命令不被送入存储器阵列53至54。
很清楚，存储器接口部件的元件之间的许多相互联接没有详细地说明，因为这些元件间的相互联接是在存储器接口部件中典型使用並且具有标准的功能的。但是，对于说明本发明的操作是有用的那些信号线被明确地表示出来了。“忙碌请求”（Busy    Request）线将来自数据输入缓冲部件402、地址缓冲部件420、和命令缓冲部件412的控制信号耦合至***总线接口部件401上。在这些线中存在一定的信号能使“存储器忙碌”（Memory    Busy）信号被加到***总线19上（就是说，用作***总线的仲裁部件）。类似地，阵列状态部件410接受来自存储板的上面曾提到过的“数据准备/完成”（Data    Ready/Done）信号和“送数命令”（Send    No    Command）信号。
下面参见图5，它给出了实施本发明存储板（例如50）的设备。板接口部件51包括一个阵列接口部件510，该阵列接口部件接受来自存储器部件总线32的命令信号並将状态信号送至存储器部件总线32上。这个阵列接口部件510将命令信号送至阵列总线52，並接受来自该阵列总线的“完成”（Done）信号。板接口部件51还包括：一个用于临时储存从存储器阵列53至54送往阵列总线的数据信号组的数据输出缓冲部件511，一个用于临时储存待送往阵列总线52的地址信号的地址输入缓冲部件513，和用于临时储存待存入该阵列存储元件的数据信号的数据输入缓冲部件512。该数据输入缓冲部件512还包括有ECC信息发生器设备，该发生设备用于存储数据信号组。
图5中示出的存储器阵列部件53至54各自包括一个定序器部件531，用于接受来自阵列总线52的命令，並将状态“完成”（Done）信号送至阵列总线52上。这个定序器部件531在接到由阵列总线传来的命令信号后控制着存储器阵列部件中有关存储元件532的阵列的操作。存储器阵列部件还包括：一个用于临时储存待送入存储元件阵列532的信号组的数据输入缓冲部件533，一个地址缓冲部件534，用于临时储存确定在被定序器部件531所控制的存储元件阵列532中的地址的信号，和一个用于临时储存正从存储元件阵列532中检索出来的信号组的数据输出缓冲部件535。在最佳实施例中，数据输入线和缓冲器还被用作为数据输出线和缓冲器。
再参见图3和图5，组成存储板上存储器阵列部件53至54的存储元件以这样一种方式被实现，该方式使在***总线上被并行传送的逻辑信号的数字，有时被称为一个字或一个长字，能够被储存在一个存储器阵列部件中的一组相关联的存储元件中。这就是说，与一个地址信号组相关的字或长字能够被完全储存在与该相关地址信号组对应的存储器阵列部件中，因而使***总线上传送的每一组信号都与一个信号存储器阵列部件相联系。该存储器阵列部件通常是以比数据处理***信号处理电路其余部分慢得多的技术被实现的。其结果是执行涉及到该阵列的一次操作的时间须占用多个***时钟周期。为了使存储器阵列的相对慢的速度的影响减到最小，地址可以被安排成：每一阵列包含一个与该板上其余阵列的地址编排成接续顺序的地址。並且，板的地址也被改进成：同一阵列将在所有其他的阵列均被寻址之后，才在地址的接续序列中接受一个第二地址（信号）。
在一典型的实施例中，存储器部件可以包括8个板，而每个板包括4个存储器阵列。在这种情况下，将每个存储器阵列改成依相继的存储器阵列地址顺序对每个32地址（信号）（其中，每个存储器地址能够与可由数据处理机的其他子***寻址的多个信号组相关）起响应，虽然这种能力在实践中並不总是必需的。但是，在这个典型实施例中所描述的存储板能够维持4个正被同时处理的写入命令，或一个正被处理的读出命令。
在这个最佳实施例中，地址信号组可以在***总线上开始地址/命令周期之后的大约三个时钟周期被送入该阵列。在这段时间之内，存储器接口部件21确定：地址信号组是否有效，是否包括有存储命令，以及是否有处理该命令的阵列部件可供使用。因此，存储器部件具有相应的设备，能以足够快的速度将该信号组传送到合适的阵列部件，使得在正常情况下的存储活动不受限制。
当命令缓冲部件412、地址缓冲部件420、和数据输入缓冲部件402有不能以适当方式处理到来的信号组的危险时，会产生“忙碌请求”（Busy    Request）信号。这些“忙碌请求”（Busy    Request）信号被加到***接口部件401上，而该***接口部件能将一个“存储器忙碌”（Memory    Busy）信号加至***总线或专用信号通路上。在此最佳实施例中，由前面的事务处理而产生的“存储器忙碌”（Memory    Busy）信号被用以通知数据处理子***：在得到给出“证实忙碌”（Confirmation    Busy）信号的装置的通知之前，试图处理后面的事务不会成功。这样，数据处理子***便稍候，不久再重新开始偿试处理该事务。该“存储器忙碌”（Memory    Busy）信号还用以防止仲裁部件为不会成功的事务处理作出访问***总线的决定。
很清楚，在存储板50和存储器接口部件21之间交换的控制信号能使存储器阵列独立地发挥作用，类似地，它也能使板50等独立于其他存储板及存储器接口部件发挥作用。因此，在本发明的主存机15中板的各个位置中的带有以不同速度操作的阵列的各存储板可以互相交换使用。
以上的描述是为了介绍最佳实施例的工作情况，但並不限制本发明的保护范围。本发明的保护范围只能由以下各项权利要求所限定。根据上面的描述，本领域的普通技术人员可以得到仍将落在本发明的要旨和保护范围之内的许多变化型式。

Claims (11)

1、一种数据处理***，它包括：
一个***总线；
至少一个与所说***总线耦合的数据处理部件；和
一个存储子***，它耦合到所说的***总线上，所说的存储子***包括：
一个耦合到所说的***总线上的存储器阵列接口部件；和
多个存储元件阵列部件，每个所说的存储元件阵列部件包括一个存储器的阵列和用于控制所说的存储器阵列操作的设备，其中，所说的多个阵列部件能同时处理数据信号组。
2、按照权利要求1中所说的数据处理***，其中所说的阵列部件被耦合成组，每个所说的阵列部件组能以不同的速率处理存储操作。
3、按照权利要求1中所说的数据处理***，其中所说的存储子***进一步包括用于在所说的子***不能再处理到来的数据时产生一个信号的装置。
4、一种存储板，它用于数据处理***中，该数据处理***具有一个存储子***，该存储子***带有一个***总线接口部件和多个与之耦合的所说存储板，所说的存储板包括：
至少一个用于储存数据信号组的阵列部件;
用于控制所说的阵列装置的操作的定序器装置，所说的定序器装置包括用于当所说的阵列已经完成一次存储操作时产生第一信号的设备和
用于将一个第一信号和第二信号加至所说的***总线接口部件的接口装置，所说的（第一）第二信号表示所说的阵列不能再处理命令，所说的（第二）第一信号表示某一阵列的活动已经完成。
5、按照权利要求4所说的存储板，它还包括一个用于将信号组分配至所说的阵列装置的总线装置。
6、按照权利要求4所说的存储板，它还包括用于在所说存储子***中与总线相耦合的装置，所说的耦合装置提供与耦合到该存储子***总线的其他存储板无关的操作。
7、按照权利要求4所说的存储板，它还包括：
一个用于将信号分配给与该存储板耦合的多个阵列装置的阵列总线装置;和
与每一阵列相耦合的用于同时处理在每一阵列中的写入操作的装置。
8、一种用于在数据处理***的主存机中存储数据信号位的方法，它包括如下步骤：
提供多个半导体阵列，所说的多个阵列被耦合成阵列组;
通过一个接口部件，将所说的阵列组与所说的数据处理机的其余部分耦合起来;和
操作每一个所说的阵列组以独立于其他阵列组的事务处理的方式来处理所说每个阵列中的事务。
9、根据权利要求8所说的存储数据信号组的方法，其中所说的操作步骤还包括操作每个所说的阵列组，使阵列组中每个阵列可以同时处理写入操作，且所说阵列组的写入操作是独立于其他阵列组的该操作的。
10、根据权利要求9所说的存储数据信号组的方法，其中所说的操作步骤还包括由所说的板中的一个执行读出操作，该操作是独立于所说的其他阵列组的操作的。
11、一种用于所说的数据处理***的存储子***，它包括：
存储器部件总线装置;
用于在所说的存储器部件总线装置和所说的数据处理***之间传送信号组的接口装置;
至少一个与所说的存储***总线相耦合的存储板;
多个与所说的板相耦合的存储器阵列;和
与每个存储板相关的控制装置，它允许每个存储板与其他存储板无关地操作，所说的控制装置使得每个与所说的存储板相耦合的存储器阵列能够同时处理数据信号的存储操作。
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